KR100866701B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 저장전극 콘택플러그가 구비된 반도체 기판 상부에 식각 정지막을 형성하는 단계와, 상기 식각 정지막을 패터닝하여 상기 저장전극 콘택플러그가 노출되는 식각 정지막 패턴을 형성하는 단계와, 상기 식각 정지막 패턴이 형성된 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상부에 저장전극 영역을 정의하는 하드마스크층 패턴을 형성하는 단계와, 상기 하드마스크층 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 상기 저장전극 콘택 플러그 및 상기 식각 정지막 패턴이 노출되는 저장전극 영역을 형성하는 단계와, 상기 하드마스크층 패턴을 제거하는 단계와, 상기 저장전극 영역을 포함하는 전체 표면에 일정 두께의 하부 도전층을 형성하는 단계를 포함하며, 상기 저장전극이 과도하게 오정렬되는 경우 상기 식각 정지막 패턴이 보호막 역할을 하여 상기 저장전극 하부와 인접한 영역에 위치한 저장전극 콘택플러그 상부 간에 브릿지(Bridge)가 발생하는 것을 방지하는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 저장전극 형성 방법을 도시한 단면도.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 저장전극 형성 시 발생하는 문제점을 도시한 사진도.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 저장전극 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 기판 110, 210 : 제 1 층간 절연막
110a, 210a : 제 1 층간 절연막 패턴 120, 220 : 스페이서
130, 230 : 저장전극 콘택플러그 140 : 식각 정지막
150 : 제 2 층간 절연막 170, 270 : 하드마스크층
150a, 250a : 제 2 층간 절연막 패턴
170a, 270a : 하드마스크층 패턴
180, 280 : 하부 도전층 185, 285 : 유전체막
190, 290 : 플레이트층 240 : 식각 정지막 패턴
최근 디자인 룰(Design Rule)이 감소함에 따라 셀 캐패시터의 용량을 증대시키기 위해 저장전극의 면적을 증가시키고자 한다.
삭제
상기 저장전극을 하부의 저장전극 콘택플러그에 정확하게 정렬하지 않고, 시프트(Shift)시켜 약간의 오정렬(Misalign)을 유발함으로써, 상기 저장전극 간에 브릿지 마진(Bridge Margin)을 확보하는 기술이 제안되고 있다.
이때, 상기 저장전극의 시프트는 각 행별로 반대 방향으로 시프트되도록 하는 것이 바람직하다.
예를 들어, 제 1 행에 형성되어 있는 저장전극을 우측으로 시프트시키는 경우, 제 2 행에 형성되는 저장전극은 좌측으로 시프트되도록 하여 상기 제 1 행과 제 2 행의 저장전극 간에 발생하는 브릿지가 방지되도록 하는 것이 바람직하다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 저장전극 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 비트 라인(미도시)을 포함하는 하부 구조가 구비된 반도체 기판(100) 상부에 평탄화된 제 1 층간 절연막(110)을 형성한다.
도 1b를 참조하면, 제 1 층간 절연막(110)을 식각하여 저장전극 콘택홀(115)을 정의하는 제 1 층간 절연막 패턴(110a)을 형성한다.
도 1c를 참조하면, 제 1 층간 절연막 패턴(110a) 측벽에 저장전극 콘택홀용 스페이서(120)를 형성한다.
여기서, 스페이서(120)는 질화막으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 폴리실리콘층으로 저장전극 콘택홀(115)을 매립하여 저장전극 콘택플러그(130)를 형성한다.
여기서, 제 1 층간 절연막 패턴(110a)이 노출될때까지 에치 백(Etch Back) 공정을 수행하여 저장전극 콘택플러그(130)가 인접한 저장전극 콘택플러그(130)와 완전히 분리되도록 하는 것이 바람직하다.
도 1e를 참조하면, 저장전극 콘택플러그(130)를 포함하는 전체 상부에 식각 정지막(140), 제 2 층간 절연막(150) 및 하드마스크층(170)을 순차적으로 형성한다.
여기서, 식각 정지막(140)은 질화막으로 형성하고, 제 2 층간 절연막(150)은 PSG, PE-TEOS 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성한다.
또한, 하드마스크층(170)은 폴리실리콘층으로 형성하는 것이 바람직하다.
도 1f를 참조하면, 하드마스크층(170) 상부에 감광막(미도시)을 형성한 후 저장전극용 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 저장전극 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
다음에, 상기 감광막 패턴(미도시)을 식각 마스크로 하드마스크층(170)을 식각하여 하드마스크층 패턴(170a)을 형성한 후 상기 감광막 패턴(미도시)을 제거한다.
그 다음, 하드마스크층 패턴(170a)을 식각 마스크로 제 2 층간 절연막(150)을 식각하여 저장전극 영역을 정의하는 제 2 층간 절연막 패턴(150a)을 형성한다.
여기서, 저장전극 간의 브릿지 마진(Bridge Margin)을 확보하기 위해 상기 저장전극 영역을 한 방향으로 시프트(Shift)시켜 소정 거리 만큼 오정렬되도록 형성하는 것이 바람직하다.
도 1g를 참조하면, 하드마스크층 패턴(170a)을 제거한다.
다음에, 상기 저장전극 영역을 포함하는 전체 상부에 일정 두께의 하부 도전층(180)을 형성한다.
다음에, 제 2 층간 절연막 패턴(150a)이 노출될때까지 평탄화 공정을 수행하여 하부 도전층(180)을 분리시킨다.
도 1h를 참조하면, 저장전극 영역을 매립하는 유전체막(185)을 형성한 후 상기 결과물 상부에 플레이트층(190)을 형성한다.
여기서, 유전체막(185)은 ZrO2, Al2O3, ZrO2 및 이들의 조합 중 어느 하나를 사용하여 형성하는 것이 바람직하고, 플레이트층(190)은 폴리실리콘층으로 형성하는 것이 바람직하다.
이때, 상기 저장전극 영역이 과도하게 오정렬되거나 하부의 저장전극 콘택플러그(130)가 디자인된 선폭에 비해 크게 형성되는 경우, 'A'와 같이 상기 저장전극 하부와 인접한 영역에 위치한 저장전극 콘택플러그(130) 간에 브릿지가 발생하게 된다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 저장전극 형성 시 발생하는 문제점을 도시한 단면 및 평면 사진이다.
도 2a 및 도 2b를 참조하면, 상기 '도 1h'의 'A'와 같이 저장전극의 하부와 인접한 영역에 위치한 저장전극 콘택플러그 상부 간에 브릿지가 발생한 것을 알 수 있다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 저장전극이 과도하게 오정렬되거나 저장전극 콘택플러그가 디자인된 크기보다 크게 형성되는 경우, 상기 저장전극 하부와 인접한 영역에 위치한 상기 저장전극 콘택플러그 상부 간에 브릿지가 발생하여 소자의 특성이 악화되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 저장전극 영역 형성을 위한 식각 공정 이전에 하부의 저장전극 콘택플러그를 노출시키는 식각 정지막 패턴을 형성함으로써, 상기 식각 공정 시 상기 저장전극이 과도하게 오정렬되는 경우 상기 식각 정지막 패턴이 식각이 정지되어 상기 저장전극 하부와 인접한 영역에 위치한 저장전극 콘택플러그 상부 간에 브릿지가 발생하는 것을 방지할 수 있다.
이로 인해 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
저장전극 콘택플러그가 구비된 반도체 기판 상부에 식각 정지막을 형성하는 단계와,
상기 식각 정지막을 패터닝하여 상기 저장전극 콘택플러그가 노출되는 식각 정지막 패턴을 형성하는 단계와,
상기 식각 정지막 패턴이 형성된 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
상기 층간 절연막 상부에 저장전극 영역을 정의하는 하드마스크층 패턴을 형성하는 단계와,
상기 하드마스크층 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 상기 저장전극 콘택플러그 및 상기 식각 정지막 패턴이 노출되는 저장전극 영역을 형성하는 단계와,
상기 하드마스크층 패턴을 제거하는 단계와,
상기 저장전극 영역을 포함하는 내부에 일정 두께의 하부 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 식각 정지막 패턴은 질화막으로 형성하는 것과,
상기 층간 절연막은 PSG, PE-TEOS 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것과,
상기 하드마스크층 패턴은 폴리실리콘층으로 형성하는 것과,
상기 층간 절연막 식각 공정은 상기 식각 정지막 패턴에 의해 식각이 정지되며, 상기 저장전극 콘택플러그는 과도 식각되는 것을 특징으로 한다.
삭제
또한, 상기 저장전극 영역을 매립하는 유전체막을 형성하는 단계와,
상기 결과물 상부에 플레이트층을 형성하는 단계를 더 포함하는 것을 특징으로 하고,
상기 유전체막은 ZrO2, Al2O3, ZrO2 및 이들의 조합 중 어느 하나를 사용하여 형성하는 것과,
상기 플레이트층은 폴리실리콘층으로 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지도 3i는 본 발명에 따른 반도체 소자의 저장전극 형성 방법을 도시한 단면도이다.
도 3a를 참조하면, 비트 라인(미도시)을 포함하는 하부 구조가 구비된 반도체 기판(200) 상부에 제 1 층간 절연막(210)을 형성한다.
여기서, 제 1 층간 절연막(210)은 HDP 산화막으로 형성하며, 이는 상기 비트라인(미도시)과 후속 공정 시 형성되는 저장전극 콘택플러그 간의 절연을 위해 형성하는 것이 바람직하다.
다음에, CMP(Chemical Mechanical Polishing) 공정을 수행하여 제 1 층간 절연막(210)이 평탄화되도록 한다.
도 3b를 참조하면, 제 1 층간 절연막(210)을 식각하여 저장전극 콘택홀(215)을 정의하는 제 1 층간 절연막 패턴(210a)을 형성한다.
도 3c를 참조하면, 제 1 층간 절연막 패턴(210a) 측벽에 저장전극 콘택홀용 스페이서(220)를 형성한다.
여기서, 스페이서(220)는 질화막으로 형성하며, SAC(Self Align Contact) 페일을 방지하기 위해 형성하는 것이 바람직하다.
도 3d를 참조하면, 폴리실리콘층으로 저장전극 콘택홀(215)을 매립하여 저장전극 콘택플러그(230)를 형성한다.
여기서, 제 1 층간 절연막 패턴(210a)이 노출될때까지 에치 백 공정을 수행하여 저장전극 콘택플러그(230)가 인접한 저장전극 콘택플러그(230)와 완전히 분리되도록 하는 것이 바람직하다.
도 3e를 참조하면, 상기 결과물 상부에 식각 정지막(미도시)을 형성한다.
여기서, 상기 식각 정지막(미도시)은 질화막으로 형성하는 것이 바람직하다.
다음에, 저장전극용 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 제 1 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 제 1 감광막 패턴(미도시)을 식각마스크로 상기 식각 정지막(미도시)을 패터닝하여 저장전극 콘택플러그(230)를 노출시키는 식각 정지막 패턴(240)을 형성한다.
그리고, 상기 제 1 감광막 패턴(미도시)을 제거한다.
도 3f를 참조하면, 상기 결과물 상부에 제 2 층간 절연막(250)을 형성한다.
여기서, 제 2 층간 절연막(250)은 PSG, PE-TEOS 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다.
다음에, 제 2 층간 절연막(250) 상부에 하드마스크층(270)을 형성한다.
여기서, 하드마스크층(270)은 폴리실리콘층으로 형성하는 것이 바람직하다.
도 3g를 참조하면, 하드마스크층(270) 상부에 감광막(미도시)을 형성하고, 저장전극용 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 제 2 감광막 패턴(미도시)을 형성한다.
다음에, 상기 제 2 감광막 패턴(미도시)을 식각 마스크로 하드마스크층(270)을 식각하여 하드마스크층 패턴(270a)을 형성한다. 여기서, 하드마스크층 패턴(270a)은 저장전극 예정 영역에서 한 방향으로 시프트되도록 형성하는 것이 바람직하다.
그리고, 상기 제 2 감광막 패턴(미도시)을 제거한다.
그 다음에, 하드마스크층 패턴(270a)을 식각 마스크로 제 2 층간 절연막(250)을 식각하여 저장전극 영역을 정의하는 제 2 층간 절연막 패턴(250a)을 형성한다.
이때, 상기 식각 공정은 식각 정지막 패턴(2740)에 의해 식각이 정지되는 것이 바람직하며, 저장전극 콘택플러그(230)는 폴리실리콘층으로 형성되었기 때문에 과도 식각되는 것이 바람직하다.
여기서, 저장전극 간의 브릿지 마진(Bridge Margin)을 확보하기 위해 상기 저장전극 영역이 오정렬되도록 하며, 과도하게 오정렬되는 경우, 식각 방지막 패턴(240)에 의해 식각을 정지시켜 하부의 인접한 저장전극 콘택플러그(220)와의 브릿지를 방지할 수 있다.
도 3h를 참조하면, 상기 저장전극 영역을 포함하는 전체 상부에 일정 두께의 하부 도전층(280)을 형성한다.
다음에, 제 2 층간 절연막 패턴(250a)이 노출될때까지 평탄화 공정을 수행하여 하부 도전층(280)을 분리시킨다.
도 3i를 참조하면, 저장전극 영역을 매립하는 유전체막(285)을 형성한 후 상기 결과물 상부에 플레이트층(290)을 형성한다.
여기서, 유전체막(285)은 ZrO2, Al2O3, ZrO2 및 이들의 조합 중 어느 하나를 사용하여 형성하는 것이 바람직하고, 플레이트층(290)은 폴리실리콘층으로 형성하는 것이 바람직하다.
이때, 상기 저장전극 영역이 오정렬되거나 하부에 형성되는 저장전극 콘택플러그의 선폭이 디자인된 크기보다 크게 형성되는 경우에도 상기 '도 3i'의 'B'와 같이 식각 정지막 패턴(240)이 식각을 정지시켜 저장장극 하부와 인접한 영역에 위치한 저장전극 콘택플러그 상부 간에 브릿지가 발생하는 것을 방지할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 캐패시턴스의 용량을 증가시키고, 브릿지 마진을 확보하기 위해 저장전극을 한 방향으로 일부 시프트(Shift)시키는 공정 진행 시 상기 저장전극이 과도하게 오정렬되는 경우, 식각 정지막 패턴에 의해 식각이 정지되어 상기 저장전극 하부와 저장전극 콘택플러그 상부 간에 발생하는 브릿지를 방지하게 된다.
이로 인해 반도체 소자의 공정 마진을 확보할 수 있으며, 품질 불량의 발생을 방지할 수 있어 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 저장전극 콘택플러그가 구비된 반도체 기판 상부에 식각 정지막을 형성하는 단계;
    상기 식각 정지막을 패터닝하여 상기 저장전극 콘택플러그가 노출되는 식각 정지막 패턴을 형성하는 단계;
    상기 식각 정지막 패턴이 형성된 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 저장전극 영역을 정의하는 하드마스크층 패턴을 형성하는 단계;
    상기 하드마스크층 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 상기 저장전극 콘택 플러그 및 상기 식각 정지막 패턴이 노출되는 저장전극 영역을 형성하는 단계;
    상기 하드마스크층 패턴을 제거하는 단계; 및
    상기 저장전극 영역을 포함하는 전체 표면에 일정 두께의 하부 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 정지막 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 층간 절연막은 PSG, PE-TEOS 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하드마스크층 패턴은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 층간 절연막 식각 공정은 상기 식각 정지막 패턴에 의해 식각이 정지되며, 상기 저장전극 콘택플러그는 과도 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 저장전극 영역을 매립하는 유전체막을 형성하는 단계; 및
    상기 유전체막이 형성된 전체 상부에 플레이트층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 유전체막은 ZrO2, Al2O3, ZrO2 및 이들의 조합 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 플레이트층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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