KR20060057163A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 급속 열처리로 인한 트랜지스터의 특성 열화를 방지하고 스토리지 전극들간의 브릿지 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 트랜지스터 및 스토리지 노드 콘택을 포함한 소정의 하부패턴들이 구비된 반도체 기판 상에 식각정지막용 질화막과 캡산화막을 차례로 증착하는 단계; 상기 캡산화막과 식각정지막용 질화막을 차례로 식각하여 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계; 상기 기판 전면 상에 티타늄막을 증착하는 단계; 상기 기판 결과물을 급속 열처리하여 스토리지 노드 콘택의 표면에 티타늄 실리사이드막을 형성하는 단계; 상기 급속 열처리시 미반응한 티타늄막을 제거하는 단계; 상기 콘택홀 표면 및 캡산화막 상에 퍼니스를 이용한 열공정을 통해 스페이서용 산화막을 증착함과 동시에 상기 급속 열처리시 트랜지스터에 가해진 스트레스를 제거하는 단계; 상기 스페이서용 산화막을 콘택홀의 측벽에만 남도록 식각하는 단계; 상기 스페이서용 산화막을 포함한 콘택홀 표면 상에 금속 재질의 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극 상에 유전막과 금속 재질의 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1a 내지 도 1c는 종래 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2 및 도 3은 종래 SIS(Silicon Insulator Silicon) 구조 캐패시터 및 MIM (Metal Insulator Metal) 구조 캐패시터 형성시 진행되는 열공정에 의한 트랜지스터의 특성 변화를 설명하기 위한 그래프.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30: 반도체 기판 40: 층간절연막
41: 스토리지 노드 폴리실리콘 42: 스토리지 노드 콘택 스페이서
43: 식각정지막용 질화막 44: 캡(Cap.)산화막
46: 텅스텐 실리사이드막 47: 스페이서용 산화막
48: 스토리지 전극 49: 유전막
50: 플레이트 전극 51: 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 급속 열처리로 인한 트랜지스터의 특성 열화를 방지하고 스토리지 전극들간의 브릿지 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 공정 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있고, 동작전압의 저전압화가 이루어지고 있다. 반면, 메모리 소자의 동작에 필요한 충전용량은 셀 면적의 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해 25fF/셀 이상의 충분한 용량이 지속적으로 요구되고 있다.
여기서, 주지된 바와 같이, 충전용량은 전극 면적 및 유전막의 유전율에 비례하는 반면 유전막의 두께에 반비례하는 바, 충전용량을 높이기 위해서는 전극 면적을 크게 하고 유전율이 높은 유전막을 적용하거나, 유전막의 두께를 최소화시키는 것이 필요하다. 일례로, 소망하는 충전용량을 확보하기 위해서 기존에는 NO(Nitride-Oxide) 유전막에 MPS(Meta-stable silicon) 구조를 적용하는 방법을 주로 이용하였으며, 최근에는 유전막으로서 Al2O3를 적용하는 방법을 이용하고 있다.
그러나, 100nm 이하의 반도체 소자에서는 Al2O3를 사용하는 것만으로는 충분한 충전용량을 확보하는 것이 어려우므로, 보다 높은 유전율을 가진 유전물질을 개발하고 있으며, 전극물질도 폴리실리콘 대신에 금속물질을 적용하는 추세이다.
이하에서는 도 1a 내지 도 1c를 참조하여 종래 반도체 소자의 캐패시터 형성방법을 간략하게 설명하도록 한다.
도 1a를 참조하면, 트랜지스터(도시안됨) 및 질화막 스페이서(12)를 갖는 스토리지 노드 콘택(11)을 포함한 소정의 하부 패턴들이 구비된 반도체 기판(1) 상에 식각정지막용 질화막(13) 및 캡(Cap.)산화막(14)을 차례로 증착한 다음, 기판 결과물에 대해 캐패시터의 열화 방지를 위해 퍼니스를 이용한 열처리를 수행한다.
도 1b를 참조하면, 질화막(13)을 식각정지막으로 이용해서 캡산화막(14)을 식각하고, 연이어, 상기 질화막(13)을 식각하여 스토리지 노드 콘택(12)을 노출시키는 콘택홀(15)을 형성한다.
다음으로, 상기 기판 전면 상에, 후속하여 증착될 스토리지 전극용 금속 물질과 폴리실리콘 재질의 스토리지 노드 콘택(11)간의 콘택저항을 낮추기 위하여 배리어 금속으로서 티타늄막을 증착한 후, 기판 결과물을 급속 열처리(Rapid Thermal Process: 이하, RTP)하여 노출된 스토리지 노드 콘택(11)의 표면에 티타늄 실리사이드막(16)을 형성한다. 그 다음, 미반응된 티타늄막은 제거한다.
도 1c를 참조하면, 기판 결과물 상에 스토리지 전극용 금속막, 예컨데, TiN막을 증착한 다음, 공지의 공정에 따라 캡산화막(14) 상에 증착된 TiN막 부분을 제거하여 콘택홀 표면에 스토리지 전극(18)을 형성한다.
그 다음, 스토리지 전극(18) 상에 HfO2과 같은 고유전 물질의 유전막(19)과 금속 재질의 플레이트 전극(20)을 차례로 형성하여 MIM(Metal Insulator Metal) 구 조의 캐패시터(21) 형성을 완성한다.
그런데, 스토리지 전극 및 플레이트 전극 물질로서 금속을 적용하고, 유전막으로서 HfO2와 같은 고유전 물질을 적용함에 따라, 다음과 같이 기존의 SIS(Silicon Insulator Silicon) 구조 캐패시터 형성시에는 나타나지 않던 문제점이 발생되고 있다.
우선, 종래에는 캐패시터의 열화방지를 위해 퍼니스를 이용한 열처리를 수행한 다음, 티타늄 실리사이드막의 형성을 위해 급속 열처리를 수행하고 있는데, 상기 급속 열처리가 상당히 높은 온도에서 빠른 시간 내에 수행되는 것과 관련해서, 이전 공정에서 형성되어진 트랜지스터가 상당한 스트레스(stress)를 받게 된다. 따라서, 트랜지스터에 가해진 스트레스를 제거하기 위해서는 후속에서 고온의 열처리를 해주어야 하는데, 전술한 MIM 구조 캐패시터의 경우는 종래 Al2O3를 유전막으로 사용한 SIS 구조의 캐패시터를 형성한 후에 수행하였던 고온의 열처리 공정을 수행할 수 없다. 이 결과, 급속 열처리로 인해 트랜지스터에 가해진 스트레스는 제거되지 못하고 여전히 남게 되며, 이로 인하여 트랜지스터의 특성 열화가 초래된다.
자세하게, 도 2 및 도 3은 SIS 구조 캐패시터 및 MIM 구조 캐패시터 형성시 가해진 열(thermal)에 의한 트랜지스터의 특성 변화를 설명하기 위한 그래프들로서, 이를 설명하면 다음과 같다.
여기서, 도 2는 트랜지스터의 콘택 저항을 도시한 그래프이고, 도 3은 트랜지스터의 포화영역의 동작전압(Vt,sat) 및 스토리지 전극의 항복전압(SNBV)을 도시 한 그래프이다. 아울러, 도 2 및 도 3에서 S1은 SIS 구조 캐패시터 형성시 가해진 열에 의한 트랜지스터의 특성 변화를 나타내며, 그리고, S2 내지 S5는 MIM 구조 캐패시터 형성시 가해진 열에 의한 트랜지스터의 특성 변화를 나타내는 것으로, S2는 급속 열처리를 수행한 다음 퍼니스를 이용한 열처리를 수행한 경우를, S3는 퍼니스를 이용한 열처리를 3회 수행한 다음 900℃에서 60초 동안 급속 열처리를 수행한 경우를, S4는 퍼니스를 이용한 열처리를 2회 수행한 다음 800℃에서 60초 동안 급속 열처리 수행한 경우를, S5는 퍼니스를 이용한 열처리를 2회 수행한 다음 750℃에서 60초 동안 급속 열처리를 수행한 경우를 각각 나타낸다.
도 2 및 도 3을 참조하면, S3 및 S4의 경우는 급속 열처리 후에 퍼니스를 이용한 열처리를 수행하지 못하여, 즉, 급속 열처리시 트랜지스터에 가해진 스트레스를 제거하기 못하여 트랜지스터의 콘택 저항이 S1에 비해 현저히 낮아진 것을 볼 수 있다. 또한, S3의 경우는 S1의 경우 보다 매우 낮은 항복전압을 가지며, S4의 경우는 S1의 경우와 비교해서 매우 낮은 동작전압을 갖는 것을 볼 수 있다.
한편, S5는 퍼니스를 이용한 열처리를 2회 수행한 다음, 750℃로 온도를 낮춰 급속 열처리를 수행한 경우인데, S5의 경우는 S1의 경우에 근접한 실험결과를 얻었으나, 여전히 트랜지스터의 특성 향상이 이루어지지 않았음을 볼 수 있다.
결론적으로, 도 2 및 도 3으로부터 S2 내지 S5의 경우 모두가 S1의 경우에 비해 트랜지스터 특성이 열화된 것을 알 수 있으며, 특히, S3 및 S4의 경우가 현저히 열화됨을 알 수 있다.
그러므로, 유전막 물질로 HfO2와 같은 고유전 물질을 적용한 MIM 구조 캐패시터의 형성시에는 트랜지스터의 특성 열화가 초래되지 않도록 해야 하며, 이를 위해서는 급속 열처리시 트랜지스터에 가해진 스트레스를 제거하는 것이 반드시 필요하다.
다음으로, 반도체 소자의 고집적화 및 디자인 룰의 축소에 따라, 충분한 충전용량을 확보하기 위해 캐패시터의 높이, 즉, 스토리지 전극의 높이를 증가시키게 되는데, 이 경우에는 공정마진의 감소로 인해 불량이 유발된다. 즉, 캡산화막의 식각시 콘택홀을 작게 형성할 경우에는 스토리지 노드 콘택이 노출되지 않는 불량이 발생될 수 있고, 콘택홀을 크게 형성할 경우에는 충전용량은 증가되겠지만 인접 스토리지 전극들간 브릿지가 발생되어 정상적인 디램 동작으로 하지 못하는 문제가 발생된다.
따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위하여 안출된 것으로서, 급속 열처리시 트랜지스터에 가해진 스트레스를 제거하여 트랜지스터의 특성 열화를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 인접 스토리지 전극들간의 브릿지 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 트랜지스터 및 스토리지 노드 콘택을 포함한 소정의 하부패턴들이 구비된 반도체 기판 상에 식각정지막용 질화막과 캡(Cap.)산화막을 차례로 증착하는 단계; 상기 캡산화막과 식각정지막용 질화막을 차례로 식각하여 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계; 상기 기판 전면 상에 티타늄막을 증착하는 단계; 상기 기판 결과물을 급속 열처리하여 스토리지 노드 콘택의 표면에 티타늄 실리사이드막을 형성하는 단계; 상기 급속 열처리시 미반응한 티타늄막을 제거하는 단계; 상기 콘택홀 표면 및 캡산화막 상에 퍼니스를 이용한 열공정을 통해 스페이서용 산화막을 증착함과 동시에 상기 급속 열처리시 트랜지스터에 가해진 스트레스를 제거하는 단계; 상기 스페이서용 산화막을 콘택홀의 측벽에만 남도록 식각하는 단계; 상기 스페이서용 산화막을 포함한 콘택홀 표면 상에 금속 재질의 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극 상에 유전막과 금속 재질의 플레이트 전극을 차례로 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 급속 열처리는 700 내지 900℃의 온도에서 10 내지 300초 동안 수행하는 것을 특징으로 한다.
상기 스페이서용 산화막은 바람직하게는 TEOS막이며, 퍼니스를 이용하여 650 내지 800℃ 온도 및 0.1 내지 5 Torr의 압력에서 50 내지 500Å의 두께로 증착되는 것을 특징으로 한다.
상기 스토리지 전극 및 플레이트 전극은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir 및 IrO2 중에서 어느 하나로 이루어진 것을 특징으로 한다.
상기 유전막은 Al2O3, HfO2, HfO2/Al2O3 및 BST 중에서 어느 하나로 이루어진 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 급속 열처리를 수행하여 티타늄 실리사이드막 형성한 후에 퍼니스를 이용한 열공정을 통해 스토리지 전극 형성용 콘택홀의 측벽에 스페이서용 산화막 증착 공정을 도입함으로써, 트랜지스터의 특성 열화를 제거함과 아울러 인접 스토리지 전극들간 브릿지 발생을 방지한다.
즉, 상기 트랜지스터의 특성 열화는 급속 열처리시 트랜지스터에 가해진 스트레스를 제거하지 못한 것에 기인하는 것인데, 본 발명은 급속 열처리 후에 퍼니스를 이용한 열공정을 진행함으로써 상기 급속 열처리시 트랜지스터에 가해진 스트레스를 제거할 수 있으며, 이에 따라, 본 발명은 트랜지스터의 특성 열화를 방지할 수 있는 것이다. 또한, 인접 스토리지 전극들간의 브릿지 발생은 콘택홀의 크기를 크게 함에 기인하는 것인데, 본 발명은 콘택홀의 측벽에 스페이서용 산화막을 형성해줌으로써 스토리지 전극들간의 간격을 증가시킬 수 있어, 결과적으로 인접 스토리지 전극들간의 브릿지 발생을 방지할 수 있는 것이다.
자세하게, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 캐패 시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 트랜지스터(도시안됨) 및 질화막 스페이서(42)를 갖는 스토리지 노드 콘택(41)을 포함한 소정의 하부패턴이 구비된 반도체 기판(30) 상에 식각정지막용 질화막(43)과 캡산화막(44)을 차례로 증착한다. 여기서 상기 질화막(43)은 500 내지 1500Å의 두께로 증착하며, 상기 산화막(44)은 1500 내지 30000Å의 두께로 증착한다.
한편, 종래에는 식각정지막용 질화막(43)과 캡산화막(44)의 증착 후 캐패시터의 특성열화를 방지하기 위해 퍼니스를 이용한 열처리를 수행하지만, 본 발명에서는 이와 달리 퍼니스를 이용한 열처리를 수행하지 않는다.
도 4b를 참조하면, 질화막(43)을 식각정지막으로 이용해서 캡산화막(44)을 식각하고, 연이어, 상기 질화막(43)을 식각하여 스토리지 노드 콘택(41)을 노출시키는 콘택홀(45)을 형성한다. 이때, 상기 콘택홀(45)은 크게 형성하여 스토리지 노드 콘택(41)이 노출되지 않는 불량이 발생되지 않도록 한다.
다음으로, 상기 기판 전면 상에 후속하여 증착될 스토리지 전극용 금속물질과 폴리실리콘 재질의 스토리지 노드 콘택(41)간의 콘택저항을 낮추기 위하여 배리어 금속으로서 20 내지 80Å의 두께로 티타늄막을 증착한 후, 기판 결과물을 급속 열처리하여 노출된 스토리지 노드 콘택(41)의 표면에 티타늄 실리사이드막을 형성한다. 그런 다음, 미반응된 티타늄막은 제거한다. 여기서 상기 급속 열처리는 700 내지 900℃의 온도에서 10 내지 300초 정도 수행하는 것이 바람직하다. 상기 급속 열처리는 상당히 높은 온도에서 급속히 이루어지기 때문에, 이로 인하여 트랜지스 터에 스트레스가 가해진다.
도 4c를 참조하면, 콘택홀(45)의 표면 및 캡산화막(44) 상에 균일한 두께로 스페이서용 산화막(47)을 증착한다. 여기서, 상기 스페이서용 산화막(47)은 바람직하게는 TEOS막이며, 특히, 상기 스페이서용 산화막(47)은 650 내지 800℃, 0.1 내지 5 Torr의 조건에서 퍼니스를 이용하여 50 내지 500Å의 두께로 증착하는 것을 특징으로 한다. 상기 퍼니스를 이용한 열공정이 진행되는 것으로 인하여, 상기 급속 열처리시 트랜지스터에 가해진 스트레스가 제거된다. 이에 따라, 본 발명은 트랜지스터의 접합 누설 전류를 감소시키며 또한, 트랜지스터의 콘택 저항값을 낮춰, 센스 앰플라이어(sense amplier)의 동작마진을 증가시켜서 반도체 소자의 리프레쉬 특성을 향상시킬 수 있게 된다.
도 4d를 참조하면, 상기 스페이서용 산화막을 콘택홀의 측벽에만 남도록 식각한다. 이때, 콘택홀(45)의 측벽에 스페이서용 산화막(47)이 존재함으로써, 인접 스토리지 전극간의 절연마진을 확보할 수 있게 되며, 따라서 본 발명은 종래 문제시되는 인접 스토리지 전극들간의 브릿지 발생을 방지할 수 있게 된다.
도 4e를 참조하면, 상기 스페이서를 포함한 콘택홀 표면 상에 스토리지 전극(48)을 형성한다.
그다음, 스토리지 전극(48) 상에 HfO2와 같은 고유전 물질의 유전막(49)과 금속 재질의 플레이트 전극(20)을 차례로 형성하여 MIM 구조의 캐패시터(51) 형성을 완성한다. 여기서, 상기 스토리지 전극 및 플레이트전극 물질은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir, IrO2 인 것이 바람직하며, 상기 유전막은 Al2O3 , HfO2, HfO2/Al2O3, BST인 것이 바람직하다.
이상에서와 같이, 본 발명은 퍼니스를 이용한 스페이서용 산화막 증착공정을 도입함으로써, 급속 열처리에 의해 트랜지스터에 가해진 스트레스를 제거하여 반도체 소자의 리프레시 특성을 향상시킬 수 있다.
또한, 콘택홀의 측벽에 스페이서용 산화막을 형성함으로써, 인접 캐패시터간 산화막이 얇게 형성되는 것을 보완하여 인접 스토리지 전극간의 브릿지의 발생을 방지할 수 있으며, 따라서 반도체 소자의 캐패시터 자체의 신뢰성을 확보할 수 있음은 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.

Claims (6)

  1. 트랜지스터 및 스토리지 노드 콘택을 포함한 소정의 하부패턴들이 구비된 반도체 기판 상에 식각정지막용 질화막과 캡(Cap.)산화막을 차례로 증착하는 단계;
    상기 캡산화막과 식각정지막용 질화막을 차례로 식각하여 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계;
    상기 기판 전면 상에 티타늄막을 증착하는 단계;
    상기 기판 결과물을 급속 열처리하여 스토리지 노드 콘택의 표면에 티타늄 실리사이드막을 형성하는 단계;
    상기 급속 열처리시 미반응한 티타늄막을 제거하는 단계;
    상기 콘택홀 표면 및 캡산화막 상에 퍼니스를 이용한 열공정을 통해 스페이서용 산화막을 증착함과 동시에 상기 급속 열처리시 트랜지스터에 가해진 스트레스를 제거하는 단계;
    상기 스페이서용 산화막을 콘택홀의 측벽에만 남도록 식각하는 단계;
    상기 스페이서용 산화막을 포함한 콘택홀 표면 상에 금속 재질의 스토리지 전극을 형성하는 단계; 및
    상기 스토리지 전극 상에 유전막과 금속 재질의 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 급속 열처리는 700 내지 900℃의 온도에서 10 내지 300초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 스페이서용 산화막은 TEOS막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서, 상기 스페이서용 산화막은 퍼니스를 이용하여 650 내지 800℃ 온도 및 0.1 내지 5 Torr의 압력에서 50 내지 500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서, 상기 스토리지 전극 및 플레이트 전극은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir 및 IrO2로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서, 상기 유전막은 Al2O3, HfO2, HfO2/Al2 O3 및 BST로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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