KR20090001383A - 커패시터의 제조 방법 - Google Patents

Abstract

커패시터의 면적이 증가되면서 쇼트 불량이 감소되는 커패시터의 제조 방법에서, 플러그를 포함하는 반도체 기판 상에 몰드막을 형성한다. 몰드막을 제1 방향으로 식각하여 반도체 기판을 부분적으로 노출시키는 제1 개구를 갖는 제1 몰드막 패턴을 형성하고, 제1 개구를 매립하는 제1 절연막을 형성한다. 제1 절연막 및 제1 몰드막 패턴을 제1 방향에 대하여 기울기를 갖는 제2 방향으로 식각하여, 반도체 기판을 부분적으로 노출시키는 제2 개구를 갖는 제1 절연막 패턴 및 제2 몰드막 패턴을 형성하고, 제2 개구를 매립하는 제2 절연막을 형성한다. 제2 몰드막 패턴을 제거하여 내부 모서리 부분이 둥글며 플러그를 노출시키는 제3 개구를 형성한다. 노출된 플러그 및 제3 개구의 내측면 상에 스토리지 전극을 형성한다. 상부에 유전막 및 플레이트 전극을 형성한다. 상기와 같이, 두 방향으로 식각하여 형성시킨 제2 몰드막 패턴을 이용하여 모서리가 둥근 사각기둥 형상의 스토리지 전극을 형성함으로써, 기존의 원기둥 형상인 커패시터의 경우에 비해 동일 높이에서의 면적이 증가되며, 기울어짐에 의한 쇼트 불량이 감소될 수 있다.

Description

커패시터의 제조 방법{Method of manufacturing a capacitor}

도 1 내지 도 18은 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 반도체 기판 102 : 소자 분리막

104 : 액티브 영역 110 : 게이트 구조물

112a, 112b : 불순물 영역 114 : 제1 층간 절연막

116 : 커패시터 플러그 118 : 제2 층간 절연막

120 : 비트 라인 122 : 제3 층간 절연막

124 : 제4 층간 절연막 126 : 식각 저지막

128 : 몰드막 130 : 제1 마스크막 패턴

132 : 제1 개구 134 : 제1 몰드막 패턴

136 : 제1 절연막 138 : 제2 마스크막 패턴

140 : 제2 개구 142 : 제1 절연막 패턴

144 : 제2 몰드막 패턴 146 : 제2 절연막

148 : 제3 개구 150 : 도전막

152 : 희생막 154 : 스토리지 전극

156 : 유전막 158 : 플레이트 전극

160 : 커패시터

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에 사용되는 실린더 형상의 커패시터를 제조하는 방법에 관한 것이다.

일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.

현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 사각 튜브 형상, 실린더 형상으로 형성하고 있다.

상기 사각 튜브 형상의 경우, 상기 실린더 형상의 커패시터보다 커패시터 유효 면적이 증가한다는 장점을 갖고 있다. 예를 들면, 정사각형의 단면 형상을 갖는 커패시터의 경우, 동일한 기판 면적 상에 형성되는 실린더형 커패시터보다 약 27.3% 정도의 커패시턴스의 증가 효과를 얻을 수 있으며, 직사각형의 단면 형상을 갖는 커패시터의 경우, 동일한 기판 면적 상에 형성되는 실린더형 커패시터보다 약 60% 정도의 커패시턴스 증가 효과를 얻을 수 있다.

그러나, 상기 사각 튜브 형상의 커패시터에서는 상기 실린더 형상의 커패시터보다 커패시터의 사각 튜브 형상의 에지 부분에서 전자장이 강하게 집중되는 문제를 갖고 있다.

또한, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 커패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다. 즉, 커패시터의 높이가 증가됨에 따라 그 구조적 안정성이 저하되고, 이에 따라 커패시터들이 기울어지거나 쓰러짐으로써 상기 커패시터들 사이에서 2-비트 단락과 같은 치명적인 결함이 발생되고 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 향상된 커패시턴스와 구조적 안정성을 갖는 커패시터를 제조하는 방법을 제공하는데 있다.

상술한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 커패시터의 제조 방법에 의하면, 플러그를 포함하는 반도체 기판 상에 몰드막을 형성한다. 상기 몰드막을 제1 방향으로 식각하여 상기 반도체 기판을 부분적으로 노출시키는 제1 개구를 갖는 제1 몰드막 패턴을 형성한다. 상기 제1 개구를 매립하는 제1 절연막을 형성한다. 상기 제1 절연막 및 제1 몰드막 패턴을 상기 제1 방향에 대하여 기울기를 갖는 제2 방향으로 식각하여, 상기 반도체 기판을 부분적으로 노출시키는 제2 개구를 갖는 제1 절연막 패턴 및 제2 몰드막 패턴을 형성한다. 상기 제2 개구를 매립하는 제2 절연막을 형성한다. 상기 제2 몰드막 패턴을 습식 제거하여 내부 모서리 부분이 둥글며 상기 플러그를 노출시키는 제3 개구를 형성한다. 상기 노출된 플러그 및 상기 제3 개구의 내측면 상에 스토리지 전극을 형성한다. 상기 스토리지 전극 상에 유전막을 형성한다. 상기 유전막 상에 플레이트 전극을 형성한다.

본 발명의 일 실시예에 따르면, 상기 제1 몰드막 패턴은 상기 몰드막 상에 제1 포토레지스트막을 형성하고, 상기 제1 방향으로 연장되는 패턴을 형성하기 위한 제1 마스크를 이용하여 상기 제1 포토레지스트막을 노광 및 현상하여 제1 포토레지스트 패턴을 형성한 다음 상기 제1 포토레지스트 패턴을 이용하여 상기 몰드막을 상기 제1 방향으로 식각하여 형성할 수 있다.

상기 제1 절연막 패턴 및 제2 몰드막 패턴은 상기 제1 절연막 및 제1 몰드막 패턴 상에 제2 포토레지스트막을 형성하고, 상기 제2 방향으로 연장되는 패턴을 형성하기 위한 제2 마스크를 이용하여 상기 제2 포토레지스트막을 노광 및 현상하여 제2 포토레지스트 패턴을 형성한 다음 상기 제2 포토레지스트 패턴을 이용하여 상기 제1 절연막 및 제1 몰드막 패턴을 상기 제2 방향으로 식각하여 형성할 수 있다.이때, 상기 제2 방향은 상기 제1 방향에 대하여 30 내지 90°의 기울기를 갖는다.

또한, 상기 제3 개구는 모서리 부분들이 둥글며, 정사각형, 직사각형, 마름모형, 사각형 등의 형상을 갖도록 형성될 수 있다.

그리고, 상기 제1 절연막 및 제2 절연막은 상기 몰드막에 대하여 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다.

본 발명에 따르면, 반도체 기판 상에 몰드막을 형성하고, 제1 방향 및 상기 제1 방향에 대하여 기울기를 갖는 제2 방향으로 두차례 식각하여 제2 몰드막 패턴을 형성시킨 다음 절연막을 매립하고, 상기 제2 몰드막 패턴을 제거하여 사각기둥 형상의 스토리지 전극을 형성함으로써, 기존의 원기둥 형상인 커패시터의 경우에 비해 동일 높이에서의 면적이 증가되며, 기울어짐에 의한 쇼트 불량이 감소될 수 있다.

이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.

도 1 내지 도 18은 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.

도 1 및 도 2를 참조하면, 반도체 기판(100)의 표면 부위에 널리 알려진 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막(102)을 형성함으로써 반도체 기판(100) 상에 액티브 영역(104)을 형성한다. 상기 액티브 영역(104) 및 소자 분리막(102) 상에서 반도체 기판(100)을 가로지르는 제1 방향으로 연장하는 다수의 게이트 구조물들(110)을 형성하고, 게이트 구조물들(110) 사이의 액티브 영역(104)에 소스/드레인으로서 기능하는 불순물 영역들(112a, 112b)을 각각 형성한다. 각각의 게이트 구조물들(110)은 게이트 절연막 패턴, 게이트 전극, 마스크 패턴 및 스페이서들을 포함한다. 상기 게이트 구조물들(110)을 매립하는 제1 층간 절연막(114)을 형성하고, 게이트 구조물들(110)의 상부 표면이 노출되도록 제1 층간 절연막(114)을 평탄화시킨다.

이어서, 제1 층간 절연막(114)을 패터닝하여 게이트 구조물들(110) 사이의 불순물 영역들(112a, 112b)을 노출시키는 콘택홀(미도시)을 형성하고, 상기 콘택홀을 매립하는 플러그(116)를 형성한다. 상기 플러그(116)는 후속하여 형성되는 비트 라인(120)과 제1 불순물 영역(112a)을 전기적으로 연결하기 위한 비트라인 플러그(미도시)와, 후속하여 형성되는 커패시터(150)와 제2 불순물 영역(112b)을 전기적으로 연결하기 위한 커패시터 플러그(116)를 포함한다.

상기 게이트 구조물들(110), 플러그(116) 및 제1 층간 절연막(114) 상에 제2 층간 절연막(118)을 형성한다. 상기 제2 층간 절연막(118)은 후속하여 형성되는 비 트 라인(120)과 게이트 구조물들(110) 사이를 절연시키기 위해 형성된다. 상기 제2 층간 절연막(118)을 패터닝하여 상기 비트라인 플러그와 각각 전기적으로 연결되며, 게이트 구조물들(110)이 연장하는 제1 방향에 대하여 수직한 제2 방향으로 연장하는 비트 라인(120)을 제2 층간 절연막(118) 상에 형성한다.

상기 제2 층간 절연막(118) 및 비트 라인(120) 상에 제3 층간 절연막(122)을 형성하고, 상기 제3 층간 절연막(122)의 표면을 평탄화시킨다. 제3 층간 절연막(122)의 평탄화 이후에 제4 층간 절연막(124)을 제3 층간 절연막(122) 상에 형성한다. 제2, 제3 및 제4 층간 절연막(118, 122, 124)은 후속하여 형성되는 커패시터(150)와 비트 라인(120)을 전기적으로 절연시키는 기능을 수행하며, 커패시터(150)의 하부를 구조적으로 지지하는 기능을 수행한다. 한편, 제1, 제2, 제3 및 제4 층간 절연막들(114, 118, 122, 124)은 BPSG, PSG, USG, TEOS 산화물 또는 HDP-CVD 산화물로 이루어질 수 있다.

상기와 같은 게이트 구조물들(110), 불순물 영역들(112a, 112b), 플러그(116), 비트 라인(120) 등을 포함하는 반도체 장치의 하부 구조물을 형성하는 방법은 이미 널리 알려져 있으므로, 이에 대한 추가적인 상세한 설명은 생략한다. 따라서, 본 발명의 범위는 상기와 같은 반도체 장치의 하부 구조물의 형성 방법에 의해 제한되지 않는다. 한편, 도 1은 비트 라인(120)을 따라 절개된 단면도이며, 도 2는 게이트 구조물들(110)을 따라 절개된 단면도이다.

도 3 내지 도 5를 참조하면, 상기 제4 층간 절연막(124) 상에 식각 저지막(126)을 형성한다. 상기 식각 저지막(126)은 제4 층간 절연막(124) 및 후속하여 형성될 몰드막(128)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(126)은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정을 이용하여 실리콘 질화물로 형성될 수 있다.

상기 식각 저지막(126) 상에 스토리지 전극(144)을 형성하기 위한 몰드막(128)을 형성한다. 상기 몰드막(128)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG와 같은 실리콘 산화물을 사용하여 형성한다. 여기서, 몰드막(128)은 식각 저지막(126)의 상면을 기준으로 약 5,000 내지 50,000Å 정도의 두께를 갖도록 형성된다. 본 실시예에 있어서, 몰드막(128)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(128)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(128)의 두께를 적절하게 조절할 수 있다.

상기에서는 단일의 몰드막(128)을 사용하고 있으나, 서로 다른 실리콘 산화물들을 이용하여 복층으로 형성할 수도 있다.

상기 몰드막(128) 상에 상기 하부 구조물의 게이트 구조물들(110)과 나란한 제1 방향으로 연장하는 제1 마스크막 패턴(130)을 형성한다. 구체적으로, 상기 몰드막(128) 상에 제1 마스크막(미도시)을 형성한다. 상기 제1 마스크막은 실리콘 질화물(SiN), 실리콘 산질화물(SiON)으로 이루어질 수 있다. 상기 제1 마스크막 상에 제1 포토레지스트막(미도시)을 형성하고, 상기 제1 포토레지스트막 상부에 상기 제1 방향으로 연장하는 패턴들로 이루어지는 제1 마스크(미도시)를 형성한 다음 상기 제1 마스크를 이용하여 상기 제1 포토레지스트막을 노광 및 현상하여 제1 포토레지 스트 패턴을 형성한다. 상기 제1 마스크막 상에 상기 제1 포토레지스트 패턴을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행하여 상기 제1 마스크막 패턴(130)을 형성한다. 상기 제1 포토레지스트 패턴은 제1 마스크막 패턴(130)을 형성한 후 애싱 및 스트립 공정을 통해 제거된다.

한편, 도 4는 도 3에 도시된 X₁-X₁ 라인을 따라 절개된 단면도이고, 도 5는 도 3에 도시된 Y₁-Y₁ 라인을 따라 절개된 단면도이다. 이어서, 도 6은 도 4에 식각 공정이 수행된 단면도이다.

도 6을 참조하면, 상기 몰드막(128)에 제1 마스크막 패턴(130)을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행하여 식각 저지막(126)의 표면을 부분적으로 노출시키는 제1 개구(132)를 갖는 제1 몰드막 패턴(134)을 형성한다. 여기서, 제1 몰드막 패턴들(134)은 반도체 기판(100) 상의 게이트 구조물들(110)의 연장 방향과 기울기를 갖는 방향으로 대응한다.

도 7 내지 도 10을 참조하면, 상기 제1 몰드막 패턴(134)의 제1 개구(132)를 매립하여 제1 절연막(136)을 형성한다. 이어서, 상기 제1 개구(132)를 매립하면서 제1 몰드막 패턴(134) 상에 형성된 제1 절연막(136)을 제1 몰드막 패턴(134)의 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP)하여 평탄화한다.

상기 제1 절연막(136)은 상기 제1 몰드막 패턴(134)에 대해 식각 선택비를 갖는 물질을 이용하여 형성된다. 또한, 상기 제1 절연막(136)은 상기 식각 저지 막(126)에 대하여 식각 선택비를 갖는 물질을 이용하여 형성된다. 예를 들면, 상기 제1 절연막(136)은 상기 식각 저지막(126)의 실리콘 질화막과 다른 질화물이나 폴리실리콘으로 형성할 수 있다.

이어서, 상기 제1 절연막(136) 및 제1 몰드막 패턴(134) 상에 상기 하부 구조물의 제1 방향에 대하여 기울기를 갖는 제2 방향으로 연장되는 제2 마스크막 패턴(138)을 형성한다. 상기 제2 마스크막 패턴(138)은 상기 게이트 구조물들(110)의 연장 방향에 대응하는 제1 절연막(136) 및 제1 몰드막 패턴(134)의 표면 부위를 노출시키는 제2 개구들(140)을 갖는다.

구체적으로, 상기 제2 마스크 패턴(138)은 상기 제1 절연막(136) 및 제1 몰드막 패턴(134) 상에 제2 마스크막(미도시)과 제2 포토레지스트막(미도시)을 형성하고, 상기 제1 방향에 대하여 기울기를 갖는 제2 방향으로 연장되는 패턴들을 형성하기 위한 제2 마스크(미도시)를 형성한다. 상기 제2 마스크를 이용하여 상기 제2 포토레지스트막을 노광 및 현상하여 제2 포토레지스트 패턴을 형성한다. 이어서, 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 제1 절연막(136) 및 제1 몰드막 패턴(134)을 상기 제2 방향으로 이방성 식각함으로써 제2 마스크막 패턴(138)이 형성될 수 있다.

본 실시예에 있어서, 상기 제2 마스크의 기울기는 상기 제1 방향에 대하여 30 내지 90°를 갖도록 형성될 수 있다. 예를 들면, 상기 제2 마스크와 제1 마스크는 격자 형상을 갖도록 서로 수직하는 방향으로 연장될 수 있다. 또한, 상기 제2 마스크는 정사각형, 직사각형, 마름모형, 사각형의 형태를 가질 수 있다.

한편, 도 8은 도 7에 도시된 X₁-X₁ 라인을 따라 절개된 단면도이고, 도 9는 도 7에 도시된 Y₁-Y₁ 라인을 따라 절개된 단면도이며, 도 10은 도 7에 도시된 Y₂-Y₂ 라인을 따라 절개된 단면도이다. 이어서, 도 11은 도 10에 식각 공정이 수행된 단면도이다.

도 11을 참조하면, 상기 제2 마스크막 패턴(138)을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행함으로써 제1 절연막(136) 및 제1 몰드막 패턴(134)을 부분적으로 상기 제2 방향으로 제거하여, 식각 저지막(126)의 표면을 노출시키는 제2 개구(140)를 갖는 제1 절연막 패턴(142, 도 12) 및 제2 몰드막 패턴(144)을 형성한다. 상기 제2 포토레지스트 패턴은 제1 절연막 패턴(142) 및 제2 몰드막 패턴(144)을 형성한 후 애싱 및 스트립 공정을 통해 제거된다.

도 12 내지 도 14를 참조하면, 상기 제2 개구(140)을 매립하는 제2 절연막(146)을 형성한다. 상기 제2 절연막(146)은 상기 제1 절연막(136)과 실질적으로 동일한 물질을 사용한다. 상기 제1 절연막(136)과 제2 절연막(146)은 상기 제2 몰드막 패턴(144)에 대하여 식각 선택비를 갖는 물질을 이용하여 형성된다. 상기 제2 절연막(146)은 제2 개구(140)를 매립하면서 제2 몰드막 패턴(144) 및 제1 절연막 패턴(142) 상에 형성된다. 이어서, 상기 제2 절연막(146)을 제2 몰드막 패턴(144)의 표면이 노출되도록 화학적 기계적 연마(CMP)하여 평탄화한다.

한편, 도 13은 도 12에 도시된 X₁-X₁ 라인을 따라 절개된 단면도이고, 도 14는 도 12에 도시된 Y₁-Y₁ 라인을 따라 절개된 단면도이다.

상기와 같이, 제1 및 제2 마스크막 패턴을 이용하여 제1 방향 및 제1 방향에 기울기를 갖는 제2 방향으로 두차례 식각하여 제2 몰드막 패턴을 형성함으로써, 이후에 사각기둥 형상의 스토리지 전극을 형성시킬 수 있다. 따라서, 종래의 원기둥 형상의 스토리지 전극을 갖는 커패시터의 경우에 비해 동일 높이에서의 커패시터의 총 면적이 증가될 수 있다.

도 15를 참조하면, 상기 제2 몰드막 패턴(144)과, 식각 저지막(126)과, 제4, 제3 및 제2 층간 절연막들(124, 122, 118)을 순차적으로 제거하여 상기 커패시터 플러그(116)를 노출시키는 제3 개구(148)를 형성한다. 상기 제3 개구(148)는 후속하여 형성되는 스토리지 전극(154, 도 17)을 형성하기 위한 스토리지 노드 콘택홀로서 기능한다. 한편, 도시된 바와 같이, 상기 제3 개구(148)는 게이트 구조물들(110)의 상부를 부분적으로 노출시킬 수도 있다.

상기 제3 개구(148)의 형성은 습식 제거 공정으로 수행되며, 상기 제2 몰드막 패턴(144)은 일부가 더 제거되어 상기 제3 개구(148)의 모서리 부분에서 둥근 사각형 형상을 갖는다. 상기 습식 제거 공정에 의해 모서리 부분에서 뾰족한 사각형 형상을 가질 경우 발생되는 강한 전기장을 감소시킬 수 있다. 상기 습식 제거 공정에 이용되는 습식액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액 또는 불화 암모늄, 불화수소 및 증류수를 포함하는 LAL 식각액 등이 사용될 수 있다.

도 16을 참조하면, 상기 노출된 커패시터 플러그(116) 및 제3 개구(148)를 한정하는 표면들, 구체적으로 제2 몰드막 패턴(146), 식각 저지막(126), 제2, 제3 및 제4층간 절연막(118, 122, 124)의 표면들 상에 도전막(150)을 형성한다. 상기 도전막(150)은 폴리실리콘, 티타늄 질화물 등과 같은 도전성 물질로 이루어질 수 있다.

이어서, 상기 제3 개구(148)를 충분히 매립하는 희생막(152)을 상기 도전막(150) 상에 형성한다. 상기 희생막(152)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG 또는 BPSG를 이용하여 형성될 수 있으며, 바람직하게는 제2 몰드막 패턴(146)과 동일한 물질로 형성되는 것이 바람직하다. 상기 희생막(152)은 상기 도전막(150)을 스토리지 전극(154)으로 형성하는 동안 상기 스토리지 전극(154)을 보호하기 위해 형성된다.

도 17을 참조하면, 상기 커패시터 플러그들(116)과 연결된 스토리지 전극(154)을 형성하기 위하여 CMP 공정을 수행하여 희생막(152)의 상부 및 도전막(150)의 상부를 제거한다. 일 예로서, 상기 도전막(150) 형성 이전에 상기 제2 몰드막 패턴(146)의 상부에 연마 저지막(미도시)을 더 형성시킬 수 있다. 이에 따라, 상기 CMP 공정시 상기 연마 저지막이 노출되도록 연마할 수 있다. 이어서, 노출된 연마 저지막, 잔류하는 희생막(152) 및 제2 몰드막 패턴(146)을 통상의 등방성 식각 공정을 통해 순차적으로 제거함으로써 스토리지 전극(154)을 완성한다. 상기 등방성 식각 공정으로는 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수를 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.

도 18을 참조하면, 상기 스토리지 전극(154) 상에 유전막(156)을 형성하고, 상기 유전막(156) 상에 플레이트 전극(158)을 형성함으로써, 반도체 기판(100) 상의 커패시터 플러그(116)와 전기적으로 연결되는 커패시터(160)를 완성할 수 있다.

상기와 같은 본 발명의 커패시터의 제조 방법에 따르면, 반도체 기판 상에 몰드막을 형성하고, 제1 방향 및 상기 제1 방향에 대하여 기울기를 갖는 제2 방향으로 두차례 식각하여 제2 몰드막 패턴을 형성시킨 다음 절연막을 매립하고, 상기 제2 몰드막 패턴을 제거하여 사각기둥 형상의 스토리지 전극을 형성함으로써, 기존의 원기둥 형상인 커패시터의 경우에 비해 동일 높이에서의 면적이 증가되며, 기울어짐에 의한 쇼트 불량이 감소될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

1. 플러그를 포함하는 반도체 기판 상에 몰드막을 형성하는 단계;

   상기 몰드막을 제1 방향으로 식각하여 상기 반도체 기판을 부분적으로 노출시키는 제1 개구를 갖는 제1 몰드막 패턴을 형성하는 단계;

   상기 제1 개구를 매립하는 제1 절연막을 형성하는 단계;

   상기 제1 절연막 및 제1 몰드막 패턴을 상기 제1 방향에 대하여 기울기를 갖는 제2 방향으로 식각하여, 상기 반도체 기판을 부분적으로 노출시키는 제2 개구를 갖는 제1 절연막 패턴 및 제2 몰드막 패턴을 형성하는 단계;

   상기 제2 개구를 매립하는 제2 절연막을 형성하는 단계;

   상기 제2 몰드막 패턴을 습식 제거하여 내부 모서리 부분이 둥글며 상기 플러그를 노출시키는 제3 개구를 형성하는 단계;

   상기 노출된 플러그 및 상기 제3 개구의 내측면 상에 스토리지 전극을 형성하는 단계;

   상기 스토리지 전극 상에 유전막을 형성하는 단계; 및

   상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 커패시터의 제조 방법.
2. 제1항에 있어서, 상기 제1 몰드막 패턴은,

   상기 몰드막 상에 제1 포토레지스트막을 형성하는 단계;

   상기 제1 방향으로 연장되는 패턴을 형성하기 위한 제1 마스크를 이용하여 상기 제1 포토레지스트막을 노광 및 현상하여 제1 포토레지스트 패턴을 형성하는 단계; 및

   상기 제1 포토레지스트 패턴을 이용하여 상기 몰드막을 상기 제1 방향으로 식각하는 단계를 포함하여 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
3. 제1항에 있어서, 상기 제1 절연막 패턴 및 제2 몰드막 패턴은,

   상기 제1 절연막 및 제1 몰드막 패턴 상에 제2 포토레지스트막을 형성하는 단계;

   상기 제2 방향으로 연장되는 패턴을 형성하기 위한 제2 마스크를 이용하여 상기 제2 포토레지스트막을 노광 및 현상하여 제2 포토레지스트 패턴을 형성하는 단계; 및

   상기 제2 포토레지스트 패턴을 이용하여 상기 제1 절연막 및 제1 몰드막 패턴을 상기 제2 방향으로 식각하는 단계를 포함하여 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
4. 제1항에 있어서, 상기 제2 방향은 상기 제1 방향에 대하여 30 내지 90°의 기울기를 갖는 것을 특징으로 하는 커패시터의 제조 방법.
5. 제1항에 있어서, 상기 제3 개구는 모서리 부분들이 둥글며, 정사각형, 직사 각형, 마름모형, 사각형 중 어느 하나의 형상을 갖도록 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
6. 제1항에 있어서, 상기 제1 절연막 및 제2 절연막은 상기 몰드막에 대하여 식각 선택비를 갖는 물질을 이용하여 형성되는 것을 특징으로 하는 커패시터의 제조 방법.

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