KR20080065123A - 반도체 장치 및 그 형성 방법 - Google Patents

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KR20080065123A
KR20080065123A KR1020070002118A KR20070002118A KR20080065123A KR 20080065123 A KR20080065123 A KR 20080065123A KR 1020070002118 A KR1020070002118 A KR 1020070002118A KR 20070002118 A KR20070002118 A KR 20070002118A KR 20080065123 A KR20080065123 A KR 20080065123A
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최용희
조영규
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삼성전자주식회사
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    • H01L21/311—Etching the insulating layers by chemical or physical means
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Abstract

본 발명은 반도체 장치 및 그 형성 방법을 제공한다. 이 장치는 반도체 기판 상의 내측벽 및 외측벽을 포함하는 하부 전극들, 하부 전극들 사이의 적어도 하나의 서포트 패턴들; 및 하부 전극들의 외측벽들과 상기 서포트 패턴들 사이의 스페이서들을 포함한다. 서포트 패턴들은 TaO 막일 수 있다.
하부 전극, 콘택 플러그, 상부 전극

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 커패시터를 구비한 반도체 장치 및 그 형성 방법에 관한 것이다.
디램 기억소자는 셀 어레이(cell array)와 주변 회로(peripheral circuit)를 포함한다. 셀 어레이(cell array)는 정보를 저장하는 셀(cell)들의 집합체이다. 주변 회로(peripheral circuit)는 정보를 외부에 정확하고 빠르게 전달하여 준다. 디램 기억소자의 기억 셀은 트랜지스터와 커패시터를 포함한다. 트랜지스터는 스위치 기능을 하고 커패시터는 정보를 저장한다. 디램 기억소자의 중요한 요소 중 하나는 정보를 저장하는 셀 커패시터의 정전용량이다. 소자의 고집적화에 따른 최소 선폭의 감소로 인해, 작은 면적에 극대화된 정전용량을 갖는 커패시터를 집적하는 방법 이 디램에 있어서 핵심 기술이 되었다.
디램 소자의 고집적화에 따른 디자인 룰이 감소되고 있다. 이에 따라, 공정상의 오정렬 및 공정 마진 부족으로 인해, 서로 다른 셀의 하부 전극(스토리지 전극)들 간에 브릿지(bridge)가 발생할 수 있다. 상기 브릿지는 트윈 비트(twin bit) 또는 멀티 비트(multi bit) 등의 불량의 원인일 수 있다. 특히, 스택 셀(stack cell)구조에서 상기 브릿지 문제는 하부 전극 간의 간격과 반비례한다. 즉, 이 간격을 확대하면 상기 하부 전극들 간의 브릿지 발생을 감소시킬 수 있다. 그러나, 가용할 수 있는 하부 전극의 표면적이 줄어들므로 커패시터의 정전용량이 감소한다.
이러한 문제점을 보완하는 방법으로 콘케이브(concave)구조가 제시되었다. 콘케이브 구조의 형성 방법은 반도체 기판에 먼저 주형막을 형성하는 것, 상기 주형막을 식각하여 하부 전극 홀을 형성하는 것, 상기 하부 전극 홀에 하부 전극용 물질을 채운 후, 상기 물질을 평탄화하여 셀 단위로 상기 하부 전극을 분리하는 것, 그리고 상기 주형막을 제거하여 하부 전극을 노출하는 것을 포함할 수 있다. 상기 콘캐이브 구조의 형성 방법은 콘택 홀 내부에 하부 전극용 물질을 전부 채워 박스형태로 만드는 방법과 콘택 홀의 내측벽에만 하부 전극용 물질을 형성하여 실린더 형태로 만드는 방법을 포함한다.
제한된 면적에서 커패시터의 용량을 극대화시키기 위하여, 하부 전극의 높이는 그 폭에 비해 매우 높게 형성된다. 이로 인해, 상기 주형막을 제거하여 하부 전극의 노출시, 높은 종횡비를 갖는 하부 전극이 쓰러질 수 있다. 이에 따라, 상기 하부 전극들 간의 브릿지가 발생할 수 있다.
한편, 하부 전극들을 지지하기 위해서, 하부 전극들 사이에 서포트 패턴들이 사용될 수 있다. 상기 서포트 패턴들은 하부 전극과 양호한 접착력을 가져야 한다. 상기 서포트 패턴들 및 주형막과 동시에 식각될 경우, 홀의 형성을 방해하는 물질, 예를 들면, 폴리머(polymer)등이 발생되지 말아야 한다. 따라서, 서포트 패턴의 물질의 선택의 폭이 넓지 않다. 게다가, 불산(HF)를 포함하는 식각 용액의 사용에 의한 주형막 제거시 서포트 패턴들이 손실될 수 있다. 상기 손실에 대비하여 서포트 패턴의 두께와 폭이 두꺼워지고 넓어질 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위한 것으로서, 본 발명의 이루고자 하는 기술적 과제는 하부 전극들 간의 브릿지를 방지할 수 있는 반도체 장치 및 그 형성방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명은 반도체 장치를 제공한다. 이 장치는 반도체 기판 상의 내측벽 및 외측벽을 포함하는 하부 전극들; 상기 하부 전극들 사이의 적어도 하나의 서포트 패턴들; 및 상기 하부 전극들의 외측벽들과 상기 서포트 패턴들 사이의 스페이서들을 포함한다. 상기 하부 전극들 상의 유전막; 및 상기 유전막 상의 상부 전극을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 서포트 패턴들은 TaO 막일 수 있다. 상기 스페이서들은 TiO 막일 수 있다.
본 발명의 실시예에 따르면, 상기 서포트 패턴들은 인접하는 상기 하부 전극들 사이에 교번적으로 배치될 수 있다. 이와 달리, 상기 서포트 패턴들은 인접하는 상기 하부 전극들 사이에 연속적으로 배치될 수도 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 커패시터 형성방법을 제공한다. 이 방법은 반도체 기판 상에 주형막을 형성하고; 상기 주형막 상에 제 1 홀들을 갖는 서포트 절연패턴 및 마스크 패턴을 형성하고; 상기 제 1 홀들의 내측벽에 상기 주형막을 노출하는 스페이서들을 형성하고; 상기 노출된 주형막을 식각하여 상기 제 1 홀들로부터 연장된 제 2 홀들을 형성하고; 그리고 상기 제 2 홀들을 갖는 반도체 기판 상에 하부 전극막을 형성하는 것을 포함한다.
본 발명의 실시예를 따르면, 이 방법은 상기 하부 전극막을 갖는 반도체 기판 상에 희생막을 형성하여 상기 제 1 홀 및 상기 제 2 홀을 채우고; 상기 희생막 및 하부 전극막을 상기 서포트 절연패턴이 노출될 때까지 평탄화하여 하부 전극들을 형성하고; 그리고 상기 평탄화된 서포트 절연패턴을 패터닝하여 서포트 패턴들을 형성하는 것을 더 포함할 수 있다. 상기 평탄화 공정은 에치백 공정 및/또는 CMP 공정을 포함할 수 있다.
본 발명의 실시예를 따르면, 상기 스페이서들을 형성하는 것은: 상기 서포트 절연패턴 및 상기 마스크 패턴을 갖는 반도체 기판 상에 스페이서 막을 형성하고; 그리고 상기 스페이서 막을 이방성 식각하여 상기 주형막을 노출하는 것을 포함할 수 있다.
본 발명의 실시예를 따르면, 상기 제 2 홀을 형성하는 것은: 상기 마스크 패 턴 및 상기 스페이서들을 식각 마스크로 사용하여 상기 노출된 주형막을 식각하는 것을 포함할 수 있다.
본 발명의 실시예를 따르면, 상기 서포트 패턴들은 TaO 막일 수 있다. 상기 스페이서들은 상기 주형막에 대하여 식각 선택비를 가질 수 있다. 바람직하게, 상기 스페이서들은 TiO 막일 수 있다. 상기 주형막은 SiO2 막, SiGe 막, Si 막, 또는 Carbon 계 막일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 반도체 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
반도체 기판(100) 상에 제 1 층간 절연막(110)이 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 있다. 상기 제 1 및 제 2 층간 절연막(110, 120)은 실리콘 산화막일 수 있다. 상기 제 2 층간 절연막(120) 상에 마스크 패턴(126a)이 있다. 상기 마스크 패턴(126a)은 실리콘 질화막일 수 있다. 상기 제 2 층간 절연막(120)을 관통하는 콘택 플러그(122)가 있다. 상기 콘택 플러그(122)는 마스크 패턴(126a)에 의해 노출된다.
상기 노출된 콘택 플러그(122) 상에 내측벽 및 외측벽을 포함하는 하부 전극(135a)이 있다. 상기 콘택 플러그(122)의 상부면은 상기 하부 전극(135a)과 접촉한다. 상기 하부 전극들(135a) 사이에 적어도 하나의 서포트 패턴들(130a)이 있다. 상기 서포트 패턴들(130a)은 TaO 막일 수 있다. 상기 서포트 패턴들(130a)은 상기 하부 전극들(135a)을 지지한다. 상기 하부 전극들(135a)의 외측벽들과 상기 서포트 패턴들(130a) 사이에 스페이서들(134b)이 개재된다. 상기 스페이서들은 TiO 막일 수 있다. 상기 서포트 패턴들(130a)은 인접하는 상기 하부 전극들(135a) 사이에 교번적으로 배치될 수 있다. 또한, 상기 서포트 패턴들(130a)은 인접하는 상기 하부 전극들(135a) 사이에 연속적으로 배치될 수 있다.
상기 하부 전극들(135a)을 덮는 상부 전극(139)이 있다. 상기 하부 전극들(135a)과 상기 상부 전극(134) 사이에 유전막(138)이 개재된다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 제 1 층간 절연막(110)이 형성될 수 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막일 수 있다. 상기 제 1 층간 절연막(110)은 상기 반도체 기판(100)에 형성된 소오스 영역(미도시)과 전기적으로 연결된 도전체(미도시)를 포함할 수 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성될 수 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막일 수 있다. 상기 제 2 층간 절연막(120)에 상기 도전체와 전기적으로 연결된 콘택 플러그들(122)이 형성된다. 상기 콘택 플러그들(122)을 갖는 상기 제 2 층간 절연막(120) 상에 제 1 마스크막(126)이 형성된다. 상기 제 1 마스크막(126)은 실리콘 질화막일 수 있다. 상기 제 1 마스크막(126)은 식각 저지막으로 사용될 수 있다.
상기 제 1 마스크막(126) 상에 주형막(128)이 형성된다. 상기 주형막(128)은 SiO2 막, SiGe 막, Si 막, 또는 Carbon 계 막일 수 있다. 상기 주형막(128) 상에 서포트 절연막이 형성된다. 상기 서포트 절연막은 상기 주형막(128)에 대하여 식각 선택비를 가지는 절연막을 포함할 수 있다. 바람직하게, 상기 서포트 절연막은 TaO 막일 수 있다.
상기 서포트 절연막 상에 제 2 마스크 패턴(132)이 형성된다. 상기 제 2 마스크 패턴(132)은 포토 레지스트막일 수 있다. 상기 제 2 마스크 패턴(132)을 식각마스크로 사용하여 상기 주형막(128)이 노출될 때까지 상기 서포트 절연막을 식각하여 제 1 홀들(133a)을 갖는 서포트 절연패턴(130)이 형성된다.
도 2b를 참조하면, 상기 서포트 절연패턴(130)을 갖는 반도체 기판(100) 상에 콘포말하게 스페이서 막(134)이 형성된다. 상기 스페이서 막(134)은 후속의 하부 전극 물질 및/또는 서포트 패턴과 우수한 접착력(adhension)을 가지는 물질일 수 있다. 그리고, 상기 스페이서 막(134)은 불산을 포함하는 식각용액에 대해 선택 비를 갖는 물질일 수 있다. 바람직하게, 상기 스페이서 막(134)은 TiO 막일 수 있다.
도 2c를 참조하면, 상기 스페이서 막(134)을 상기 주형막(128)이 노출될 때까지 이방성 식각하여 스페이서 패턴들(134a)이 형성된다. 상기 스페이서 패턴들(134a)은 상기 제 1 홀(133a)의 측벽에 상기 서포트 절연패턴(130)의 노출을 방지한다.
도 2d를 참조하면, 상기 스페이서 패턴(134a) 및 상기 제 2 마스크 패턴(132)을 식각 마스크로 사용하여 상기 제 1 마스크막(126)이 노출될 때까지 상기 노출된 주형막(128)을 식각하여 상기 제 1 홀(133a)로부터 연장된 제 2 홀(133b)이 형성된다.
도 2e를 참조하면, 상기 식각 저지막으로 사용된 상기 제 1 마스크막(126)을 식각하여 상기 콘택 플러그들(122)을 노출하는 제 1 마스크 패턴(126a)이 형성된다. 이어서, 노출된 상기 콘택 플러그들(122)을 갖는 반도체 기판(100)에 애싱 공정(ashing step)을 수행하여 상기 제 2 마스크 패턴(132)이 제거된다.
도 2f를 참조하면, 상기 노출된 콘택 플러그(122)를 갖는 반도체 기판(100) 상에 하부 전극막(135)이 콘포말하게 형성된다. 상기 하부 전극막(135)은 TiN 막일 수 있다.
도 2g를 참조하면, 상기 하부 전극막(135)을 갖는 반도체 기판(100) 상에 희생막(136)을 형성하여 상기 제 1 홀들(133a) 및 상기 제 2 홀들(133b)이 채워진다. 상기 희생막(136)은 실리콘 산화막 또는 포토 레지스트막 일 수 있다.
도 2h를 참조하면, 상기 희생막(136), 상기 하부 전극막(135) 및 상기 스페이서 패턴(134a)을 상기 서포트 절연패턴(130)이 노출될 때까지 평탄화하여 하부 전극들(135a) 및 스페이서들(134b)이 형성된다. 상기 평탄화 공정은 에치백 공정 및/또는 CMP 공정일 수 있다.
도 2i 및 도 2j를 참조하면, 상기 하부 전극들(135a)을 갖는 반도체 기판(100) 상에 제 3 마스크 패턴(137)이 형성될 수 있다. 상기 제 3 마스크 패턴(137)은 포토 레지스트막 또는 Carbon 계 막일 수 있다. 상기 Carbon 계 막을 사용하는 경우 C/O의 비(ratio)는 1~5 일 수 있고, C/F의 비(ratio)는 1~0.2 일 수 있다. 상기 제 3 마스크 패턴(137)을 식각 마스크로 사용하여 상기 서포트 절연패턴(130)을 식각하여 서포트 패턴들(130a)이 형성될 수 있다. 상기 서포트 패턴들(130a)은 인접하는 상기 하부 전극들(135a) 사이에 교번적으로 배치될 수 있다.
한편, 상기 제 3 마스크 패턴(137)의 위치를 조절하여, 상기 서포트 패턴들(130a)은 다양한 형태로 배치될 수 있다. 상기 서포트 패턴들(130a)은 인접하는 상기 하부 전극들(135a) 사이에 연속적으로 배치될 수도 있다. 상기 하부 전극들(135a) 사이에 상기 서포트 패턴들(130a)을 교번적으로 또는 연속적으로 배치하여 상기 하부 전극들(135a)이 지지된다.
도 1을 재차 참조하면, 상기 서포트 패턴들(130a)을 갖는 반도체 기판(100) 상에 애싱 공정이 수행되어 상기 제 3 마스크 패턴(137)이 제거된다. 이어서, 상기 잔류한 희생막(136) 및 주형막(128)이 동일한 산화막 계열인 경우, 상기 잔류한 희생막(136) 및 주형막(128)을 동시에 제거하여 하부 전극이 노출될 수도 있다. 상기 제거 공정은 불산(HF)를 포함한 식각 용액을 사용하는 습식 식각 공정일 수 있다.
상기 서포트 패턴들(130a) 및 상기 스페이서들(134b)은 상기 희생막(136) 및 상기 주형막(128)에 대하여 식각 선택비를 가진다. 또한, 상기 스페이서들(134b)은 상기 하부 전극(135a) 및 상기 서포트 패턴들(130a)과 접착력이 양호한 물질이다. 이에 따라, 상기 서포트 패턴들(130a) 및 상기 스페이서들(134b)은 상기 하부 전극들(135a) 상부에 잔존할 수 있다. 상기 노출된 하부 전극들(135a) 상에 유전막(138)이 형성될 수 있다. 상기 유전막(138) 상에 상부 전극(139)이 형성될 수 있다.
이와 달리, 하부 전극의 종횡비의 증가에 대비한 공정 단순화 방법으로, 상기 잔류한 주형막(128) 만을 제거한 후, 노출된 하부 전극들(135a)의 외측벽 상에만 유전막이 형성될 수도 있다.
본 발명의 실시예에 따르면, 서포트 패턴들(130a)을 사용하여 높은 종횡비를 갖는 하부 전극들(135a)이 지지될 수 있다. 이에 따라, 하부 전극들(135a) 간에 쓰러짐을 막아 하부 전극들(135a) 간의 브릿지가 방지될 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 홀(133a)의 측벽에 서포트 절연패턴(130)의 노출을 방지하도록 스페이서 패턴들(134a)이 형성된다. 상기 스페이서 패턴들(134a) 및 상기 제 2 마스크 패턴(132)을 식각 마스크로 사용하여 상기 주형막(128)이 식각되므로, 상기 TaO 막 및 상기 주형막(128)의 식각에 의해 발생한 폴리머(polymer)의 축적이 방지될 수 있다. 이에 따라, 상기 주형막(128)에 홀이 형성될 수 있다. 상기 서포트 패턴(130a)은 불산을 포함한 식각 용액에 높은 선택비 를 가지는 상기 TaO 막이 사용될 수 있다. 그 결과, 상기 서포트 패턴(130a)의 두께와 폭이 얇아지고 좁아질 수 있다. 서포트 패턴(130a)의 두께와 폭이 두껍고 넓은 것에 비해 누설 전류의 발생이 작아질 수 있다.
또한, 상기 스페이서 패턴들(134a)에 의해 서포트 절연패턴(130)의 노출이 방지되므로, 서포트 절연패턴(130) 물질의 선택 폭이 넓어질 수 있다. 즉, 절연막의 특성 및 불산을 포함하는 식각 용액에 선택비를 갖는 물질은 서포트 절연패턴(130)의 물질로 선택될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따르면, 하부 전극들 간에 쓰러짐을 막아 하부 전극들 간의 브릿지가 방지될 수 있다. 본 발명에 따르면, 서포트 패턴들의 물질로 TaO 막을 사용할 수 있으므로, 서포트 패턴들의 두께와 폭이 얇아지고 좁아질 수 있다. 그 결과, 누설 전류의 발생이 작아질 수 있다.

Claims (15)

  1. 반도체 기판 상의 내측벽 및 외측벽을 포함하는 하부 전극들;
    상기 하부 전극들 사이의 적어도 하나의 서포트 패턴들; 및
    상기 하부 전극들의 외측벽들과 상기 서포트 패턴들 사이의 스페이서들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 서포트 패턴들은 TaO 막을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 스페이서들은 TiO 막을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 서포트 패턴들은 인접하는 상기 하부 전극들 사이에 교번적으로 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 서포트 패턴들은 인접하는 상기 하부 전극들 사이에 연속적으로 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 하부 전극들 상의 유전막; 및
    상기 유전막 상의 상부 전극을 더 포함하는 반도체 장치.
  7. 반도체 기판 상에 주형막을 형성하고;
    상기 주형막 상에 제 1 홀들을 갖는 서포트 절연패턴 및 마스크 패턴을 형성하고;
    상기 제 1 홀들의 내측벽에 상기 주형막을 노출하는 스페이서들을 형성하고;
    상기 노출된 주형막을 식각하여 상기 제 1 홀들로부터 연장된 제 2 홀들을 형성하고; 그리고
    상기 제 2 홀들을 갖는 반도체 기판 상에 하부 전극막을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  8. 제 7 항에 있어서,
    상기 하부 전극막을 갖는 반도체 기판 상에 희생막을 형성하여 상기 제 1 홀 및 상기 제 2 홀을 채우고;
    상기 희생막 및 하부 전극막을 상기 서포트 절연패턴이 노출될 때까지 평탄화하여 하부 전극들을 형성하고; 그리고
    상기 평탄화된 서포트 절연패턴을 패터닝하여 서포트 패턴들을 형성하는 것 을 더 포함하는 반도체 장치의 형성 방법.
  9. 제 7 항에 있어서,
    상기 스페이서들을 형성하는 것은:
    상기 서포트 절연패턴 및 상기 마스크 패턴을 갖는 반도체 기판 상에 스페이서 막을 형성하고; 그리고
    상기 스페이서 막을 이방성 식각하여 상기 주형막을 노출하는 것을 포함하는 반도체 장치의 형성 방법.
  10. 제 7 항에 있어서,
    상기 제 2 홀을 형성하는 것은:
    상기 마스크 패턴 및 상기 스페이서들을 식각 마스크로 사용하여 상기 노출된 주형막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  11. 제 8 항에 있어서,
    상기 평탄화 공정은 에치백 공정 및/또는 CMP 공정을 포함하는 반도체 장치의 형성 방법.
  12. 제 7 항에 있어서,
    상기 서포트 패턴들은 TaO 막을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  13. 제 7 항에 있어서,
    상기 스페이서들은 상기 주형막에 대하여 식각 선택비를 가지는 것을 특징으로 하는 반도체 장치의 형성 방법.
  14. 제 13 항에 있어서,
    상기 스페이서들은 TiO 막을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  15. 제 13 항에 있어서,
    상기 주형막은 SiO2 막, SiGe 막, Si 막, 또는 Carbon 계 막을 포함하는 반도체 장치의 형성 방법.
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