KR100233560B1 - 디램 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 디램 소자 및 그 제조방법이 개시된다. 본 발명의 디램은, 교대로 형성된 폴리실리콘막과 희생 산화막이 형성되고, 희생 산화막을 제거한 부분 및 전체 구조물 상부에 셀 플레이트가 형성되어, 하나의 캐패시터의 영역에 스토리지 노드 전극, 전극간 절연막 및 플레이트로 구성되는 복수개의 캐패시터가 형성되어, 종래의 디램의 용량보다 적어도 한개 이상의 디램 용량이 추가되어, 충분한 디램 용량이 확보된다.
Description
제1(a)도 및 제1(b)도는 종래의 디램 소자의 제조방법을 설명하기 위한 공정도.
제2도는 본 발명에 따른 디램 소자의 레이아웃을 나타낸 도면.
제3(a)도 내지 제3(c)도는 제2도의 III-III'선에 따라 절단하여 나타낸 도면으로, 본 발명의 디램 소자의 제조방법을 설명하기 위한 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 층간 절연막
13 : 스페이서 14 : 제1폴리실리콘막
15 : 제1희생 산화막 16 : 제2폴리실리콘막
17 : 제2희생 산화막 18 : 제3폴리실리콘막
19 : 전극간 절연막 20 : 플레이트
21 : 캐패시터
[발명의 기술분야]
본 발명은 디램 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 디램의 정전 용량을 증대시킬 수 있는 디램 소자 및 그 제조방법에 관한 것이다.
[종래 기술]
최근 반도체 제조 기술의 발달과 더불어 메모리 소자의 수요가 급증함에 따라 디램의 경우 좁은 면적에 높은 캐패시턴스를 요구하게 되었다.
이러한 디램의 캐패시터 용량을 극대화하기 위한 방법으로는, 전극간의 유전체를 고유전율을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법등이 제안되었다. 이에 반도체 메모리 소자의 고집적화에 대한 고용량을 제공하기 위하여 유전체로서 ONO(oxide-nitride-oxide) 또는 Ta2O5등이 이용되고, 전극 면적을 확장시키는 방법으로는 플래너 캐패시터 셀에서 스택형 또는 트랜치 형의 3차원적 구조가 제안되었으며, 현재는 더욱 진보된 구조인 더블 스택 핀 형과 실린더 형 및 스택-트랜치 병합형으로 전극을 제조하였다.
여기서, 종래의 더블 스택 핀 형 캐패시터의 형성방법에 대하여 살펴보기로한다. 먼저, 제1(a)도에 도시되어 있는 바와 같이, 필드 산화막(도시되지 않음) 및 트랜지스터(도시되지 않음)가 형성된 반도체 기판(1) 상부에 층간 절연막(2)이 증착되고, 액티브 영역(A)에 형성된 트랜지스터의 접합 영역(1A)이 노출되도록 층간 절연막(2)의 소정부분이 식각되어, 콘택홀이 형성된다. 이어서, 콘택홀 내벽에 폴리실리콘 스페이서(3)가 공지된 블랭킷 에칭에 의하여 형성된다. 그후에, 스토리지 노드 전극용 제1폴리실리콘(4)이 소정 두께로 증착되어, 노출된 접합 영역(1A)과 콘택된다. 그후에, 희생 산화막(5)이 소정 두께로 증착된다음, 희생 산화막(5)은 콘택홀내에 형성된 제1폴리실리콘(4)이 일부분 노출되도록 식각된다. 이어서, 스토리지 노드 전극용 제2폴리실리콘(6)이 증착된다.
이어서, 제1(b)도에 도시된 바와 같이, 스토리지 노드 전극용 제2폴리실리콘 (6) 상부에 캐패시터 전극의 형태를 한정하기 위한 마스크 패턴(도시되지 않음)이 형성되고, 이 마스크 패턴에 의하여 스토리지 노드 전극용 제2폴리실리콘(6), 희생 산화막(5) 및 제1폴리실리콘(4)이 순차적으로 식각되어, 스토리지 노드 전극이 형성된다. 그후, 희생 산화막(5)는 공지의 습식 식각 방식으로 제거한다.
이어, 도면에는 설명되지 않았지만, 스토리지 전극 표면에 유전체막을 증착하고, 유전체막 상부에 플레이트 전극을 형성한다.
[발명의 이루고자 하는 기술적 과제]
그러나, 상기와 같이 복잡한 공정에 의하여 캐패시터가 형성되어도, 고집적 반도체 소자에서 요구하는 충분한 캐패시턴스를 확보하기 어렵다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 표면적이 증대된 스토리지 노드 전극을 형성하여, 디램 소자의 용량을 증대시킬 수 있는 디램 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 게이트, 소오스, 드레인 영역으로 된 트랜지스터를 구비한 반도체 기판; 트랜지스터의 드레인 영역에 형성되고, 정보를 전송하는 비트 라인; 상기 트랜지스터의 소오스 영역에 형성되고, 비트 라인으로 부터 전송된 정보를 저장하는 스토리지 노드 전극; 상기 스토리지 노드 전극 표면에 형성되는 전극간 절연막; 상기 전극간 절연막 상부에 형성되는 셀 플레이트를 포함하며, 상기 스토리지 노드 캐패시터 전극내의 중앙에는 T자형 홈이 형성되며, T자형 홈의 양측 하단에는 각각에는 “┐”자 홈이 구비되어, 이 홈의 측벽에는 전극간 절연막이 형성되고, 홈내부에는 셀 플레이트가 형성되는 것을 특징으로 한다.
또한, 본 발명은, 소자와 소자를 분리시키는 소자 분리막과, 트랜지스터와, 캐패시터 전극 형성용 콘택홀이 구비된 반도체 기판을 제공하는 단계; 반도체 기판의 결과물 상부 및 콘택홀 하단과 접촉하도록 제1폴리실리콘막으로 형성하는 단계; 제1폴리실리콘막 상부에 제1희생 산화막을 순차적을 형성하는 단계; 상기 콘택홀 하단에 형성된 제1폴리실리콘막의 소정 부분이 노출되도록 제1희생 산화막을 식각하는 단계; 전체 구조물 상부 및 노출된 제1폴리실리콘과 접촉되도록 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상부에 제2희생 산화막을 형성하는 단계; 상기 제2희생 산화막과, 제2폴리실리콘막 및 제1희생 산화막을 상기 콘택홀보다 소정 크기만큼 크도록 패터닝하여 구조물을 형성하는 단계; 결과물 상부에 제4폴리실리콘막을 형성하는 단계; 상기 제4폴리실리콘막과 제1폴리실리콘막을 상기 구조물을 감싸도록 패터닝하는 단계; 상기 제1 및 제2희생 산화막을 제거하여 홈을 구비한 스토리지 노드 전극을 형성하는 단계; 상기 홈을 구비한 스토리지 노드 전극의 외부 표면 및 내부 표면에 전극간 절연막을 형성하는 단계; 상기 전극간 절연막 상부 및 스토리지 노드 전극의 홈 내부에 플레이트를 형성하는 단계를 포함한다.
[실시예]
이하, 첨부된 도면에 의거하여, 본 발명의 양호한 실시예를 자세히 설명하기로 한다. 제2도는 본 발명의 디램 소자의 레이아웃을 나타낸 도면이고, 제3(a)도 내지 제3(c)도는 제2도의 III-III'선에 따라 절단하여 나타낸 도면으로, 본 발명의 디램 소자의 제조방법을 설명하기 위한 공정도이다.
먼저, 제2도에 도시된 바와 같이, 액티브 영역(A)은 종래와 동일하게 필드 산화막(1)에 의하여 한정되며, 액티브 영역(A)의 형상은 디램의 형성시, 비트 라인 형성후, 캐패시터를 형성하도록 하기 위하여 역 T자형으로 형성된다. 액티브 영역(A)의 머리 부분 양측에는 캐패시터(21)가 형성되며, 이 캐패시터는 복수개로서, 다중 콘택(C)을 이루게된다.
제2도와 같이 구성된 디램 소자를 제3(a)도 내지 제3(c)도를 통하여 설명한다.
먼저, 제3(a)도에 도시된 바와 같이, 반도체 기판(11), 바람직하게는 소자와 소자를 분리시키기 위한 소자 분리막(도시되지 않음)과, 게이트, 소오스, 드레인으로 구성되는 트랜지스터(도시되지 않음)과, 트랜지스터의 드레인과 콘택되는 비트 라인(도시되지 않음), 트랜지스터와 비트 라인을 절연시키는 절연막(도시되지 않음)이 구비된 반도체 기판(11)에, 하부 구조물로 인한 토폴로지를 감소시킴과 동시에 상부전도층과의 절연을 위한 층간 절연막(12)이 형성된다. 바람직하게는, 이 층간 절연막(12)은 산화막과 평탄화막 및 산화막의 삼중막으로 형성된다. 층간 절연막(12)은 트랜지스터의 소오스 영역(11A)이 노출되도록 소정 부분 식각되어, 콘택홀(도시되지 않음)이 형성된다. 그후에 콘택홀의 콘택 마진을 확보하기 위하여, 콘택홀 내측벽에 절연막으로 구성되는 콘택 스페이서(13)가 공지된 이방성 식각 방식에 의하여 형성된다.
그리고나서, 전체 구조물 상부에 스토리지 노드 캐패시터용 제1폴리실리콘막(14)과, 제1희생 산화막 예를들어, 습식 식각율이 높은 막으로, PSG(phosphorus silicate glass)막과 같은 막이 순차적으로 형성된다. 이때, 제1폴리실리콘막(14)과 트랜지스터의 소오스 영역(11A)은 서로 콘택된다. 그 다음에, 제1희생 산화막(15)은 제1폴리실리콘막(14)이 소정 부분 바람직하게는, 콘택홀 저면에 해당하는 제1폴리실리콘막(14)이 노출되도록 소정 부분 식각된다. 그후에, 스토리지 노드 캐패시터용 제2폴리실리콘막(16)과 제2희생 산화막(17)이 순차적으로 증착되어, 제2폴리실리콘막(16)과 제1폴리실리콘막(14)은 서로 콘택된다.
그후에, 제3(b)도에 도시된 바와 같이, 제2희생 산화막(17) 상부에 제1마스크 패턴(도시되지 않음)을 형성하고, 그 마스크 패턴의 형태로 제2희생 산화막(17)과 제2폴리실리콘막(16) 및 제1희생 산화막(15)을 식각한다. 그리고나서, 전체 구조물 상부에 스토리지 노드 캐패시터용 제3폴리실리콘막(18)이 고르게 증착된다.
이어서, 제3c도에 도시된 바와 같이, 제3폴리실리콘막(18)상부에 제2마스크패턴(도시되지 않음)을 형성한다. 이 마스크 패턴을 이용하여 제3 및 제1폴리실리콘막(14)을 식각한다. 이때, 제2마스크 패턴에 의하여 노출되는 폭은 제1마스크 패턴에 의하여 노출되는 폭보다 크도록 하여, 상기 패터닝된 제2 및 제1희생 산화막과 제2폴리실리콘막(16)의 측벽을 감싸도록 형성한다. 이와 같이 제3폴리실리콘막(18)을 제2 및 제1희생 산화막(15,17)과 제2폴리실리콘막(16)의 측벽을 감싸도록 형성하는 것은, 구조물이 이후에 진행되는 클리닝 또는 식각 공정시, 파손됨을 방지하기 위한 보호벽의 역할을 하도록 하기 위함이다. 이어서, PSG막으로 구성된 제1 및 제2희생 산화막(15,17)이 공지된 습식 식각 방식에 의하여 제거되고, 노출된 제1, 제2 및 제3폴리실리콘막(14,16,18)의 표면에는 ONO와 같이 유전율이 높은 전극간 절연막(19)이 증착된다. 그후, 전체 구조물 상부 및 전극간 절연막(19) 사이의 공간부에 셀 플레이트용 폴리실리콘막(20)이 형성된다. 그러면, 하나의 콘택홀내에 복수개의 캐패시터(21)가 완성된다. 즉, 도면의 콘택홀의 좌측벽 상단부, 우측벽 상단부에서는 제1폴리실리콘막(14)과, 전극간 절연막(19) 및 “ㄱ”자형 플레이트 전극(20)으로 이루어지는 캐패시터가 각각 형성되고, 콘택홀 중앙에서는 제2폴리실리콘막(16)과 전극간 절연막(19) 및 “T”자형 플레이트 전극(20)으로 또 하나의 캐패시터가 형성되고, 구조물의 최상부에서 제3폴리실리콘막(18)과 전극간 절연막(19) 및 최상부 플레이트 전극(20)으로 이루어지는 또다른 캐패시터가 형성된다.
[발명의 효과]
이상에서 자세히 설명한 바와 같이, 본 발명의 디램 캐패시터는 교대로 형성된 폴리실리콘막과 희생 산화막이 형성되고, 희생 산화막을 제거한 부분 및 전제구조물 상부에 셀 플레이트가 형성되어, 하나의 캐패시터의 영역에 다수개의 캐패시터가 형성되도록 하여, 충분한 디램 용량이 확보된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 게이트, 소오스, 드레인 영역으로 된 트랜지스터를 구비한 반도체 기판; 트랜지스터의 드레인 영역에 형성되고, 정보를 전송하는 비트 라인; 상기 트랜지스터의 소오스 영역에 형성되고, 비트 라인으로 부터 전송된 정보를 저장하는 스토리지 노드 전극; 상기 스토리지 노드 전극 표면에 형성되는 전극간 절연막; 상기 전극간 절연막 상부에 형성되는 셀 플레이트를 포함하며, 상기 스토리지 노드 캐패시터 전극내의 중앙에는 T자형 홈이 형성되며, T자형 홈의 양측 하단에는 각각에는 “┐”자 홈이 구비되어, 이 홈의 측벽에는 전극간 절연막이 형성되고, 홈내부에는 셀 플레이트가 형성되는 것을 특징으로 하는 디램 소자.
- 소자와 소자를 분리시키는 소자 분리막과, 트랜지스터와, 캐패시터 전극 형성용 콘택홀이 구비된 반도체 기판을 제공하는 단계; 반도체 기판의 결과물 상부 및 콘택홀 하단과 접촉하도록 제1폴리실리콘막을 형성하는 단계; 제1폴리실리콘막 상부에 제1희생 산화막을 순차적을 형성하는 단계; 상기 콘택홀 하단에 형성된 제1폴리실리콘막의 소정 부분이 노출되도록 제1희생 산화막을 식각하는 단계; 전체 구조물 상부 및 노출된 제1폴리실리콘과 접촉되도록 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상부에 제2희생 산화막을 형성하는 단계; 상기 제2희생 산화막과, 제2폴리실리콘막 및 제1희생 산화막을 상기 콘택홀보다 소정 크기만큼 크도록 패터닝하여 구조물을 형성하는 단계; 결과물 상부에 제4폴리실리콘막을 형성하는 단계; 상기 제4폴리실리콘막과 제1폴리실리콘막을 상기 구조물을 감싸도록 패터닝하는 단계; 상기 제1 및 제2희생 산화막을 제거하여 홈을 구비한 스토리지 노드 전극을 형성하는 단계; 상기 홈을 구비한 스토리지 노드 전극의 외부 표면 및 내부 표면에 전극간 절연막을 형성하는 단계; 상기 전극간 절연막 상부 및 스토리지 노드 전극의 홈 내부에 플레이트를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
- 제2항에 있어서, 상기 제1 및 제2희생 산화막은 습식 식각율이 폴리실리콘막에 비하여 상대적으로 높은 막인 것을 특징으로 하는 디램 소자의 제조방법.
- 제2항 또는 제3항에 있어서, 상기 제1 및 제2희생 산화막은 PSG막 인것을 특징으로 하는 디램 소자의 제조방법.
- 제2항에 있어서, 상기 제1 및 제2희생 산화막은 습식 식각에 의하여 제거되는 것을 특징으로 하는 디램 소자의 제조방법.
- 제2항에 있어서, 상기 콘택홀 형성단계와 제1폴리실리콘막 형성단계 사이에, 상기 콘택홀 내벽에 콘택홀 스페이서를 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
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Citations (1)
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| JPH04276656A (ja) * | 1991-03-05 | 1992-10-01 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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