JP2001094070A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＤＲＡＭにおいては、微細化に伴い十
分な信号量を得られるためのキャパシタの容量の確保が
困難であった。また高速化に伴って薄膜化する絶縁膜に
リーク防止などの高い信頼性が求められていた。 【解決手段】 半導体記憶装置は、半導体基板１に形成
された素子分離領域１６、スイッチングトランジスタ４
６のゲート電極１２、このトランジスタのソース・ドレ
イン領域２の一方に接続された電荷蓄積のための蓄積電
極２１、この蓄積電極と容量結合したデータ線３１を備
えている。そして、接続電極１７が接続されていないソ
ース・ドレイン領域２の一方は、その蓄積電極と容量結
合しているデータ線３１と隣り合うデータ線に向けて引
き出された接続電極１７を介して、隣り合うデータ線に
接続されており、且つデータ線と対向電極２３とが分離
されていることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関するもので、特にスタック型のセル
キャパシタを有するフォールデッドビット線型ＤＲＡＭ
の微細化技術に係る。

【０００２】

【従来の技術】一般に、半導体記憶装置には、微細化、
低電圧化、高速化、及び高信頼性化などの様々な要求が
ある。例えばフォールデッドビット線型ＤＲＡＭでは、
微細化に伴って電源電圧を低電圧化しても充分な信号量
が得られるようにセルキャパシタの容量を確保するこ
と、高速化に伴い薄膜化したメモリセルのスイッチング
トランジスタにおけるゲート絶縁膜が高い信頼性を備え
ること、などの要請がなされている。

【０００３】しかしながら、セルキャパシタの容量を確
保しようとすると、パターン占有面積が増大し、微細化
への要請に対応できなくなる。また、スイッチングトラ
ンジスタのリーク電流を防止してゲート絶縁膜の高い信
頼性を確保するためには、絶縁破壊耐圧として６ＭＶ／
ｃｍ〜７ＭＶ／ｃｍが必要となるが、この耐圧を確保し
ようとするとスイッチングトランジスタのしきい値電圧
の設計ウィンドウが消滅する（設計マージンが取れなく
なる）。

【０００４】特に、今後展開される０．１５μｍデザイ
ンルール、あるいはそれ以降の高集積化されたＤＲＡＭ
においては、従来技術の延長では、上述したようにセル
キャパシタの容量が確保できなくなったり、スイッチン
グトランジスタのしきい値電圧の設計マージンが取れな
くなるという問題が顕著になることが懸念される。

【０００５】このような問題を解決するために、先の特
許出願（特開平８−２４１５９４号）によってセルキャ
パシタの信号量を４倍に増大させることができるセンス
方式が提案されている。この技術は、メモリセルのセル
キャパシタの両端から情報を書き込み、また両端から情
報を読み出すことで、ビット線振幅（つまり電源電圧）
が同じであっても４倍の読み出し信号量が得られること
を利用するものである。

【０００６】しかし、この公報に記載されている技術で
は、縦型トランジスタ（ＳＧＴ：Surrounding Gate Tra
nsistor）を用いるなど、デバイスの製造に困難な技術
が含まれている。

【０００７】また、この公報の図２３（ａ），（ｂ）乃
至図３１（ａ），（ｂ）にはそれぞれ、ＳＧＴを用いな
い種々のメモリセル構造（ストレージノードの変形例）
が記載されている。例えば、この公報の図２７（ａ），
（ｂ）を図８４（ａ），（ｂ）に示す。これらは、いず
れのメモリセル構造もビット線とプレート電極とによっ
て形成されるフェンス状の電極（図８４（ｂ）に左下が
りの斜線を付した部分）の面積が大きいため、ビット線
間容量が大きくなるという問題がある。すなわち、半導
体基板上に多数のビット線が層間絶縁膜を介在して平行
に延設されているため、上記フェンス状の電極の面積が
大きいと、ビット線に付随する寄生容量が大きくなる。

【０００８】なお、図８４（ａ），（ｂ）において、Ｗ
Ｌはワード線、ＢＬ１，ＢＬ２はビット線、ＳＮはスト
レージノード、ＰＬはプレート電極であり、（ｂ）図は
（ａ）図のＡ−Ａ’線に沿った断面図である。

【０００９】

【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、高集積化に伴ってセルキャパシタの容
量が確保できなくなったり、スイッチングトランジスタ
のしきい値電圧の設計マージンが取れなくなるという問
題があった。

【００１０】また、この問題を解決する技術が提案され
ているが、特殊な構造のトランジスタを用いるためデバ
イスの製造が難しかったり、ビット線間容量が大きくな
るという問題があった。

【００１１】本発明は、上記のような事情に鑑みてなさ
れたもので、その目的とするところは、上記したような
特殊な構造のトランジスタを用いることなく、セルキャ
パシタの容量を確保しつつ、スイッチングトランジスタ
のしきい値電圧の設計マージンを取ることができる半導
体記憶装置を提供することにある。

【００１２】本発明の他の目的は、上記のような半導体
記憶装置に対してビット線間容量を低減できる半導体記
憶装置を提供することにある。

【００１３】本発明の更に他の目的は、複雑な製造工程
を用いることなく、セルキャパシタの容量を確保しつ
つ、スイッチングトランジスタのしきい値電圧の設計マ
ージンを取ることができる半導体記憶装置の製造方法を
提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、半導体基板に形成され
た素子分離領域と、前記半導体基板上にゲート絶縁膜を
介して第１の方向に沿って帯状に形成され、ワード線と
して働く複数のゲート電極と、前記半導体基板中にゲー
ト電極を挟むように形成されたソース・ドレイン領域
と、前記ゲート電極の上面及び側面をそれぞれ覆うよう
に形成された第１の絶縁膜と、前記第１の絶縁膜間の前
記半導体基板上に、前記第１の絶縁膜及びゲート電極を
埋め込むように形成された第１の層間絶縁膜と、前記第
１の層間絶縁膜の前記ゲート電極の間に、素子分離領域
上から前記第１の方向と交差する第２の方向に隣接する
素子領域上に延設されて埋め込まれた第１の接続電極
と、前記第１の層間絶縁膜の前記ゲート電極間のソース
・ドレイン領域上に、前記第１の接続電極と交互に埋め
込まれた第２の接続電極と、前記第１の層間絶縁膜、前
記第１の接続電極及び前記第２の接続電極上に形成され
た第２の層間絶縁膜と、前記第２の層間絶縁膜におけ
る、前記第２の接続電極上にそれぞれ位置するように形
成された第１の開口部と、前記第１の開口部の内壁に沿
って第１の開口部よりも低い位置まで形成された第１の
電極と、前記第１の開口部の前記第１の電極の表面に形
成された第２の絶縁膜と、前記第２の絶縁膜上に前記第
１の開口部を埋め込むように形成された第２の電極と、
前記第２の層間絶縁膜における、前記第１の接続電極上
にそれぞれ位置するように形成された第２の開口部と、
前記第２の開口部を埋め込むように形成された第３の電
極と、前記第２，第３の電極及び第２の層間絶縁膜上
に、第２の方向に沿って帯状に形成された複数のデータ
線と、隣接する前記データ線間を埋めるように設けられ
た第３の絶縁膜とを具備することを特徴としている。

【００１５】また、次のような特徴を備えている。

【００１６】前記第１の電極の側壁を囲むように設けら
れた、絶縁材からなるスペーサを更に具備する。

【００１７】前記第１の電極は、前記第１の開口部の側
壁との間にスペースを有する王冠型であり、前記第２の
絶縁膜は、前記第１の電極の前記スペース側の側壁にも
形成されている。

【００１８】更に、本発明の半導体記憶装置は、半導体
基板に形成された素子分離領域と、前記半導体基板上に
ゲート絶縁膜を介して第１の方向に沿って帯状に形成さ
れ、ワード線として働く複数のゲート電極と、前記半導
体基板中にゲート電極を挟むように形成されたソース・
ドレイン領域と、前記ゲート電極の上面及び側面をそれ
ぞれ覆うように形成された第１の絶縁膜と、前記第１の
絶縁膜間の前記半導体基板上に、前記第１の絶縁膜及び
ゲート電極を埋め込むように形成された第１の層間絶縁
膜と、前記第１の層間絶縁膜の前記ゲート電極の間に、
素子分離領域上から前記第１の方向と交差する第２の方
向に隣接する素子領域上に延設されて埋め込まれた第１
の接続電極と、前記第１の層間絶縁膜の前記ゲート電極
間のソース・ドレイン領域上に、前記第１の接続電極と
交互に埋め込まれた第２の接続電極と、前記第１の層間
絶縁膜、前記第１の接続電極及び前記第２の接続電極上
に形成された第２の層間絶縁膜と、前記第２の層間絶縁
膜における、前記第２の接続電極上にそれぞれ位置する
ように形成された第１の開口部と、前記第２の層間絶縁
膜における、前記第１の接続電極上にそれぞれ位置する
ように形成された第２の開口部と、前記第１の開口部の
内壁に沿って第１の開口部よりも低い位置まで形成され
た第１の電極と、前記第１の開口部の上部側壁及び前記
第１の電極の表面にそれぞれ形成された第２の絶縁膜
と、前記第２の絶縁膜上に前記第１の開口部を埋め込む
ように形成された第２の電極と、前記第２の電極上、第
２の開口部内及び第２の層間絶縁膜上に、第２の方向に
沿って帯状に形成された複数のデータ線と、隣接する前
記データ線間を埋めるように設けられた第３の絶縁膜と
を具備することを特徴としている。

【００１９】また、次のような特徴を備えている。

【００２０】前記第２の開口部内のデータ線と前記第１
の電極との間に介在され、絶縁材からなるスペーサを更
に具備する。

【００２１】前記第１の電極は、前記第１の開口部の側
壁との間にスペースを有する王冠型であり、前記第２の
絶縁膜は、前記第１の電極の前記スペース側の側壁にも
形成されている。

【００２２】前記第２の層間絶縁膜には、不純物がドー
プされている。

【００２３】また、本発明の半導体記憶装置の製造方法
は、第１導電型の半導体基板に素子領域を形成する工程
と、前記半導体基板上に、ゲート絶縁膜を介して、ワー
ド線として働き、第１の方向に沿った帯状の複数のゲー
ト電極を形成する工程と、前記ゲート電極をマスクにし
て前記半導体基板中に第２導電型の不純物を導入し、ソ
ース・ドレイン領域を形成する工程と、前記ゲート電極
の上面と側壁を第１の絶縁膜で覆う工程と、前記第１の
絶縁膜で覆われたゲート電極間を、第１の層間絶縁膜で
埋め込む工程と、前記第１の層間絶縁膜を前記第１の絶
縁膜をマスクの一部として選択的に除去することによ
り、コンタクト孔を形成する工程と、前記コンタクト孔
中に第１及び第２の接続電極を形成する工程と、全面に
第２の層間絶縁膜を形成する工程と、前記第２の層間絶
縁膜の前記第２の接続電極上に、この第２の接続電極が
露出されるように蓄積電極形成用の溝を形成する工程
と、前記溝内に第２の層間絶縁膜の上面よりも低い位置
に上部が位置する蓄積電極を形成する工程と、前記蓄積
電極の表面にキャパシタ絶縁膜を形成する工程と、前記
溝内に導電材を堆積する工程と、前記導電材を前記第２
の層間絶縁膜の上面よりも低く、且つ前記蓄積電極より
も高い位置までエッチバックし、各々の溝内に分離され
た対向電極を形成する工程と、前記第２の層間絶縁膜の
前記第１の接続電極上に、この第１の接続電極が露出さ
れるようにコンタクト孔を形成する工程と、前記対向電
極及び前記コンタクト孔を介して前記第１の接続電極に
電気的に接続されたデータ線を形成する工程とを具備す
ることを特徴としている。

【００２４】本発明の半導体記憶装置の製造方法は、第
１導電型の半導体基板に素子領域を形成する工程と、前
記半導体基板上に、ゲート絶縁膜を介して、ワード線と
して働き、第１の方向に沿った帯状の複数のゲート電極
を形成する工程と、前記ゲート電極をマスクにして前記
半導体基板中に第２導電型の不純物を導入し、ソース・
ドレイン領域を形成する工程と、前記ゲート電極の上面
と側壁を第１の絶縁膜で覆う工程と、前記第１の絶縁膜
で覆われたゲート電極間を、第１の層間絶縁膜で埋め込
む工程と、前記第１の層間絶縁膜を前記第１の絶縁膜を
マスクの一部として選択的に除去することにより、コン
タクト孔を形成する工程と、前記コンタクト孔中に第１
及び第２の接続電極を形成する工程と、全面に第２の層
間絶縁膜を形成する工程と、前記第２の層間絶縁膜の前
記第２の接続電極上に、この第２の接続電極が露出され
るように蓄積電極形成用の溝を形成する工程と、前記溝
の側壁に、前記第２の層間絶縁膜に対してエッチング選
択比が高い材料からなるサイドウォールスペーサを形成
する工程と、前記溝内に第２の層間絶縁膜の上面よりも
低い位置に上部が位置する蓄積電極を形成する工程と、
前記サイドウォールスペーサの少なくとも一部を除去
し、前記蓄積電極と前記溝の側壁との間にスペースを形
成する工程と、前記スペースの形成によって露出された
面を含む、前記蓄積電極の表面にキャパシタ絶縁膜を形
成する工程と、前記溝内に導電材を堆積する工程と、前
記導電材を前記第２の層間絶縁膜の上面よりも低く、且
つ前記蓄積電極よりも高い位置までエッチバックし、各
々の溝内に分離された対向電極を形成する工程と、前記
第２の層間絶縁膜の前記第１の接続電極上に、この第１
の接続電極が露出されるようにコンタクト孔を形成する
工程と、前記対向電極及び前記コンタクト孔を介して前
記第１の接続電極に電気的に接続されたデータ線を形成
する工程とを具備することを特徴としている。

【００２５】更にまた、本発明の半導体記憶装置の製造
方法は、第１導電型の半導体基板に素子領域を形成する
工程と、前記半導体基板上に、ゲート絶縁膜を介して、
ワード線として働き、第１の方向に沿った帯状の複数の
ゲート電極を形成する工程と、前記ゲート電極をマスク
にして前記半導体基板中に第２導電型の不純物を導入
し、ソース・ドレイン領域を形成する工程と、前記ゲー
ト電極の上面と側壁を第１の絶縁膜で覆う工程と、前記
第１の絶縁膜で覆われたゲート電極間を、第１の層間絶
縁膜で埋め込む工程と、前記第１の層間絶縁膜を前記第
１の絶縁膜をマスクの一部として選択的に除去すること
により、コンタクト孔を形成する工程と、前記コンタク
ト孔中に第１及び第２の接続電極を形成する工程と、全
面に第２の層間絶縁膜を形成する工程と、前記第２の層
間絶縁膜上にビット線溝形成のためのマスクを形成する
工程と、前記ビット線溝に直交する溝パターンと、前記
マスク材の存在しない部分の前記第２の層間絶縁膜を除
去して前記第２の接続電極を露出させ、蓄積電極形成用
の溝を形成する工程と、前記溝内に第２の層間絶縁膜の
上面よりも低い位置に上部が位置する蓄積電極を形成す
る工程と、前記蓄積電極の表面にキャパシタ絶縁膜を形
成する工程と、前記溝内に導電材を堆積する工程と、前
記導電材を前記第２の層間絶縁膜の上面よりも低く、且
つ前記蓄積電極よりも高い位置までエッチバックし、各
々の溝内に分離された対向電極を形成する工程と、前記
第２の層間絶縁膜の前記第１の接続電極上に、この第１
の接続電極が露出するようにコンタクト孔を形成する工
程と、前記マスクを用いて前記第２の層間絶縁膜にビッ
ト線溝を形成する工程と、前記対向電極及び前記コンタ
クト孔を介して前記第１の接続電極に電気的に接続され
たビット線を前記ビット線内に埋め込み形成する工程と
を具備することを特徴としている。

【００２６】また、本発明の半導体記憶装置の製造方法
は、第１導電型の半導体基板に素子領域を形成する工程
と、前記半導体基板上に、ゲート絶縁膜を介して、ワー
ド線として働き、第１の方向に沿った帯状の複数のゲー
ト電極を形成する工程と、前記ゲート電極をマスクにし
て前記半導体基板中に第２導電型の不純物を導入し、ソ
ース・ドレイン領域を形成する工程と、前記ゲート電極
の上面と側壁を第１の絶縁膜で覆う工程と、前記第１の
絶縁膜で覆われたゲート電極間を、第１の層間絶縁膜で
埋め込む工程と、前記第１の層間絶縁膜を前記第１の絶
縁膜をマスクの一部として選択的に除去することによ
り、コンタクト孔を形成する工程と、前記コンタクト孔
中に第１及び第２の接続電極を形成する工程と、全面に
第２の層間絶縁膜を形成する工程と、前記第２の層間絶
縁膜上にビット線溝形成のための第１のマスクを形成す
る工程と、前記ビット線溝に直交する溝パターンと、前
記第１のマスクで覆われていない部分の前記第２の層間
絶縁膜を除去して前記第２の接続電極を露出させ、蓄積
電極形成用の溝を形成する工程と、前記溝の側壁に、前
記第１のマスク及び第２の層間絶縁膜に対してエッチン
グ選択比が高い材料からなるサイドウォールスペーサを
形成する工程と、前記溝内に第２の層間絶縁膜の上面よ
りも低い位置に上部が位置する蓄積電極を形成する工程
と、前記サイドウォールスペーサの少なくとも一部を除
去し、前記蓄積電極と前記溝の側壁との間にスペースを
形成する工程と、前記スペースの形成によって露出され
た面を含む、前記蓄積電極の表面にキャパシタ絶縁膜を
形成する工程と、前記溝内に導電材を堆積する工程と、
前記導電材を前記第２の層間絶縁膜の上面よりも低く、
且つ前記蓄積電極よりも高い位置までエッチバックし、
各々の溝内に分離された対向電極を形成する工程と、前
記第２の層間絶縁膜上に、前記第１のマスクと前記対向
電極にオーバーラップする開口を有する第２のマスクを
形成し、この開口内のキャパシタ絶縁膜を除去する工程
と、前記第２の層間絶縁膜の前記第１の接続電極上に、
前記マスクと前記対向電極にオーバーラップする開口を
有するマスクを用いて、前記第１の接続電極が露出され
るようにコンタクト孔を形成する工程と、前記第１のマ
スクを用いて前記第２の層間絶縁膜のエッチバックを行
いビット線溝を完成する工程と、前記対向電極及び前記
コンタクト孔を介して前記第１の接続電極に電気的に接
続されたビット線を前記ビット線内に埋め込み形成する
工程とを具備することを特徴としている。

【００２７】本発明の半導体記憶装置の製造方法は、第
１導電型の半導体基板に素子領域を形成する工程と、前
記半導体基板上に、ゲート絶縁膜を介して、ワード線と
して働き、第１の方向に沿った帯状の複数のゲート電極
を形成する工程と、前記ゲート電極をマスクにして前記
半導体基板中に第２導電型の不純物を導入し、ソース・
ドレイン領域を形成する工程と、前記ゲート電極の上面
と側壁を第１の絶縁膜で覆う工程と、前記第１の絶縁膜
で覆われたゲート電極間を、第１の層間絶縁膜で埋め込
む工程と、前記第１の層間絶縁膜を前記第１の絶縁膜を
マスクの一部として選択的に除去することにより、コン
タクト孔を形成する工程と、前記コンタクト孔中に第１
及び第２の接続電極を形成する工程と、全面に第２の層
間絶縁膜を形成する工程と、前記第２の層間絶縁膜上に
ビット線溝形成のための第１のマスクを形成する工程
と、前記第２の層間絶縁膜にビット線溝を形成する工程
と、前記ビット線溝内に前記第２の層間絶縁膜及び前記
第１のマスクに対してエッチング選択比の高い第１の埋
め込み材を埋め込む工程と、前記ビット線溝に直交する
溝パターンと、前記第１のマスクで覆われていない部分
の前記第２の層間絶縁膜を除去して前記第２の接続電極
を露出させ、蓄積電極形成用の溝を形成する工程と、前
記溝の側壁に、前記第１のマスク及び第２の層間絶縁膜
に対してエッチング選択比が高い材料からなるサイドウ
ォールスペーサを形成する工程と、前記溝内に第２の層
間絶縁膜の上面よりも低い位置に上部が位置する蓄積電
極を形成する工程と、前記サイドウォールスペーサの少
なくとも一部を除去し、前記蓄積電極と前記溝の側壁と
の間にスペースを形成する工程と、前記スペースの形成
によって露出された面を含む、前記蓄積電極の表面にキ
ャパシタ絶縁膜を形成する工程と、前記溝内に導電材を
堆積する工程と、前記導電材を前記第２の層間絶縁膜の
上面よりも低く、且つ前記蓄積電極よりも高い位置まで
エッチバックし、各々の溝内に分離された対向電極を形
成する工程と、前記第２の層間絶縁膜上に、前記第１の
マスクと前記対向電極にオーバーラップする開口を有す
る第２のマスクを形成し、この開口内のキャパシタ絶縁
膜を除去する工程と、前記第２の層間絶縁膜の前記第１
の接続電極上に、前記マスクと前記対向電極にオーバー
ラップする開口を有するマスクを用いて、前記第１の接
続電極が露出されるようにコンタクト孔を形成する工程
と、前記第１のマスクを用いて前記第２の層間絶縁膜の
エッチバックを行いビット線溝を完成する工程と、前記
対向電極及び前記コンタクト孔を介して前記第１の接続
電極に電気的に接続されたビット線を前記ビット線内に
埋め込み形成する工程とを具備することを特徴としてい
る。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２９】［第１の実施の形態］本発明の第１の実施
の形態に係る半導体記憶装置及びその製造方法につい
て、図１乃至図２４を用いて説明する。

【００３０】図１（ａ）〜（ｃ）はそれぞれ、本発明の
第１の実施の形態に係る半導体記憶装置について説明す
るためのもので、（ａ）図はフォールデッドビット線型
ＤＲＡＭのメモリセル構造を示す斜視図、（ｂ）図は
（ａ）図に示したメモリセル構造の等価回路図、（ｃ）
図はセルキャパシタの電位変化を示す図である。

【００３１】図１（ａ）に示すように、半導体基板１中
に素子分離領域１６が形成され、この素子分離領域１６
で囲まれた素子領域１０中にスイッチングトランジスタ
のソース・ドレイン領域２が形成されている。このソー
ス・ドレイン領域２間の半導体基板１上には、ゲート絶
縁膜を介して複数のゲート電極（ワード線）１２が帯状
に第１の方向に沿って形成される。上記ゲート電極１２
の上面及び両側面は、シリコン窒化膜１３で覆われてい
る。このシリコン窒化膜１３のゲート電極１２間には、
蓄積電極用プラグ（第１の蓄積電極）１７とプレート電
極用プラグ（第２の蓄積電極）１８が交互に埋め込み形
成されている。上記蓄積電極用プラグ１７は、素子分離
領域１６の中心付近から、ワード線１２の延設方向に沿
って、隣接するビット線（データ線）下に位置するよう
に引き出されている。また、プレート電極用プラグ１８
は、ソース・ドレイン領域２上に設けられている。

【００３２】さらに、前記シリコン窒化膜１３上には層
間絶縁膜１９が形成されており、この層間絶縁膜１９に
は前記蓄積電極用プラグ１７上に位置するようにビット
線コンタクト孔２５が形成されており、このコンタクト
孔２５内にビット線コンタクト２７が埋め込み形成され
ている。また、上記層間絶縁膜１９には、前記プレート
電極用プラグ１８上に位置するようにキャパシタ形成用
の溝２０が設けられており、この溝２０の内壁に沿って
層間絶縁膜１９表面の開口部より低い位置まで蓄積電極
２１が形成されている。また、キャパシタ絶縁膜２２
は、上記溝２０内の蓄積電極２１と層間絶縁膜１９の表
面に形成されている。さらに、上記溝２０内のキャパシ
タ絶縁膜２２上に、この溝２０を埋め込むようにプレー
ト電極（対向電極）２３が形成されている。

【００３３】前記プレート電極２３及びビット線コンタ
クト２７の上面には、上記ワード線１２と交差する第２
の方向に沿って複数のビット線３１が形成されており、
互いのビット線３１は層間絶縁膜２８によって絶縁され
ている。ここで、ビット線３１の上面は、層間絶縁膜２
８の上面よりも低い位置になるように形成されている。

【００３４】図１（ｂ）は、上記図１（ａ）に示したメ
モリセル構造の等価回路を示している。このメモリセル
は、ビット線対ＢＬ，／ＢＬ間に、スイッチングトラン
ジスタ４６とセルキャパシタ４４が直列接続された構成
になっている。

【００３５】上記のような構成において、メモリセルの
スイッチングトランジスタ４６をオンさせた状態で、ビ
ット線対ＢＬ，／ＢＬの電位を振幅させると、セルキャ
パシタ４４の両端に電位が発生し、プレート電位に対し
てビット線振幅分の電荷が書き込まれる従来の場合の２
倍の電荷が書き込まれる（容量と振幅が同じ場合）。こ
れに対し、保持状態からスイッチングトランジスタ４６
をオン状態にすると、セルキャパシタ４４の両端から電
荷が流出するので、やはり信号量は２倍になる（同じ電
荷量の場合）。

【００３６】すなわち、図１（ｃ）に示すように、例え
ば従来では（１／２）ＶｃｃをＶｃｃに振幅させるもの
（電荷ａ）であったが、本発明の実施の形態において
は、容量と電位振幅が同条件である場合、ビット線の電
位振幅分の２倍の電荷（ａ＋ｂ）が書き込まれる。ま
た、従来と同じ電荷で比較した場合、電荷の保持状態か
らスイッチングトランジスタ４６をオンすると、図１
（ｂ）にαとβの矢印で示すようにセルキャパシタ４４
の両端のビット線対ＢＬ，／ＢＬから各々（１／２）Ｖ
ｃｃの電荷が流出するため信号量も２倍になる。よっ
て、電荷と信号量が各々２倍になることにより、セルキ
ャパシタの容量が同じでビット線の電位振幅も同じ場
合、信号量を４倍にすることができる。

【００３７】従って、上記のような構成によれば、ＳＧ
Ｔ等の特殊な構造のトランジスタを用いることなく、セ
ルキャパシタの容量を確保しつつ、スイッチングトラン
ジスタのしきい値電圧の設計マージンを取ることができ
る。

【００３８】また、図１（ａ）と図８４（ｂ）を比較す
れば明らかなように、本発明のメモリセル構造では、各
セルキャパシタ間に層間絶縁膜１９が介在されているの
で、フェンス状の電極の側面積を低減して、ビット線間
容量を低減できる。

【００３９】更に、本発明の半導体記憶装置は、上述し
たように、信号量を４倍にできるセンス方式に合致した
メモリセル構造を有する半導体記憶装置であり、且つ
０．１５μｍ世代以降の微細化にも充分に対応できる。

【００４０】図２乃至図２４はそれぞれ、上記図１
（ａ）に示したメモリセル構造を有するフォールデッド
ビット線型ＤＲＡＭの製造工程を順次示している。

【００４１】図２は、素子領域１０とワード線１２の平
面パターンを示したものである。これらのパターンは、
従来から用いられているＤＲＡＭ（dynamic random acc
essmemory）におけるメモリセルの配置と同じになって
いる。

【００４２】図３は、上記図２におけるＡ−Ａ’線に沿
った断面を正面にして示す斜視図である。図２及び図３
に示すように、素子分離領域１６で分離された半導体基
板１の素子領域１０上に、ゲート絶縁膜を形成する。こ
のゲート絶縁膜上に、例えばＣＶＤ法等を用いてポリシ
リコン層及びシリコン窒化膜を堆積形成する。次に、例
えばＲＩＥ（Reactive Ion Etching）法等の異方性エッ
チング法を用いて、上記シリコン窒化膜及び上記ポリシ
リコン層をパターニングし、帯状のゲート電極（ワード
線）１２を形成する。その後、上記ゲート電極１２をマ
スクにして半導体基板１中に不純物をイオン注入し、ソ
ース・ドレイン領域２を形成する。さらにその上にシリ
コン窒化膜１３を例えばＣＶＤ法等を用いて堆積形成す
る。続いて、例えばＲＩＥ法を用いてシリコン窒化膜１
３のエッチングを行う。これにより上面及び両側面の三
方をシリコン窒化膜１３で覆われたワード線１２が形成
される。これによって、各ワード線１２間が絶縁分離さ
れる。

【００４３】次に、図４に示すように、全面に例えばＬ
Ｐ−ＴＥＯＳ（Tetrathoxysilane SiO２）などの第１の
層間絶縁膜１４を形成し、例えばＣＭＰ（chemical mec
hanical polishing）等の研磨方法を用いてこの層間絶
縁膜１４をシリコン窒化膜１３の上面と同じ高さまで平
坦化する。この平坦化工程によって、シリコン窒化膜１
３間の領域が層間絶縁膜１４で埋め込まれる。

【００４４】図５は、プラグ形成用のコンタクトを形成
するためのマスクパターンを示す平面図である。プラグ
孔形成用のマスク１５は、複数のワード線１２上を横切
るように、千鳥状に配置されている。図６は、前記図５
の斜視図であり、正面がＢ−Ｂ’線に沿った断面に対応
している。

【００４５】次に、図７に示すように、上記マスク１５
とシリコン窒化膜１３とをマスクにして異方性エッチン
グ法、例えばＲＩＥ法を用いて上記第１の層間絶縁膜１
４をエッチングし、一部に開口を形成する。このエッチ
ングはゲート電極１２を覆うシリコン窒化膜１３に対し
て選択的に行われ、ゲート電極１２とこの後に形成され
るプラグ１７及び１８との短絡を防止するようになって
いる。このようにして、ビット線接続用のコンタクト孔
１７'とプラグ用の短いコンタクト孔１７''が形成され
る。

【００４６】次に、例えばアッシング法を用いることに
より、図８に示すように前記マスク１５を除去する。

【００４７】さらに、図９に示すように、コンタクト孔
１７'及び１７''内に例えば不純物がドープされたポリ
シリコン等の導電材料をＣＶＤ法等により埋め込み、Ｃ
ＤＥ、ＲＩＥまたはＣＭＰ法等によりシリコン窒化膜１
３の上面まで除去して平坦化する。これによりビット線
用プラグ１７及び蓄積電極用プラグ１８が形成される。

【００４８】次に、図１０に示すように、全面に第２の
層間絶縁膜１９を例えばＣＶＤ法を用いて堆積形成す
る。

【００４９】続いて、図１１に示すように、楕円形の開
口部２４を有するマスクを形成し、ＲＩＥ等を用いて上
記層間絶縁膜１９のエッチングを行い、図１２に示すよ
うなキャパシタ形成用の溝２０を形成する。

【００５０】図１２は、図１１の斜視図であり、正面が
Ｃ−Ｃ’線に沿った断面に対応している。図１２に示す
ように、キャパシタ形成用の溝２０の底部には、蓄積電
極用プラグ１８が露出されている。

【００５１】次に、図１３に示すように、上記第２の層
間絶縁膜１９上及び溝２０の内壁に沿って、不純物がド
ープされたポリシリコン等からなる蓄積電極２１をＣＶ
Ｄ法等を用いて堆積形成する。このとき、蓄積電極２１
によって溝２０が埋まらないように、予め上記層間絶縁
膜１９と蓄積電極２１の膜厚を調整する。

【００５２】さらに、図１４に示すように、例えばレジ
スト等の蓄積電極形成用埋め込み材２６を溝２０内に埋
め込み形成した後、例えばＣＤＥ（Chemical Dry Etchi
ng）法あるいはＯ２アッシャー、Ｏ２−ＲＩＥ等を用い
て溝２０内の上部が露出するように、蓄積電極形成用埋
め込み材２６の上部を除去する。

【００５３】その後、図１５に示すように、上記蓄積電
極形成用埋め込み材２６をマスクとし、前記蓄積電極２
１の露出している部分を、例えばＣＤＥ法を用いて除去
する。これにより、前記蓄積電極２１の上部が第２の層
間絶縁膜１９の表面よりも低い位置になるようにする。

【００５４】次に、図１６に示すように、例えばＯ２ア
ッシャー等を用いて、埋め込み材２６を灰化して除去す
る。

【００５５】引き続き、図１７に示すように、キャパシ
タ絶縁膜２２として例えばＮＯ膜をＣＶＤ法等により堆
積形成した後、プレート電極２３として全面に例えば不
純物がドープされたポリシリコンをＣＶＤ法等により堆
積形成する。

【００５６】その後、図１８に示すように、ＣＤＥ法や
ＣＭＰ法を用いてプレート電極２３の上面を第２の層間
絶縁膜１９の表面とほぼ同じ高さになるように除去す
る。

【００５７】次に、図１９に示すような、ビット線用プ
ラグ１７上にビット線コンタクト孔２５を形成するため
の開口を有するマスクを形成後、例えばＲＩＥ法を用い
てキャパシタ絶縁膜２２と層間絶縁膜１９をエッチング
することにより、ビット線コンタクト孔２５を開口す
る。

【００５８】図２０は図１９の斜視図であり、正面がＤ
−Ｄ’線に沿った断面に対応している。上記コンタクト
孔２５を開口することによって、このコンタクト孔２５
の底部にビット線用プラグ１７が露出されている。

【００５９】図２１に示すように、例えばタングステン
等の電極材を全面にＣＶＤ法等で堆積形成し、続いて例
えばＣＭＰ法によりこの電極材を第２の層間絶縁膜１９
の表面まで平坦化してコンタクト孔２５を電極材で埋め
込む。上記電極材が埋め込まれて形成されたビット線コ
ンタクト２７は、図１９に示したように素子領域１０の
１つの中心付近のソース・ドレイン領域２に接続された
ビット線用プラグ１７の端部Ｘに配置されている。つま
り、ビット線コンタクト２７は、ビット線用プラグ１７
がソース・ドレイン領域２に接続されている部位Ｙの真
上を通るビット線に隣り合うビット線に接続されるよう
に、そのゲート方向に隣り合う素子領域１０の背合わせ
部の素子分離領域１６上に配置されている。

【００６０】さらに図２２に示すように、全面に例えば
ＣＶＤ法を用いて第３の層間絶縁膜２８を堆積形成す
る。図２３は層間絶縁膜２８をパターニングするための
マスクを示す平面図である。このマスクには、ワード線
と直交する方向に延びた開口２９が形成されており、異
方性エッチング法、例えばＲＩＥ法を用いることによ
り、上記層間絶縁膜２８をエッチングする。これによっ
て、第３の層間絶縁膜２８にビット線形成溝Ｚが形成さ
れ、図２４に示すように前記プレート電極２３とビット
線コンタクト２７の表面が露出される。

【００６１】その後、全面に例えばタングステン等の導
電材料を堆積させた後、例えばＣＭＰ法とＣＤＥ法によ
りその導電材料を層間絶縁膜２８の表面よりも低い位置
まで除去し、ビット線形成溝Ｚ内のみに導電材料を残存
させてビット線３１を形成する。これによって、図１
（ａ）に示したようなメモリセル構造が形成される。

【００６２】以降の多層メタル配線工程は、通常のＤＲ
ＡＭと同様に行う。

【００６３】以上、本発明の第１の実施の形態を用いる
ことにより、ビット線とプレート電極にて形成されるフ
ェンス状の電極の側面積が減少し、ビット線間容量を低
減できる。また、溝２０内に蓄積電極２１、キャパシタ
絶縁膜２２、プレート電極２３と順次形成していくた
め、プレート電極２３形成時におけるリソグラフの工程
を省略することができ、製造工程を簡単化できる。ま
た、蓄積電極２１とプレート電極２３が自己整合で形成
されるため、蓄積電極２１とプレート電極２３の加工時
の合わせ余裕を取る必要が無く、将来の０．１５μｍ世
代以降の微細化にも対応できる。

【００６４】また、ＳＧＴのような３次元トランジスタ
等の新技術を用いることなく信号量を増大させることが
でき、開発や新技術導入コスト等も削減することができ
る。さらに従来のスタック型ＤＲＡＭに存在したプレー
ト電極用の配線を排除することができ、プロセス的にも
簡易化することができる。

【００６５】［第２の実施の形態］本発明の第２の実施
の形態に係る半導体記憶装置及びその製造方法につい
て、図２５乃至図２９を用いて説明する。

【００６６】本発明の第２の実施の形態は、上記第１の
実施の形態のビット線をDUAL-Damascene工程にて形成し
たものである。

【００６７】すなわち、図２５に示す如く、基本的なメ
モリセル構造は上記図１（ａ）に示した第１の実施の形
態と同様であり、ビット線コンタクト２７を用いずに、
ビット線３６がビット線コンタクト孔２５内に形成さ
れ、直接的に蓄積電極用プラグ１７に接続される点のみ
が異なっている。他の部分は同様であるので同じ部分に
同一の符号を付してその詳細な説明は省略する。

【００６８】次に、上記図２５に示したメモリセル構造
の製造工程について図２６乃至図２９を用いて説明す
る。

【００６９】まず、第１の実施の形態における図２乃至
図１８の工程までは同様に作製し、全面に第３の層間絶
縁膜２８を形成して図２６に示すような構造を得る。

【００７０】次に、図２７に示すように、ビット線３６
とビット線用プラグ１７とを接続するための楕円形の開
口部３３を有するマスクパターンを形成する。

【００７１】次に、図２８に示すように、前記マスクパ
ターンを利用し、異方性エッチング法、例えばＲＩＥ法
を用いることにより、ビット線用プラグ１７が露出する
ように層間絶縁膜２８，１９を貫通するコンタクト孔３
４を開口する。なお、図２８は、正面が上記図２７のＦ
−Ｆ’線に沿った断面に対応している。

【００７２】その後、図２９に示すように、通常のリソ
グラフィー技術を用いて、第３の層間絶縁膜２８上にマ
スクを形成し、異方性エッチング法、例えばＲＩＥ法を
用いることにより、前記第３の層間絶縁膜２８にビット
線を埋め込むための溝を形成する。

【００７３】さらに、全面に例えばタングステン等の導
電材料を堆積させた後、例えばＣＭＰ法によりその導電
材料を第３の層間絶縁膜２８と同じ高さになるように除
去してビット線３６を形成すると、コンタクト孔３４内
に導電材料が埋め込まれ、図２５に示したようなメモリ
セル構造が得られる。すなわち、前記図１（ａ）におけ
るビット線コンタクト２７に代えて、コンタクト孔３４
内にビット線３６が埋め込まれた構造となる。

【００７４】以降の多層メタル配線工程は、通常のＤＲ
ＡＭと同様に行う。

【００７５】以上、本発明の第２の実施の形態を用いる
ことにより、第１の実施の形態よりも少ない製造工程で
実質的に同様な作用効果を有する半導体記憶装置を形成
することができる。

【００７６】［第３の実施の形態］本発明の第３の実施
の形態に係る半導体記憶装置及びその製造方法につい
て、図３０乃至図３８を用いて説明する。

【００７７】図３０は、本発明の第３の実施の形態に係
る半導体記憶装置のメモリセル構造を示している。図示
する如く、このメモリセル構造は、基本的には上記図１
（ａ）に示した第１の実施の形態における、キャパシタ
形成用の溝２０内の側壁、及びビット線コンタクト孔２
５内の側壁に沿って絶縁材からなるスペーサ４２を設け
たものである。他の部分は同様であるので同じ部分に同
一の符号を付してその詳細な説明は省略する。

【００７８】このような構成によれば、上述した第１の
実施態様の効果に加えて、蓄積電極２１とビット線コン
タクト２７との間にスペーサ４２が介在されているの
で、微細化に伴って蓄積電極２１とビット線コンタクト
２７とが近付いても短絡を防止できる。

【００７９】次に、図３０に示したメモリセル構造の製
造工程について図３１乃至図３９を用いて説明する。

【００８０】図３１は、蓄積電極形成用のホールパター
ンを示したものである。このマスクパターンは楕円形の
開口部２４'を有している。図３２はこの図３１のＧ−
Ｇ’線に沿った断面を正面にして示す斜視図である。こ
こまでは、第１の実施の形態における図２乃至図１２と
同様な工程で形成される。

【００８１】次に、図３３に示すように、層間絶縁膜１
９上の全面に、例えばシリコン窒化膜等からなるスペー
サ材４１を例えばＣＶＤ法を用いて堆積する。このと
き、キャパシタ形成用の溝２０が埋まらないように堆積
させる。次に図３４に示すように、異方性エッチング
法、例えばＲＩＥ法を用いることにより、前記スペーサ
材４１の上部を除去して、溝２０の側壁にサイドウォー
ルスペーサ４２を形成する。このとき、底部に蓄積電極
用プラグ１８が露出されるようにする。

【００８２】さらに図３５に示すように、全面に例えば
不純物がドープされたポリシリコン等の蓄積電極材料２
１を例えばＣＶＤ法を用いて堆積する。このとき、やは
り溝２０が埋まらないように堆積させる。次に図３６に
示すように、前記蓄積電極材料２１を異方性エッチング
法、例えばＲＩＥ法を用いることにより上部をエッチン
グして除去する。この際、溝２０の上部よりも低い位置
まで蓄積電極材料２１を除去する。続いて、例えばＣＶ
Ｄ法を用いて埋め込み材２３'を溝２０内に堆積させ、
溝２０内のみを残すようにマスクをし、例えばＲＩＥを
用いて前記溝２０内の蓄積電極材料２１と同じ高さまで
エッチングを行う。

【００８３】引き続き、図３７に示すように、前記開口
部内に堆積した埋め込み材２３'を例えばＲＩＥ法を用
いて除去する。次に図３８に示すように、全面にキャパ
シタ絶縁膜２２を例えばＣＶＤ法を用いて薄く堆積形成
し、続いてこのキャパシタ絶縁膜２２上の全面にプレー
ト電極２３を例えばＣＶＤ法を用いて溝２０内を含む全
面を埋め込むようにして堆積する。

【００８４】その後、上記プレート電極２３の表面をＣ
ＭＰ法などで除去し、図３９に示すように溝２０内に埋
め込む。

【００８５】その後の製造工程は、図１９ないし図２
４、及び図１（ａ）に示した工程と同様であり、ビット
線コンタクトやビット線を形成する。

【００８６】以上、本発明の第３の実施の形態を用いる
ことにより、蓄積電極２１とビット線コンタクト２７と
の間にスペーサ４２が介在されるので、微細化に伴って
蓄積電極２１とビット線コンタクト２７とが近付いても
短絡を防止できる。しかも、上記スペーサ４２はキャパ
シタ形成用の溝２０を利用して自己整合的に形成するの
で、製造工程の複雑化を最小限に抑制できる。

【００８７】なお、上記第３の実施の形態では、第１の
実施の形態のメモリセル構造にサイドウォールスペーサ
を設ける場合を例にとって説明したが、第２の実施の形
態のメモリセル構造にも同様にして適用可能なのは勿論
である。

【００８８】また、以下の方法を用いても同様の効果が
得られる。例えば、側壁の材料としてはＳｉＮまたはＬ
Ｐ−ＢＰＳＧを用いることができ、ＳｉＮを用いた場
合、側壁形成方法としては、異方性エッチング法、例え
ばＲＩＥ法を用いることにより整形を行い、例えばＨＯ
Ｔリン酸を用いて除去を行う。またＬＰ−ＢＰＳＧを用
いた場合には、側壁形成方法としては、異方性エッチン
グ法、例えばＲＩＥ法を用いることにより整形を行い、
例えばＶａｐｏｒふっ酸等を用いて除去を行う。以上の
方法を用いても同様の効果が得られる。

【００８９】［第４の実施の形態］本発明の第４の実施
の形態に係る半導体記憶装置及びその製造方法につい
て、図４０乃至図４９を用いて説明する。

【００９０】上述した第１乃至第３の実施の形態では、
セルキャパシタの構造が内掘型の場合を例にとって説明
したが、この第４の実施の形態では、いわゆる王冠（ク
ラウン）型にしている。

【００９１】図４０は、本発明の第４の実施の形態に係
る半導体記憶装置のメモリセル構造を示す斜視図であ
る。

【００９２】図４０に示す如く、このメモリセル構造
は、基本的には上記図１（ａ）に示した第１の実施の形
態における蓄積電極２１をキャパシタ形成用の溝２０の
側壁部から離隔させ、クラウン型にしたものである。他
の部分は同様であるので同じ部分に同一の符号を付して
その詳細な説明は省略する。

【００９３】このような構成によれば、蓄積電極２１の
外側もセルキャパシタの電極の一部として使えるため、
上述した第１乃至第３の実施の形態よりもセルキャパシ
タの電極面積を大きくできるので、大きな容量が得られ
る。

【００９４】図４１は、キャパシタ形成用ホールのマス
クパターンを示したものである。図４２は、図４１のＧ
−Ｇ’線に沿った断面を正面にして示す斜視図である。

【００９５】図４２に示すように、蓄積電極形成用のホ
ールパターンを形成する工程までは第１の実施の形態の
図２乃至図１２と同様な工程で形成する。

【００９６】次に、図４３に示すように、例えばシリコ
ン窒化膜や減圧ＢＰＳＧ（Boron doped Phospho Silica
te Grass）膜等をスペーサ材４１’として全面に堆積さ
せる。このとき溝２０が埋まってしまわないように堆積
する。

【００９７】続いて、図４４に示すように、例えばＲＩ
Ｅ等で前記スペーサ材４１’の層間絶縁膜１９上及び溝
２０の底部を除去してスペーサ４２’を形成する。この
とき、溝２０の底部の蓄積電極用プラグ１８を露出させ
る。さらに、図４５に示すように、全面に蓄積電極材料
２１を例えばＣＶＤ法を用いて堆積させる。このときに
も、溝２０が埋まってしまわないように堆積させる。

【００９８】次に、図４６に示すように、前記蓄積電極
材料２１を異方性エッチング法、例えばＲＩＥ法を用い
ることにより上部を除去する。この際、溝２０の上部よ
りも低い位置まで蓄積電極材料２１をエッチングする。
続いて、例えばＣＶＤ法を用いて埋め込み材２３'を全
面に堆積させ、前記溝２０内の蓄積電極材料２１と同じ
高さまで、例えばＲＩＥを用いてエッチングを行い、溝
２０内に残存させる。

【００９９】次に、図４７に示すように、前記溝２０内
に堆積した埋め込み材２３'及びスペーサ４２’を例え
ばＲＩＥ法を用いて除去する。このとき、第３の実施の
形態と異なり、蓄積電極材料２１と層間絶縁膜１９の間
にスペース５１が形成されていることに注目されたい。

【０１００】次に、図４８に示すように、全面にキャパ
シタ絶縁膜２２を例えばＣＶＤ法を用いて薄く堆積形成
する。このとき、前記スペース５１が埋まってしまわな
いように堆積させる。続いてキャパシタ絶縁膜２２上の
全面にプレート電極２３を例えばＣＶＤ法を用いて層間
絶縁膜１９上及び溝２０内を埋め込むように堆積する。
その後、上記層間絶縁膜１９上のプレート電極２３を除
去し、溝２０内に残存させることにより埋め込みプレー
ト電極を形成する。この後の工程は、第１の実施の形態
の図２１乃至図２４及び図１（ａ）と同様である。

【０１０１】以上、本発明の第４の実施の形態を用いる
ことにより、蓄積電極の外側も容量として使えるため、
セルキャパシタの蓄積容量の増大が可能となり、性能の
向上を図ることができる。しかも、上記クラウン型の蓄
積電極２１はキャパシタ形成用の溝２０を利用して自己
整合的に形成するので、製造工程の複雑化を最小限に抑
制できる。

【０１０２】［第５の実施の形態］本発明の第５の実施
の形態に係る半導体記憶装置の製造方法について、図５
０乃至図６４を用いて説明する。

【０１０３】本発明の第５の実施の形態は、前記第１乃
至第３の実施の形態に係る半導体記憶装置の別の製造方
法である。この図５０乃至図６４では、主として第３の
実施の形態のメモリセル構造の製造工程についてのみ記
載したが、第１、第２の実施の形態についても、同様な
工程を用いる事が出来る。

【０１０４】図５０に示す層間絶縁膜６１を堆積する工
程までは、前記した第１の実施の形態等と同様である。

【０１０５】次に、図５１に示すように、前記層間絶縁
膜６１上にビット線溝の形成に用いるシリコン膜等のマ
スク材６２をＣＶＤ法等を用いて全面に堆積する。

【０１０６】図５２は、ビット線溝の形成用マスクのパ
ターンを示している。このマスクには、ワード線１２と
直行する方向に延びた開口６３が形成されている。

【０１０７】その後、図５３に示すように、前記マスク
材６２を通常のリソグラフィー技術を用いてマスクを形
成し、異方性エッチング法、例えばＲＩＥ法を用いるこ
とにより、前記第３の層間絶縁膜６２にビット線溝を形
成する。

【０１０８】図５４は、蓄積電極形成用溝のマスクパタ
ーンを示している。前記マスクパターンは、ビット線に
直交した、ゲート電極幅の２倍の幅を有するマスクパタ
ーンであり、ビット線用プラグ１７上の周辺に配置され
る。

【０１０９】その後、図５５に示すように、前記マスク
材６２に覆われていない部分と、前記蓄積形成用溝パタ
ーンの交点の層間絶縁膜６１を、異方性エッチング法、
例えばＲＩＥ法を用いることにより除去する。これによ
り前記層間絶縁膜６１に蓄積電極形成用溝６５を形成す
る。このとき、溝６５の底部に蓄積電極用プラグ１８が
露出するようにする。

【０１１０】次に、図５６に示すように、例えばシリコ
ン窒化膜等のスペーサ材６６を例えばＣＶＤ法を用いて
堆積する。さらに異方性エッチング法、例えばＲＩＥ法
を用いてサイドウォールスペーサ６６を形成する。スペ
ーサ材６６は蓄積電極形成用溝６５と層間絶縁膜６２の
側面に形成される。この際、蓄積電極形成用溝６５が埋
まらないようにし、底部に蓄積電極用プラグ１８を露出
させる。

【０１１１】次に図５７に示すように、例えばＣＶＤ法
を用いて蓄積電極材６７を堆積する。続いてレジスト等
でマスクを形成し、前記開口部の最上部よりも低い位置
まで、例えばＲＩＥ法を用いて除去する。次に、例えば
ＣＶＤ法を用いて、埋め込み材６８'を堆積させる。続
いてレジスト等でマスクを形成し、前記蓄積電極材６７
と同じ位置になるように、例えばＲＩＥ法を用いて上部
を除去する。

【０１１２】さらに図５８に示すように、レジスト等で
マスクを形成し、異方性エッチング法、例えばＲＩＥ法
を用いることにより、埋め込み材６８'を除去する。続
いて、図５９に示すように、レジスト等でマスクを形成
し、前記サイドウォールスペーサ６６を異方性エッチン
グ法、例えばＲＩＥ法を用いることにより除去する。こ
のとき、蓄積電極材６７と層間絶縁膜６１との間にはス
ペースが形成される。

【０１１３】その後、例えばＣＶＤ法を用いてキャパシ
タ絶縁膜９０を前記層間絶縁膜６１のスペース部分とキ
ャパシタ形成溝及びマスク材と層間絶縁膜６１の上面に
堆積させる。このときスペースが埋め込まれてしまわな
いように堆積させる。

【０１１４】その後、図６０に示すように、埋め込みプ
レート電極７０を例えばＣＶＤ法を用いることにより堆
積形成する。このとき、埋め込みプレート電極７０は、
蓄積電極材６７と層間絶縁膜６１との間に形成されてい
るスペースを含む開口部を埋め込むように堆積させる
が、開口部の上部よりも低い位置まで堆積させるように
する。

【０１１５】図６１はビット線コンタクト電極のマスク
パターンを示しているものである。このコンタクトパタ
ーンは、ビット線溝マスクと埋め込みプレート電極７０
にオーバーラップするように大きく設計されている。も
ちろん小さくても構わないが、大きい方がリソグラフィ
ーのプロセスマージンを大きく取れる。このマスクパタ
ーンは、四角形の開口部７３を有する。

【０１１６】次に、図６２に示すように、前記大きなビ
ット線コンタクトパターンをマスクとして、例えばＲＩ
Ｅ法を用いてエッチングを行い、ビット線コンタクト孔
７３を形成する。このとき、コンタクト孔７３の底部に
蓄積電極用プラグ１８が露出するようにする。この工程
では、コンタクト開口時に埋め込みプレート電極７０と
ビット線溝マスク７２はエッチングされないため、前記
コンタクト孔７３は、ビット線及びセルキャパシタに自
己整合的に形成される。これによりコンタクト孔７３形
成のためのマスクパターンを大きく出来るという利点が
ある。

【０１１７】さらに、図６３に示すように、マスクを形
成した後、ビット線コンタクト部以外の層間絶縁膜６１
を、異方性エッチング法、例えばＲＩＥ法を用いること
によりエッチングし、ビット線溝７４を形成する。この
ときビット線溝７４は、前記埋め込みプレート電極７０
の表面よりも低い位置までエッチング除去する。

【０１１８】次に図６４に示すように、前記ビット線溝
７４及び開口部のコンタクト孔７３内に例えばＣＶＤ法
を用いてビット線材７４を堆積した後、例えばＣＭＰ法
を用いて、層間絶縁膜６１と同じ高さになるように表面
を除去してビット線７４を形成する。このとき、図５６
において、サイドウォールスペーサ６６を形成せずに、
キャパシタ工程で、サイドウォールスペーサ６６の除去
を行わなければ、第２の実施の形態の構造となる。

【０１１９】以上、本発明の第５の実施の形態に係る半
導体記憶装置の製造方法によれば、蓄積電極形成用溝と
ビット線、ビット線コンタクトとビット線、ビット線コ
ンタクトと蓄積電極がそれぞれ自己整合的に形成される
ため、蓄積電極や埋め込みプレート電極、ビット線コン
タクトなどが、ビット線に対して合わせずれが生じて
も、隣合うビット線同士の短絡不良がほぼ完全に防止で
きる。また、自己整合的なプロセスを用いる事により、
蓄積電極形成溝は幅の広いライン状のパターンに形成で
き、ビット線コンタクトは通常の２倍程度の大きな穴パ
ターンを各々形成できるので、リゾグラフィのプロセス
マージンが増大する。また、蓄積電極の溝が完全に矩形
となるため、独立した穴パターンの様に、コーナーの丸
まりが無く、この丸まりによる蓄積電極の表面積低下が
防止出来る。

【０１２０】［第６の実施の形態］本発明の第６の実施
の形態に係る半導体記憶装置の製造方法について、図６
５乃至図８１を用いて説明する。

【０１２１】本発明の第６の実施の形態は、前記第２、
第３の実施の形態に係る半導体記憶装置の別の製造方法
である。図６５に示す構造は図５０までと同様にして形
成するが、図５０における第２の層間絶縁膜６１の代わ
りに、アンドープ（不純物がドープされていない）のシ
リコン酸化膜８０を用いるところが相違点である。この
時、ゲート絶縁膜間の第１の層間絶縁膜１４もアンドー
プのＳｉＯ２が望ましい。また、ＢＰＳＧ等の不純物が
ドープされたシリコン酸化膜を用いる場合、第２の層間
絶縁膜８０下に、シリコン窒化膜等を堆積した方が望ま
しい。

【０１２２】図６５の状態からさらに図６６に示すよう
に、例えばＣＶＤ法を用いて全面にマスク材６２を堆積
させる。図６７にはビット線の溝８１のマスクパターン
の平面図を示した。

【０１２３】次に、図６８に示すように、前記マスク材
６２を用いて第２の層間絶縁膜８０を例えばＲＩＥ法に
より蓄積電極用プラグ１８が露出するまでエッチングを
行い、ビット線及びキャパシタ形成用の溝８２を形成す
る。

【０１２４】続いて図６９に示すように、前記キャパシ
タ形成用の溝８２に、例えばＣＶＤ法を用いて、ＢＰＳ
Ｇ膜等の不純物がドープされたシリコン酸化膜８３を堆
積形成する。続いて例えばＣＭＰ法により、シリコン酸
化膜８３をマスク材６２と同じ高さになるように平坦化
し、キャパシタ形成用の溝８２内に埋め込む。

【０１２５】図７０はキャパシタ形成用溝８４のマスク
パターンを示したものである。図７１に示すように、シ
リコン酸化膜８３上に上記のようなマスクを形成し、例
えばＲＩＥ法を用いて、蓄積電極用プラグ１８が露出す
るように広めにシリコン酸化膜８３を除去し、キャパシ
タ形成溝８５を形成する。このとき、ビット線用プラグ
１７は露出しない程度に広くキャパシタ形成溝８５を形
成する。

【０１２６】さらに図７２に示すように、例えばＣＶＤ
法を用いてシリコン窒化膜等を堆積させる。このとき、
前記キャパシタ形成溝８５が埋め込まれないようにす
る。次にマスクを形成した後、例えばＲＩＥ法を用いて
前記シリコン窒化膜を蓄積電極用プラグ１８が露出する
ようにエッチングし、側壁に残存させることによりスペ
ーサ８６を形成する。このときスペーサ８６は、マスク
材６２の最上部と同じ高さになるようにする。

【０１２７】次に、図７３に示すように、蓄積電極材８
７を例えばＣＶＤ法を用いて堆積する。続いてレジスト
等でマスクを形成し、例えばＲＩＥ法を用いてキャパシ
タ形成溝８５の最上部よりも低い位置までエッチングを
行う。次に、例えばＣＶＤ法を用いて、埋め込み材８８
を堆積させる。続いてレジスト等でマスクを形成し、例
えばＲＩＥ法を用いて前記蓄積電極材８７と同じ位置に
なるようにエッチングする。

【０１２８】さらに図７４に示すように、レジスト等で
マスクを形成し、異方性エッチング法、例えばＲＩＥ法
を用いることにより、埋め込み材８８を除去する。続い
て、図７５に示すように、レジスト等でマスクを形成
し、前記サイドウォールスペーサ８６を、異方性エッチ
ング法、例えばＲＩＥ法を用いることにより除去する。
これによって、蓄積電極材８７と層間絶縁膜８３との間
にはスペース８９が形成される。

【０１２９】次に、図７６に示すように、例えばＣＶＤ
法を用いて前記層間絶縁膜８３のスペース８９部分とキ
ャパシタ形成溝８５及びマスク材６２と層間絶縁膜８３
の上面にキャパシタ絶縁膜９０を堆積させる。このとき
スペース８９が埋め込まれてしまわないように堆積させ
る。

【０１３０】続いて、図７７に示すように、前記スペー
ス８９部分を含むキャパシタ形成溝８５を埋め込むよう
に、例えばＣＶＤ法を用いて埋め込みプレート電極９１
を堆積形成する。その後、例えばＲＩＥ法を用いて、埋
め込みプレート電極９１を前記層間絶縁膜８３の高さよ
り低い位置になるようにエッチングする。

【０１３１】図７８は大きなビット線コンタクトパター
ンを示したものである。図７８に示すようなマスクを形
成し、例えばＲＩＥ法を用いてキャパシタ絶縁膜９０を
取り除く。更に、例えばふっ酸の蒸気等を用いて不純物
がドープされたシリコン酸化膜８３を、マスク６２、第
２の層間絶縁膜８０、プレート電極９１に対して選択的
に除去して、シリコン酸化膜８３だけを取り除くことに
より、コンタクト孔９３を形成する。このとき蓄積電極
用プラグ１８が露出するようにする。これによって、図
７９に示すような構造が得られる。

【０１３２】さらに、図８０に示すように、例えば加熱
したリン酸を用いて、キャパシタ絶縁膜９０をマスク材
６２及び層間絶縁膜９０の上面から除去する。続いて例
えばふっ酸の蒸気等を用いて、不純物がドープされたシ
リコン酸化膜８３をプレート電極９１よりも低い位置ま
で選択的に除去し、ビット線溝９４を形成する。このと
き、不純物がドープされたシリコン酸化膜８３がビット
線コンタクト部以外は、完全に無くならないようにエッ
チングの時間を制御する。

【０１３３】次に、図８１に示すように、例えばＣＶＤ
法を用いることにより、ビット線用のメタル材を前記ビ
ット線溝９４及びキャパシタ形成溝８５を埋め込むよう
にして堆積する。その後、例えばＣＭＰ法により上記メ
タル材の表面を平坦化してビット線９５を形成する。こ
のときマスク６２は、ビット線形成の際に同時に削り取
られ、ビット線９５と層間絶縁膜８０が同じ高さにな
る。

【０１３４】以上、本発明の第６の実施の形態に係る半
導体記憶装置の製造方法によれば、蓄積電極溝とビット
線、ビット線コンタクトとビット線、ビット線コンタク
トと蓄積電極が自己整合的に形成されるため、蓄積電極
や埋め込みプレート電極、ビット線コンタクトなどが、
ビット線に対して合わせずれが生じても、隣合うビット
線同士の短絡不良がほぼ完全に防止できる。また、自己
整合的なプロセスを用いる事により、蓄積電極形成溝は
幅の広いライン状のパターンを形成でき、ビット線コン
タクトは通常の２倍程度の大きな穴パターンを各々形成
できるので、リゾグラフィのプロセスマージンが増大す
る。また、蓄積電極の溝が完全に矩形となるため、独立
した穴パターンの様に、コーナーの丸まりが無く、この
丸まりによる蓄積電極の表面積の低下が防止出来る。

【０１３５】しかも、キャパシタ形成後に、ＲＩＥやＣ
ＤＥ等のプラズマ工程がビット線形成まで存在しないた
め、セルキャパシタがプラズマダメージを受け、リーク
電流の増大等の劣化を起こすのを防止できる。

【０１３６】［変形例］なお、本発明を第１乃至第６の
実施形態により説明したが、本発明は上述した第１乃至
第６の実施形態に限られるものではなく、その趣旨を逸
脱しない範囲で種々変形できる。

【０１３７】＜第１の変形例＞第１の実施の形態では、
長方形の素子領域１０の長手方向に対して直交する方向
に帯状の複数のゲート電極（ワード線）１２を配置し、
セルキャパシタ下とビット線コンタクト２７下にそれぞ
れ、プレート電極用プラグ１８と蓄積電極用プラグ１７
を形成した。しかし、図８２（ａ），（ｂ）に示すよう
に、素子領域１０’（左下がりの斜線を付した部分）を
Ｔ字型に形成することにより、引き出し電極の代わりと
すれば、蓄積電極用プラグ１７とプレート電極用プラグ
１８は形成しなくても良い。図８２（ａ），（ｂ）に示
すメモリセル構造は、基本的には第１の実施の形態と同
様であるので、図１乃至図２４に対応する部分に同じ符
号を付してその詳細な説明は省略する。

【０１３８】但し、メモリセルの微細化に伴い、図８３
（ａ），（ｂ）に示すように、通過ワード線（ゲート電
極１２）のエッジと素子領域１０のエッジがちょうど重
なり合う程度のサイズ（０．１５μｍ以降）になると、
素子領域１０とゲート電極１２のマスク合わせずれ等に
より、蓄積電極２１のソース・ドレイン領域２へのコン
タクト面積が極端に減少し、コンタクト不良を起こす恐
れがある。よって、このような場合には、第１の実施の
形態に示した構造と同様に長方形の素子領域１０とし、
マスク合わせずれ等によるゲート電極１２間の拡散層
（ソース・ドレイン領域２）の面積を減少させないよう
にするのが好ましく、図８３（ａ），（ｂ）に示したよ
うに、ビット線コンタクト２７下に蓄積電極用プラグ１
７を形成すれば良い。

【０１３９】もちろん、前述した第１の実施の形態のよ
うなメモリセル構造であれば、セルキャパシタ下とビッ
ト線コンタクト２７下の両方にプラグ１８，１７を形成
するので、このようなコンタクト不良を確実に抑制で
き、より望ましい。

【０１４０】また、本発明の第１及び第２の実施の形態
においては、以下に説明する４通りの材料及び方法の形
態を用いても同様の効果が得られる。

【０１４１】＜第２の変形例＞上部及び下部電極として
リンまたは砒素をドープしたシリコンを用いる。また、
絶縁膜の材料としては、ＮＯ膜やＡｌ２Ｏ３を用いるこ
とができる。

【０１４２】このときの上部電極を堆積させた後の加工
には、ＣＭＰやＣＦ４＋Ｏ２系のＣＤＥ法を用いること
ができる。また下部電極の加工には、埋め込み材として
フォトレジストまたはＳＯＧ（spin On Glass）、下部
電極を堆積させた後で加工する方法としては、フォトレ
ジスト、ＣＦ４＋Ｏ２系のＣＤＥ法、Ｏ２−ＲＩＥ、Ｓ
ＯＧ、希ＨＦ系ウエット処理またはＳｉＯ２−ＲＩＥ等
を用いることができる。

【０１４３】＜第３の変形例＞上部電極にＴｉＮまたは
Ｗ（タングステン）、下部電極にリンまたは砒素をドー
プしたシリコンを用いる。また、絶縁膜にＴａ２Ｏ５を
用いることができる。

【０１４４】このときの上部電極を堆積させた後の加工
方法は、ＣＭＰ、Ｃｌ２またはＨＢｒ系ＲＩＥ等を用
い、下部電極の加工方法には、埋め込み材としてフォト
レジストまたはＳＯＧ、またコンタクト部絶縁膜除去に
は、ＣＭＰのオーバーまたは塩酸系ウエット処理等を用
いることができる。

【０１４５】＜第４の変形例＞上部電極にＲｕ、ＲｕＯ
２、ＷまたはＴｉＮ、下部電極にＲｕまたはＲｕＯ２を
用いることができる。また絶縁膜にはＴａ２Ｏ５を用い
ることができる。

【０１４６】このときの上部電極を堆積させた後の加工
方法は、ＣＭＰやハロゲン系ガスによるＲＩＥ等を用い
ることができる。下部電極の加工方法には、埋め込み材
としてＳＯＧ等を用い、フォトレジスト、ＣＦ４＋Ｏ２
系のＣＤＥ、Ｏ２−ＲＩＥ、ＳＯＧ、希ＨＦ系ウエット
処理またはＳｉＯ２−ＲＩＥ等を用いることができる。
さらに下部電極加工には、Ｏ２アッシャー等を用い、埋
め込み材除去には、Ｖａｐｏｒふっ酸、希ＨＦ系ウエッ
ト処理等を用いることができる。

【０１４７】＜第５の変形例＞上部電極にＳＲＯ（Ｓｒ
ＲｕＯ３）、ＲｕまたはＲｕＯ２、下部電極にＳＲＯ
（ＳｒＲｕＯ３）、ＲｕまたはＲｕＯ２を用いる。ま
た、絶縁膜にＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）または
ＳＴＯ（ＳｒＴｉＯ３）を用いる。

【０１４８】このときの上部電極を堆積させた後の加工
方法はＣＭＰ法を用い、下部電極の加工には、フォトレ
ジスト、ＣＦ４＋Ｏ２系のＣＤＥ、Ｏ２−ＲＩＥ、ＳＯ
Ｇ、希ＨＦ系ウエット処理またはＳｉＯ２−ＲＩＥ等を
用いる。堆積させた埋め込み材の除去方法には、Ｏ２ア
ッシャー、Ｖａｐｏｒふっ酸、希ＨＦ系ウエット処理等
を用いることができる。また、コンタクト部絶縁膜の除
去方法としては、ＣＭＰオーバー、塩酸系ウエット処理
等を用いることができる。

【０１４９】

【発明の効果】以上説明したように、本発明によれば、
特殊な構造のトランジスタを用いることなく、セルキャ
パシタの容量を確保しつつ、スイッチングトランジスタ
のしきい値電圧の設計マージンを取ることができる半導
体記憶装置が得られる。

【０１５０】また、ビット線間容量を低減できる半導体
記憶装置が得られる。

【０１５１】更に、複雑な製造工程を用いることなく、
セルキャパシタの容量を確保しつつ、スイッチングトラ
ンジスタのしきい値電圧の設計マージンを取ることがで
きる半導体記憶装置の製造方法が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体記憶装
置について説明するためのもので、（ａ）図はメモリセ
ルの斜視図、（ｂ）図は（ａ）図に示したメモリセル構
造の等価回路、（ｃ）図は（ｂ）図に示した回路の動作
を説明するための波形図。

【図２】本発明の第１の実施の形態に係る半導体記憶装
置の製造方法について説明するためのもので、素子領域
とワード線のパターン平面図。

【図３】本発明の第１の実施の形態に係る半導体記憶装
置の製造方法について説明するためのもので、図２にお
けるＡ−Ａ’線に沿った断面を正面にして示す斜視図。

【図４】本発明の第１の実施の形態に係る半導体記憶装
置の製造方法について説明するための斜視図。

【図５】本発明の第１の実施の形態に係る半導体記憶装
置の製造方法について説明するためのもので、プラグ形
成用のコンタクトを形成するためのマスクパターンを示
す平面図。

【図６】本発明の第１の実施の形態に係る半導体記憶装
置の製造方法について説明するためのもので、図５にお
けるＢ−Ｂ’線に沿った断面を正面にして示す斜視図。

【図７】本発明の第１の実施の形態に係る半導体記憶装
置の製造方法について説明するための斜視図。

【図８】本発明の第１の実施の形態に係る半導体記憶装
置の製造方法について説明するための斜視図。

【図９】本発明の第１の実施の形態に係る半導体記憶装
置の製造方法について説明するための斜視図。

【図１０】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図１１】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、キャパ
シタ形成用溝のパターン平面図。

【図１２】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図１１
におけるＣ−Ｃ’線に沿った断面を正面にして示す斜視
図。

【図１３】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図１４】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図１５】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図１６】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図１７】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図１８】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図１９】本発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、ビット線コンタク
トのパターン平面図。

【図２０】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図１９
におけるＤ−Ｄ’線に沿った断面を正面にして示す斜視
図。

【図２１】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図２２】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図２３】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、ビット
線を形成するためのマスクのパターン平面図。

【図２４】本発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図２５】本発明の第２の実施の形態に係る半導体記憶
装置について説明するための斜視図。

【図２６】本発明の第２の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図２７】本発明の第２の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、ビット
線用のプラグを形成するためのマスクのパターン平面
図。

【図２８】本発明の第２の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図２７
におけるＦ−Ｆ’線に沿った断面を正面にして示す斜視
図。

【図２９】本発明の第２の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図３０】本発明の第３の実施の形態に係る半導体記憶
装置について説明するための斜視図。

【図３１】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、蓄積電
極形成用のホールパターンを示す平面図。

【図３２】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図３３】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図３４】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図３５】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図３６】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図３７】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図３８】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図３９】本発明の第３の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図４０】本発明の第４の実施の形態に係る半導体記憶
装置について説明するための斜視図。

【図４１】本発明の第４の実施の形態に係る半導体記憶
装置におけるキャパシタ形成用ホールのパターンを示す
平面図。

【図４２】本発明の第４の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図４３】本発明の第４の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図４４】本発明の第４の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図４５】本発明の第４の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図４６】本発明の第４の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図４７】本発明の第４の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図４８】本発明の第４の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図４９】本発明の第４の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図５０】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図５１】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図５２】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、ビット
線溝のパターンを示す平面図。

【図５３】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図５４】本発明の第５の実施の形態に係る半導体記憶
装置における蓄積電極形成用溝パターンを示す平面図。

【図５５】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図５６】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図５７】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図５８】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図５９】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図６０】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図６１】本発明の第５の実施の形態に係る半導体記憶
装置におけるビット線コンタクト電極のパターンを示す
平面図。

【図６２】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図６３】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図６４】本発明の第５の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図６５】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図６６】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図６７】本発明の第６の実施の形態に係る半導体記憶
装置におけるビット線の溝パターンを示す平面図。

【図６８】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図６９】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図７０】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、キャパ
シタ形成用溝のマスクパターンを示す平面図。

【図７１】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図７２】本発明の第６の実施の形態に係る半導体記憶
装置におけるキャパシタ形成用溝パターンを示す平面
図。

【図７３】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図７４】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図７５】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図７６】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図７７】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図７８】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、ビット
線コンタクトパターンを示す平面図。

【図７９】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図８０】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図８１】本発明の第６の実施の形態に係る半導体記憶
装置の製造方法について説明するための斜視図。

【図８２】本発明の第１の実施の形態に係る半導体記憶
装置の変形例について説明するためのもので、（ａ）図
はメモリセルのパターン平面図、（ｂ）図は（ａ）図に
示したパターンのＨ−Ｈ’線に沿った断面図。

【図８３】本発明の第１の実施の形態に係る半導体記憶
装置の別の変形例について説明するためのもので、
（ａ）図はメモリセルのパターン平面図、（ｂ）図は
（ａ）図に示したパターンのＩ−Ｉ’線に沿った断面
図。

【図８４】従来の半導体記憶装置及びその製造方法につ
いて説明するためのもので、（ａ）図はメモリセルのパ
ターン平面図、（ｂ）図は（ａ）図のＡ−Ａ’線に沿っ
た断面図。

【符号の説明】

１…半導体基板 ２…ソース・ドレイン領域 １０…素子領域 １６…素子分離領域 １２…ワード線 １３…シリコン窒化膜 １４…第１の層間絶縁膜 １５、６２…マスク １７…ビット線用プラグ １７'…ビット線接続用のコンタクト孔 １７''…プラグ用の短いコンタクト孔 １８…蓄積電極用プラグ １９、６１…第２の層間絶縁膜 ２０、８２、８５…キャパシタ形成溝 ２１…蓄積電極 ２２…キャパシタ絶縁膜 ２３'、６８'…蓄積電極用埋め込み材 ２３、５３、７０、９１…プレート電極 ２４、２４'、３３…楕円形の開口部 ２５…ビット線コンタクト孔 ２７…ビット線コンタクト（電極材） ２８…第３の層間絶縁膜 ２９…ビット線パターン ３１、３６、７４、９５…ビット線 ３４、７３、９３…コンタクト孔 ４１…スペーサ材 ４２、６６、８６…スペーサ ４４…セルキャパシタ ４６…スイッチングトランジスタ ５２…キャパシタ絶縁膜 ６５…蓄積電極形成用溝 ６７、８７…蓄積電極材 ６８、９０…キャパシタ絶縁膜 ６８'…埋め込み材 ７２…ビット線溝マスク ７４、９４…ビット線溝 ８０…アンドープのシリコン酸化膜 ８３…不純物がドープされたシリコン酸化膜 ８９…スペース

Claims (12)

【特許請求の範囲】
1. 【請求項１】半導体基板に形成された素子分離領域と、 前記半導体基板上にゲート絶縁膜を介して第１の方向に
   沿って帯状に形成され、ワード線として働く複数のゲー
   ト電極と、 前記半導体基板中にゲート電極を挟むように形成された
   ソース・ドレイン領域と、 前記ゲート電極の上面及び側面をそれぞれ覆うように形
   成された第１の絶縁膜と、 前記第１の絶縁膜間の前記半導体基板上に、前記第１の
   絶縁膜及びゲート電極を埋め込むように形成された第１
   の層間絶縁膜と、 前記第１の層間絶縁膜の前記ゲート電極の間に、素子分
   離領域上から前記第１の方向と交差する第２の方向に隣
   接する素子領域上に延設されて埋め込まれた第１の接続
   電極と、 前記第１の層間絶縁膜の前記ゲート電極間のソース・ド
   レイン領域上に、前記第１の接続電極と交互に埋め込ま
   れた第２の接続電極と、 前記第１の層間絶縁膜、前記第１の接続電極及び前記第
   ２の接続電極上に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜における、前記第２の接続電極上
   にそれぞれ位置するように形成された第１の開口部と、 前記第１の開口部の内壁に沿って第１の開口部よりも低
   い位置まで形成された第１の電極と、 前記第１の開口部の前記第１の電極の表面に形成された
   第２の絶縁膜と、 前記第２の絶縁膜上に前記第１の開口部を埋め込むよう
   に形成された第２の電極と、 前記第２の層間絶縁膜における、前記第１の接続電極上
   にそれぞれ位置するように形成された第２の開口部と、 前記第２の開口部を埋め込むように形成された第３の電
   極と、 前記第２，第３の電極及び第２の層間絶縁膜上に、第２
   の方向に沿って帯状に形成された複数のデータ線と、 隣接する前記データ線間を埋めるように設けられた第３
   の絶縁膜とを具備することを特徴とする半導体記憶装
   置。
2. 【請求項２】前記第１の電極の側壁を囲むように設けら
   れた、絶縁材からなるスペーサを更に具備することを特
   徴とする請求項１に記載の半導体記憶装置。
3. 【請求項３】前記第１の電極は、前記第１の開口部の側
   壁との間にスペースを有する王冠型であり、前記第２の
   絶縁膜は、前記第１の電極の前記スペース側の側壁にも
   形成されていることを特徴とする請求項１または２に記
   載の半導体記憶装置。
4. 【請求項４】半導体基板に形成された素子分離領域と、 前記半導体基板上にゲート絶縁膜を介して第１の方向に
   沿って帯状に形成され、ワード線として働く複数のゲー
   ト電極と、 前記半導体基板中にゲート電極を挟むように形成された
   ソース・ドレイン領域と、 前記ゲート電極の上面及び側面をそれぞれ覆うように形
   成された第１の絶縁膜と、 前記第１の絶縁膜間の前記半導体基板上に、前記第１の
   絶縁膜及びゲート電極を埋め込むように形成された第１
   の層間絶縁膜と、 前記第１の層間絶縁膜の前記ゲート電極の間に、素子分
   離領域上から前記第１の方向と交差する第２の方向に隣
   接する素子領域上に延設されて埋め込まれた第１の接続
   電極と、 前記第１の層間絶縁膜の前記ゲート電極間のソース・ド
   レイン領域上に、前記第１の接続電極と交互に埋め込ま
   れた第２の接続電極と、 前記第１の層間絶縁膜、前記第１の接続電極及び前記第
   ２の接続電極上に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜における、前記第２の接続電極上
   にそれぞれ位置するように形成された第１の開口部と、 前記第２の層間絶縁膜における、前記第１の接続電極上
   にそれぞれ位置するように形成された第２の開口部と、 前記第１の開口部の内壁に沿って第１の開口部よりも低
   い位置まで形成された第１の電極と、 前記第１の開口部の上部側壁及び前記第１の電極の表面
   にそれぞれ形成された第２の絶縁膜と、 前記第２の絶縁膜上に前記第１の開口部を埋め込むよう
   に形成された第２の電極と、 前記第２の電極上、第２の開口部内及び第２の層間絶縁
   膜上に、第２の方向に沿って帯状に形成された複数のデ
   ータ線と、 隣接する前記データ線間を埋めるように設けられた第３
   の絶縁膜とを具備することを特徴とする半導体記憶装
   置。
5. 【請求項５】前記第２の開口部内のデータ線と前記第１
   の電極との間に介在され、絶縁材からなるスペーサを更
   に具備することを特徴とする請求項４に記載の半導体記
   憶装置。
6. 【請求項６】前記第１の電極は、前記第１の開口部の側
   壁との間にスペースを有する王冠型であり、前記第２の
   絶縁膜は、前記第１の電極の前記スペース側の側壁にも
   形成されていることを特徴とする請求項４または５に記
   載の半導体記憶装置。
7. 【請求項７】前記第２の層間絶縁膜には、不純物がドー
   プされていることを特徴とする請求項１乃至６いずれか
   １つの項に記載の半導体記憶装置。
8. 【請求項８】第１導電型の半導体基板に素子領域を形成
   する工程と、 前記半導体基板上に、ゲート絶縁膜を介して、ワード線
   として働き、第１の方向に沿った帯状の複数のゲート電
   極を形成する工程と、 前記ゲート電極をマスクにして前記半導体基板中に第２
   導電型の不純物を導入し、ソース・ドレイン領域を形成
   する工程と、 前記ゲート電極の上面と側壁を第１の絶縁膜で覆う工程
   と、 前記第１の絶縁膜で覆われたゲート電極間を、第１の層
   間絶縁膜で埋め込む工程と、 前記第１の層間絶縁膜を前記第１の絶縁膜をマスクの一
   部として選択的に除去することにより、コンタクト孔を
   形成する工程と、 前記コンタクト孔中に第１及び第２の接続電極を形成す
   る工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜の前記第２の接続電極上に、この
   第２の接続電極が露出されるように蓄積電極形成用の溝
   を形成する工程と、 前記溝内に第２の層間絶縁膜の上面よりも低い位置に上
   部が位置する蓄積電極を形成する工程と、 前記蓄積電極の表面にキャパシタ絶縁膜を形成する工程
   と、 前記溝内に導電材を堆積する工程と、 前記導電材を前記第２の層間絶縁膜の上面よりも低く、
   且つ前記蓄積電極よりも高い位置までエッチバックし、
   各々の溝内に分離された対向電極を形成する工程と、 前記第２の層間絶縁膜の前記第１の接続電極上に、この
   第１の接続電極が露出されるようにコンタクト孔を形成
   する工程と、 前記対向電極及び前記コンタクト孔を介して前記第１の
   接続電極に電気的に接続されたデータ線を形成する工程
   とを具備することを特徴とする半導体記憶装置の製造方
   法。
9. 【請求項９】第１導電型の半導体基板に素子領域を形成
   する工程と、 前記半導体基板上に、ゲート絶縁膜を介して、ワード線
   として働き、第１の方向に沿った帯状の複数のゲート電
   極を形成する工程と、 前記ゲート電極をマスクにして前記半導体基板中に第２
   導電型の不純物を導入し、ソース・ドレイン領域を形成
   する工程と、 前記ゲート電極の上面と側壁を第１の絶縁膜で覆う工程
   と、 前記第１の絶縁膜で覆われたゲート電極間を、第１の層
   間絶縁膜で埋め込む工程と、 前記第１の層間絶縁膜を前記第１の絶縁膜をマスクの一
   部として選択的に除去することにより、コンタクト孔を
   形成する工程と、 前記コンタクト孔中に第１及び第２の接続電極を形成す
   る工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜の前記第２の接続電極上に、この
   第２の接続電極が露出されるように蓄積電極形成用の溝
   を形成する工程と、 前記溝の側壁に、前記第２の層間絶縁膜に対してエッチ
   ング選択比が高い材料からなるサイドウォールスペーサ
   を形成する工程と、 前記溝内に第２の層間絶縁膜の上面よりも低い位置に上
   部が位置する蓄積電極を形成する工程と、 前記サイドウォールスペーサの少なくとも一部を除去
   し、前記蓄積電極と前記溝の側壁との間にスペースを形
   成する工程と、 前記スペースの形成によって露出された面を含む、前記
   蓄積電極の表面にキャパシタ絶縁膜を形成する工程と、 前記溝内に導電材を堆積する工程と、 前記導電材を前記第２の層間絶縁膜の上面よりも低く、
   且つ前記蓄積電極よりも高い位置までエッチバックし、
   各々の溝内に分離された対向電極を形成する工程と、 前記第２の層間絶縁膜の前記第１の接続電極上に、この
   第１の接続電極が露出されるようにコンタクト孔を形成
   する工程と、 前記対向電極及び前記コンタクト孔を介して前記第１の
   接続電極に電気的に接続されたデータ線を形成する工程
   とを具備することを特徴とする半導体記憶装置の製造方
   法。
10. 【請求項１０】第１導電型の半導体基板に素子領域を形
    成する工程と、 前記半導体基板上に、ゲート絶縁膜を介して、ワード線
    として働き、第１の方向に沿った帯状の複数のゲート電
    極を形成する工程と、 前記ゲート電極をマスクにして前記半導体基板中に第２
    導電型の不純物を導入し、ソース・ドレイン領域を形成
    する工程と、 前記ゲート電極の上面と側壁を第１の絶縁膜で覆う工程
    と、 前記第１の絶縁膜で覆われたゲート電極間を、第１の層
    間絶縁膜で埋め込む工程と、 前記第１の層間絶縁膜を前記第１の絶縁膜をマスクの一
    部として選択的に除去することにより、コンタクト孔を
    形成する工程と、 前記コンタクト孔中に第１及び第２の接続電極を形成す
    る工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜上にビット線溝形成のためのマス
    クを形成する工程と、 前記ビット線溝に直交する溝パターンと、前記マスク材
    の存在しない部分の前記第２の層間絶縁膜を除去して前
    記第２の接続電極を露出させ、蓄積電極形成用の溝を形
    成する工程と、 前記溝内に第２の層間絶縁膜の上面よりも低い位置に上
    部が位置する蓄積電極を形成する工程と、 前記蓄積電極の表面にキャパシタ絶縁膜を形成する工程
    と、 前記溝内に導電材を堆積する工程と、 前記導電材を前記第２の層間絶縁膜の上面よりも低く、
    且つ前記蓄積電極よりも高い位置までエッチバックし、
    各々の溝内に分離された対向電極を形成する工程と、 前記第２の層間絶縁膜の前記第１の接続電極上に、この
    第１の接続電極が露出するようにコンタクト孔を形成す
    る工程と、 前記マスクを用いて前記第２の層間絶縁膜にビット線溝
    を形成する工程と、 前記対向電極及び前記コンタクト孔を介して前記第１の
    接続電極に電気的に接続されたビット線を前記ビット線
    内に埋め込み形成する工程とを具備することを特徴とす
    る半導体記憶装置の製造方法。
11. 【請求項１１】第１導電型の半導体基板に素子領域を形
    成する工程と、 前記半導体基板上に、ゲート絶縁膜を介して、ワード線
    として働き、第１の方向に沿った帯状の複数のゲート電
    極を形成する工程と、 前記ゲート電極をマスクにして前記半導体基板中に第２
    導電型の不純物を導入し、ソース・ドレイン領域を形成
    する工程と、 前記ゲート電極の上面と側壁を第１の絶縁膜で覆う工程
    と、 前記第１の絶縁膜で覆われたゲート電極間を、第１の層
    間絶縁膜で埋め込む工程と、 前記第１の層間絶縁膜を前記第１の絶縁膜をマスクの一
    部として選択的に除去することにより、コンタクト孔を
    形成する工程と、 前記コンタクト孔中に第１及び第２の接続電極を形成す
    る工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜上にビット線溝形成のための第１
    のマスクを形成する工程と、 前記ビット線溝に直交する溝パターンと、前記第１のマ
    スクで覆われていない部分の前記第２の層間絶縁膜を除
    去して前記第２の接続電極を露出させ、蓄積電極形成用
    の溝を形成する工程と、 前記溝の側壁に、前記第１のマスク及び第２の層間絶縁
    膜に対してエッチング選択比が高い材料からなるサイド
    ウォールスペーサを形成する工程と、 前記溝内に第２の層間絶縁膜の上面よりも低い位置に上
    部が位置する蓄積電極を形成する工程と、 前記サイドウォールスペーサの少なくとも一部を除去
    し、前記蓄積電極と前記溝の側壁との間にスペースを形
    成する工程と、 前記スペースの形成によって露出された面を含む、前記
    蓄積電極の表面にキャパシタ絶縁膜を形成する工程と、 前記溝内に導電材を堆積する工程と、 前記導電材を前記第２の層間絶縁膜の上面よりも低く、
    且つ前記蓄積電極よりも高い位置までエッチバックし、
    各々の溝内に分離された対向電極を形成する工程と、 前記第２の層間絶縁膜上に、前記第１のマスクと前記対
    向電極にオーバーラップする開口を有する第２のマスク
    を形成し、この開口内のキャパシタ絶縁膜を除去する工
    程と、 前記第２の層間絶縁膜の前記第１の接続電極上に、前記
    マスクと前記対向電極にオーバーラップする開口を有す
    るマスクを用いて、前記第１の接続電極が露出されるよ
    うにコンタクト孔を形成する工程と、 前記第１のマスクを用いて前記第２の層間絶縁膜のエッ
    チバックを行いビット線溝を完成する工程と、 前記対向電極及び前記コンタクト孔を介して前記第１の
    接続電極に電気的に接続されたビット線を前記ビット線
    内に埋め込み形成する工程とを具備することを特徴とす
    る半導体記憶装置の製造方法。
12. 【請求項１２】第１導電型の半導体基板に素子領域を形
    成する工程と、 前記半導体基板上に、ゲート絶縁膜を介して、ワード線
    として働き、第１の方向に沿った帯状の複数のゲート電
    極を形成する工程と、 前記ゲート電極をマスクにして前記半導体基板中に第２
    導電型の不純物を導入し、ソース・ドレイン領域を形成
    する工程と、 前記ゲート電極の上面と側壁を第１の絶縁膜で覆う工程
    と、 前記第１の絶縁膜で覆われたゲート電極間を、第１の層
    間絶縁膜で埋め込む工程と、 前記第１の層間絶縁膜を前記第１の絶縁膜をマスクの一
    部として選択的に除去することにより、コンタクト孔を
    形成する工程と、 前記コンタクト孔中に第１及び第２の接続電極を形成す
    る工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜上にビット線溝形成のための第１
    のマスクを形成する工程と、 前記第２の層間絶縁膜にビット線溝を形成する工程と、 前記ビット線溝内に前記第２の層間絶縁膜及び前記第１
    のマスクに対してエッチング選択比の高い第１の埋め込
    み材を埋め込む工程と、 前記ビット線溝に直交する溝パターンと、前記第１のマ
    スクで覆われていない部分の前記第２の層間絶縁膜を除
    去して前記第２の接続電極を露出させ、蓄積電極形成用
    の溝を形成する工程と、 前記溝の側壁に、前記第１のマスク及び第２の層間絶縁
    膜に対してエッチング選択比が高い材料からなるサイド
    ウォールスペーサを形成する工程と、 前記溝内に第２の層間絶縁膜の上面よりも低い位置に上
    部が位置する蓄積電極を形成する工程と、 前記サイドウォールスペーサの少なくとも一部を除去
    し、前記蓄積電極と前記溝の側壁との間にスペースを形
    成する工程と、 前記スペースの形成によって露出された面を含む、前記
    蓄積電極の表面にキャパシタ絶縁膜を形成する工程と、 前記溝内に導電材を堆積する工程と、 前記導電材を前記第２の層間絶縁膜の上面よりも低く、
    且つ前記蓄積電極よりも高い位置までエッチバックし、
    各々の溝内に分離された対向電極を形成する工程と、 前記第２の層間絶縁膜上に、前記第１のマスクと前記対
    向電極にオーバーラップする開口を有する第２のマスク
    を形成し、この開口内のキャパシタ絶縁膜を除去する工
    程と、 前記第２の層間絶縁膜の前記第１の接続電極上に、前記
    マスクと前記対向電極にオーバーラップする開口を有す
    るマスクを用いて、前記第１の接続電極が露出されるよ
    うにコンタクト孔を形成する工程と、 前記第１のマスクを用いて前記第２の層間絶縁膜のエッ
    チバックを行いビット線溝を完成する工程と、 前記対向電極及び前記コンタクト孔を介して前記第１の
    接続電極に電気的に接続されたビット線を前記ビット線
    内に埋め込み形成する工程とを具備することを特徴とす
    る半導体記憶装置の製造方法。