WO2022205728A1 - 半导体结构及其制备方法 - Google Patents
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
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Definitions
- a semiconductor structure and a method for fabricating the same are provided.
- the adjacent bit lines are connected through the support structure, which can play a supporting role, optimize the problem that the bit lines are prone to bending or collapse, and avoid the inclination or collapse of the bit lines during repeated cleaning.
- Increasing the aspect ratio of the bit line is beneficial to the preparation of high-performance DRAM devices.
- FIG. 6 is a schematic cross-sectional view of the structure obtained by the step of forming a mask layer on the upper surface of the support pattern and the second dielectric material layer in the method for preparing a semiconductor structure provided in an embodiment of the present application; wherein, (a) in FIG. 6 ) is a schematic cross-sectional view of the structure obtained in the step of forming a mask layer on the upper surface of the support pattern and the second dielectric material layer along the direction aa' in (c) in FIG. 4 , and (b) in FIG. 6 is in A schematic cross-sectional view of the structure obtained in the step of forming a mask layer on the upper surface of the support pattern and the second dielectric material layer along the direction bb' in (c) of FIG. 4;
- FIG. 8 is a schematic diagram of the structure obtained in step S3 in the preparation method of the semiconductor structure provided in an embodiment of the present application; wherein (c) in FIG. 8 is a perspective view of the structure obtained in step S3, and (a) in FIG. 8 It is a schematic cross-sectional view of (c) in Figure 8 along the direction aa', and Figure (b) in Figure 8 is a schematic cross-sectional view of Figure (c) in Figure 8 along the direction of bb';
- first spacer dielectric layer is referred to as the second spacer dielectric layer, and similarly, the second spacer dielectric layer may be referred to as the first spacer dielectric layer; the first spacer dielectric layer and the second spacer dielectric layer are Different sidewall dielectric layers.
- step S5 will be described in more detail below. Please refer to Fig. 11 (a), Fig. 11 (b) and Fig. 11 (c), in one embodiment, step S5 may specifically include: removing the sacrificial layer 92, so that the first An air gap 12 is formed between the sidewall dielectric layer 91 and the second sidewall dielectric layer 93 .
- steps in the flowcharts of FIG. 1 and FIG. 2 are displayed in sequence according to the arrows, these steps are not necessarily executed in the sequence indicated by the arrows. Unless explicitly stated herein, the execution of these steps is not strictly limited to the order, and the steps may be executed in other orders. Moreover, at least a part of the steps in FIG. 1 and FIG. 2 may include multiple steps or multiple stages. These steps or stages are not necessarily executed and completed at the same time, but may be executed at different times. The order of execution is also not necessarily sequential, but may be performed alternately or alternately with other steps or at least a portion of a step or phase within the other steps.
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请涉及一种半导体结构的制备方法，包括：提供衬底；于衬底的上表面形成位线阵列，位线阵列包括若干条间隔排布的位线，且位线之间通过支撑图形相连接，支撑图形沿位线排布的方向贯穿位线阵列；于位线的侧壁形成位线侧墙，位线侧墙包括由内至外依次叠置的第一侧墙介质层、牺牲层及第二侧墙介质层，位线侧墙与位线构成位线结构；去除部分支撑图形以暴露牺牲层；去除牺牲层，以于第一侧墙介质层及第二侧墙介质层之间形成空气间隙。
Description
相关申请的交叉引用
本申请要求于2021年3月31日提交中国专利局、申请号为202110350105X、发明名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
随着半导体技术的发展，半导体器件正朝向高速度、高集成密度、低功耗的方向发展。
根据摩尔定律，半导体器件结构尺寸愈发微缩，尤其是在线宽低于1x的半导体器件制造过程中。随着半导体器件的集成度越来越高，限制半导体器件的速度的主要因素已不再是晶体管延迟，而是与导电材料(例如金属)互连相关联的电阻-电容(Rc)延迟。具体的，针对动态随机存储器(Dynamic Random Access Memory，DRAM)而言，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元，以及所述存储器还具有多条位线，每一位线分别与相应的存储单元电性连接，并且所述存储器还包括存储电容器，所述存储电容器用于存储代表存储信息的电荷，以及所述存储单元可通过一接触插塞电性连接所述存储电容器，从而实现各个存储单元的存储功能。如上所述，随着半导体尺寸的不断缩减，半导体元件的排布密集度的增加，此时相应的会使得例如相邻的位线之间、相邻的接触插塞之间等会存在较大的寄生效应，进而影响器件的性能。因此，如何降低因导电材料互连而产生的寄生电容成为了制约半导体器件发展的关键因素之一。
发明内容
根据本申请的各种实施例，提供一种半导体结构及其制备方法。
本申请提供了一种半导体结构的制备方法，包括如下步骤：
提供衬底；
于所述衬底的上表面形成位线阵列，所述位线阵列包括若干条间隔排布的位线，且所述位线之间通过支撑图形相连接，所述支撑图形沿所述位线排布的方向贯穿所述位线阵列；
于所述位线的侧壁形成位线侧墙，所述位线侧墙包括由内至外依次叠置的第一侧墙介质层、牺牲层及第二侧墙介质层，所述位线侧墙与所述位线构成位线结构；
去除部分所述支撑图形以暴露所述牺牲层；
去除所述牺牲层，以于所述第一侧墙介质层及所述第二侧墙介质层之间形成空气间隙。
本申请还提供了一种半导体结构，包括：
衬底；
若干条平行间隔排布的位线，所述位线沿第二方向延伸；
位线侧墙，位于所述位线的侧壁，包括由内至外依次叠置的第一侧墙介质层、空气间隙及第二侧墙介质层；所述位线侧墙与所述位线共同构成位线结构；
所述空气间隙的上边缘形成有凹部。
本申请提供的半导体结构的制备方法，通过在导电材料间形成空气间隙(Air Gap)，空气间隙的形成能够进一步减少介电常数，从而减少位线结构之间的寄生电容，提高半导体器件性能。同时，通过支撑图形将相邻位线相连接，能够起到支撑作用，对位线易发生弯曲或者倒塌这一问题进行优化，避免位线在进行多次重复的清洗时发生倾斜或者倒塌，从而提高位线的深宽比，有利于制备高性能的DRAM器件。
本申请提供的半导体结构，其导电材料间存在空气间隙，该空气间隙能够减少位线结构之间的寄生电容，因此具有更好的性能。
同时，通过支撑结构将相邻位线相连接，能够起到支撑作用，对位线易发生弯曲或者倒塌这一问题进行优化，避免位线在进行多次重复的清洗时发生倾斜或者倒塌，从而提高位线的深宽比，有利于制备高性能的DRAM器件。
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一个实施例中提供的半导体结构的制备方法的流程图；
图2为本申请一个实施例中提供的半导体结构的制备方法中，步骤S2的流程图；
图3为本申请一个实施例中提供的半导体结构的制备方法中，步骤S21所得结构的截面示意图；
图4为本申请一个实施例中提供的半导体结构的制备方法中，步骤S22所得结构的示意图；其中，图4中的(c)图为步骤S22所得结构的立体图，图4中的(a)图为图4中的(c)图沿aa’方向的截面示意图，图4中的(b)图为图4中的(c)图沿bb’方向的截面示意图；
图5为本申请一个实施例中提供的半导体结构的制备方法中，步骤S23所得结构的截面示意图；其中，图5中的(a)图为步骤S23所得结构沿图4中的(c)图中aa’方向的截面示意图，图5中的(b)图为步骤S23沿图4中的(c)图中bb’方向的截面示意图；
图6为本申请一个实施例中提供的半导体结构的制备方法中，于支撑图形及第二介质材料层的上表面形成掩膜层的步骤所得结构的截面示意图；其中，图6中的(a)图为于支撑图形及第二介质材料层的上表面形成掩膜层的 步骤所得结构沿图4中的(c)图中aa’方向的截面示意图，图6中的(b)图为于支撑图形及第二介质材料层的上表面形成掩膜层的步骤所得结构沿图4中的(c)图中bb’方向的截面示意图；
图7为本申请一个实施例中提供的半导体结构的制备方法中，步骤S24所得结构的截面示意图；其中，图7中的(a)图为步骤S24所得结构沿图4中的(c)图中aa’方向的截面示意图，图7中的(b)图为步骤S24所得结构沿图4中的(c)图中bb’方向的截面示意图；
图8为本申请一个实施例中提供的半导体结构的制备方法中，步骤S3所得结构的示意图；其中图8中的(c)图为步骤S3所得结构的立体图，图8中的(a)图为图8中的(c)图沿aa’方向的截面示意图，图8中的(b)图为图8中的(c)图沿bb’方向的截面示意图；
图9为本申请一个实施例中提供的半导体结构的制备方法中，于相邻的位线结构之间形成填充介质层的步骤所得结构的示意图；其中，图9中的(a)图为于相邻的位线结构之间形成填充介质层的步骤所得结构的立体图，图9中的(b)图为图9中的(a)图沿aa’方向的截面示意图；
图10为本申请一个实施例中提供的半导体结构的制备方法中，步骤S4所得结构的示意图；其中，图10中的(c)图为步骤S4所得结构的立体图，图10中的(a)图为图10中的(c)图沿aa’方向的截面示意图，图10中的(b)图为图10中的(c)图沿bb’方向的截面示意图；
图11为本申请一个实施例中提供的半导体结构的制备方法中，步骤S5所得结构的示意图；其中，图11中的(c)图为步骤S5所得结构的立体图，图11中的(a)图为图11中的(c)图沿aa’方向的截面示意图，图11中的(b)图为图11中的(c)图沿bb’方向的截面示意图；
图12为本申请一个实施例中提供的半导体结构的制备方法中，于凹槽内形成第三介质材料层的步骤所得结构的立体图；
图13为本申请一个实施例中提供的半导体结构的制备方法中，去除支撑结构的步骤所得结构的示意图，同时也是本申请一个实施例中提供的半导体 结构的示意图；其中，图13中的(c)图为去除支撑结构的步骤所得结构的立体图，图13中的(a)图为图13中的(c)图沿aa’方向的截面示意图，图13中的(b)图为图13中的(c)图沿bb’方向的截面示意图。
附图标记说明：
1-衬底，2-第一导电材料层，3-第二导电材料层，4-第一介质材料层，5-支撑图形，6-第二介质材料层，7-掩膜层，8-位线，9-位线侧墙，91-第一侧墙介质层，92-牺牲层，93-第二侧墙介质层，10-填充介质层，11-凹槽，12-空气间隙，13-支撑结构，14-第三介质材料层。
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元 件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一侧墙介质层称为第二侧墙介质层，且类似地，可以将第二侧墙介质层称为第一侧墙介质层；第一侧墙介质层与第二侧墙介质层为不同的侧墙介质层。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的实施例(和中间结构)的示意图的横截面图来描述申请的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
请参阅图1，本申请提供一种半导体结构的制备方法，包括如下步骤：
S1：提供衬底1；
S2：于衬底1的上表面形成位线阵列，位线阵列包括若干条间隔排布的位线8，且位线8之间通过支撑图形5相连接，支撑图形5沿位线8排布的方向贯穿位线阵列；
S3：于位线8的侧壁形成位线侧墙9，位线侧墙9包括由内至外依次叠置的第一侧墙介质层91、牺牲层92及第二侧墙介质层93，位线侧墙9与位线8构成位线结构(未标示出)；
S4：去除部分支撑图形5以暴露牺牲层92；
S5：去除牺牲层92，以于第一侧墙介质层91及第二侧墙介质层93之间形成空气间隙12。
上述实施例中半导体结构的制备方法，通过在第一侧墙介质层91与第二侧墙介质层93之间形成空气间隙12，可以减小层间介质层的整体介电常数，进而减小位线结构之间的寄生电容，提高半导体器件性能。同时，通过支撑图形将相邻位线相连接，能够起到支撑作用，对位线易发生弯曲或者倒塌这一问题进行优化，避免位线在进行多次重复的清洗时发生倾斜或者倒塌，从而提高位线的深宽比，有利于制备高性能的DRAM器件。
作为示例，衬底1可以包括但不仅限于硅衬底；衬底1内可以形成有浅沟槽隔离结构(未标示出)，浅沟槽隔离结构在衬底1内隔离出若干个呈阵列分布的有源区(未标示出)。具体的，衬底1内还可以形成有埋入式栅极字线(未示出)等器件结构。
在其中一个实施例中，请参阅图1的S2步骤及图2-7，步骤S2具体可以包括如下步骤：
S21：如图3所示，于衬底1的上表面形成由下至上依次叠置的第一导电材料层2、第二导电材料层3及第一介质材料层4；具体的，可以采用但不仅限于沉积工艺形成第一导电材料层2、第二导电材料层3及第一介质材料层4；第一导电材料层2可以包括但不仅限于氮化钛层，第二导电材料层3可以包括但不仅限于钨层，第一介质材料层4可以包括但不仅限于氮化硅层；
S22：如图4中的(a)图及图4中的(b)图所示，于第一介质材料层2的上表面形成支撑图形5，支撑图形5沿第一方向延伸；
S23：如图5中的(a)图及图5中的(b)图所示，于第一介质材料层4的上表面形成第二介质材料层6；第二介质材料层6可以包括但不仅限于氮化硅层；
S24：刻蚀第二介质材料层6、第一介质材料层4、第二导电材料层3及第一导电材料层2，以形成位线阵列；位线阵列包括若干条间隔排布的位线8，位线8沿第二方向延伸，第二方向与第一方向相交；支撑图形5贯穿位线阵列。
具体的，在其中一个实施例中，请参阅图6至7，步骤S24具体可以包括如下步骤：
如图6中的(a)图及图6中的(b)图所示，于支撑图形5及第二介质材料层6的上表面形成掩膜层7；掩膜层7定义出位线的形状及位置；
如图7中的(a)图及图7中的(b)图所示，去除掩膜层7，并刻蚀第二介质材料层6、第一介质材料层4、第二导电材料层3及第一导电材料层2，以形成位线阵列。
其中，支撑图形5的材料可以包括但不仅限于碳化硅氮、碳化硅或氮化镓等等中的任意一种或几种，本申请对于支撑图形5的材料并不做限定；具体的，本实施例中支撑图形5的材料包括但不仅限于碳氮化硅。
在其中一个实施例中，支撑图形5的宽度可以为位线8的宽度的1/2～1倍；具体的，支撑图形5的宽度可以为位线8的宽度的1/2倍、2/3倍、3/4倍或1倍等等。可以理解，上述数据仅作为示例，在实际实施例中支撑图形5的宽度并不以上述数据为限。
下面对步骤S3进行更详细的说明。在其中一个实施例中，请参阅图8中的(a)图、图8中的(b)图及图8中的(c)图，步骤S3包括：于位线8的侧壁形成位线侧墙9，位线侧墙9包括由内至外依次叠置的第一侧墙介质层91、牺牲层92及第二侧墙介质层93，位线侧墙9与位线8构成位线结构 (未标示出)。
其中，第一侧墙介质层91及第二侧墙介质层93的材料可以包括但不仅限于氮化硅、硅或聚酰亚胺等等中的任意一种或几种，本申请对于第一侧墙介质层91及第二侧墙介质层93的材料并不做限定；具体的，本实施例中第一侧墙介质层91及第二侧墙介质层93均包括氮化硅层。
其中，牺牲层92的材料可以包括但不仅限于氧化硅、多晶硅或光刻胶等等中的任意一种或几种，本申请对于牺牲层92的材料并不做限定；具体的，本实施例中牺牲层92包括氧化硅层。
可以理解，在一些实施例中，在形成空气间隙12之前，位线8之间可以通过支撑图形5连接之后再于位线8侧壁形成位线侧墙9，位线侧墙9包括第一侧墙介质层91、第二侧墙介质层93及第一侧墙介质层91和第二侧墙介质层93之间的牺牲层93，因此在位线侧壁上支撑图形5对应的部分没有沉积该位线侧墙9，从而在后续去除牺牲层92形成空气间隙12时，在位线侧壁上支撑图形5对应的部分也不会形成空气间隙12。
请参阅图9中的(a)图及图9中的(b)图，在其中一个实施例中，步骤S3之后还可以包括如下步骤：
于相邻的位线结构之间形成填充介质层10，填充介质层10的上表面与位线结构的上表面齐平。需要说明的是，填充介质层10也可以在后续去除支撑结构13之后再形成。
请参阅图10中的(a)图、图10中的(b)图及图10中的(c)图，在上述实施例中，步骤S4可以包括如下步骤：
于支撑图形5中形成凹槽11，凹槽11暴露出部分牺牲层92。
在其他实施例中，步骤S4还可以包括如下步骤：
减薄支撑图形5，以暴露出位线结构的牺牲层92。
在一些实施例中，可以部分减薄支撑图形5；在其他实施例中也可以完全去除支撑图形5，以最大程度暴露出位线结构的牺牲层92；本实施例对此并不做具体限定。
在其中一个实施例中，对于在支撑图形5中形成凹槽11的步骤，可以包括如下步骤：
去除支撑图形5位于位线结构正上方的部分，以形成凹槽11；保留相邻位线结构之间的支撑图形5作为支撑结构13。
在其他实施例中，凹槽11可以仅暴露位线结构一个侧壁的牺牲层92，凹槽11在支撑结构13延伸的方向上的长度可以小于位线的宽度。
在上述实施例中，步骤S5可以包括如下步骤：
基于凹槽11，采用湿法刻蚀去除牺牲层92。
下面对步骤S5进行更详细的说明。请参阅图11中的(a)图、图11中的(b)图及图11中的(c)图，在其中一个实施例中，步骤S5具体可以包括：去除牺牲层92，以于第一侧墙介质层91及第二侧墙介质层93之间形成空气间隙12。
请参阅图12，在其中一个实施例中，步骤S5之后还可以包括如下步骤：
于凹槽11内形成第三介质材料层14，第三介质材料层14的上表面与第二介质材料层6远离第一介质材料层4的表面相齐平。
具体的，在其中一个实施例中，可以采用但不仅限于原子层沉积工艺于凹槽11内形成第三介质材料层14；在其他实施例中，还可以采用物理气相沉积或化学气相沉积等其他沉积工艺于凹槽11内形成第三介质材料层14，本申请对此并不做具体限定。第三介质材料层14可以包括但不仅限于氮化硅层。
在其中一个实施例中，形成第三介质材料层14的沉积温度可以包括但不仅限于500℃～700℃；具体的，形成第三介质材料层14的沉积温度可以为500℃、550℃、600℃、650℃或700℃等。可以理解，上述数据仅作为示例，在实际实施例中形成第三介质材料层14的沉积温度并不以上述数据为限。
请参阅图13中的(a)图、图13中的(b)图及图13中的(c)图，在其中一个实施例中，于凹槽11内形成第三介质材料层14之后，还可以包括如下步骤：
去除支撑结构13。需要说明的是，去除支撑结构13后第三介质材料层14顶部会形成与支撑结构13相对应的凹坑(图13中未示出)，此时可以通过沉积介质材料层将凹坑填平。
请继续参阅图13中的(a)图、图13中的(b)图及图13中的(c)图，本申请还提供一种半导体结构，包括：
衬底1；
若干条平行间隔排布的位线8，位线8沿第二方向延伸；
位线侧墙9，位于位线8的侧壁，包括由内至外依次叠置的第一侧墙介质层91、空气间隙12及第二侧墙介质层93；位线侧墙9与位线8共同构成位线结构；
空气间隙12的上边缘形成有凹部(图中未示出)。
上述实施例中提供的半导体结构，其导电材料间存在空气间隙，该空气间隙能够减少位线结构之间的寄生电容，因此具有更好的性能。
作为示例，衬底1可以包括但不仅限于硅衬底；衬底1内可以形成有浅沟槽隔离结构(未标示出)，浅沟槽隔离结构在衬底1内隔离出若干个呈阵列分布的有源区(未标示出)。具体的，衬底1内还可以形成有埋入式栅极字线(未示出)等器件结构。
请继续参阅图13中的(a)图、图13中的(b)图及图13中的(c)图，在其中一个实施例中，空气间隙12包含第一间隙段(未标示出)和第二间隙段(未标示出)，第一间隙段在沿垂直衬底1的方向上的高度大于第二间隙段在沿垂直衬底1的方向上的高度；
位线8包括由下至上依次叠置的第一导电材料层2、第二导电材料层3及第一介质材料层4；
半导体结构还包括第二介质材料层6及第三介质材料层14，所述第二介质材料层6覆盖第一间隙段对应的位线8上表面，第三介质材料层14覆盖第二间隙段对应的位线8上表面。
可以理解的是，第一间隙段和第二间隙段的上边缘共同构成空气间隙12 的上边缘，其中第二间隙段的上边缘对应于空气间隙12的上边缘形成的凹部。
作为示例，第一导电材料层2可以包括但不仅限于氮化钛层，第二导电材料层3可以包括但不仅限于钨层，第一介质材料层4可以包括但不仅限于氮化硅层。
在其中一个实施例中，请继续参阅图12，半导体结构还包括支撑结构13，位于相邻位线结构之间，且与相邻位线8相连接。
上述实施例中提供的半导体结构具有支撑结构13，通过支撑结构将相邻位线相连接，能够起到支撑作用，使得该半导体结构具有良好的结构稳定性，对位线易发生弯曲或者倒塌这一问题进行优化，避免位线在进行多次重复的清洗时发生倾斜或者倒塌，从而提高位线的深宽比，有利于制备高性能的DRAM器件。
具体的，在其中一个实施例中，相邻位线结构之间具有多个支撑结构13，位于相邻位线8之间的多个支撑结构13间隔排布。其中，支撑结构13的材料可以包括但不仅限于碳化硅氮、碳化硅或氮化镓等等中的任意一种或几种，本申请对于支撑结构13的材料并不做限定；具体的，本实施例中支撑结构13的材料包括但不仅限于碳氮化硅。
在其中一个实施例中，支撑结构13的宽度可以为位线8的宽度的1/2～1倍；具体的，支撑结构13的宽度可以为位线8的宽度的1/2倍、2/3倍、3/4倍或1倍等等。可以理解，上述数据仅作为示例，在实际实施例中支撑图形5的宽度并不以上述数据为限。
其中，第一侧墙介质层91及第二侧墙介质层93的材料可以包括但不仅限于氮化硅、硅或聚酰亚胺等等中的任意一种或几种，本申请对于第一侧墙介质层91及第二侧墙介质层93的材料并不做限定；具体的，本实施例中第一侧墙介质层91及第二侧墙介质层93均包括氮化硅层。
作为示例，相邻的位线结构之间形成填充介质层10，填充介质层10的上表面与位线结构的上表面齐平。
应该理解的是，虽然图1及图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1及图2中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (16)
- 一种半导体结构的制备方法，包括如下步骤：提供衬底；于所述衬底的上表面形成位线阵列，所述位线阵列包括若干条间隔排布的位线，且所述位线之间通过支撑图形相连接，所述支撑图形沿所述位线排布的方向贯穿所述位线阵列；于所述位线的侧壁形成位线侧墙，所述位线侧墙包括由内至外依次叠置的第一侧墙介质层、牺牲层及第二侧墙介质层，所述位线侧墙与所述位线构成位线结构；去除部分所述支撑图形以暴露所述牺牲层；去除所述牺牲层，以于所述第一侧墙介质层及所述第二侧墙介质层之间形成空气间隙。
- 根据权利要求1所述的方法，其中，所述于所述衬底的上表面形成位线阵列，包括：于所述衬底的上表面形成由下至上依次叠置的第一导电材料层、第二导电材料层及第一介质材料层；于所述第一介质材料层的上表面形成支撑图形，所述支撑图形沿第一方向延伸；于所述第一介质材料层的上表面形成第二介质材料层；刻蚀所述第二介质材料层、所述第一介质材料层、所述第二导电材料层及所述第一导电材料层，以形成位线阵列，所述位线沿第二方向延伸，所述第二方向与所述第一方向相交；所述支撑图形贯穿所述位线阵列。
- 根据权利要求2所述的半导体结构的制备方法，其中，于所述位线的侧壁形成位线侧墙的之后，还包括：于相邻的所述位线结构之间形成填充介质层，所述填充介质层的上表面与所述位线结构的上表面齐平；所述去除部分所述支撑图形以暴露所述牺牲层，包括：于所述支撑图形中形成凹槽，所述凹槽暴露出部分所述牺牲层；所述去除所述牺牲层，包括：基于所述凹槽，采用湿法刻蚀去除所述牺牲层。
- 根据权利要求3所述的半导体结构的制备方法，其中，所述于所述支撑图形中形成凹槽，包括如下步骤：去除所述支撑图形位于所述位线结构正上方的部分，以形成所述凹槽；保留相邻所述位线结构之间的支撑图形作为支撑结构。
- 根据权利要求4所述的半导体结构的制备方法，其中，所述去除所述牺牲层，以于所述第一侧墙介质层及所述第二侧墙介质层之间形成空气间隙之后，还包括如下步骤：于所述凹槽内形成第三介质材料层，所述第三介质材料层的上表面与所述第二介质材料层远离所述第一介质材料层的表面相齐平。
- 根据权利要求5所述的半导体结构的制备方法，其中，所述于所述凹槽内形成第三介质材料层包括如下步骤：采用原子层沉积工艺于所述凹槽内形成所述第三介质材料层；形成所述第三介质材料层的沉积温度包括500℃～700℃。
- 根据权利要求5所述的半导体结构的制备方法，其中，所述于所述凹槽内形成第三介质材料层之后，还包括如下步骤：去除所述支撑结构。
- 根据权利要求1所述的半导体结构的制备方法，其中，所述第一侧墙介质层及所述第二侧墙介质层均包括氮化硅层，所述牺牲层包括氧化硅层，所述支撑图形的材料包括碳化硅氮。
- 根据权利要求1所述的半导体结构的制备方法，其中，所述支撑图形的宽度为所述位线的宽度的1/2～1倍。
- 一种半导体结构，包括：衬底；若干条平行间隔排布的位线，所述位线沿第二方向延伸；位线侧墙，位于所述位线的侧壁，包括由内至外依次叠置的第一侧墙介质层、空气间隙及第二侧墙介质层；所述位线侧墙与所述位线共同构成位线结构；所述空气间隙的上边缘形成有凹部。
- 根据权利要求10所述的半导体结构，其中，所述空气间隙包含第一间隙段和第二间隙段，所述第一间隙段在沿垂直所述衬底的方向上的高度大于所述第二间隙段在沿垂直所述衬底的方向上的高度；所述位线包括由下至上依次叠置的第一导电材料层、第二导电材料层及第一介质材料层；所述半导体结构还包括第二介质材料层及第三介质材料层，所述第二介质材料层覆盖所述第一间隙段对应的位线上表面，所述第三介质材料层覆盖所述第二间隙段对应的位线上表面。
- 根据权利要求10所述的半导体结构，其中，所述半导体结构还包括支撑结构，位于相邻所述位线结构之间，且与相邻所述位线相连接。
- 根据权利要求12所述的半导体结构，其中，相邻所述位线结构之间具有多个所述支撑结构，位于相邻所述位线之间的多个所述支撑结构间隔排布。
- 根据权利要求12所述的半导体结构，其中，所述支撑结构的材料包括碳氮化硅。
- 根据权利要求12所述的半导体结构，其中，所述支撑结构的宽度为所述位线的宽度的1/2～1倍。
- 根据权利要求10所述的半导体结构，其中，所述第一侧墙介质层及所述第二侧墙介质层均包括氮化硅层。
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