WO2022205711A1 - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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layer
semiconductor structure
hole
dielectric layer
support layer
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English (en)
French (fr)
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占康澍
宛强
徐朋辉
刘涛
李森
夏军
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Definitions

  • the present application relates to the technical field of semiconductors, and in particular, to a method for preparing a semiconductor structure and a semiconductor structure.
  • DRAM Dynamic random access memory
  • each memory cell usually includes a capacitor structure and a transistor, the gate of the transistor is connected to the word line, the drain is connected to the bit line, the source The electrode is connected to the capacitor structure; the voltage signal on the word line can control the opening or closing of the transistor, and then read the data information stored in the capacitor structure through the bit line, or write the data information into the capacitor structure through the bit line for storage.
  • a support layer is usually formed on a substrate first, wherein the support layer includes spaced support layers and a sacrificial layer located between adjacent support layers; and then spacers are formed in the support layer.
  • a plurality of capacitor holes are set, and capacitor holes are to be formed, a first electrode layer is formed on the inner wall of the capacitor hole, and finally the sacrificial layer is removed, and a dielectric layer and a second electrode layer are sequentially formed on the capacitor holes and the positions where the sacrificial layer is removed, to form multiple double-sided capacitors.
  • the capacitor structure formed in the above manner is prone to collapse, reducing the yield of the semiconductor structure.
  • a first aspect of the embodiments of the present application provides a method for preparing a semiconductor structure, which includes the following steps:
  • a support layer is formed on the substrate, a plurality of electrical contact structures are formed in the support layer, and the electrical contact structures are arranged in a one-to-one correspondence with the active regions;
  • each of the capacitor holes exposing each of the electrical contact structures
  • a first dielectric layer is formed on the sidewall of the capacitor hole, and the electrical contact structure is exposed in the first middle hole surrounded by the first dielectric layer;
  • a first electrode layer is formed in the first intermediate hole, the first electrode layer fills the first intermediate hole, and the first dielectric layer and the first electrode layer constitute an intermediate capacitor structure;
  • a second dielectric layer is formed in the second intermediate hole, and the first dielectric layer and the second dielectric layer constitute a dielectric layer;
  • a second electrode layer is formed on the dielectric layer, and the second electrode layer, the dielectric layer and the first electrode layer constitute a capacitor structure.
  • a second aspect of the embodiments of the present application provides a semiconductor structure, and the semiconductor structure is prepared by the above-mentioned method for preparing a semiconductor structure;
  • the semiconductor structure includes a substrate, a support layer disposed on the substrate, and a capacitor structure disposed in the support layer, and the capacitor structure includes a first electrode layer and a first electrode layer disposed around the first electrode layer in sequence the upper dielectric layer and the second electrode layer.
  • the first electrode layer fills the first intermediate hole, so that the volume of the first electrode layer can be increased. , so that the strength of the first electrode layer can be improved, thereby preventing the collapse of the capacitor structure and improving the yield of the semiconductor structure.
  • FIG. 1 is a process flow diagram of a method for preparing a semiconductor structure provided by an embodiment of the present application
  • FIG. 2 is a schematic structural diagram of forming a capacitor hole in a method for preparing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 3 is a schematic structural diagram of forming an initial first dielectric layer in a method for preparing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 4 is a schematic structural diagram of forming a first dielectric layer in a method for preparing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 5 is a schematic structural diagram of forming a first electrode layer in a method for preparing a semiconductor structure provided by an embodiment of the present application
  • FIG. 6 is a schematic structural diagram of forming a first etching hole in a method for preparing a semiconductor structure provided by an embodiment of the present application
  • FIG. 7 is a schematic structural diagram of removing the second sacrificial layer in the method for preparing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 8 is a schematic structural diagram of forming a second etch hole in the method for preparing a semiconductor structure provided by an embodiment of the present application.
  • FIG. 9 is a schematic structural diagram of forming a first sacrificial layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application.
  • FIG. 10 is a schematic structural diagram of forming a second dielectric layer in the method for preparing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 11 is a schematic structural diagram of forming a second electrode layer in a method for preparing a semiconductor structure provided by an embodiment of the present application;
  • FIG. 12 is a schematic diagram of a capacitor structure in a method for fabricating a semiconductor structure provided by an embodiment of the present application.
  • 21 The first support layer
  • 22 The first sacrificial layer
  • 60 the first electrode layer
  • 70 the second middle hole
  • the capacitor hole in the semiconductor structure is developed in the direction of high aspect ratio.
  • the first electrode layer When the first electrode layer is formed in the capacitor hole, the first electrode layer also has a higher aspect ratio, which will not only Increasing the difficulty of preparing the first electrode layer also increases the risk of collapse of the first electrode layer, reducing the yield of the semiconductor structure.
  • embodiments of the present application provide a method for preparing a semiconductor structure and a semiconductor structure.
  • the first electrode layer fills the first intermediate hole, which can increase the The volume of the first electrode layer increases the strength of the first electrode layer, thereby preventing the collapse of the capacitor structure and improving the yield of the semiconductor structure.
  • FIGS. 2 to 12 are schematic diagrams of various stages of a method for fabricating a semiconductor structure. The following describes the method for fabricating a semiconductor structure in detail with reference to FIGS. 2 to 12 . 's introduction.
  • This embodiment does not limit the semiconductor structure.
  • the following will take the semiconductor structure as a dynamic random access memory (DRAM) as an example for introduction, but this embodiment is not limited to this, and the semiconductor structure in this embodiment may also be other structures .
  • DRAM dynamic random access memory
  • a method for preparing a semiconductor structure includes the following steps:
  • Step S100 providing a substrate including a plurality of active regions.
  • the substrate 10 is used as a supporting member of the semiconductor structure to support other components disposed thereon, wherein the substrate 10 can be made of semiconductor material, and the semiconductor material can be silicon, germanium, silicon One or more of germanium compounds and silicon carbon compounds.
  • a plurality of active regions are formed on the substrate 10, and the plurality of active regions can be arranged in an array in the substrate 10, and the shape of each active region can be a strip shape, and the length direction of each active region 12 is along the first direction In extension, the first direction may form a certain angle with the horizontal direction.
  • Step S200 a support layer is formed on the substrate, a plurality of electrical contact structures are formed in the support layer, and the electrical contact structures are arranged in a one-to-one correspondence with the active regions.
  • the support layer 20 may be formed on the substrate 10 by an atomic layer deposition process, a physical vapor deposition process or a chemical vapor deposition process.
  • the support layer 20 may be a stacked structure, for example, the support layer 20 It may include a first support layer 21 , a first sacrificial layer 22 , a second support layer 23 , a second sacrificial layer 24 and a third support layer 25 that are stacked in sequence, wherein the first support layer 21 is disposed on the substrate 10 .
  • the materials of the first support layer 21, the second support layer 23 and the third support layer 25 may include insulating materials such as silicon nitride; the materials of the first sacrificial layer 22 and the second sacrifice layer 24 may include insulating materials such as silicon oxide .
  • the electrical contact structure 26 can be formed in the first support layer 21. Specifically, a plurality of grooves can be formed in the first support layer 21 first, and the grooves and the active regions are arranged in a one-to-one correspondence, so as to facilitate the subsequent formation of the grooves in the grooves. An electrical contact structure 26 is formed to make electrical connection with the active region.
  • An electrical contact structure 26 is formed in the groove, and the top surface of the electrical contact structure 26 is lower than the top surface of the first support layer 21, that is, a physical vapor deposition process or a chemical vapor deposition process can be used to deposit conductive metal such as tungsten in the groove. material to realize the electrical connection between the capacitor structure and the active region.
  • Step S300 forming a plurality of capacitor holes arranged at intervals in the support layer, and each capacitor hole exposes each electrical contact structure.
  • a first photoresist layer may be formed on the third support layer 25, and the first photoresist layer may be patterned to form a plurality of opening areas on the first photoresist layer, wherein each opening area is Each electrical contact structure 26 is projected over the substrate 10 .
  • the support layer 20 exposed in the opening area is removed by using an etching gas or an etching solution to form a plurality of spaced capacitor holes 30 in the support layer 20, and the capacitor holes 30 are used to form a capacitor structure.
  • Step S400 A first dielectric layer is formed on the sidewall of the capacitor hole, and the electrical contact structure is exposed in the first middle hole surrounded by the first dielectric layer.
  • an initial first dielectric layer 41 may be formed on the inner wall of the capacitor hole by an atomic layer deposition process.
  • the initial first dielectric layer 41 extends outside the capacitor hole 30 and covers the top surface of the support layer 20 , that is, , an initial first dielectric layer 41 is formed on the sidewall and bottom wall of the capacitor hole 30 and the top surface of the support layer 20 .
  • the bottom wall of the capacitor hole 30 and the initial first dielectric layer 41 on the top surface of the support layer 20 can be removed by using etching gas, and the initial first dielectric layer 41 located on the capacitor hole 30 can be removed.
  • the initial first dielectric layer 41 on the sidewall of the hole 30 and the remaining initial first dielectric layer 41 constitute the first dielectric layer 40 , wherein the first dielectric layer 40 surrounds the first intermediate hole 50 . 50 is used to expose the electrical contact structure 26 .
  • the material of the first dielectric layer 40 may be a high dielectric constant dielectric material, for example, the dielectric material may include at least one of ZrOx, HfOx, ZrTiOx, RuOx, SbOx, and AlOx, that is In other words, the material of the first dielectric layer 40 can be one of the above materials, or a mixture of the above materials.
  • the first dielectric layer 40 can be a laminated structure.
  • the first dielectric layer 40 can include a three-layer structure. , and the materials of the three-layer structure are respectively zirconia-alumina-zirconia, and the first dielectric layer 40 may include a zirconia layer, an alumina layer and a zirconia layer which are stacked in sequence.
  • the storage capacity of the subsequently formed capacitor structure can be increased, and the performance of the semiconductor structure can be improved.
  • Step S500 a first electrode layer is formed in the first middle hole, the first electrode layer fills the first middle hole, and the first dielectric layer and the first electrode layer form an intermediate capacitor structure.
  • the first electrode layer 60 is deposited in the first intermediate hole 50 through a physical vapor deposition process or a chemical vapor deposition process, and the first electrode layer 60 fills the first intermediate hole 50 .
  • the material of the first electrode layer 60 may include conductive materials such as metal tungsten, and the bottom of the first electrode layer 60 is in contact with the electrical contact structure 26 to realize electrical connection between the first electrode layer 60 and the electrical contact structure 26 .
  • the volume of the first electrode layer can be increased and the capacitance structure can be prevented.
  • the storage capacity of the capacitor structure can also be guaranteed, and the storage performance of the semiconductor structure can be improved.
  • Step S600 removing part of the support layer to form a second middle hole, and the second middle hole exposes the outer peripheral surface of each middle capacitor structure, the structure of which is shown in FIGS. 6 to 9 .
  • part of the support layer 20 may be removed by dry etching, the remaining support layer 20 is used to support each intermediate capacitor structure, and the remaining support layer 20 forms a second intermediate layer exposing the outer peripheral surface of each intermediate capacitor structure. hole 70.
  • the third support layer 25 is patterned to form a first etching hole 251 in the third support layer 25 , and the first etching hole 251 exposes the second sacrificial layer 24 , wherein the first etching hole 251 exposes the second sacrificial layer 24 .
  • the etched holes 251 are located between adjacent first electrode layers 60 .
  • a second photoresist layer may be formed on the third support layer 25 and the second photoresist layer may be patterned to form a second opening in the second photoresist layer.
  • the third support layer 25 exposed in the second opening is removed by using an etching gas, so as to form a first etching hole 251 in the third support layer 25 .
  • the second sacrificial layer 24 , part of the second supporting layer 23 and the first sacrificial layer 22 may be removed to form a second intermediate hole 70 in the supporting layer 20 , and the second intermediate hole 70 is exposed Outer peripheral surface of the intermediate capacitor structure.
  • the second sacrificial layer 24 exposed in the first etching hole 251 is removed.
  • the second supporting layer 23 exposed in the first etching hole 251 is etched along the first etching hole 251 to form a second etching hole 231 in the second supporting layer 23 , the second etch hole 231 exposes the first sacrificial layer 22 .
  • the first sacrificial layer 22 exposed in the second etching hole 231 is removed to form a second middle hole 70 in the support layer 20 , and the second middle hole 70 exposes the outer periphery of the middle capacitor structure surface, that is, the second intermediate hole 70 exposes the outer peripheral surface of the first dielectric layer 40 .
  • Step S700 forming a second dielectric layer in the second intermediate hole, and the first dielectric layer and the second dielectric layer constitute a dielectric layer.
  • a second dielectric layer covering each of the first dielectric layers 40 is formed in the second intermediate holes 70 and on each of the first dielectric layers 40 , and the first dielectric layers 40 and the second dielectric layers are formed together Dielectric layer 80 .
  • a dielectric layer is usually deposited only once between the first electrode layer and the second electrode layer, but in this embodiment, the first dielectric layer needs to be formed first, and then the first dielectric layer is deposited A second dielectric layer is formed on the layer.
  • the materials of the first dielectric layer and the second dielectric layer are the same.
  • the first dielectric layer and the second dielectric layer together form a dielectric layer.
  • the dielectric layer can be increased. thickness, thereby ensuring the storage capacity of the capacitor structure.
  • Step S800 forming a second electrode layer on the dielectric layer, and the second electrode layer, the dielectric layer and the first electrode layer constitute a capacitor structure.
  • a second electrode layer 90 covering the second dielectric layer, the first electrode layer 60, the dielectric layer 80 and the The two electrode layers 90 form a capacitor structure.
  • the material of the second electrode layer 90 may be the same as the material of the first electrode layer 60 , and both include conductive materials such as titanium nitride.
  • the semiconductor structure provided by the second aspect of the embodiments of the present application can be prepared by the method for fabricating the semiconductor structure in any of the above embodiments.
  • the semiconductor structure may include a substrate 10 , a support layer 20 and a capacitor Structure 100.
  • the support layer 20 may be disposed on the substrate 10, and the support layer 20 may provide a support force to the capacitor structure to prevent the capacitor structure from collapsing.
  • the support layer 20 may include first support layers 21 arranged at intervals. , a second support layer 23 and a third support layer 25 , and the first support layer 21 is disposed on the substrate 10 .
  • a plurality of electrical contact structures 26 are disposed in the first support layer 21 at intervals, and each electrical contact structure 26 is used for contacting an active region in the substrate 10 to realize the electrical connection between the capacitor structure and the active region.
  • the capacitor structure 100 may include a first electrode layer 60 , a dielectric layer 80 and a second electrode layer 90 arranged around the first electrode layer 60 in sequence, so that the volume of the first electrode layer 60 can be increased and the first electrode layer 60 can be increased.
  • the strength of an electrode layer can prevent the collapse of the first electrode layer while reducing the difficulty of preparing the first electrode layer, thereby improving the yield of the semiconductor structure.

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Abstract

本申请提供一种半导体结构的制备方法及半导体结构，涉及半导体技术领域，该半导体结构的制备方法包括提供基底，在基底上形成具有电容孔和电接触结构的支撑层，在电容孔内形成第一介质层，第一介质层围成的第一中间孔内；在第一中间孔内形成第一电极层，第一电极层填充满所述第一中间孔；去除部分支撑层，形成第二中间孔；在第二中间孔内形成第二介质层，第一介质层和第二介质层构成介质层；在介质层上形成第二电极层。本申请实施例通过在第一中间孔内形成第一电极层，第一电极层填充满第一中间孔，这样可以增加第一电极层的体积，以提高第一电极层的强度，进而可以防止电容结构发生坍塌，提高半导体结构的良率。

Description

半导体结构的制备方法及半导体结构
本申请要求于2021年03月29日提交中国专利局、申请号为202110334029.3、申请名称为“半导体结构的制备方法及半导体结构”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
动态随机存储器(Dynamic random access memory，简称DRAM)通常由多个重复的存储单元组成，每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储基底以及设置在基底上电容结构。
相关技术中，在形成电容结构时，通常是先在基底上形成支撑层，其中，支撑层包括间隔设置的支撑层以及位于相邻的支撑层之间的牺牲层；然后在支撑层内形成间隔设置的多个电容孔，待形成电容孔，在电容孔的内壁上形成第一电极层，最后去除牺牲层，并在电容孔和去除牺牲层的位置上依次形成介质层和第二电极层，以形成多个双面电容。
但是随着制程工艺持续演进，DRAM集成度不断提高，元件尺寸不断地微缩，上述方式形成的电容结构容易坍塌，降低半导体结构的良率。
发明内容
本申请实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：
提供基底，所述基底包括多个有源区；
在所述基底上形成支撑层，所述支撑层内形成多个电接触结构，所述电接触结构与所述有源区一一对应设置；
在所述支撑层内形成间隔设置的多个电容孔，每个所述电容孔暴露出每个所述电接触结构；
在所述电容孔的侧壁形成第一介质层，所述电接触结构暴露在所述第一介质层围成的第一中间孔内；
在所述第一中间孔内形成第一电极层，所述第一电极层填充满所述第一中间孔，所述第一介质层和所述第一电极层构成中间电容结构；
去除部分所述支撑层，形成第二中间孔，所述第二中间孔暴露各所述中间电容结构外周面；
在所述第二中间孔内形成第二介质层，所述第一介质层和所述第二介质层构成介质层；
在所述介质层上形成第二电极层，所述第二电极层、所述介质层以及所述第一电极层构成电容结构。
本申请实施例的第二方面提供一种半导体结构，所述半导体结构通过如上所述半导体结构的制备方法制得；
其中，所述半导体结构包括基底、设置在所述基底上的支撑层以及设置在所述支撑层内的电容结构，所述电容结构包括第一电极层以及依次环绕设置在所述第一电极层上的介质层和第二电极层。
本申请实施例所提供的半导体结构的制备方法及半导体结构中，通过在第一中间孔内形成第一电极层，第一电极层填充满第一中间孔，这样可以增加第一电极层的体积，从而可以提高第一电极层的强度，进而可以防止电容结构发生坍塌，提高半导体结构的良率。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构的制备方法及半导体结构所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
图1为本申请实施例提供的半导体结构的制备方法的工艺流程图；
图2为本申请实施例提供的半导体结构的制备方法中形成电容孔的结构示意图；
图3为本申请实施例提供的半导体结构的制备方法中形成初始第一介质层的结构示意图；
图4为本申请实施例提供的半导体结构的制备方法中形成第一介质层的结构示意图；
图5为本申请实施例提供的半导体结构的制备方法中形成第一电极层的结构示意图；
图6为本申请实施例提供的半导体结构的制备方法中形成第一蚀刻孔的结构示意图；
图7为本申请实施例提供的半导体结构的制备方法中去除第二牺牲层的结构示意图；
图8为本申请实施例提供的半导体结构的制备方法中形成第二刻蚀孔的结构示意图；
图9为本申请实施例提供的半导体结构的制备方法中形成第一牺牲层的结构示意图；
图10为本申请实施例提供的半导体结构的制备方法中形成第二介质层的结构示意图；
图11为本申请实施例提供的半导体结构的制备方法中形成第二电极层的结构示意图；
图12为本申请实施例提供的半导体结构的制备方法中电容结构的示意图。
附图标记：
10：基底；                20：支撑层；
21：第一支撑层；          22：第一牺牲层；
23：第二支撑层；          231：第二刻蚀孔；
24：第二牺牲层；          25：第三支撑层；
251：第一刻蚀孔；         26：电接触结构；
30：电容孔；              40：第一介质层；
41：初始第一介质层；      50：第一中间孔；
60：第一电极层；          70：第二中间孔；
80：介质层；              90：第二电极层；
100：电容结构。
具体实施方式
为了提高电容结构的存储容量，半导体结构中的电容孔朝着高深宽比的方向发展，在电容孔内形成第一电极层时，第一电极层也具有较高的高宽比，这样既会增加第一电极层的制备难度，也会增加第一电极层的坍塌的风险，降低半导体结构的良率。
针对上述的技术问题，本申请实施例提供了一种半导体结构的制备方法及半导体结构，通过在第一中间孔内形成第一电极层，第一电极层填充满第一中间孔，这样可以增加第一电极层的体积，提高第一电极层的强度，进而可以防止电容结构发生坍塌，提高半导体结构的良率。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
图1为本申请实施例提供的半导体结构的制备方法的流程图，图2-图12为半导体结构的制备方法的各个阶段的示意图，下面结合图2-图12对半导体结构的制备方法进行详细的介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本申请实施例提供的一种半导体结构的制备方法，包括如下的步骤：
步骤S100：提供基底，基底包括多个有源区。
示例性地，如图2所示，基底10作为半导体结构的支撑部件，用于支 撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
多个有源区形成在基底10，且多个有源区可以阵列排布在基底10内，且各个有源区的形状可以为长条形，各个有源区12的长度方向沿第一方向延伸，第一方向可以与水平方向呈一定的夹角。
步骤S200：在基底上形成支撑层，支撑层内形成多个电接触结构，电接触结构与有源区一一对应设置。
继续参考图2，可以利用原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺在基底10上形成支撑层20，在本实施例中，支撑层20可以为叠层结构，例如，支撑层20可以包括依次层叠设置的第一支撑层21、第一牺牲层22、第二支撑层23、第二牺牲层24和第三支撑层25，其中，第一支撑层21设置在基底10上。
第一支撑层21、第二支撑层23和第三支撑层25的材质均可以包括氮化硅等绝缘材料；第一牺牲层22和第二牺牲层24的材质均可以包括氧化硅等绝缘材料。
电接触结构26可以形成在第一支撑层21内，具体地，可以先在第一支撑层21内形成多个凹槽，凹槽与有源区一一对应设置，以便于后续在凹槽内形成电接触结构26与有源区实现电连接。
在凹槽内形成电接触结构26，电接触结构26的顶面低于第一支撑层21的顶面，即，可以采用物理气相沉积工艺或者化学气相沉积工艺在凹槽内沉积金属钨等导电材质，以实现电容结构与有源区之间的电连接。
步骤S300：在支撑层内形成间隔设置的多个电容孔，每个电容孔暴露出每个电接触结构。
具体地，可以在第三支撑层25上形成第一光刻胶层，图形化第一光刻胶层，以在第一光刻胶层上形成多个开口区，其中，每个开口区在基底10上投影覆盖每个电接触结构26。
然后，利用刻蚀气体或者刻蚀液，去除暴露在开口区内支撑层20，以在支撑层20内形成多个间隔设置的电容孔30，电容孔30内用于形成电容结构。
步骤S400：在电容孔的侧壁形成第一介质层，电接触结构暴露在第一介质层围成的第一中间孔内。
如图3所示，可以通过原子层沉积工艺在电容孔的内壁形成初始第一介质层41，初始第一介质层41延伸至电容孔30外，并覆盖在支撑层20的顶面上，即，在电容孔30的侧壁、底壁以及支撑层20的顶面上形成初始第一介质层41。
待形成初始第一介质层41后，如图4所示，可以利用刻蚀气体，去除位于电容孔30的底壁以及位于支撑层20的顶面上的初始第一介质层41，保留位于电容孔30的侧壁上的初始第一介质层41，被保留下来的初始第一介质层41构成第一介质层40，其中，第一介质层40围成第一中间孔50，第一中间孔50用于暴露出电接触结构26。
在本实施例中，第一介质层40的材质可以为高介电常数的介电材料，例如，介电材料可以包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的至少一种，也就是说，第一介质层40的材质可以为上述材料一种，也可以上述材料的混合物，可选地，第一介质层40可以为叠层结构，例如，第一介质层40可以包括三层结构，且三层结构的材质分别为氧化锆-氧化铝-氧化锆，第一介质层40可以包括依次层叠设置的氧化锆层、氧化铝层和氧化锆层。
本实施例通过对第一介质层40的材料进行限定，可以增加后续形成电容结构的存储量，提高半导体结构的性能。
步骤S500：在第一中间孔内形成第一电极层，第一电极层填充满第一中间孔，第一介质层和第一电极层构成中间电容结构。
如图5所示，通过物理气相沉积工艺或者化学气相沉积工艺，在第一中间孔50内沉积第一电极层60，第一电极层60填充满第一中间孔50。
第一电极层60的材质可以包括金属钨等导电材料，第一电极层60的底部与电接触结构26接触，以实现第一电极层60与电接触结构26之间的电连接。
本实施例通过在第一中间孔内形成填充满该第一中间孔的第一电极层，以及增加第一介质层的介电常数的设置，既可以增加第一电极层的体积，防止电容结构发生坍塌，也可以保证电容结构的存储量，提高半导体结构的存储性能。
步骤S600：去除部分支撑层，形成第二中间孔，第二中间孔暴露各中间电容结构外周面，其结构如图6至图9所示。
示例性地，可以通过干法刻蚀去除部分支撑层20，保留下来的支撑层20用于支撑各中间电容结构，且被保留下来的支撑层20形成暴露各中间电容结构外周面的第二中间孔70。
具体地，如图6所示，图形化第三支撑层25，以在第三支撑层25内形成第一刻蚀孔251，第一刻蚀孔251暴露出第二牺牲层24，其中，第一刻蚀孔251位于相邻的第一电极层60之间。
在此过程中，可以通过在第三支撑层25上形成第二光刻胶层，图形化第二光刻胶层，以在第二光刻胶层内形成第二开口，第二开口位于相邻的第一电极层60之间，然后利用刻蚀气体，去除暴露在第二开口内第三支撑层25，以在第三支撑层25内形成第一刻蚀孔251。
待形成第一刻蚀孔251之后，可以去除第二牺牲层24、部分第二支撑层23以及第一牺牲层22，以在支撑层20内形成第二中间孔70，第二中间孔70暴露出中间电容结构的外周面。
示例性地，如图7所示，首先，去除暴露在第一刻蚀孔251内的第二牺牲层24。
如图8所示，然后，沿着第一刻蚀孔251刻蚀暴露在该第一刻蚀孔251内的第二支撑层23，以在第二支撑层23内形成第二刻蚀孔231，第二刻蚀孔231暴露出第一牺牲层22。
之后，如图9所示，去除暴露在第二刻蚀孔231内的第一牺牲层22，以在支撑层20内形成第二中间孔70，第二中间孔70暴露出中间电容结构的外周面，即第二中间孔70暴露出第一介质层40的外周面。
步骤S700：在第二中间孔内形成第二介质层，第一介质层和第二介质层构成介质层。
如图10所示，在第二中间孔70内且在每个第一介质层40上形成覆盖每个第一介质层40的第二介质层，第一介质层40与第二介质层共同形成介质层80。
相关技术中在形成双面电容结构时，通常只在第一电极层与第二电极层之间沉积一次介质层，而本实施例中，需要先形成第一介质层，然后再在第一介质层上形成第二介质层，第一介质层和第二介质层的材质相同，第一介质层和第二介质层共同形成介质层，与相关技术中双面电容结构相比，可以增加介质层的厚度，进而保证电容结构的存储容量。
步骤S800：在介质层上形成第二电极层，第二电极层、介质层以及第一电极层构成电容结构。
如图11所示，通过沉积工艺在第二中间孔70内且在每个第二介质层上形成覆盖该第二介质层的第二电极层90，第一电极层60、介质层80以及第二电极层90形成电容结构。
其中，第二电极层90的材质可以与第一电极层60的材质相同，均包括氮化钛等导电材质。
本申请实施例的第二方面提供的半导体结构，可以通过上述任一实施例中半导体结构的制备方法制得，如图11和图12所示，半导体结构可以包括基底10、支撑层20以及电容结构100。
其中，支撑层20可以设置在基底10上，通过支撑层20的设置给电容结构提供支撑力，防止电容结构发生坍塌，在本实施例中，支撑层20可以包括间隔设置的第一支撑层21、第二支撑层23以及第三支撑层25，第一支撑层21设置在基底10上。
第一支撑层21内间隔设置有多个电接触结构26，每个电接触结构26用于与基底10内的一个有源区接触，以实现电容结构与有源区的电连接。
如图12所示，电容结构100可以包括第一电极层60以及依次环绕设置在第一电极层60上介质层80和第二电极层90，这样可以增加第一电极层60的体积，提高第一电极层的强度，进而在降低第一电极层的制备难度的同时，也可以防止第一电极层发生坍塌，提高半导体结构的良率。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非 对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (17)

  1. 一种半导体结构的制备方法，包括如下的步骤：
    提供基底，所述基底包括多个有源区；
    在所述基底上形成支撑层，所述支撑层内形成多个电接触结构，所述电接触结构与所述有源区一一对应设置；
    在所述支撑层内形成间隔设置的多个电容孔，每个所述电容孔暴露出每个所述电接触结构；
    在所述电容孔的侧壁形成第一介质层，所述电接触结构暴露在所述第一介质层围成的第一中间孔内；
    在所述第一中间孔内形成第一电极层，所述第一电极层填充满所述第一中间孔，所述第一介质层和所述第一电极层构成中间电容结构；
    去除部分所述支撑层，形成第二中间孔，所述第二中间孔暴露各所述中间电容结构外周面；
    在所述第二中间孔内形成第二介质层，所述第一介质层和所述第二介质层构成介质层；
    在所述介质层上形成第二电极层，所述第二电极层、所述介质层以及所述第一电极层构成电容结构。
  2. 根据权利要求1所述的半导体结构的制备方法，其中，在所述电容孔的侧壁形成第一介质层的步骤中包括：
    在所述电容孔的侧壁、底壁以及所述支撑层的顶面上形成初始第一介质层；
    去除位于所述电容孔的底壁以及位于所述支撑层的顶面上的初始第一介质层，保留位于所述电容孔的侧壁上的初始第一介质层，被保留下来的所述初始第一介质层构成所述第一介质层。
  3. 根据权利要求2所述的半导体结构的制备方法，其中，所述第一介质层的材料为高介电常数的介电材料。
  4. 根据权利要求3所述的半导体结构的制备方法，其中，所述介电材料包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的至少一种。
  5. 根据权利要求1-4任一项所述的半导体结构的制备方法，其中，去除部分所述支撑层的步骤中，包括：
    通过干法刻蚀去除部分所述支撑层，保留下来的所述支撑层用于支撑各所述中间电容结构，且被保留下来的所述支撑层形成暴露各所述中间电容结构外周面的第二中间孔。
  6. 根据权利要求5所述的半导体结构的制备方法，其中，所述支撑层包括层叠设置的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层，所述第一支撑层设置在所述基底上，且所述电接触结构设置在所述第一支撑层内。
  7. 根据权利要求6所述的半导体结构的制备方法，其中，通过干法刻蚀去除部分所述支撑层的步骤中，包括：
    图形化所述第三支撑层，以在所述第三支撑层内形成第一刻蚀孔，所述第一刻蚀孔暴露出所述第二牺牲层，其中，所述第一刻蚀孔位于相邻的所述第一电极层之间；
    去除所述第二牺牲层、部分所述第二支撑层以及所述第一牺牲层，以在所述支撑层内形成第二中间孔，所述第二中间孔暴露出所述中间电容结构的外周面。
  8. 根据权利要求7所述的半导体结构的制备方法，其中，去除所述第二牺牲层、部分所述第二支撑层以及所述第一牺牲层，以在所述支撑层内形成第二中间孔的步骤中包括：
    去除所述第二牺牲层；
    沿所述第一刻蚀孔刻蚀所述第二支撑层，以在所述第二支撑层内形成第二刻蚀孔，所述第二刻蚀孔暴露出所述第一牺牲层；
    去除所述第一牺牲层。
  9. 根据权利要求6-8任一项所述的半导体结构的制备方法，其中，所述第一介质层靠近所述基底的底面位于所述第一支撑层内，且所述第一介质层靠近所述基底的底面与所述电接触结构的顶面平齐。
  10. 根据权利要求1-4任一项所述的半导体结构的制备方法，其中，在所述第二中间孔内形成第二介质层的步骤中，包括：在所述第二中间孔内且在每个所述第一介质层上形成覆盖每个所述第一介质层的第二介质层。
  11. 根据权利要求10所述的半导体结构的制备方法，其中，所述第二介质层与所述第一介质层的材质相同。
  12. 根据权利要求1-4任一项所述的半导体结构的制备方法，其中， 在所述介质层上形成第二电极层的步骤中，包括：在所述第二中间孔内且在每个所述第二介质层上形成覆盖该第二介质层的第二电极层。
  13. 根据权利要求12所述的半导体结构的制备方法，其中，所述第一电极层和所述第二电极层的材质均包括氮化钛。
  14. 根据权利要求6-8任一项所述的半导体结构的制备方法，其中，在所述基底上形成支撑层，所述支撑层内形成多个电接触结构，所述电接触结构与所述有源区一一对应设置的步骤中，包括：
    在所述第一支撑层内形成多个凹槽，所述凹槽与所述有源区一一对应设置；
    在所述凹槽内形成电接触结构，所述电接触结构的顶面低于所述第一支撑层的顶面。
  15. 根据权利要求14所述的半导体结构的制备方法，其中，所述电接触结构的材质包括钨。
  16. 根据权利要求15所述的半导体结构的制备方法，其中，所述第一支撑层、所述第二支撑层和所述第三支撑层的材质均包括氮化硅；所述第一牺牲层和所述第二牺牲层的材质均包括氧化硅。
  17. 一种半导体结构，所述半导体结构通过如权利要求1-16任一项所述半导体结构的制备方法制得；
    其中，所述半导体结构包括基底、设置在所述基底上的支撑层以及设置在所述支撑层内的电容结构，所述电容结构包括第一电极层以及依次环绕设置在所述第一电极层上的介质层和第二电极层。
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