CN108550569B

CN108550569B - 半导体集成电路的电容装置及其制作方法

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Publication number: CN108550569B
Application number: CN201810579938.1A
Authority: CN
Inventors: 请求不公布姓名
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2018-06-07
Filing date: 2018-06-07
Publication date: 2023-05-30
Anticipated expiration: 2038-06-07
Also published as: CN108550569A

Abstract

本发明提供一种半导体集成电路的电容装置及其制作方法，采用三层牺牲层及三层支撑层的叠层结构，通过在牺牲层移除后，刻蚀打开支撑层的开口前沉积第一顶部支撑辅助层及第二顶部支撑辅助层，以增加刻蚀阻挡，提高支撑层的剩余厚度。本发明可有效提高电容孔的高度，从而提高垂直电容器的高度以增加电极板表面积，可在相同的单位面积内获得更高的电容值。本发明可以获得剩余厚度介于10~50nm的支撑层，使得垂直电容器结构更稳固，大大降低了具有较大高度的电容倒塌的风险。

Description

半导体集成电路的电容装置及其制作方法

技术领域

本发明属于半导体集成电路器件设计及制造领域，特别是涉及一种半导体集成电路的电容装置及其制作方法。

背景技术

电容器作为半导体集成电路中的必要元件之一，在电路中具有电压调整、滤波等功能，因而被广泛用于集成电路中，例如，电容器是动态随机存储器(DRAM)、静态随机存储器(SRAM)和一些微处理器的必要元件。

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、晶体管11的漏极/源极与位线12相连、晶体管11的源极/漏极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。

随着半导体器件尺寸微缩，电容器在衬底上的横向面积逐渐减小。垂直电容器是在衬底中形成深槽，利用深槽的侧壁提供电容器的主要极板面积，以此减少电容器在芯片表面所占用的横向面积，同时仍然可以获得较大的电容。

然而，提高电容器极板高度虽然可以大大地提高电容器的电容，但是，较高的电容器高度存在较高的机械强度要求，具有较大高度的电容器容易面临倒塌的风险。

基于以上所述，提供一种可以有效提高电容器高度，并能避免电容器倒塌的半导体集成电路的电容装置及其制作方法实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体集成电路的电容装置及其制作方法，用于解决现有技术中具有较大高度的电容器容易面临倒塌风险的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体集成电路的电容装置的制作方法，其特征在于，所述制作方法包括步骤：1)提供一基底，所述基底具有多个电容触点，于所述基底上形成刻蚀停止层；2)形成叠层结构于所述刻蚀停止层上，所述叠层结构包括依次层叠的第一牺牲层、第一支撑层、第二牺牲层、第二支撑层、第三牺牲层以及第三支撑层；3)刻蚀出电容孔于所述叠层结构中，所述电容孔显露所述电容触点；4)形成第一导电层于所述电容孔的底部及侧壁；5)形成覆盖所述第三支撑层以及所述电容孔顶部开口的阻挡层，并在所述阻挡层上形成掩膜图形，基于所述掩膜图形刻蚀出第一开口于所述阻挡层及所述第三支撑层，以显露所述第三牺牲层，然后去除所述掩膜图形，保留所述阻挡层；6)采用湿法腐蚀工艺去除所述第三牺牲层，以显露所述第二支撑层；7)形成第一顶部支撑辅助层于所述阻挡层上，以所述第一顶部支撑辅助层、所述阻挡层及所述第三支撑层为第一掩膜，刻蚀出第二开口于所述第二支撑层中，在所述刻蚀过程中，所述第一顶部支撑辅助层及所述阻挡层提供所述第三支撑层的刻蚀阻挡，以提高所述第三支撑层的第一剩余厚度；8)采用湿法腐蚀工艺去除所述第二牺牲层，以显露所述第一支撑层；9)形成第二顶部支撑辅助层于所述第三支撑层上，以所述第二顶部支撑辅助层及所述第三支撑层为第二掩膜，刻蚀出第三开口于所述第一支撑层中，在所述刻蚀过程中，所述第二顶部支撑辅助层提供所述第三支撑层的刻蚀阻挡，以提高所述第三支撑层的第二剩余厚度；10)采用湿法腐蚀工艺去除所述第一牺牲层；以及11)形成电容介质层于所述第一导电层的内表面及外表面，于所述电容介质层上形成第二导电层，以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器。

优选地，步骤9)完成后，所述第三支撑层的所述第二剩余厚度不小于所述第三支撑层在步骤2)的初始厚度的二分之一，以保证所述第三支撑层对所述双面电容器的稳定支撑。

优选地，步骤9)完成后，所述第三支撑层的所述第二剩余厚度与所述第三支撑层在步骤2)的初始厚度概呈相等。

优选地，所述第三支撑层的所述初始厚度范围介于10nm～50nm之间，步骤9)完成后，所述第三支撑层的所述第二剩余厚度介于10nm～50nm之间，所述刻蚀停止层的材质包括氮化硅，所述刻蚀停止层的厚度范围介于5nm～60nm之间。

优选地，所述第一牺牲层的厚度小于所述第二牺牲层的厚度，且所述第一牺牲层的厚度小于所述第三牺牲层的厚度，以降低步骤10)采用湿法腐蚀工艺去除所述第一牺牲层的去除难度并提高去除速率。

优选地，所述第一牺牲层的厚度范围介于100nm～400nm之间，所述第二牺牲层的厚度范围介于100nm～800nm之间，所述第三牺牲层的厚度范围介于100nm～800nm之间，所述第一支撑层的厚度范围介于10nm～100nm之间，所述第二支撑层的厚度范围介于10nm～100nm之间，所述阻挡层的厚度范围介于10nm～200nm之间。

优选地，所述第一牺牲层、所述第二牺牲层及所述第三牺牲层的材质包含氧化硅，所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅，所述第一导电层的材质包括金属氮化物及金属硅化物中的一种；所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种；所述第二导电层的材质包括氮化物及金属硅化物中的一种。

优选地，所述基底还具有位于所述多个电容触点的外围的周边电路区，其中：步骤1)中，所述刻蚀停止层还形成于所述周边电路区上；步骤2)中，所述叠层结构还形成于所述周边电路区的所述刻蚀停止层上；步骤5)中，所述阻挡层还形成周边电路区的所述叠层结构上，基于所述掩膜图形刻蚀出的所述第一开口于所述第三支撑层中的同时，将位于所述周边电路区上的所述第三支撑层全部去除；步骤6)中，采用湿法腐蚀工艺去除所述第三牺牲层的同时，将位于所述周边电路区上的所述第三牺牲层全部去除；步骤7)中，刻蚀出第二开口于所述第二支撑层中的同时，将位于所述周边电路区上的所述第二支撑层全部去除；步骤8)中，采用湿法腐蚀工艺去除所述第二牺牲层的同时，将位于所述周边电路区上的所述第二牺牲层全部去除；步骤9)中，刻蚀出第三开口于所述第一支撑层中的同时，将位于所述周边电路区上的所述第一支撑层全部去除；以及步骤10)中，采用湿法腐蚀工艺去除所述第一牺牲层的同时，将位于所述周边电路区上的所述第一牺牲层全部去除，以显露所述刻蚀停止层。

优选地，步骤7)中，通过控制所述第一顶部支撑辅助层的沉积厚度，以控制所述第三支撑层的所述第一剩余厚度。

优选地，所述第一顶部支撑辅助层的厚度范围介于10nm～50nm之间，同时，所述第一顶部支撑辅助层的该厚度范围用以保证所述第一顶部支撑辅助层仅沉积于所述阻挡层表面，而不会填入所述电容孔内以及所显露的所述第二支撑层表面。

进一步地，所述第一顶部支撑辅助层的材质与所述第三支撑层的材质相同，以提高所述第一顶部支撑辅助层的沉积选择性。

优选地，步骤9)中，通过控制所述第二顶部支撑辅助层的沉积厚度，以控制所述第三支撑层的所述第二剩余厚度，所述第二顶部支撑辅助层的厚度范围介于10nm～50nm之间，同时，所述第二顶部支撑辅助层的该厚度范围用以保证所述第二顶部支撑辅助层仅沉积于所述第三支撑层表面，而不会填入所述电容孔内以及所显露的所述第一支撑层表面。

进一步地，所述第二顶部支撑辅助层的材质与所述第三支撑层的材质相同，以提高所述第二顶部支撑辅助层的沉积选择性。

本发明还提供一种半导体集成电路的电容装置，包括：基底，所述基底具有多个电容触点；双面电容器，包括：连接于所述电容触点的第一导电层，覆盖于所述第一导电层的内表面及外表面的电容介质层，以及覆盖于所述电容介质层外表面的第二导电层；第一支撑层，连接于所述第一导电层的下部侧壁，位于所述基底之上并与所述基底具有第一间距，所述第一支撑层具有第一开口；第二支撑层，连接于所述第一导电层的中部侧壁，位于所述第一支撑层之上并与所述第一支撑层具有第二间距，所述第二支撑层具有第二开口；以及第三支撑层，连接于所述第一导电层的顶部侧壁，位于所述第二支撑层之上并与所述第二支撑层具有第三间距，所述第三支撑层具有第三开口，其中，所述第三支撑层的厚度不小于稳定支撑所述双面电容器所需的最小厚度。

优选地，所述稳定支撑所述双面电容器所需的所述第三支撑层的最小厚度大于等于所述第一支撑层和所述第二支撑层任一层的厚度二分之一。

优选地，所述第一支撑层的厚度范围介于10nm～100nm之间，所述第二支撑层的厚度范围介于10nm～100nm之间，所述第三支撑层的厚度介于10nm～50nm之间。

优选地，所述第一间距小于所述第二间距，且所述第一间距小于所述第三间距。

优选地，所述第一间距的范围100nm～400nm之间，所述第二间距的范围介于100nm～800nm之间，所述第三间距的范围介于100nm～800nm之间。

优选地，所述基底表面还覆盖有刻蚀停止层，所述刻蚀停止层的厚度范围介于10nm～60nm之间，所述刻蚀停止层的材质包括氮化硅，所述基底还具有位于所述多个电容触点的外围的周边电路区。

优选地，所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅，所述第一导电层的材质包括金属氮化物及金属硅化物中的一种；所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种；所述第二导电层的材质包括氮化物及金属硅化物中的一种。

优选地，所述电容装置还包括顶部支撑辅助层，所述顶部支撑辅助层叠置于所述第三支撑层的上表面，以提高所述第三支撑层的支撑能力。

进一步地，所述顶部支撑辅助层的材质与所述第三支撑层的材质相同，以提高所述顶部支撑辅助层与所述第三支撑层的结合强度，并降低所述顶部支撑辅助层的应力。

如上所述，本发明的半导体集成电路的电容装置及其制作方法，具有以下有益效果：

1)本发明采用三层牺牲层及三层支撑层的叠层结构以提高电容孔的高度，从而提高垂直电容器的高度以增加电极板表面积，可在相同的单位面积内获得更高的电容值。

2)本发明通过在牺牲层移除后，刻蚀打开支撑层的开口前沉积第一顶部支撑辅助层及第二顶部支撑辅助层，以增加刻蚀阻挡，提高支撑层的剩余厚度，使得垂直电容器结构更稳固。

3)本发明可以获得剩余厚度介于10～50nm的支撑层，大大降低了具有较大高度的电容倒塌的风险。

4)本发明工艺简单，与现有的电容器制作工艺具有较高的兼容性，在半导体存储器件制造领域具有广泛的应用前景。

附图说明

图1显示为动态随机存储器的结构示意图。

图2～图17显示为本发明的半导体集成电路的电容装置的制作方法各步骤所呈现的结构示意图，其中，图17显示为本发明的一种半导体集成电路的电容装置的结构示意图。

图18显示为本发明的另一种半导体集成电路的电容装置的结构示意图。

元件标号说明

101 基底

102 电容触点

103 刻蚀停止层

104 第一牺牲层

105 第一支撑层

106 第二牺牲层

107 第二支撑层

108 第三牺牲层

109 第三支撑层

110 电容孔

111 第一导电层

112 阻挡层

113 硬掩膜层

114 抗反射层

115 光刻胶图形

116 电容介质层

117 开口

118 第一顶部支撑辅助层

119 开口

120 第二顶部支撑辅助层

121 开口

122 第二导电层

123 顶电极

124 间隔层

125 顶部支撑辅助层

A 电容区域

B 周边电路区

D1 第一支撑层的厚度

D2 第二支撑层的厚度

D3 第三支撑层的原始厚度

D4 刻蚀停止层的厚度

D5 第一顶部支撑辅助层厚度

D6 第三支撑层的第一剩余厚度

D7 第二顶部支撑辅助层的厚度

D8 第三支撑层的第二剩余厚度

D9 阻挡层的厚度

H1 第一牺牲层的厚度

H2 第二牺牲层的厚度

H3 第三牺牲层的厚度

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2～图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2～图17所示，本实施例提供一种半导体集成电路的电容装置的制作方法，所述制作方法包括步骤：

如图2～图3所示，首先进行步骤1)，提供一基底101，所述基底101具有包含多个电容触点102的电容区域A，所述基底101还具有位于所述电容区域外围的周边电路区B，于所述基底101上形成刻蚀停止层103。

所述基底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述基底101可以为硅衬底。例如，若将所述电容装置应用于动态随机存储器，则所述基底101还可以包括在内存数组中的晶体管字符线(Word line)及位线(Bitline)，所述电容触点102电性连接所述晶体管字符线(Word line)源极。所述电容触点102可以呈六方阵列排布，与后续制作的双面电容器的排布相对应。所述电容触点102之间通过间隔层124进行隔离，所述间隔层124的材料可以为氮化硅(SiN)、氧化硅(SiO₂)、氧化铝(Al₂O₃)中的任意一种或任意两种以上的组合。

采用化学气相沉积法(CVD)等工艺于所述基底101上(包括在所述周边电路区上)形成刻蚀停止层103，以提供蚀刻终止或其他功能，所述刻蚀停止层103的材质可以为氮化硅，所述刻蚀停止层103的厚度D4范围可以介于5nm～60nm之间。

如图4所示，然后进行步骤2)，形成叠层结构于所述刻蚀停止层103上，所述叠层结构包括依次层叠的第一牺牲层104、第一支撑层105、第二牺牲层106、第二支撑层107、第三牺牲层108以及第三支撑层109。

例如，可以采用等离子体增强化学气相沉积(PECVD)等工艺，于所述刻蚀停止层103(包括所述周边电路区的所述刻蚀停止层103)上依次形成第一牺牲层104、第一支撑层105、第二牺牲层106、第二支撑层107、第三牺牲层108以及第三支撑层109。

所述第一牺牲层104、所述第二牺牲层106及所述第三牺牲层108的材质可以选用为氧化硅，所述第一支撑层105、所述第二支撑层107及所述第三支撑层109的材质可以选用为氮化硅，以使得各支撑层与各牺牲层之间具有较高的刻蚀选择比，保证各牺牲层被完全去除的同时保留较大厚度的各支撑层。

由于后续需要将位于最下方的所述第一牺牲层104去除，去除时需要通过深宽比较大的深孔将腐蚀液灌入至所述第一牺牲层104的表面或内部，较厚的第一牺牲层104会增加其去除难度及降低其去除速率，据此，本实施例可以将所述第一牺牲层104的厚度设计为小于所述第二牺牲层106的厚度，且所述第一牺牲层104的厚度小于所述第三牺牲层108的厚度，以降低后续采用湿法腐蚀工艺去除所述第一牺牲层104的去除难度并提高去除速率。例如，所述第一牺牲层104的厚度H1范围可以介于100nm～400nm之间，所述第二牺牲层的厚度H2范围可以介于100nm～800nm之间，所述第三牺牲层的厚度H3范围可以介于100nm～800nm之间，以便后续可获得较高的电容。

所述第一支撑层105的厚度D1范围可以介于10nm～100nm之间，所述第二支撑层107的厚度D2范围可以介于10nm～100nm之间，以便后续为电容器提供较为稳定的支撑。

所述第三支撑层109的原始厚度D3范围可以介于10nm～50nm之间，以保证其有足够的原始厚度，提供后续工艺中电容器的稳定支撑。

如图5所示，接着进行步骤3)，刻蚀出电容孔110于所述叠层结构中，所述电容孔110显露所述电容触点102。

例如，可以采用光刻工艺及等离子体干法刻蚀工艺或其它深孔刻蚀工艺于所述叠层结构中刻蚀出电容孔110，所述电容孔110的表面形状概呈圆形。

如图6所示，接着进行步骤4)，形成第一导电层111于所述电容孔110的底部及侧壁。

例如，可以采用化学气相沉积法于所述电容孔110的底部及侧壁形成第一导电层111，所述第一导电层111同时会覆盖于所述第三支撑层109表面。所述第一导电层111的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，在本实施例中，所述第一导电层111的材料可以为氮化钛(TiN)。

如图7及图8所示，接着进行步骤5)，形成覆盖所述第三支撑层109以及所述电容孔110顶部开口的阻挡层112，并在所述阻挡层112上形成掩膜图形，基于所述掩膜图形刻蚀出开口117于所述阻挡层112及所述第三支撑层109，以显露所述第三牺牲层108，然后去除所述掩膜图形，保留所述阻挡层112。

首先，可以采用等离子体增强化学气相沉积(PECVD)等工艺形成覆盖所述第三支撑层109以及所述电容孔110顶部开口的阻挡层112，所述阻挡层112的厚度范围介于10nm～200nm之间，所述阻挡层112的材料可以为二氧化硅或氮化硅等。

然后，于所述阻挡层112上依次形成掩膜图形，所述掩膜图形可以包括硬掩膜层113、抗反射层114以及光刻胶图形115。

接着，可以先通过刻蚀工艺形成沟槽，以将电容区域与周边电路区域隔离。

最后，基于所述掩膜图形刻蚀出开口117于所述阻挡层112及所述第三支撑层109，以显露所述第三牺牲层108，然后去除所述掩膜图形，保留所述阻挡层112。

其中，所述阻挡层112还形成周边电路区的所述叠层结构上，基于所述掩膜图形刻蚀出的所述开口117于所述第三支撑层109中的同时，将位于所述周边电路区上的所述第三支撑层109全部去除。

如图9所示，接着进行步骤6)，基于所述开口117，采用湿法腐蚀工艺去除所述第三牺牲层108，以显露所述第二支撑层107。

其中，采用湿法腐蚀工艺去除所述第三牺牲层108的同时，将位于所述周边电路区上的所述第三牺牲层108全部去除。

如图10及图11所示，然后进行步骤7)，形成第一顶部支撑辅助层118于所述阻挡层112表面，以所述第一顶部支撑辅助层118、所述阻挡层112及所述第三支撑层109为第一掩膜，刻蚀出开口119于所述第二支撑层107中，所述第一顶部支撑辅助层118与所述阻挡层112在所述刻蚀过程中基本会被去除，以显露所述第三支撑层109，在所述刻蚀过程中，所述第一顶部支撑辅助层118及所述阻挡层112提供所述第三支撑层109的刻蚀阻挡，以提高所述第三支撑层109的第一剩余厚度。

在本步骤中，可以通过控制所述第一顶部支撑辅助层118厚度D5，以控制所述第三支撑层109的所述第一剩余厚度D6。优选地，所述第一顶部支撑辅助层118的厚度范围可以介于10nm～50nm之间，所述第一顶部支撑辅助层118的材质可以与所述第三支撑层材料相同，如氮化硅，以提高其沉积选择性，并提高所述第一顶部支撑辅助层118的沉积质量。

需要说明的是，所述第一顶部支撑辅助层118的厚度D5需要控制为不能过大，例如，将所述第一顶部支撑辅助层118的厚度D5设置为介于10nm～50nm之间，可以保证其能仅沉积于所述阻挡层112表面，而不会填入所述电容孔110内以及所显露的所述第二支撑层107表面，以免增加去除难度。

在本步骤中，刻蚀出开口119于所述第二支撑层107中的同时，将位于所述周边电路区上的所述第二支撑层107全部去除。

如图12所示，接着进行步骤8)，基于所述开口119，采用湿法腐蚀工艺去除所述第二牺牲层106，以显露所述第一支撑层105。

其中，采用湿法腐蚀工艺去除所述第二牺牲层106的同时，将位于所述周边电路区上的所述第二牺牲层106全部去除

如图13及图14所示，然后进行步骤9)，形成第二顶部支撑辅助层120于所述第三支撑层109表面，以所述第二顶部支撑辅助层120及所述第三支撑层109为第二掩膜，刻蚀出开口121于所述第一支撑层105中，在所述刻蚀过程中，所述第二顶部支撑辅助层120提供所述第三支撑层109的刻蚀阻挡，以提高所述第三支撑层109的第二剩余厚度。

在本步骤中，可以通过控制所述第二顶部支撑辅助层120的厚度D7，以控制所述第三支撑层109的所述第二剩余厚度D8。优选地，所述第二顶部支撑辅助层120的厚度范围介于10nm～50nm之间。步骤9)完成后，所述第三支撑层109的所述第二剩余厚度不小于所述第三支撑层109的初始厚度的二分之一，以保证所述第三支撑层109对所述双面电容器的稳定支撑，例如，所述第三支撑层109的所述初始厚度范围介于10nm～50nm之间，步骤9)完成后，所述第三支撑层109的所述第二剩余厚度介于10nm～50nm之间。更优地，通过控制所述第二顶部支撑辅助层120的沉积厚度，以使得在刻蚀出开口121于所述第一支撑层105的过程中，仅所述第二顶部支撑辅助层120被刻蚀去除，而所述第三支撑层109的所述第二剩余厚度与所述第三支撑层109的所述初始厚度概呈相等，以进一步提高所述电容器的支撑稳定性。

需要说明的是，所述第二顶部支撑辅助层120的厚度需要控制为不能过大，例如，将所述第二顶部支撑辅助层120的厚度设置为介于10nm～50nm之间，可以保证其能仅沉积于所述第三支撑层109表面，而不会填入所述电容孔110内以及所显露的所述第三支撑层109表面，以免增加去除难度，所述第二顶部支撑辅助层120的材质与所述第三支撑层材料相同，如氮化硅，以提高其沉积选择性，并提高所述第二顶部支撑辅助层120的沉积质量。

在本步骤中，刻蚀出开口121于所述第一支撑层105中的同时，将位于所述周边电路区上的所述第一支撑层105全部去除。

如图15所示，接着进行步骤10)，基于所述开口121，采用湿法腐蚀工艺去除所述第一牺牲层104。

其中，采用湿法腐蚀工艺去除所述第一牺牲层104的同时，将位于所述周边电路区上的所述第一牺牲层104全部去除，以显露所述刻蚀停止层103。

如图16及图17所示，最后进行步骤11)，形成电容介质层116于所述第一导电层111的内表面及外表面，于所述电容介质层116上形成第二导电层122，以形成包含所述第一导电层111、所述电容介质层116及所述第二导电层122的双面电容器。

例如，采用化学气相沉积等方法于所述第一导电层111的内表面及外表面形成电容介质层116，所述电容介质层116的材质包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种。然后采用化学气相沉积等方法，于所述电容介质层116上形成第二导电层122，所述第二导电层122的材质包括氮化物及金属硅化物中的一种。

最后，还包括于所述双面电容器上沉积顶电极123的步骤，所述顶电极123也覆盖于所述周边电路区上，所述顶电极123的材料可以选用为多晶硅等。

本发明采用三层牺牲层及三层支撑层的叠层结构以提高电容孔110的高度，从而提高垂直电容器的高度以增加电极板表面积，可在相同的单位面积内获得更高的电容值，并通过在牺牲层移除后，刻蚀打开支撑层的开口前沉积第一顶部支撑辅助层118及第二顶部支撑辅助层120，以增加刻蚀阻挡，提高支撑层的剩余厚度，可以获得剩余厚度介于10～50nm的支撑层，使得垂直电容器结构更稳固，大大降低了具有较大高度的电容倒塌的风险。

如图17所示，本实施例还提供一种半导体集成电路的电容装置，包括：基底101、双面电容器、第一支撑层105、第二支撑层107以及第三支撑层109。

如图17所示，所述基底101具有包含多个电容触点102的电容区域A，所述基底101还具有位于所述电容区域外围的周边电路区B。所述基底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述基底101可以为硅衬底。例如，若将所述电容装置应用于动态随机存储器，则所述基底101还可以包括在内存数组中的晶体管字符线(Wordline)及位线(Bitline)，所述电容触点102电性连接所述晶体管字符线(Word line)源极。所述电容触点102可以呈六方阵列排布，与后续制作的双面电容器的排布相对应。所述电容触点102之间通过间隔层124进行隔离，所述间隔层124的材料可以为氮化硅(SiN)、氧化硅(SiO₂)、氧化铝(Al₂O₃)中的任意一种或任意两种以上的组合。

所述基底101上形成有刻蚀停止层103，所述刻蚀停止层103的材质可以为氮化硅，所述刻蚀停止层103的厚度范围可以介于5nm～60nm之间。

如图17所示，所述双面电容器包括连接于所述电容触点102的第一导电层111，覆盖于所述第一导电层111的内表面及外表面的电容介质层116，以及覆盖于所述电容介质层116外表面的第二导电层122。

所述第一导电层111的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，在本实施例中，所述第一导电层111的材料可以为氮化钛(TiN)。

所述电容介质层116的材质可以选用为高K介质，包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种。在本实施例中，所述电容介质层116的材质可以选用为氧化锆。

所述第二导电层122的材质包括氮化物及金属硅化物中的一种或两种所形成的化合物，在本实施例中，所述第二导电层122的材料可以为氮化钛(TiN)。

如图17所示，所述双面电容器上还覆盖有顶电极123，且所述顶电极123也覆盖于所述周边电路区上，所述顶电极123的材料可以选用为多晶硅等。

如图17所示，所述第一支撑层105连接于所述第一导电层111的下部侧壁，位于所述基底101之上并与所述基底101具有第一间距，所述第一支撑层105具有开口121。

所述第一支撑层105的材质可以为氮化硅，所述第一支撑层105的厚度范围可以介于10nm～100nm之间，以便为所述双面电容器提供较为稳定的支撑。

如图17所示，所述第二支撑层107连接于所述第一导电层111的中部侧壁，位于所述第一支撑层105之上并与所述第一支撑层105具有第二间距，所述第二支撑层107具有开口119。

所述第二支撑层107的材质可以为氮化硅，所述第二支撑层107的厚度范围可以介于10nm～100nm之间，以便为所述双面电容器提供较为稳定的支撑。

如图17所示，所述第三支撑层109连接于所述第一导电层111的顶部侧壁，位于所述第二支撑层107之上并与所述第二支撑层107具有第三间距，所述第三支撑层109具有开口119，其中，所述第三支撑层109的厚度不小于稳定支撑所述双面电容器所需的最小厚度，其中，所述稳定支撑所述双面电容器所需的所述第三支撑层109的最小厚度大于等于所述第一支撑层105和所述第二支撑层107任一层的厚度二分之一。

所述第三支撑层109的材质可以为氮化硅，所述第三支撑层109的厚度介于10nm～50nm之间，该厚度设计既能保证所述双面电容器支撑的稳定性，避免双面电容器倒塌，又能保证在工艺过程中，降低刻蚀的难度。

作为示例，所述第一间距小于所述第二间距，且所述第一间距小于所述第三间距。例如，所述第一间距的范围100nm～400nm之间，所述第二间距的范围介于100nm～800nm之间，所述第三间距的范围介于100nm～800nm之间，上述间距既能降低所述电容器倒塌风险，又能获得高度较大的双面电容器，提高双面电容器单位横向面积的电容值。

图18显示为本发明另一实施例的半导体集成电路的电容装置的结构示意图，其中，所述电容装置还包括顶部支撑辅助层125，所述顶部支撑辅助层125叠置于所述第三支撑层109的上表面，以提高所述第三支撑层109的支撑能力。所述顶部支撑辅助层125的厚度范围可以为5nm～10nm之间，其材质优选为与所述第三支撑层的材质相同，例如为氮化硅，以提高所述顶部支撑辅助层125与所述第三支撑层109的结合强度，并降低所述顶部支撑辅助层125的应力。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种半导体集成电路的电容装置的制作方法，其特征在于，所述制作方法包括步骤：

1)提供一基底，所述基底具有多个电容触点，于所述基底上形成刻蚀停止层；

2)形成叠层结构于所述刻蚀停止层上，所述叠层结构包括依次层叠的第一牺牲层、第一支撑层、第二牺牲层、第二支撑层、第三牺牲层以及第三支撑层；

3)刻蚀出电容孔于所述叠层结构中，所述电容孔显露所述电容触点；

4)形成第一导电层于所述电容孔的底部及侧壁；

5)形成覆盖所述第三支撑层以及所述电容孔顶部开口的阻挡层，并在所述阻挡层上形成掩膜图形，基于所述掩膜图形刻蚀出第一开口于所述阻挡层及所述第三支撑层，以显露所述第三牺牲层，然后去除所述掩膜图形，保留所述阻挡层；

6)采用湿法腐蚀工艺去除所述第三牺牲层，以显露所述第二支撑层；

7)形成第一顶部支撑辅助层于所述阻挡层上，以所述第一顶部支撑辅助层、所述阻挡层及所述第三支撑层为第一掩膜，刻蚀出第二开口于所述第二支撑层中，在所述刻蚀过程中，所述第一顶部支撑辅助层及所述阻挡层提供所述第三支撑层的刻蚀阻挡，以提高所述第三支撑层的第一剩余厚度；

8)采用湿法腐蚀工艺去除所述第二牺牲层，以显露所述第一支撑层；

9)形成第二顶部支撑辅助层于所述第三支撑层上，以所述第二顶部支撑辅助层及所述第三支撑层为第二掩膜，刻蚀出第三开口于所述第一支撑层中，在所述刻蚀过程中，所述第二顶部支撑辅助层提供所述第三支撑层的刻蚀阻挡，以提高所述第三支撑层的第二剩余厚度；

10)采用湿法腐蚀工艺去除所述第一牺牲层；以及

11)形成电容介质层于所述第一导电层的内表面及外表面，于所述电容介质层上形成第二导电层，以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器。

2.根据权利要求1所述的制作方法，其特征在于：步骤9)完成后，所述第三支撑层的所述第二剩余厚度不小于所述第三支撑层在步骤2)的初始厚度的二分之一，以保证所述第三支撑层对所述双面电容器的稳定支撑。

3.根据权利要求1所述的制作方法，其特征在于：步骤9)完成后，所述第三支撑层的所述第二剩余厚度与所述第三支撑层在步骤2)的初始厚度概呈相等。

4.根据权利要求2所述的制作方法，其特征在于：所述第三支撑层的所述初始厚度范围介于10nm～50nm之间，步骤9)完成后，所述第三支撑层的所述第二剩余厚度介于10nm～50nm之间，所述刻蚀停止层的材质包括氮化硅，所述刻蚀停止层的厚度范围介于5nm～60nm之间。

5.根据权利要求1所述的制作方法，其特征在于：所述第一牺牲层的厚度小于所述第二牺牲层的厚度，且所述第一牺牲层的厚度小于所述第三牺牲层的厚度，以降低步骤10)采用湿法腐蚀工艺去除所述第一牺牲层的去除难度并提高去除速率。

6.根据权利要求5所述的制作方法，其特征在于：所述第一牺牲层的厚度范围介于100nm～400nm之间，所述第二牺牲层的厚度范围介于100nm～800nm之间，所述第三牺牲层的厚度范围介于100nm～800nm之间，所述第一支撑层的厚度范围介于10nm～100nm之间，所述第二支撑层的厚度范围介于10nm～100nm之间，所述阻挡层的厚度范围介于10nm～200nm之间。

7.根据权利要求1所述的制作方法，其特征在于：所述第一牺牲层、所述第二牺牲层及所述第三牺牲层的材质包含氧化硅，所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅，所述第一导电层的材质包括金属氮化物及金属硅化物中的一种；所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种；所述第二导电层的材质包括氮化物及金属硅化物中的一种。

8.根据权利要求1所述的制作方法，其特征在于：所述基底还具有位于所述多个电容触点的外围的周边电路区，其中：

步骤1)中，所述刻蚀停止层还形成于所述周边电路区上；

步骤2)中，所述叠层结构还形成于所述周边电路区的所述刻蚀停止层上；

步骤5)中，所述阻挡层还形成周边电路区的所述叠层结构上，基于所述掩膜图形刻蚀出的所述第一开口于所述第三支撑层中的同时，将位于所述周边电路区上的所述第三支撑层全部去除；

步骤6)中，采用湿法腐蚀工艺去除所述第三牺牲层的同时，将位于所述周边电路区上的所述第三牺牲层全部去除；

步骤7)中，刻蚀出第二开口于所述第二支撑层中的同时，将位于所述周边电路区上的所述第二支撑层全部去除；

步骤8)中，采用湿法腐蚀工艺去除所述第二牺牲层的同时，将位于所述周边电路区上的所述第二牺牲层全部去除；

步骤9)中，刻蚀出第三开口于所述第一支撑层中的同时，将位于所述周边电路区上的所述第一支撑层全部去除；以及

步骤10)中，采用湿法腐蚀工艺去除所述第一牺牲层的同时，将位于所述周边电路区上的所述第一牺牲层全部去除，以显露所述刻蚀停止层。

9.根据权利要求1-8任意一项所述的制作方法，其特征在于：步骤7)中，通过控制所述第一顶部支撑辅助层的沉积厚度，以控制所述第三支撑层的所述第一剩余厚度。

10.根据权利要求9所述的制作方法，其特征在于：所述第一顶部支撑辅助层的厚度范围介于10nm～50nm之间，同时，所述第一顶部支撑辅助层的该厚度范围用以保证所述第一顶部支撑辅助层仅沉积于所述阻挡层表面，而不会填入所述电容孔内以及所显露的所述第二支撑层表面。

11.根据权利要求10所述的制作方法，其特征在于：所述第一顶部支撑辅助层的材质与所述第三支撑层的材质相同，以提高所述第一顶部支撑辅助层的沉积选择性。

12.根据权利要求9所述的制作方法，其特征在于：步骤9)中，通过控制所述第二顶部支撑辅助层的沉积厚度，以控制所述第三支撑层的所述第二剩余厚度，所述第二顶部支撑辅助层的厚度范围介于10nm～50nm之间，同时，所述第二顶部支撑辅助层的该厚度范围用以保证所述第二顶部支撑辅助层仅沉积于所述第三支撑层表面，而不会填入所述电容孔内以及所显露的所述第一支撑层表面。

13.根据权利要求12所述的制作方法，其特征在于：所述第二顶部支撑辅助层的材质与所述第三支撑层的材质相同，以提高所述第二顶部支撑辅助层的沉积选择性。

14.一种半导体集成电路的电容装置，其特征在于，包括：

基底，所述基底包括硅衬底、锗衬底、锗硅衬底和碳化硅衬底中的一种，所述基底具有多个电容触点；

双面电容器，包括：连接于所述电容触点的第一导电层，覆盖于所述第一导电层的内表面及外表面的电容介质层，以及覆盖于所述电容介质层外表面的第二导电层；

第一支撑层，连接于所述第一导电层的下部侧壁，位于所述基底之上并与所述基底具有第一间距，所述第一支撑层具有第一开口；

第二支撑层，连接于所述第一导电层的中部侧壁，位于所述第一支撑层之上并与所述第一支撑层具有第二间距，所述第二支撑层具有第二开口；以及

第三支撑层，连接于所述第一导电层的顶部侧壁，位于所述第二支撑层之上并与所述第二支撑层具有第三间距，所述第三支撑层具有第三开口，其中，所述第三支撑层的厚度不小于稳定支撑所述双面电容器所需的最小厚度。

15.根据权利要求14所述的电容装置，其特征在于：所述稳定支撑所述双面电容器所需的所述第三支撑层的最小厚度大于等于所述第一支撑层和所述第二支撑层任一层的厚度二分之一。

16.根据权利要求14所述的电容装置，其特征在于：所述第一支撑层的厚度范围介于10nm～100nm之间，所述第二支撑层的厚度范围介于10nm～100nm之间，所述第三支撑层的厚度介于10nm～50nm之间。

17.根据权利要求14所述的电容装置，其特征在于：所述第一间距小于所述第二间距，且所述第一间距小于所述第三间距。

18.根据权利要求17所述的电容装置，其特征在于：所述第一间距的范围100nm～400nm之间，所述第二间距的范围介于100nm～800nm之间，所述第三间距的范围介于100nm～800nm之间。

19.根据权利要求14所述的电容装置，其特征在于：所述基底表面还覆盖有刻蚀停止层，所述刻蚀停止层的厚度范围介于10nm～60nm之间，所述刻蚀停止层的材质包括氮化硅，所述基底还具有位于所述多个电容触点的外围的周边电路区。

20.根据权利要求14所述的电容装置，其特征在于：所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅，所述第一导电层的材质包括金属氮化物及金属硅化物中的一种；所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种；所述第二导电层的材质包括氮化物及金属硅化物中的一种。

21.根据权利要求14～20任一项所述的电容装置，其特征在于：所述电容装置还包括顶部支撑辅助层，所述顶部支撑辅助层叠置于所述第三支撑层的上表面，以提高所述第三支撑层的支撑能力。

22.根据权利要求21所述的电容装置，其特征在于：所述顶部支撑辅助层的材质与所述第三支撑层的材质相同，以提高所述顶部支撑辅助层与所述第三支撑层的结合强度，并降低所述顶部支撑辅助层的应力。