KR100855835B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 캐패시터 형성 시 주변회로 영역에 하부 전극 영역을 정의하는 층간절연막을 일부 남겨두도록 반도체 소자를 설계함으로써 주변회로 영역 상의 층간절연막을 제거하기 위한 마스크 공정 및 식각 공정을 생략하여 공정을 단순화하고, 셀 영역과 주변회로 영역으로부터 생기는 단차를 줄일 수 있어 수율을 향상시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃도.
도 2a 내지 2j는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
120 : 저장 전극용 하부 전극 영역 120' : 더미 하부 전극 영역
1000c : 셀 영역 1000p : 주변회로 영역
210 : 제 1 층간절연막 214 : 저장 전극 콘택 플러그
216 : 식각 정지막 218 : 제 2 층간절연막
220 : 저장 전극용 하부 전극 영역 220' : 더미 하부 전극 영역
224 : 하부 전극 224': 더미 하부 전극
230 : 지지층 240 : 유전체막
250 : 상부 전극 252 : 제 3 층간절연막
260 : 캐패시터 2000c : 셀 영역
2000p : 주변회로 영역 318 : 제 2 층간절연막
324'' : 더미 하부 전극 332 : 보호층
360 : 캐패시터 3000c : 셀 영역
3000p : 주변회로 영역
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 개선된 캐패시터를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory) 셀은 저장될 정보를 나타내는 전하를 저장하기 위한 캐패시터와, 이 캐패시터에 저장된 전하를 어드레싱하는 트랜지스터를 포함한다. 통상 반도체 기판상에 형성되는 트랜지스터는 소스/드레인 영역 사이에 흐르는 전류를 제거하는 게이트 전극을 포함한다. 캐패시터에 저장된 전하는 트랜지스터를 통하여 액세스 된다. 한편, 캐패시터에 저장되는 전하의 용량을 정전용량(C: Capacitance)이라 하며, 이값이 클수록 많은 정보를 저장할 수 있다.
캐패시터에 대한 정전용량은 다음의 수학식 1과 같이 나타낼 수 있다. 이때, ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결정되는 유전율이며, d는 두 전극 사이에 떨어진 거리이고, A는 두 전극의 유효 표면적을 의미한다. 수학식 1에서 알 수 있듯이, 유전율(ε)이 큰 유전체막을 사용할수록, 두 전극 사이의 거리(d)를 줄일수록, 그리고 두 전극의 표면적(A)을 증가시킴으로써 캐패시터의 정전 용량을 증가시킬 수 있다.
Figure 112007021064789-pat00001
여기서, ε은 유전률, A는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. 전극의 유효 면적을 증가시키기 위해 캐패시터를 콘캐이브(Concave) 구조, 실린더(Cylinder) 구조 등과 같이 캐패시터의 전극 구조를 3차원 형태로 변경하였다.
콘캐이브 구조의 캐패시터는 층간절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부 전극을 형성시키고, 그 상부에 유전체막과 상부 전극을 적층하여 형성한다. 반도체 소자가 점점 더 고집적화되면서 콘캐이브 구조의 캐패시터로도 제한된 셀 면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되었다. 따라서, 콘캐이브 구조의 캐패시터보다 큰 표면적을 제공할 수 있는 실린더 구조의 캐패시터가 제안되었다.
실린더 구조의 캐패시터는 층간절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부 전극을 형성한 후, 층간절연막을 제거시키고, 남은 하부 전극 상부에 유전체막과 상부 전극을 적층하여 형성한다. 실린더 구조의 캐패시터는 하부 전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘캐이브 구조의 캐패시터보다 큰 정전용량을 가질 수 있다. 이러한 실린더 구조의 캐패시터 형성 시 딥-아웃 공정이 필수적이다.
이러한 딥-아웃 공정 후, 셀 영역과 주변회로 영역의 단차가 매우 커져 후속 금속 배선 형성을 위한 평탄화 공정을 수행하기가 어렵다. 그리고, 후속 금속 배선 형성을 위한 층간절연막을 20,000Å이상으로 증착한 후, 마스크 작업을 통해서 셀 영역과 주변회로 영역의 단차를 줄이는 식각 공정을 수행한다.
그러나, 금속 배선 형성을 위한 층간절연막 두께의 증가로 공정시간이 증가뿐만 아니라, 셀 영역과 주변회로 영역의 단차를 줄이기 위한 식각 공정 시 셀 영역과 주변회로 영역의 경계에 언덕 형태의 층간절연막이 형성되어 평탄화 공정의 수행에 어려움이 있습니다. 그리고, 이와 같은 언덕 형태의 층간절연막이 평탄화 공정 시 부러져 후속 공정상에 파티클로 작용하여 스크레치를 유발하는 문제점이 있습니다. 또한, 평탄화 공정을 위한 셀 오픈 마스크를 사용하기 위하여 추가적인 마스크 제작 공정으로 인하여 공정 비용 및 공정 시간이 증가된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 캐패시터 형성 시 주변회로 영역에 하부 전극 영역을 정의하는 층간절연막을 일부 남겨두도록 반도체 소자를 설계함으로써 주변회로 영역 상의 층간절연막을 제거하기 위한 마스크 공정 및 식각 공정을 생략하여 공정을 단순화하고, 셀 영역과 주변회로 영역으로부터 생기는 단차를 줄일 수 있어 수율을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
셀 영역과 주변회로 영역을 포함하는 반도체 기판 상부에 구비된 셀 영역의 제 1 층간절연막 내에 형성된 저장 전극 홀에 하부 전극을 형성하는 단계와, 셀 영역의 제 1 층간절연막을 소정 두께 식각하여 하부 전극을 노출하는 단계와, 반도체 기판 상부에 지지층을 형성하여 노출된 하부 전극을 덮는 단계와, 지지층을 소정 두께 식각하여 하부 전극 사이의 제 1 층간절연막을 노출하는 단계와, 딥-아웃 공정으로 셀 영역의 제 1 층간절연막을 제거하는 단계와, 남은 지지층을 제거하여 하부 전극을 노출하는 단계와, 반도체 기판 상부에 유전체막과 상부 전극을 형성하여 셀 영역에 캐패시터를 형성하는 단계와, 반도체 기판 상부에 제 2 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예 따른 반도체 소자는 상기와 같은 반도체 소자의 제조 방법을 이용하여 형성된 반도체 소자인 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 레이아웃을 도시한다. 반도체 소자는 셀 영역(1000c), 주변회로 영역(1000p), 저장 전극용 하부 전극 영역(120) 및 더미 하부 전극 영역(120')을 포함한다. 도 1의 저장 전극용 하부 전극 영역(120)은 원형 모양의 저장 전극 캐패시터를 구현하기 위한 것이나, 이는 원형 모양에 한정되는 것은 아니다. 더미 하부 전극 영역(120')은 셀 영역(1000c)과 주변회로 영 역(1000p) 사이의 경계에 위치하며, 그 폭은 저장 전극용 하부 전극 영역(120)의 그것과 1~5배인 것이 바람직하다.
도 2a 내지 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이며, 도 1의 I-I'을 따른 단면도들이다. 셀 영역(2000c)과 주변회로 영역(2000p)을 포함한 반도체 기판, 워드 라인, 비트 라인과 같은 하부 구조(미도시) 상부에 제 1 층간절연막(210)을 형성한 후, 셀 영역(2000c)의 제 1 층간절연막(210) 내에 저장 전극 콘택 플러그(214)를 형성한다. 다음으로, 셀 영역(2000c)의 제 1 층간절연막(210)과 저장 전극 콘택 플러그(214) 상부 및 주변회로 영역(2000p)의 제 1 층간절연막(210) 상부에 식각 정지막(216)과 제 2 층간절연막(218)을 형성한다. 본 발명의 일 실시 예에 따르면, 식각 정지막(216)은 질화막인 것이 바람직하다. 또한, 제 2 층간절연막(218)은 산화막인 것이 바람직하며, 특히 피에스지(Phospho-Silicate-Glass: PSG) 산화막, 테오스(Tetra-Ethyl-Ortho-Silicate: TEOS) 산화막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나인 것을 더욱 바람직하다.
도 2b를 참조하면, 셀 영역(2000c)의 제 2 층간절연막(218) 상부에 저장 전극용 하부 전극 영역(220)과 셀 영역(2000c)과 주변회로 영역(2000p)의 경계에 이를 분리하기 위한 더미 하부 전극 영역(220')을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 제 2 층간절연막(218)을 선택 식각하여 저장 전극용 하부 전극 영역(220) 및 더미 하부 전극 영역(220')을 형성한다. 다음으로, 감광막 패턴을 제거한 후, 저장 전극용 하부 전극 영역(220)과 더미 하부 전극 영역(220') 을 포함한 전체 구조물 상부에 하부 전극용 도전층(미도시)을 형성한다. 이후, 제 2 층간절연막(218)을 노출할 때까지 하부 전극용 도전층을 전면 식각하여 하부 전극(224)과 더미 하부 전극(224')을 형성한다. 이때, 하부 전극(224)은 인접한 저장 전극용 하부 전극 영역(220)에 위치한 하부 전극(224)과 분리되며, 더미 하부 전극(224')과도 분리된다.
본 발명의 일 실시 예에 따르면, 하부 전극용 도전층은 티타늄 질화막(TiN)인 것이 바람직하다. 또한, 하부 전극용 도전층에 대한 전면 식각 공정은 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방법 또는 에치-백(Etch-back) 방법으로 수행되는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 더미 하부 전극 영역(220')의 폭은 저장 전극용 하부 전극 영역(220)의 그것과 1~5배인 것이 바람직하다.
도 2c 내지 2e를 참조하면, 제 2 층간절연막(218)에 대한 부분 딥-아웃(Dip-out) 공정을 수행하여 하부 전극(224)와 더미 하부 전극(224')의 상부를 노출하도록 제 2 층간절연막(218)의 일부를 제거한 후, 하부 전극(224)의 기울어짐 및 쓰러짐 방지용 지지층(230)을 형성한다. 이때, 지지층(230)은 스탭 커버리지(Step coverage)가 좋지 않아 노출된 하부 전극(224)와 더미 하부 전극(224') 상부에 두껍게 형성되나, 그 측벽에는 얇게 형성된다. 다음으로, 지지층(230)의 일부를 제거하는 식각 공정을 수행하여 제 2 층간절연막(218)을 노출시킨다.
본 발명의 일 실시 예에 따르면, 부분 딥-아웃 공정 시 식각된 제 2 층간절연막(218)의 두께는 500~5,000Å인 것이 바람직하다. 본 발명의 다른 실시 예에 따 르면, 지지층(230)은 스탭 커버리지가 불량한 비정질 탄소(Amorphous carbon)층인 것이 바람직하다. 또한, 지지층(230) 형성 공정은 하부 전극(224)과 더미 하부 전극(224') 상부에 두껍게 증착되도록 2 단계로 진행될 수 있다.
이러한 2 단계의 지지층(230) 형성 공정은 다음과 같이 수행될 수 있다. 전체 구조물 상부에 50~200Å의 상대적으로 얇은 비정질 탄소층을 균일하게 형성한 후, 전면 식각을 수행한다. 이후, 스탭 커버리지가 불량한 비정질 탄소층을 100~1,000Å의 두께로 적층하여 하부 전극(224)과 더미 하부 전극(224') 상부에 비정질 탄소층을 두텁게 형성한다. 또한, 증착된 지지층(230)의 두께는 100~1,000Å인 것이 바람직하다.
도 2f 내지 2h를 참조하면, 노출된 제 2 층간절연막(218)에 대한 딥-아웃 공정으로 셀 영역(2000c)의 제 2 층간절연막(218)을 제거한 후, 남은 지지층(230)을 제거하여 셀 영역(2000c)의 하부 전극(224)을 완전히 노출시킨다. 이때, 주변회로 영역(2000p)은 제 2 층간절연막(218)이 남았있다. 다음으로, 전체 구조물 상부에 유전체막(240)을 형성한 후, 그 상부에 도전층을 형성하여 셀 영역(2000c)의 하부 전극(224)과 더비 하부 전극(224')을 매립하는 상부 전극(250)을 형성한다. 이때, 셀 영역(2000c)에서는 하부 전극(224), 유전체막(240) 및 상부 전극(250)을 포함하는 캐패시터(260)가 형성된다.
본 발명의 일 실시 예에 따르면, 지지층(230) 제거 공정은 산소(O2)를 포함한 플라즈마 방법으로 수행하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르 면, 유전체막(240)은 티타늄 산화(TiO2)막, 지르코늄 산화(ZrO2)막, 하프늄 산화(HfO2)막, 알루미늄 산화(Al2O3)막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하며, 그 두께는 50~150Å인 것이 바람직하다. 또한, 상부 전극(250)은 티타늄 질화(TiN)막, 루테니움(Ru)막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하면, 그 두께는 200~1,000Å인 것이 바람직하다.
도 2i 및 2j를 참조하면, 셀 영역(2000c)을 덮는 마스크(미도시)로 상부 전극(250) 및 유전체막(240)을 선택 식각하여 주변회로 영역(2000p)의 상부 전극(250)과 유전체막(240)을 제거한 후, 전체 구조물 상부에 제 3 층간절연막(252)을 형성한다. 다음으로, 후속 금속배선의 형성을 용이하도록 제 3 층간절연막(252)에 대한 평탄화 공정을 수행한다. 본 발명의 일 실시 예에 따르면, 제 3 층간절연막(252)의 두께는 3,000~10,000Å인 것이 바람직하다. 또한, 제 3 층간절연막(252)에 대한 평탄화 공정은 CMP 방법 또는 에치-백 방법으로 수행할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자를 도시한 단면도이다. 셀 영역(3000c)에 캐패시터(360)가 형성되며, 셀 영역(3000c)에 인접한 주변회로 영역(3000p)에서 제 2 층간절연막(318) 내에 보호층(332)이 매립된 더미 하부 전극(324'')을 형성한다. 본 발명의 일 실시 예에 따르면, 보호층(332)은 질화막을 형성하는 것이 바람직하다.
한편, 상술한 바와 같은 본 발명은 바람직한 실시 예에 따라 기술되어 있으 나, 상기한 실시 예는 그 설명을 위한 것이며 제한하기 위한 것이 아님을 주의하여야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 셀 영역과 주변회로 영역 사이의 단차를 줄여 금속배선 형성을 위한 층간절연막의 두께를 낮출 수 있다. 또한, 저장 전극 셀 오픈(SCO: Storage cell open) 공정을 생략할 수 있어 공정을 단순화하며, 공정 시간 및 비용을 절감할 수 있는 효과가 있다. 또한, 주변회로 영역에서 하부 전극을 정의하는 층간절연막을 제거하기 위한 주변회로 영역 노출 마스크 공정 및 이에 대한 식각 공정을 제거하여 공정 시간 및 비용을 절감할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상부에 구비된 상기 셀 영역의 제 1 층간절연막 내에 형성된 저장 전극 홀에 하부 전극을 형성하는 단계;
    상기 셀 영역의 제 1 층간절연막을 소정 두께 식각하여 상기 하부 전극을 노출하는 단계;
    상기 반도체 기판 상부에 지지층을 형성하여 상기 노출된 하부 전극을 덮는 단계;
    상기 지지층을 소정 두께 식각하여 상기 하부 전극 사이의 상기 제 1 층간절연막을 노출하는 단계;
    딥-아웃 공정으로 상기 셀 영역의 상기 제 1 층간절연막을 제거하는 단계;
    상기 남은 지지층을 제거하여 상기 하부 전극을 노출하는 단계;
    상기 반도체 기판 상부에 유전체막과 상부 전극을 형성하여 상기 셀 영역에 캐패시터를 형성하는 단계; 및
    상기 반도체 기판 상부에 제 2 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 지지층 형성 단계는,
    상기 반도체 기판 상부에 제 1 지지층을 형성하는 단계;
    상기 제 1 지지층을 소정 두께 식각하는 단계; 및
    상기 반도체 기판 상부에 제 2 지지층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 제 1 지지층은 균일한 비정질 탄소(Uniform amorphous Carbon)층으로 형성하며, 그 두께는 50~200Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2항에 있어서,
    상기 제 2 지지층은 스텝 커버리지(Step coverage)가 불량한 비정질 탄소층으로 형성하며, 그 두께는 100~1,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제 1 층간절연막의 식각된 소정 두께는 500~5,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 지지층의 식각된 소정 두께는 50~500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 저장 전극 홀은 더미 저장 전극 홀을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 더미 저장 전극 홀은 상기 주변회로 영역에 인접한 상기 셀 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7항에 있어서,
    상기 더미 저장 전극 홀은 상기 셀 영역에 인접한 상기 주변회로 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 7항에 있어서,
    상기 더미 저장 전극 홀의 크기는 상기 저장 전극 홀의 그것보다 1~5배인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1항에 있어서,
    상기 주변회로 영역의 상기 유전체막과 상기 상부 전극을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 삭제
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