KR100960471B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 하부 저장 전극용 도전층의 일부 식각하여 지지 패턴을 형성하고, 지지 패턴을 선택 식각하여 하부 저장 전극을 형성함으로써, 후속 딥-아웃 공정 시 하부 저장 전극의 기울어짐과 쓰러짐 현상을 방지하고, 상부 저장 전극의 일부를 제거하여 후속 열처리 효과를 극대화하여 소자의 특성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체 소자에 관한 것으로, 캐패시터 리닝(Leaning) 현상을 방지하기 위해 하부 저장 전극을 지지하는 지지 패턴을 포함한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 디램(Dynamic Random Access Memory: DRAM)은 저장될 정보를 나타내는 전하를 저장하기 위한 캐패시터와, 이 캐패시터에 저장된 전하를 어드레싱하는 트랜지스터를 포함한다. 통상 반도체 기판상에 형성되는 트랜지스터는 소스/드레인 영역 사이에 흐르는 전류를 제어하는 게이트 전극을 포함한다. 캐패시터에 저장된 전하는 트랜지스터를 통하여 액세스 된다. 한편, 캐패시터에 저장되는 전하의 용량을 정전용량(Capacitance: C)이라 하며, 이 값이 클수록 많은 정보를 저장할 수 있다.
현재 반도체 소자의 집적도가 증가함에 따라 셀 면적도 현저히 줄어들고 있다. 또한, 줄어든 셀 면적에 따라 셀을 구성하는 캐패시터의 면적도 줄어들고 있다. 셀의 읽기 능력(Read-out), 알파입자들에 의한 소프트 에러(Soft error), 센스 앰프의 센싱 마진(Sensing margin) 등을 고려할 때, 현재 디램이 정상적으로 동작하기 위해서는 정전용량(Capacitance)을 25fF이상 되어야 한다. 정전 용량은 전극의 표면적과 전극사이에 존재하는 유전체의 유전률에 비례한다.
캐패시터에 대한 정전용량은 다음의 수학식 1과 같이 나타낼 수 있다. 이때, ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결정되는 유전율이며, d는 두 전극 사이에 떨어진 거리이고, A는 두 전극의 유효 표면적을 의미한다. 수학식 1에서 알 수 있듯이, 유전율(ε)이 큰 유전체막을 사용할수록, 두 전극 사이의 거리(d)를 줄일수록, 그리고 두 전극의 표면적(A)을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있다.
여기서, ε은 유전률, A는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. 전극의 유효 면적을 증가시키기 위해 캐패시터를 콘캐이브(Concave) 구조, 실린더(Cylinder) 구조 등과 같이 캐패시터의 전극 구조를 3차원 형태로 변경하였다.
콘캐이브 구조의 캐패시터는 층간절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부 전극을 형성시키고, 그 상부에 유전체막과 상부 전극을 적층하여 형성한다. 반도체 소자가 점점 더 고집적화되면서 콘캐 이브 구조의 캐패시터로도 제한된 셀 면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되었다. 따라서, 콘캐이브 구조의 캐패시터보다 큰 표면적을 제공할 수 있는 실린더 구조의 캐패시터가 제안되었다.
실린더 구조의 캐패시터는 층간절연막에 캐패시터의 전극이 형성될 콘택홀을 만들고, 그 콘택홀의 내부에 캐패시터의 하부 전극을 형성한 후, 층간절연막을 제거시키고, 남은 하부 전극 상부에 유전체막과 상부 전극을 적층하여 형성한다. 실린더 구조의 캐패시터는 하부 전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘캐이브 구조의 캐패시터보다 큰 정전용량을 가질 수 있다. 이러한 실린더 구조의 캐패시터 형성 시 딥-아웃 공정이 필수적이다.
그러나, 딥-아웃 공정은 화학용액을 포함한 습식 방법으로 수행된다. 이러한 화학용액은 저장 전극용 하부 전극의 기울어짐과 쓰러짐 현상을 발생한다. 특히, 반도체 소자의 고집적화로 저장 전극용 하부 전극의 종횡비가 큰 경우, 하부 전극의 기울어짐과 쓰러짐은 현저하다.
본 발명은 하부 저장 전극용 도전층의 일부 식각하여 지지 패턴을 형성하고, 지지 패턴을 선택 식각하여 하부 저장 전극을 형성함으로써, 후속 딥-아웃 공정 시 하부 저장 전극의 기울어짐과 쓰러짐 현상을 방지하고, 상부 저장 전극의 일부를 제거하여 후속 열처리 효과를 극대화하여 소자의 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판 상부에 형성된 층간 절연막을 선택 식각하여 저장 전극 콘택 홀을 형성하는 단계;
상기 저장 전극 콘택 홀 및 상기 층간 절연막 상부에 제1 도전층을 형성하는 단계;
다수의 상기 저장 전극 콘택 홀을 서로 연결하는 지지 영역이 정의된 제 1 마스크로 상기 층간 절연막 상부에 형성된 상기 제 1 도전층 중 상기 지지영역 이외의 영역을 식각하는 단계;
딥-아웃 공정을 수행하여 상기 층간 절연막을 제거하는 단계;
상기 반도체 기판 상부와 상기 제 1 도전층 표면에 유전체막을 형성하는 단계;
상기 유전체막 상부에 제 2 도전층을 형성하여 상기 저장 전극 콘택 홀을 매립하는 단계; 및
상기 지지 영역들 사이의 스페이스 영역이 정의된 제 2 마스크로 상기 제 2 도전층, 상기 유전체막 및 상기 제 1 도전층을 선택 식각하여 캐패시터를 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판 상부에 형성된 층간절연막을 선택 식각하여 저장 전극 콘택 홀 및 더미 저장 전극 콘택 홀을 형성하는 단계;
상기 저장 전극 콘택 홀과 상기 더미 저장 전극 콘택 홀을 포함한 상기 층간 절연막 상부에 제1 도전층을 형성하는 단계;
다수의 상기 저장 전극 콘택 홀과 상기 다수의 더미 저장 전극 콘택 홀을 서로 연결하는 지지 영역이 정의된 제 1 마스크로 상기 제1 도전층을 선택 식각하는 단계;
딥-아웃 공정을 수행하여 상기 층간절연막을 제거하는 단계;
상기 반도체 기판 상부와 상기 지지 패턴 표면에 유전체막을 형성하는 단계;
상기 유전체막 상부에 제2 도전층을 형성하여 상기 저장 전극 콘택 홀 및 상기 더미 저장 전극 콘택 홀을 매립하는 단계; 및
상기 지지 영역들 사이의 스페이스 영역이 정의된 제2 마스크로 상기 제 2 도전층, 상기 유전체막 및 상기 제 1 도전층을 선택 식각하여 캐패시터 및 더미 캐패시터를 형성하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 반도체 소자는
상기와 같은 반도체 소자의 제조 방법으로 제조한 캐패시터를 포함한다.
본 발명은 캐패시터 형성 시 하부 저장 전극의 기울어짐 및 쓰러짐 현상을 방지할 수 있다. 또한, 캐패시터의 높이를 최적화할 수 있어 캐패시턴스를 충분히 확보할 수 있다. 그리고 셀 영역의 경계부에 저장 전극 형성 시 하부 저장 전극 일부가 유실되어 발생하는 벙커 결함(Bunker defect)을 방지할 수 있다.
또한, 본 발명은 셀 영역의 경계부의 저장 전극의 크기를 용이하게 조절하여 충분한 패턴을 확보할 수 있다. 셀 영역의 경계부에 형성되는 더미 캐패시터의 기생 저항(Parasitic capacitance)을 줄일 수 있다. 그리고, 비트 라인 캐패시터를 감소시켜 센싱 마진과 같은 소자의 동작 특성을 향상시킬 수 있다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃을 도시한다. 반도체 소자는 지지 영역(102), 스페이스 영역(104) 및 저장 전극 영역(106)을 포함한다. 지지 영역(102)은 딥-아웃 공정 시 하부 저장 전극의 쓰러짐과 기울어짐 현상을 방지하는 지지 패턴을 정의한다. 이때, 지지 영역(102)은 복수 개의 저장 전극 영역(106)의 일부와 이들 사이에 정의된 스페이스 영역(104)을 포함한다.
본 발명의 일 실시 예에 따르면, 지지 영역(102)은 서로 수직한 제1 방향과 제2 방향에 따라 각각 최소 2개 이상의 저장 전극 영역(106)을 포함하는 것이 바람직하다. 한편, 도 1은 서로 수직한 제1 방향(108a)과 제2 방향(108b)에서 각각 인접한 2개의 저장 전극 영역(106) 사이에 위치하는 지지 영역(102)을 구현하기 위한 것이나, 이는 설명을 위한 예시로 이에 제한되지 않음을 주의하여야 한다.
도 2a 내지 2h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시하며, 도 1의 I-I'을 따른 단면도들이다. 소자 분리 구조, 소스/드레인 영역, 게이트, 랜딩 플러그와 같은 하부 구조(미도시)를 포함한 반도체 기판(210) 상부에 제 층간 절연막(212)을 형성한 후, 제 1 층간 절연막(212) 내에 저장 전극 콘택 플 러그(214)를 형성한다. 다음으로, 제1 층간절연막(212) 상부에 식각 정지막(216)과 제2 층간절연막(218)을 형성한다. 이때, 제2 층간절연막(218)은 산화막으로 형성하는 것이 바람직하다. 제2 층간절연막(218)은 피에스지(Phospho-silicate-glass: PSG) 산화막, 테오스(Tetra-ethyl-ortho-silicate: TEOS) 산화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
도 2b를 참조하면, 제2 층간절연막(218) 상부에 도 1의 저장 전극 영역(106)을 정의하는 마스크 패턴(220)을 형성한 후, 마스크 패턴(220)을 식각 마스크로 제2 층간절연막(218)을 선택 식각하여 식각 정지막(216)을 노출하는 저장 전극 콘택홀(222)을 형성한다. 이후, 저장 전극 콘택홀(222) 하부에 노출된 식각 정지막(216)을 식각하여 저장 전극 콘택 플러그(214)를 노출한다.
도 2c 및 2d를 참조하면, 도 2b의 마스크 패턴(220)을 제거한 후, 노출된 저장 전극 콘택 플러그(214), 층간 절연막(218) 상부에 제1 도전층(224)을 형성한다. 이때, 제1 도전층(224)은 티타늄 질화막(TiN)으로 형성하는 것이 바람직하다. 다음으로, 도 1의 지지 영역(102)을 정의하는 제1 마스크(미도시)를 식각 마스크로 제1 도전층(224)을 선택 식각하여 지지 패턴(226)을 형성한다. 이때, 지지 패턴(226)은 인접한 복수 개의 저장 전극 콘택홀(222)을 연결하며, 후속 딥-아웃 공정 시 하부 저장 전극의 일부인 제 1 도전층(224)의 쓰러짐과 기울짐 현상을 방지할 수 있다. 또한, 지지 패턴(226) 형성에 대한 선택 식각 공정은 에치-백(Etch-back) 방법으로 수행하는 것이 바람직하다. 한편, 본 발명의 지지 패턴(226)은 저장 전극 콘택홀(222)의 외측에 위치한 콘택 홀까지 연장되도록 구현하였으나, 이는 설명을 위한 예시로 이에 제한되지 않음을 주의해야 한다.
도 2e 및 2f를 참조하면, 딥-아웃 공정을 수행하여 지지 패턴(226) 사이에 노출된 층간 절연막(218)을 제거한다. 이때, 딥-아웃 공정 시 식각 정지막(216)을 식각 배리어로 지지 패턴(226)을 완전히 노출한다. 다음으로, 식각 정지막(216)의 상부와 지지 패턴(226)의 상부 및 하부에 유전체막(230) 및 제2 도전층(232)을 형성한다. 이때, 유전체막(230)과 제2 도전층(232)은 스텝 커버리지(Step coverage) 특성이 우수하여 지지 패턴(226) 사이의 빈 공간(228)에 균일하게 증착된다. 한편, 유전체막(230)은 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 하프늄(HfO2), 산화 알루미늄(Al2O3) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 제2 도전층(232)은 폴리 실리콘, 질화 티타늄(TiN), 루테니움(Ru) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
도 2g를 참조하면, 도 1의 스페이스 영역(104)을 정의하는 제2 마스크(미도시)를 식각 마스크로 제2 도전층(232)과 지지 패턴(226)을 선택 식각하여 캐패시터(240)를 형성한다. 이때, 캐패시터(240)는 하부 저장 전극(234), 유전체막(230) 및 상부 저장 전극(236)의 적층구조로 형성된다. 또한, 하부 저장 전극(234)은 인접한 하부 저장 전극(234)과 전기적으로 분리된다. 한편, 캐패시터(240)의 상부 저장 전극(236)은 도 1의 지지 영역(102)에서 오픈되어 후속 열처리 공정에서 수소(H2)나 질소(N2)와 같은 물질이 반도체 기판(210)까지 내려가지 못하는 블로킹 현 상(Blocking phenomenon)을 완화할 수 있다.
본 발명의 하나의 적용에 따르면, 캐패시터(240)는 제2 마스크를 식각 마스크로 지지 패턴(226)을 노출할 때까지 제2 도전층(232) 및 유전체막(230)을 식각한다. 이후, 노출된 지지 패턴(226)을 제거하여 하부 저장 전극(234)을 분리한다. 따라서, 하부 저장 전극(234), 유전체막(230) 및 상부 저장 전극(236)으로 이루어진 캐패시터(240)를 형성한다. 이때, 하부 저장 전극(234)을 분리를 위한 식각 공정은 식각 가스, 식각 시간 등과 같은 식각 조건을 조절하여 수행할 수 있다. 한편, 이러한 캐패시터(240) 형성에 대한 식각 방법은 그 설명을 위한 것으로 이에 제한되지 않음을 주의하여야 한다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 레이아웃을 도시한다. 반도체 소자는 경계부(300e), 지지 영역(302), 스페이스 영역(304), 저장 전극 영역(306) 및 더미 저장 전극 영역(308)을 포함한다. 지지 영역(302)은 딥-아웃 공정 시 하부 저장 전극의 쓰러짐과 기울어짐 현상을 방지하는 지지 패턴이 형성될 영역을 정의한다. 이때, 지지 영역(302)은 복수 개의 저장 전극 영역(306)의 일부와 이들 사이에 정의된 스페이스 영역(304)을 포함한다. 한편, 지지 영역(302)은 경계부(300e)의 더미 저장 전극 영역(308)을 더 포함한다. 후속 캐패시터 형성 시 경계부(300e)에 형성되는 더미 캐패시터는 내부와 외부가 분리될 수 있다. 따라서, 더미 캐패시터는 동작하지 않아 기생 정전용량을 감소시킬 수 있다. 한편, 도 3은 지지 영역(302)을 구현하기 위한 것이나, 이는 그 설명을 위한 것으로 이에 제한되지 않음을 주의하여야 한다.
도 4a 및 4b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시하며, 도 3의 II-II'에 따른 단면도들이다. 반도체 기판(410) 상부에 저장 전극 콘택 플러그(414)를 포함한 제1 층간절연막(412)을 형성한 후, 저장 전극 콘택 플러그(414)과 제1 층간절연막(412) 상부에 식각 정지막(416)과 제2 층간절연막(418)을 형성한다. 다음으로, 도 3의 저장 전극 영역(306)과 경계부(300e)의 더미 저장 전극 영역(308)을 정의하는 마스크로 제2 층간절연막(418)과 식각 정지막(416)을 선택 식각하여 저장 전극 콘택 홀(422) 및 더미 저장 전극 콘택 홀(423)을 형성한다.
이후, 제2 층간절연막(418), 저장 전극 콘택 홀(422) 및 더미 저장 전극 콘택홀(423) 상부에 도전층(424)을 형성한 후, 도 3의 지지 영역(302)을 정의하는 마스크로 도전층(424)을 선택 식각하여 지지 패턴(426)을 형성한다. 이때, 지지 패턴(426)은 인접한 복수 개의 저장 전극 콘택홀(422)을 서로 연결하며, 후속 딥-아웃 공정 시 하부 저장 전극으로 예정된 도전층(424)의 쓰러짐과 기울짐 현상을 방지할 수 있다. 한편, 본 발명의 지지 패턴(426)은 저장 전극 콘택 홀(422) 및 더미 저장 전극 콘택 홀(423)의 외측에 위치한 콘택 홀과 경계부(400e)까지 연장되도록 구현하였으나, 이는 설명을 위한 예시로 이에 제한되지 않음을 주의해야 한다.
또한, 지지 패턴(426)은 경계부(400e)를 포함하기 때문에 후속 캐패시터 형성을 위한 식각 공정 시 경계부(400e)에서 하부 저장 전극의 안쪽과 바깥쪽의 상부 저장 전극이 분리될 수 있다. 또한, 경계부(400e)의 상부 저장 전극에 전압을 인가하면, 바깥쪽의 상부 저장 전극만 연결되어 1/2 정도의 캐패시터 역할을 수행한다. 따라서, 기생 정전 용량을 줄이는 효과가 발생할 수 있다. 이후 공정은 도 2e 내지 2g에서 도시된 딥-아웃 공정, 유전체막 형성 공정, 상부 전극 형성 공정을 수행하여 캐패시터를 완성할 수 있다.
아울러 상기와 같은 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.
도 2a 내지 2g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 레이아웃.
도 4a 및 4b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
102: 지지 영역 104: 스페이스 영역
106: 저장 전극 영역 210: 반도체 기판
212: 제1 층간절연막 214: 저장 전극 콘택 플러그
216: 식각 정지막 218: 제2 층간절연막
218a: 제1 층간절연막 패턴 218b: 제2 층간절연막 패턴
218c: 제3 층간절연막 패턴 220: 마스크 패턴
222a: 제1 저장 전극 콘택홀 222b: 제2 저장 전극 콘택홀
224: 제1 도전층 226: 지지 패턴
228: 공간 230: 유전체막
232: 제2 도전층 234: 하부 저장 전극
236: 상부 저장 전극 240: 캐패시터
300e: 경계부 302: 지지 영역
304: 스페이스 영역 306: 저장 전극 영역
308: 더미 저장 전극 영역 400e: 경계부
410: 반도체 기판 412: 제1 층간절연막
414: 저장 전극 콘택 플러그 416: 식각 정지막
418: 제2 층간절연막 418a: 제1 층간절연막 패턴
418b: 제2 층간절연막 패턴 418c: 제3 층간절연막 패턴
418d: 제4 층간절연막 패턴 422a: 제1 저장 전극 콘택홀
422b: 제2 저장 전극 콘택홀 422d: 더미 저장 전극 콘택홀
424: 도전층 426: 지지 패턴
Claims (9)
- 반도체 기판 상부에 형성된 층간 절연막을 선택 식각하여 저장 전극 콘택 홀을 형성하는 단계;상기 저장 전극 콘택 홀 및 상기 층간 절연막 상부에 제1 도전층을 형성하는 단계;다수의 상기 저장 전극 콘택 홀을 서로 연결하는 지지 영역이 정의된 제 1 마스크로 상기 층간 절연막 상부에 형성된 상기 제 1 도전층 중 상기 지지영역 이외의 영역을 식각하는 단계;딥-아웃 공정을 수행하여 상기 층간 절연막을 제거하는 단계;상기 반도체 기판 상부와 상기 제 1 도전층 표면에 유전체막을 형성하는 단계;상기 유전체막 상부에 제 2 도전층을 형성하여 상기 저장 전극 콘택 홀을 매립하는 단계; 및상기 지지 영역들 사이의 스페이스 영역이 정의된 제 2 마스크로 상기 제 2 도전층, 상기 유전체막 및 상기 제 1 도전층을 선택 식각하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 지지 영역은 4개 내지 10,000개의 상기 저장 전극 콘택 홀을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 지지 영역은 서로 수직한 제1 방향과 제2 방향에 따라 각각 2개 내지 10,000개의 상기 저장 전극 콘택 홀을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 마스크는 상기 제1 마스크의 역상인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상부에 형성된 층간절연막을 선택 식각하여 저장 전극 콘택 홀 및 더미 저장 전극 콘택 홀을 형성하는 단계;상기 저장 전극 콘택 홀과 상기 더미 저장 전극 콘택 홀을 포함한 상기 층간 절연막 상부에 제1 도전층을 형성하는 단계;다수의 상기 저장 전극 콘택 홀과 상기 다수의 더미 저장 전극 콘택 홀을 서로 연결하는 지지 영역이 정의된 제 1 마스크로 상기 제1 도전층을 선택 식각하는 단계;딥-아웃 공정을 수행하여 상기 층간절연막을 제거하는 단계;상기 반도체 기판 상부와 상기 지지 패턴 표면에 유전체막을 형성하는 단계;상기 유전체막 상부에 제2 도전층을 형성하여 상기 저장 전극 콘택 홀 및 상기 더미 저장 전극 콘택 홀을 매립하는 단계; 및상기 지지 영역들 사이의 스페이스 영역이 정의된 제2 마스크로 상기 제 2 도전층, 상기 유전체막 및 상기 제 1 도전층을 선택 식각하여 캐패시터 및 더미 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 지지 영역은 다수의 상기 더미 저장 전극 콘택 홀을 포함한 셀 영역의 경계부를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 제2 마스크는 상기 제1 마스크의 역상으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 더미 캐패시터의 상부 전극은 하부 전극에 의해 전기적으로 서로 분리되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
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