JP3608324B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭなど、記憶ノード電極を有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）は、半導体デバイスにおけるプロセスドライバーとして、近年ますます微細化、大容量化が進んでおり、学会レベルにおいては１Ｇｂの記憶容量を持つＤＲＡＭの発表も行われている。
【０００３】
ＤＲＡＭはスイッチング用のメタル−酸化物−半導体積層体を有する電界効果型トランジスタ（ＭＯＳＦＥＴ）とメモリキャパシタとを有するメモリセル構造を持っており、その高集積化に伴いメモリセルの縮小化が図られ、メモリキャパシタの占有面積も縮小化している。
【０００４】
しかしながら、ＤＲＡＭなどのメモリキャパシタで最も重要なことは、記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量を必要量確保することである。その値は、ＤＲＡＭの世代にかかわらず、アルファー線によるソフトエラー等の点から２０〜３０ｆＦと言われている。
【０００５】
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、蓄積容量は必要量確保する必要があり、そのための様々な工夫がなされている。
【０００６】
キャパシタに使用するキャパシタ絶縁膜の構成材料を改良することによりキャパシタの蓄積容量を増加させることが行われている。例えば、キャパシタ絶縁膜の膜厚を薄くすることにより蓄積容量を増加させることができる。従来の酸化シリコンからなるキャパシタ絶縁膜はその薄膜化に限界があり、窒化シリコンを酸化シリコンで挟んだＯＮＯ膜、あるいは比誘電率の高いＴａ2Ｏ5や、ＢＳＴ、ＳＴＯなどをキャパシタ絶縁膜に使用する方法が開発され、蓄積容量を増やすための工夫がなされてきた。
【０００７】
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造のものが開発されている。メモリ・キャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの所定の一定電位が印加されている電極）とその間のキャパシタ絶縁膜とを有しており、記憶ノード電極とプレート電極の表面積を増加することによりキャパシタの蓄積容量を増加させる方法が試みられている。従来は平面的な構造を持つプレーナ型が使用されていたが、現在では記憶ノード電極を立体化して記憶ノード電極の側壁面などを利用し、キャパシタの占有面積は増加させずに記憶ノード電極の表面積を増加させて蓄積容量を増加させることが一般的となっている。例えば、スタック型およびトレンチ型などがある。トレンチ型は基板に対して深さ方向に記憶ノードを形成したもので、基板を掘ることによる弊害を検討する必要がある。一方スタック型はＣＯＢ（capacitor over bitline）とＣＵＢ（capacitor under bitline）という２タイプに分類でき、中でもＣＯＢのスタック型の場合、ビット線よりも後にキャパシタ（記憶ノード）を形成するため、セル領域上に微細加工で決まる最大のキャパシタ（記憶ノード）を形成することができる利点がある。
【０００８】
上記のようなＣＯＢのスタック型には、ペデスタルスタック（Pedestal Stack）型、フィン（Fin）型、シリンダ（Cylinder）型（クラウン（Crown）型）などの様々なタイプが開発されている。シリンダ型には、円筒部分が１重構造のタイプのほか２重構造のタイプも開発されている。また、同じく表面積を増やす目的で記憶ノード電極表面を粗面化する方法や、ポリシリコン電極の形成温度を制御して表面に半円球の凹凸を設ける方法も開発されている。なかでも、シリンダ型記憶ノード電極はその占有面積の縮小化の中においても、蓄積容量を確保しやすく、半導体記憶装置の微細化、高集積化及び縮小化に適している。
【０００９】
従来方法によるシリンダ型の記憶ノード電極の構造について、図５（ａ）により説明する。半導体基板１０上に図示しないゲート電極やソース・ドレイン拡散層などからなるトランジスタなどがあり、その上層に層間絶縁膜２０がある。層間絶縁膜２０中には、ソースドレイン拡散層などの下層配線に接続する記憶ノードコンタクト電極３０が埋め込まれている。シリンダ型の記憶ノード電極３１ａが下層の記憶ノードコンタクト電極３０と接続して形成されている。
【００１０】
上記のシリンダ型の記憶ノード電極の斜視図を図５（ｂ）に示す。直方体の電極の内部に四角い孔をくり抜いた構造で、電極の外側の底辺の長さをＬ、Ｗとし、高さをＨとし、また、電極の内側の孔の部分の底辺の長さをＬ1、Ｗ1とし、高さをＨ1とすると、キャパシタの蓄積容量に寄与する記憶ノード電極の表面積Ｓは、
【００１１】
Ｓ＝ＬＷ＋２（Ｌ＋Ｗ）Ｈ＋２（Ｌ1＋Ｗ1）Ｈ1
【００１２】
で与えられる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記の従来のキャパシタ（記憶ノード電極）は、さらなる装置の高集積化、縮小化を進めるにあたって、キャパシタの占有面積の縮小に限界があり、必要な蓄積容量を確保しながらキャパシタの占有面積を縮小することが困難であるという問題があった。
【００１４】
本発明は、上記の問題を鑑みなされたもので、従って、従来方法の記憶ノード電極よりも表面積を増やしてメモリキャパシタの蓄積容量を増やすことができ、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能で、装置の微細化、高集積化及び縮小化が可能な半導体記憶装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体記憶装置の製造方法は、記憶ノード電極を有するメモリキャパシタを持つ半導体記憶装置の製造方法であって、基板上にエッチングストッパ及び電極形成用第１絶縁膜を形成する工程と、前記エッチングストッパ及び前記電極形成用第１絶縁膜に記憶ノード電極の下部の型となって下層配線を露出させる開孔部を形成する工程と、前記電極形成用第１絶縁膜の上層に記憶ノード電極の上部の型となって半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程と、前記電極形成用第１絶縁膜及び前記電極形成用第２絶縁膜の上層に前記下層配線に接続する記憶ノード電極用層を形成する工程と、前記記憶ノード電極用層の上層に電極形成用第３絶縁膜を形成する工程と、前記記憶ノード電極用層を個々の記憶ノード電極に分離するまで前記電極形成用第３絶縁膜の上方から前記電極形成用第３絶縁膜、記憶ノード電極用層及び電極形成用第２絶縁膜を除去する工程と、前記分離された記憶ノード電極の間の電極形成用第１絶縁膜、電極形成用第２絶縁膜及び電極形成用第３絶縁膜を除去する工程とを有する。
【００１６】
上記本発明の半導体記憶装置の製造方法によれば、記憶ノード電極が半導体基板に対して斜めに傾いた部分を有することにより記憶ノード電極の表面積を増やすことが可能となり、メモリキャパシタの蓄積容量を増やすことができ、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能である半導体記憶装置を製造することができる。
【００１７】
上記本発明の半導体記憶装置の製造方法においては、好適には、前記電極形成用第１絶縁膜の上層に記憶ノード電極の上部の型となって半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程が半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程である。半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより、半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成することができ、本発明の半導体記憶装置を容易に製造することができる。
【００１８】
ここで、半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤについて説明する。図２（ａ）に示すようなコンタクトホールが開孔された基板に対して、半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより例えば酸化シリコンなどを堆積すると、堆積とエッチングが同時に起きる現象が生じ、凹凸のある基板上に対しては堆積とエッチングの差として異方的に酸化シリコンが堆積し、例えば図２（ｂ）に示すようにコンタクトホールは酸化シリコンで埋められ、同時にコンタクトホールでない部分の上層には、断面図が三角形であり、半導体基板に対して斜めに傾いた表面を有する酸化シリコン層を形成することができる。この斜めに傾いた表面上に電極材を堆積させることで、半導体基板に対して斜めに傾いた部分を有する記憶ノード電極を形成することができる。この時、コンタクトホールでない部分の長さが長いと、酸化シリコン層は断面図が三角形ではなく台形となる場合があるが、半導体基板に対して斜めに傾いた表面を形成できることには変わりなく、この表面に沿って電極材を堆積させることで、半導体基板に対して斜めに傾いた部分を有する記憶ノード電極を形成することができる。
【００１９】
上記本発明の半導体記憶装置の製造方法においては、好適には、前記記憶ノード電極用層を個々の記憶ノード電極に分離するまで前記電極形成用第３絶縁膜の上方から前記電極形成用第３絶縁膜、記憶ノード電極用層及び電極形成用第２絶縁膜を除去する工程が前記電極形成用第３絶縁膜の上方から研磨する工程である。電極形成用第３絶縁膜の上方から研磨するすることにより、電極形成用第３絶縁膜、電極形成用第２絶縁膜及び記憶ノード電極用層を区別なく上方から研磨することが可能となり、記憶ノード電極用層を個々の記憶ノード電極に容易に分離することが可能となる。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体記憶装置の製造方法の実施の形態について図面を参照して説明する。
【００２１】
まず、本発明の半導体記憶装置について説明する。図１に示すように、半導体基板１０上に図示しないゲート電極やソース・ドレイン拡散層などからなるトランジスタなどがあり、その上層に層間絶縁膜２０とエッチングストッパ２１がある。層間絶縁膜２０中には、ソースドレイン拡散層などの下層配線に接続する記憶ノードコンタクト電極３０が埋め込まれている。エッチングストッパ２１には記憶ノードコンタクト電極３０の上方部分に開孔部があって記憶ノード電極３１ａがあり、下層の記憶ノードコンタクト電極３０と接続している。
【００２２】
上記の記憶ノード電極は、図５（ａ）に示す従来方法のシリンダ型の記憶ノード電極にあるような半導体基板に対して垂直な部分Ｖに加えて、半導体基板に対して斜めに傾いた部分Ｓを有している。この斜めの部分Ｓを有することにより、表面積を増やすことが可能となっている。このため、メモリキャパシタの蓄積容量を増やすことができるので、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能となり、装置の微細化、高集積化及び小型化が可能である。
【００２３】
次に、本発明の半導体記憶装置の製造方法について、図１〜図４の本発明の半導体記憶装置の製造方法の製造工程を示す断面図を用いて説明する。
【００２４】
まず、図２（ａ）に至るまでの工程について説明する。半導体基板１０上に図示しないゲート電極やソース・ドレイン拡散層などを有するトランジスタなどを形成した後、全面に被覆して層間絶縁膜２０を形成し、レジストをパターニングしてＲＩＥ（反応性イオンエッチング）などのエッチングを行うことにより開孔部を開孔してポリシリコンなどの導電体を埋め込み、ソースドレイン拡散層などに接続する記憶ノードコンタクト電極３０を形成する。次に、例えば窒化シリコンをＣＶＤにより全面に堆積させてエッチングストッパ２１を形成し、その上層に例えば酸化シリコンをＣＶＤにより堆積させて電極形成用第１絶縁膜２２を形成する。次に、電極形成用絶縁膜２２上にレジストをパターニングしてＲＩＥなどのエッチングをエッチングストッパ２１の表面が露出するまで行い、記憶ノードコンタクト電極の上方に開孔部ＣＨを形成する。この後、レジストを除去する。
【００２５】
次に、図２（ｂ）に示すように、基板に電圧を印加したＥＣＲ型のプラズマＣＶＤにより例えば酸化シリコンを堆積させて、電極形成用第１絶縁膜２２の上層に断面図が三角形の形状の電極形成用第２絶縁膜２３ａを形成する。この電極形成用第２絶縁膜は、記憶ノード電極の上部の型となる部分である。このとき、開孔部ＣＨは酸化シリコンの絶縁膜２３ｂが埋め込まれる。
【００２６】
次に、図３（ｃ）に示すように、レジストをパターニングしてＲＩＥなどのエッチングを行い、絶縁膜２３ｂを除去して再び開孔部ＣＨを形成する。引き続いてエッチングを行い、開孔部ＣＨ底部のエッチングストッパ２１を除去し、記憶ノードコンタクト電極３０を露出させる。この開口部ＣＨは、記憶ノード電極の下部の型となる部分である。この後、レジストを除去する。
【００２７】
次に、図３（ｄ）に示すように、例えばＣＶＤなどによりポリシリコンを全面に堆積させ、記憶ノード電極用層３１を形成する。開孔部ＣＨ内の部分では、半導体基板に対して垂直な電極部分が形成され、電極形成用第２絶縁膜の半導体基板に対して斜めに傾いた表面に沿って電極材を堆積させた部分では、半導体基板に対して斜めに傾いた電極部分が形成される。このとき、ポリシリコンに導電性を付与するための不純物イオンは、ＣＶＤにおけるの反応ガスに予め混入しておく方法か、ポリシリコンを堆積した後にイオン注入する方法により導入することができる。
【００２８】
次に、図４（ｅ）に示すように、例えばＣＶＤなどにより酸化シリコンを全面に堆積させ、電極形成用第３絶縁膜２４を形成する。
【００２９】
次に、図４（ｆ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）などにより、電極形成用第３絶縁膜２４の一部及び電極形成用第２絶縁膜２３ａの三角形の頂点近傍及びその上層にある記憶ノード電極用層３１の上部の半導体基板に対して斜めに傾いた部分の一部を除去し、個々に分離された記憶ノード電極３１ａを形成する。
【００３０】
次に、図１に示すように、例えばフッ酸系のウェットエッチングにより記憶ノード電極３１ａの間にある電極形成用第１絶縁膜２２、電極形成用第２絶縁膜２３ａ及び電極形成用第３絶縁膜２４ａを除去する。以上で半導体基板に対して垂直な部分Ｖと半導体基板に対して斜めに傾いた部分Ｓを有している記憶ノード電極を形成することができる。上記の記憶ノード電極は、図５（ａ）に示す従来方法の記憶ノード電極に比べて上部が斜めに開いた部分Ｓを有する分、より広い表面積を有する。
【００３１】
この後は例えば酸化シリコンと窒化シリコンの積層体（ＯＮ膜）あるいはＴａ2Ｏ5などを堆積させて記憶ノード電極を被覆するキャパシタ絶縁膜を形成し、さらに例えばポリシリコンをＣＶＤにより堆積させてプレート電極を形成し、キャパシタを完成させる。
【００３２】
本実施形態の半導体記憶装置の製造方法によれば、図５（ａ）に示す従来方法の記憶ノード電極に比べて上部が斜めに開いた部分Ｓの分表面積の広いシリンダ型の記憶ノード電極を持つ半導体記憶装置を製造することができる。記憶ノード電極の表面積を増やすことができるので、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能となり、装置の微細化、高集積化及び小型化が可能である。
【００３３】
また、上記の半導体装置は従来方法のシリンダ型の記憶ノード電極の上部がシリンダの外側に斜めに開いた形状であり、従来方法であるシリンダ型電極の型となる絶縁膜の上層に、外側に斜めに開いた形状部分の型となる絶縁膜を形成することにより製造することが可能であるので、従来方法から工程数をあまり増加させないで製造することが可能である。
【００３４】
また、電極形成用第２絶縁膜の形成において、半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより、半導体基板に対して斜めの表面を持つ電極形成用第２電極を形成することができ、本発明の半導体記憶装置を容易に製造することができる。
【００３５】
また、ＣＭＰなどの研磨によって電極形成用第３絶縁膜の上方から電極形成用第３絶縁膜、電極形成用第２絶縁膜及び記憶ノード電極用層を区別なく除去することが可能となり、記憶ノード電極用層を個々の記憶ノード電極に容易に分離することが可能となる。
【００３６】
本発明の半導体記憶装置の製造方法は、メモリキャパシタを有するＤＲＡＭやＶＲＡＭなど、キャパシタを有する半導体記憶装置であれば適用可能である。
【００３７】
本発明の半導体装置の製造方法は、上記の実施の形態に限定されない。例えば、記憶ノード電極はポリシリコンの１層構成でなく、２層以上の構成としてよい。また、記憶ノード電極はポリシリコン以外にもアモルファスシリコンなどの導電体により形成してもよい。また、記憶ノード電極以外の構成は所望する様々な構造をとることができる。例えば、記憶ノードコンタクト電極のない構成として記憶ノードを直接下層配線に接続する構造とすることもできる。また、図面に示されていないスイッチングトランジスタなどは特に限定されず、ポリサイドなどのゲート電極、ＬＤＤ構造のソースドレイン拡散層など、様々な構造をとることが可能である。さらに、ロジックＬＳＩやその他の半導体装置との混載も可能である。その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００３８】
【発明の効果】
本発明によれば、従来方法の記憶ノード電極に比べて記憶ノード電極の上部が斜めに開いた構造を持ち、表面積を増やすことが可能で、メモリキャパシタの蓄積容量を増やすことができるので、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能な半導体記憶装置の製造方法を提供でき、装置の微細化、小型化が可能である。
【図面の簡単な説明】
【図１】図１は本発明の半導体記憶装置の断面図である。
【図２】図２は本発明の半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は電極形成用第１絶縁膜に開孔部を形成する工程まで、（ｂ）は電極形成用第２絶縁膜の形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、（ｃ）は開孔部を埋めた絶縁膜を除去する工程まで、（ｄ）は記憶ノード電極用層の形成工程までを示す。
【図４】図４は図３の続きの工程を示す断面図であり、（ｅ）は電極形成用第３絶縁膜の形成工程まで、（ｆ）は記憶ノード分離の研磨工程までを示す。
【図５】図５（ａ）は従来方法による半導体記憶装置の断面図であり、図５（ｂ）は従来方法による記憶ノード電極の斜視図である。
【符号の説明】
１０…半導体基板、２０…層間絶縁膜、２１…エッチングストッパ、２２…電極形成用第１絶縁膜、２３ａ…電極形成用第２絶縁膜、２４、２４ａ…電極形成用第３絶縁膜、３０…記憶ノードコンタクト電極、３１…記憶ノード電極用層、３１ａ…記憶ノード電極、Ｖ…半導体基板に対して垂直な部分、Ｓ…半導体基板に対して斜めに傾いた部分
【発明の属する技術分野】
本発明は、ＤＲＡＭなど、記憶ノード電極を有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）は、半導体デバイスにおけるプロセスドライバーとして、近年ますます微細化、大容量化が進んでおり、学会レベルにおいては１Ｇｂの記憶容量を持つＤＲＡＭの発表も行われている。
【０００３】
ＤＲＡＭはスイッチング用のメタル−酸化物−半導体積層体を有する電界効果型トランジスタ（ＭＯＳＦＥＴ）とメモリキャパシタとを有するメモリセル構造を持っており、その高集積化に伴いメモリセルの縮小化が図られ、メモリキャパシタの占有面積も縮小化している。
【０００４】
しかしながら、ＤＲＡＭなどのメモリキャパシタで最も重要なことは、記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量を必要量確保することである。その値は、ＤＲＡＭの世代にかかわらず、アルファー線によるソフトエラー等の点から２０〜３０ｆＦと言われている。
【０００５】
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、蓄積容量は必要量確保する必要があり、そのための様々な工夫がなされている。
【０００６】
キャパシタに使用するキャパシタ絶縁膜の構成材料を改良することによりキャパシタの蓄積容量を増加させることが行われている。例えば、キャパシタ絶縁膜の膜厚を薄くすることにより蓄積容量を増加させることができる。従来の酸化シリコンからなるキャパシタ絶縁膜はその薄膜化に限界があり、窒化シリコンを酸化シリコンで挟んだＯＮＯ膜、あるいは比誘電率の高いＴａ2Ｏ5や、ＢＳＴ、ＳＴＯなどをキャパシタ絶縁膜に使用する方法が開発され、蓄積容量を増やすための工夫がなされてきた。
【０００７】
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造のものが開発されている。メモリ・キャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの所定の一定電位が印加されている電極）とその間のキャパシタ絶縁膜とを有しており、記憶ノード電極とプレート電極の表面積を増加することによりキャパシタの蓄積容量を増加させる方法が試みられている。従来は平面的な構造を持つプレーナ型が使用されていたが、現在では記憶ノード電極を立体化して記憶ノード電極の側壁面などを利用し、キャパシタの占有面積は増加させずに記憶ノード電極の表面積を増加させて蓄積容量を増加させることが一般的となっている。例えば、スタック型およびトレンチ型などがある。トレンチ型は基板に対して深さ方向に記憶ノードを形成したもので、基板を掘ることによる弊害を検討する必要がある。一方スタック型はＣＯＢ（capacitor over bitline）とＣＵＢ（capacitor under bitline）という２タイプに分類でき、中でもＣＯＢのスタック型の場合、ビット線よりも後にキャパシタ（記憶ノード）を形成するため、セル領域上に微細加工で決まる最大のキャパシタ（記憶ノード）を形成することができる利点がある。
【０００８】
上記のようなＣＯＢのスタック型には、ペデスタルスタック（Pedestal Stack）型、フィン（Fin）型、シリンダ（Cylinder）型（クラウン（Crown）型）などの様々なタイプが開発されている。シリンダ型には、円筒部分が１重構造のタイプのほか２重構造のタイプも開発されている。また、同じく表面積を増やす目的で記憶ノード電極表面を粗面化する方法や、ポリシリコン電極の形成温度を制御して表面に半円球の凹凸を設ける方法も開発されている。なかでも、シリンダ型記憶ノード電極はその占有面積の縮小化の中においても、蓄積容量を確保しやすく、半導体記憶装置の微細化、高集積化及び縮小化に適している。
【０００９】
従来方法によるシリンダ型の記憶ノード電極の構造について、図５（ａ）により説明する。半導体基板１０上に図示しないゲート電極やソース・ドレイン拡散層などからなるトランジスタなどがあり、その上層に層間絶縁膜２０がある。層間絶縁膜２０中には、ソースドレイン拡散層などの下層配線に接続する記憶ノードコンタクト電極３０が埋め込まれている。シリンダ型の記憶ノード電極３１ａが下層の記憶ノードコンタクト電極３０と接続して形成されている。
【００１０】
上記のシリンダ型の記憶ノード電極の斜視図を図５（ｂ）に示す。直方体の電極の内部に四角い孔をくり抜いた構造で、電極の外側の底辺の長さをＬ、Ｗとし、高さをＨとし、また、電極の内側の孔の部分の底辺の長さをＬ1、Ｗ1とし、高さをＨ1とすると、キャパシタの蓄積容量に寄与する記憶ノード電極の表面積Ｓは、
【００１１】
Ｓ＝ＬＷ＋２（Ｌ＋Ｗ）Ｈ＋２（Ｌ1＋Ｗ1）Ｈ1
【００１２】
で与えられる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記の従来のキャパシタ（記憶ノード電極）は、さらなる装置の高集積化、縮小化を進めるにあたって、キャパシタの占有面積の縮小に限界があり、必要な蓄積容量を確保しながらキャパシタの占有面積を縮小することが困難であるという問題があった。
【００１４】
本発明は、上記の問題を鑑みなされたもので、従って、従来方法の記憶ノード電極よりも表面積を増やしてメモリキャパシタの蓄積容量を増やすことができ、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能で、装置の微細化、高集積化及び縮小化が可能な半導体記憶装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体記憶装置の製造方法は、記憶ノード電極を有するメモリキャパシタを持つ半導体記憶装置の製造方法であって、基板上にエッチングストッパ及び電極形成用第１絶縁膜を形成する工程と、前記エッチングストッパ及び前記電極形成用第１絶縁膜に記憶ノード電極の下部の型となって下層配線を露出させる開孔部を形成する工程と、前記電極形成用第１絶縁膜の上層に記憶ノード電極の上部の型となって半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程と、前記電極形成用第１絶縁膜及び前記電極形成用第２絶縁膜の上層に前記下層配線に接続する記憶ノード電極用層を形成する工程と、前記記憶ノード電極用層の上層に電極形成用第３絶縁膜を形成する工程と、前記記憶ノード電極用層を個々の記憶ノード電極に分離するまで前記電極形成用第３絶縁膜の上方から前記電極形成用第３絶縁膜、記憶ノード電極用層及び電極形成用第２絶縁膜を除去する工程と、前記分離された記憶ノード電極の間の電極形成用第１絶縁膜、電極形成用第２絶縁膜及び電極形成用第３絶縁膜を除去する工程とを有する。
【００１６】
上記本発明の半導体記憶装置の製造方法によれば、記憶ノード電極が半導体基板に対して斜めに傾いた部分を有することにより記憶ノード電極の表面積を増やすことが可能となり、メモリキャパシタの蓄積容量を増やすことができ、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能である半導体記憶装置を製造することができる。
【００１７】
上記本発明の半導体記憶装置の製造方法においては、好適には、前記電極形成用第１絶縁膜の上層に記憶ノード電極の上部の型となって半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程が半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程である。半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより、半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成することができ、本発明の半導体記憶装置を容易に製造することができる。
【００１８】
ここで、半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤについて説明する。図２（ａ）に示すようなコンタクトホールが開孔された基板に対して、半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより例えば酸化シリコンなどを堆積すると、堆積とエッチングが同時に起きる現象が生じ、凹凸のある基板上に対しては堆積とエッチングの差として異方的に酸化シリコンが堆積し、例えば図２（ｂ）に示すようにコンタクトホールは酸化シリコンで埋められ、同時にコンタクトホールでない部分の上層には、断面図が三角形であり、半導体基板に対して斜めに傾いた表面を有する酸化シリコン層を形成することができる。この斜めに傾いた表面上に電極材を堆積させることで、半導体基板に対して斜めに傾いた部分を有する記憶ノード電極を形成することができる。この時、コンタクトホールでない部分の長さが長いと、酸化シリコン層は断面図が三角形ではなく台形となる場合があるが、半導体基板に対して斜めに傾いた表面を形成できることには変わりなく、この表面に沿って電極材を堆積させることで、半導体基板に対して斜めに傾いた部分を有する記憶ノード電極を形成することができる。
【００１９】
上記本発明の半導体記憶装置の製造方法においては、好適には、前記記憶ノード電極用層を個々の記憶ノード電極に分離するまで前記電極形成用第３絶縁膜の上方から前記電極形成用第３絶縁膜、記憶ノード電極用層及び電極形成用第２絶縁膜を除去する工程が前記電極形成用第３絶縁膜の上方から研磨する工程である。電極形成用第３絶縁膜の上方から研磨するすることにより、電極形成用第３絶縁膜、電極形成用第２絶縁膜及び記憶ノード電極用層を区別なく上方から研磨することが可能となり、記憶ノード電極用層を個々の記憶ノード電極に容易に分離することが可能となる。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体記憶装置の製造方法の実施の形態について図面を参照して説明する。
【００２１】
まず、本発明の半導体記憶装置について説明する。図１に示すように、半導体基板１０上に図示しないゲート電極やソース・ドレイン拡散層などからなるトランジスタなどがあり、その上層に層間絶縁膜２０とエッチングストッパ２１がある。層間絶縁膜２０中には、ソースドレイン拡散層などの下層配線に接続する記憶ノードコンタクト電極３０が埋め込まれている。エッチングストッパ２１には記憶ノードコンタクト電極３０の上方部分に開孔部があって記憶ノード電極３１ａがあり、下層の記憶ノードコンタクト電極３０と接続している。
【００２２】
上記の記憶ノード電極は、図５（ａ）に示す従来方法のシリンダ型の記憶ノード電極にあるような半導体基板に対して垂直な部分Ｖに加えて、半導体基板に対して斜めに傾いた部分Ｓを有している。この斜めの部分Ｓを有することにより、表面積を増やすことが可能となっている。このため、メモリキャパシタの蓄積容量を増やすことができるので、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能となり、装置の微細化、高集積化及び小型化が可能である。
【００２３】
次に、本発明の半導体記憶装置の製造方法について、図１〜図４の本発明の半導体記憶装置の製造方法の製造工程を示す断面図を用いて説明する。
【００２４】
まず、図２（ａ）に至るまでの工程について説明する。半導体基板１０上に図示しないゲート電極やソース・ドレイン拡散層などを有するトランジスタなどを形成した後、全面に被覆して層間絶縁膜２０を形成し、レジストをパターニングしてＲＩＥ（反応性イオンエッチング）などのエッチングを行うことにより開孔部を開孔してポリシリコンなどの導電体を埋め込み、ソースドレイン拡散層などに接続する記憶ノードコンタクト電極３０を形成する。次に、例えば窒化シリコンをＣＶＤにより全面に堆積させてエッチングストッパ２１を形成し、その上層に例えば酸化シリコンをＣＶＤにより堆積させて電極形成用第１絶縁膜２２を形成する。次に、電極形成用絶縁膜２２上にレジストをパターニングしてＲＩＥなどのエッチングをエッチングストッパ２１の表面が露出するまで行い、記憶ノードコンタクト電極の上方に開孔部ＣＨを形成する。この後、レジストを除去する。
【００２５】
次に、図２（ｂ）に示すように、基板に電圧を印加したＥＣＲ型のプラズマＣＶＤにより例えば酸化シリコンを堆積させて、電極形成用第１絶縁膜２２の上層に断面図が三角形の形状の電極形成用第２絶縁膜２３ａを形成する。この電極形成用第２絶縁膜は、記憶ノード電極の上部の型となる部分である。このとき、開孔部ＣＨは酸化シリコンの絶縁膜２３ｂが埋め込まれる。
【００２６】
次に、図３（ｃ）に示すように、レジストをパターニングしてＲＩＥなどのエッチングを行い、絶縁膜２３ｂを除去して再び開孔部ＣＨを形成する。引き続いてエッチングを行い、開孔部ＣＨ底部のエッチングストッパ２１を除去し、記憶ノードコンタクト電極３０を露出させる。この開口部ＣＨは、記憶ノード電極の下部の型となる部分である。この後、レジストを除去する。
【００２７】
次に、図３（ｄ）に示すように、例えばＣＶＤなどによりポリシリコンを全面に堆積させ、記憶ノード電極用層３１を形成する。開孔部ＣＨ内の部分では、半導体基板に対して垂直な電極部分が形成され、電極形成用第２絶縁膜の半導体基板に対して斜めに傾いた表面に沿って電極材を堆積させた部分では、半導体基板に対して斜めに傾いた電極部分が形成される。このとき、ポリシリコンに導電性を付与するための不純物イオンは、ＣＶＤにおけるの反応ガスに予め混入しておく方法か、ポリシリコンを堆積した後にイオン注入する方法により導入することができる。
【００２８】
次に、図４（ｅ）に示すように、例えばＣＶＤなどにより酸化シリコンを全面に堆積させ、電極形成用第３絶縁膜２４を形成する。
【００２９】
次に、図４（ｆ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）などにより、電極形成用第３絶縁膜２４の一部及び電極形成用第２絶縁膜２３ａの三角形の頂点近傍及びその上層にある記憶ノード電極用層３１の上部の半導体基板に対して斜めに傾いた部分の一部を除去し、個々に分離された記憶ノード電極３１ａを形成する。
【００３０】
次に、図１に示すように、例えばフッ酸系のウェットエッチングにより記憶ノード電極３１ａの間にある電極形成用第１絶縁膜２２、電極形成用第２絶縁膜２３ａ及び電極形成用第３絶縁膜２４ａを除去する。以上で半導体基板に対して垂直な部分Ｖと半導体基板に対して斜めに傾いた部分Ｓを有している記憶ノード電極を形成することができる。上記の記憶ノード電極は、図５（ａ）に示す従来方法の記憶ノード電極に比べて上部が斜めに開いた部分Ｓを有する分、より広い表面積を有する。
【００３１】
この後は例えば酸化シリコンと窒化シリコンの積層体（ＯＮ膜）あるいはＴａ2Ｏ5などを堆積させて記憶ノード電極を被覆するキャパシタ絶縁膜を形成し、さらに例えばポリシリコンをＣＶＤにより堆積させてプレート電極を形成し、キャパシタを完成させる。
【００３２】
本実施形態の半導体記憶装置の製造方法によれば、図５（ａ）に示す従来方法の記憶ノード電極に比べて上部が斜めに開いた部分Ｓの分表面積の広いシリンダ型の記憶ノード電極を持つ半導体記憶装置を製造することができる。記憶ノード電極の表面積を増やすことができるので、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能となり、装置の微細化、高集積化及び小型化が可能である。
【００３３】
また、上記の半導体装置は従来方法のシリンダ型の記憶ノード電極の上部がシリンダの外側に斜めに開いた形状であり、従来方法であるシリンダ型電極の型となる絶縁膜の上層に、外側に斜めに開いた形状部分の型となる絶縁膜を形成することにより製造することが可能であるので、従来方法から工程数をあまり増加させないで製造することが可能である。
【００３４】
また、電極形成用第２絶縁膜の形成において、半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより、半導体基板に対して斜めの表面を持つ電極形成用第２電極を形成することができ、本発明の半導体記憶装置を容易に製造することができる。
【００３５】
また、ＣＭＰなどの研磨によって電極形成用第３絶縁膜の上方から電極形成用第３絶縁膜、電極形成用第２絶縁膜及び記憶ノード電極用層を区別なく除去することが可能となり、記憶ノード電極用層を個々の記憶ノード電極に容易に分離することが可能となる。
【００３６】
本発明の半導体記憶装置の製造方法は、メモリキャパシタを有するＤＲＡＭやＶＲＡＭなど、キャパシタを有する半導体記憶装置であれば適用可能である。
【００３７】
本発明の半導体装置の製造方法は、上記の実施の形態に限定されない。例えば、記憶ノード電極はポリシリコンの１層構成でなく、２層以上の構成としてよい。また、記憶ノード電極はポリシリコン以外にもアモルファスシリコンなどの導電体により形成してもよい。また、記憶ノード電極以外の構成は所望する様々な構造をとることができる。例えば、記憶ノードコンタクト電極のない構成として記憶ノードを直接下層配線に接続する構造とすることもできる。また、図面に示されていないスイッチングトランジスタなどは特に限定されず、ポリサイドなどのゲート電極、ＬＤＤ構造のソースドレイン拡散層など、様々な構造をとることが可能である。さらに、ロジックＬＳＩやその他の半導体装置との混載も可能である。その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００３８】
【発明の効果】
本発明によれば、従来方法の記憶ノード電極に比べて記憶ノード電極の上部が斜めに開いた構造を持ち、表面積を増やすことが可能で、メモリキャパシタの蓄積容量を増やすことができるので、必要な蓄積容量を確保しながらメモリキャパシタの占有面積を狭めることが可能な半導体記憶装置の製造方法を提供でき、装置の微細化、小型化が可能である。
【図面の簡単な説明】
【図１】図１は本発明の半導体記憶装置の断面図である。
【図２】図２は本発明の半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は電極形成用第１絶縁膜に開孔部を形成する工程まで、（ｂ）は電極形成用第２絶縁膜の形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、（ｃ）は開孔部を埋めた絶縁膜を除去する工程まで、（ｄ）は記憶ノード電極用層の形成工程までを示す。
【図４】図４は図３の続きの工程を示す断面図であり、（ｅ）は電極形成用第３絶縁膜の形成工程まで、（ｆ）は記憶ノード分離の研磨工程までを示す。
【図５】図５（ａ）は従来方法による半導体記憶装置の断面図であり、図５（ｂ）は従来方法による記憶ノード電極の斜視図である。
【符号の説明】
１０…半導体基板、２０…層間絶縁膜、２１…エッチングストッパ、２２…電極形成用第１絶縁膜、２３ａ…電極形成用第２絶縁膜、２４、２４ａ…電極形成用第３絶縁膜、３０…記憶ノードコンタクト電極、３１…記憶ノード電極用層、３１ａ…記憶ノード電極、Ｖ…半導体基板に対して垂直な部分、Ｓ…半導体基板に対して斜めに傾いた部分
Claims (3)
- 記憶ノード電極を持つメモリキャパシタを有する半導体記憶装置の製造方法であって、
基板上にエッチングストッパ及び電極形成用第１絶縁膜を形成する工程と、
前記エッチングストッパ及び前記電極形成用第１絶縁膜に記憶ノード電極の下部の型となって下層配線を露出させる開孔部を形成する工程と、
前記電極形成用第１絶縁膜の上層に記憶ノード電極の上部の型となって半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程と、
前記電極形成用第１絶縁膜及び前記電極形成用第２絶縁膜の上層に前記下層配線に接続する記憶ノード電極用層を形成する工程と、
前記記憶ノード電極用層の上層に電極形成用第３絶縁膜を形成する工程と、
前記記憶ノード電極用層を個々の記憶ノード電極に分離するまで前記電極形成用第３絶縁膜の上方から前記電極形成用第３絶縁膜、記憶ノード電極用層及び電極形成用第２絶縁膜を除去する工程と、
前記分離された記憶ノード電極の間の電極形成用第１絶縁膜、電極形成用第２絶縁膜及び電極形成用第３絶縁膜を除去する工程と
を有する半導体記憶装置の製造方法。 - 前記電極形成用第１絶縁膜の上層に記憶ノード電極の上部の型となって半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程が半導体基板に電圧を印加したＥＣＲ（バイアスＥＣＲ）型のプラズマＣＶＤにより半導体基板に対して斜めの表面を持つ電極形成用第２絶縁膜を形成する工程である
請求項１記載の半導体記憶装置の製造方法。 - 前記記憶ノード電極用層を個々の記憶ノード電極に分離するまで前記電極形成用第３絶縁膜の上方から前記電極形成用第３絶縁膜、記憶ノード電極用層及び電極形成用第２絶縁膜を除去する工程が前記電極形成用第３絶縁膜の上方から研磨する工程である
請求項１記載の半導体記憶装置の製造方法。
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