CN100459102C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，此方法包括提供具有嵌壁式栅极与深沟槽电容元件的衬底，其中该嵌壁式栅极的突出部与深沟槽电容元件的上部露出衬底；在此上部及突出部的侧壁形成间隙壁；在间隙壁间的间隙间形成由导电材料构成的埋入层；对衬底、间隙壁、及埋入层进行图案化工艺以形成平行的浅沟槽结构进而定义埋入位线插塞及电容埋入表面区域(capacitor buried surface straps)；在浅沟槽结构内填入介电材料层；接着，形成字线，其跨过嵌壁式栅极；再接着形成与埋入位线插塞电连接的位线，其中该字线未覆盖于电容埋入表面区域上；以及形成与该电容埋入表面区域电连接的堆叠式电容器。另外，本发明还提供一种半导体器件的结构。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，且更特别地，涉及一种具有沟槽式电容器(trench capacitor)及堆叠式电容器(stack capacitor)的半导体器件及其制造方法。
背景技术
本发明的现有技术描述有关半导体器件及动态随机存取存储器(dynamicrandom access memory，DRAM)，其并未限缩本发明的范畴。
近期以来，限缩存储器尺寸以增加集成度，进而增加动态随机存取存储器芯片的存储器尺寸已蔚为一股风潮，当存储器的尺寸缩减时，使用于存储器内的电容器的容量也随之降低。
动态随机存取存储器的存储器包含储存电容器(storage capacitor)及存取晶体管(access transistor)，藉由通过组合位线与字线而存取晶体管元件的方法，数字信息可储存于此电容器中及通过存储器存取。为了在合理的尺寸芯片区域建构高密度的动态随机存取存储器，晶体管与电容器元件需在每一个存储器元件内，占有少于以往现有动态随机存取存储器设计阶段的横向空间。当动态随机存取存储器缩小之际，在每一个存储器元件中仍存在维持足够的高储存电荷的需求，欲增加电容却不增加在电容器内所占有的平面面积的尺寸，其努力方向需集中于建构三维空间的电容器结构，其可增加电容器表面面积，是以，存储器结构已从传统平面型态的电容器转变为沟槽式电容或堆叠式电容器。由于大规模集成动态随机存取存储器元件(large-scaleintegrated DRAM devices)持续缩减，致使单一存储器的可使用区域逐渐降低，如此造成电容器区域的降低，导致存储器电容的降低。
发明内容
据此，本发明主要提供一种半导体器件的制造方法。此半导体器件的制造方法包括提供一衬底，其具有嵌壁式栅极与深沟槽电容元件，其中此嵌壁式栅极的突出部与深沟槽电容元件的上部露出于衬底；在此上部及突出部的侧壁形成间隙壁；在间隙壁间的间隙形成由导电材料构成的埋入层；对衬底、间隙壁、及埋入层进行图案化工艺以形成平行的浅沟槽结构进而定义埋入位线插塞及电容埋入表面区域(capacitor buried surface straps)；在浅沟槽结构内填入介电材料层；形成跨过嵌壁式栅极的字线；形成与埋入位线插塞电连接的位线，其中此字线未覆盖于电容埋入表面区域上；以及形成与电容埋入表面区域电连接的堆叠式电容器。
本发明还提供一种半导体器件，其包括具有嵌壁式栅极与深沟槽电容元件的衬底，其中嵌壁式栅极的突出部与深沟槽电容元件的上部露出于衬底；间隙壁，其位于此上部及突出部的侧壁；由导电材料构成的埋入层，其位于间隙壁间的间隙，其中此埋入层包括埋入位线插塞及电容埋入表面区域；字线，其跨过嵌壁式栅极；上部位线插塞，位于埋入位线插塞上方；位线，其连接至上部位线插塞，其中此位线未覆盖电容埋入表面区域；以及具有插塞的堆叠式电容器，其与电容埋入表面区域连接。
附图说明
图1为一俯视示意图，其绘示依据本发明实施例所描述的深沟槽电容元件及嵌壁式沟槽的配置态样。
图2为一剖面示意图，其绘示依据本发明实施例所描述的嵌壁式沟槽的制造方法。
图3为一剖面示意图，其绘示依据本发明实施例所描述的具有突出部的嵌壁式晶体管的制造方法。
图4为一剖面示意图，其绘示依据本发明实施例所描述的以间隙壁形成空隙的制造方法。
图5为一剖面示意图，其绘示依据本发明实施例所描述的形成埋入层的制造方法。
图6为一俯视示意图，其绘示依据本发明实施例所描述的深沟槽电容元件、嵌壁式栅极、间隙壁、及埋入层的配置态样。
图7为一俯视示意图，其绘示依据本发明的实施例所描述的浅沟槽、图案化深沟槽电容元件、图案化嵌壁式栅极、图案化间隙壁、及图案化埋入层的配置态样。
图8为一剖面示意图，其绘示依据本发明实施例所描述的字线的制造方法。
图9为一剖面示意图，其绘示依据本发明实施例所描述的字线的制造方法。
图10为一剖面示意图，其绘示依据本发明实施例所描述的字线的制造方法。
图11为一剖面示意图，其绘示依据本发明实施例所描述的位线插塞的制造方法。
图12为一俯视示意图，其绘示依据本发明的实施例所描述的浅沟槽、图案化深沟槽电容元件、图案化嵌壁式栅极、及字线的配置态样。
图13为一剖面示意图，其绘示依据本发明实施例所描述的位线插塞的制造方法。
图14为一沿图20所示的A-A’虚线的剖面示意图，其绘示依据本发明实施例所描述的位线插塞的制造方法。
图15为一沿图20所示的C-C’虚线的剖面示意图，其绘示依据本发明实施例所描述的形成蚀刻停止层于位线表面上的制造方法。
图16为一沿图20所示的C-C’虚线的剖面示意图，其绘示依据本发明实施例所描述的堆叠式电容器的制造方法。
图17为一沿图20所示的C-C’虚线的剖面示意图，其绘示依据本发明实施例所描述的堆叠式电容器的制造方法。
图18为一沿图20所示的C-C’虚线的剖面示意图，其绘示依据本发明实施例所描述的堆叠式电容器的制造方法。
图19为一沿图20所示的C-C’虚线的剖面示意图，其绘示依据本发明实施例所描述的形成蚀刻停止层于位线表面上的制造方法。
图20为一俯视示意图，其绘示依据本发明的实施例所描述的浅沟槽、图案化深沟槽电容元件、图案化嵌壁式栅极、字线、位线、及堆叠式电容器的配置态样。
图21为一沿图20所示的C-C’虚线的俯视示意图，其绘示依据本发明实施例所描述的形成蚀刻停止层于位线表面上的制造方法。
图22为一沿图20所示的C-C’虚线的俯视示意图，其绘示依据本发明实施例所描述的堆叠式电容器的制造方法。
图23为一沿图20所示的C-C’虚线的俯视示意图，其绘示依据本发明实施例所描述的堆叠式电容器的制造方法。
图24为一沿图20所示的C-C’虚线的俯视示意图，其绘示依据本发明实施例所描述的堆叠式电容器的制造方法。简单符号说明
100～衬底；               102～深沟槽电容元件；
104～上部；               106～垫层；
108～介电覆盖层；         110～嵌壁式沟槽；
112～嵌壁式晶体管；       114～沟道区域；
116～栅极介电层；         118～嵌壁式栅极；
120～突出部；             122～外扩散区域；
124～间隙壁；             126～空隙；
127～环形掺杂区域；       128～源极/漏极区域；
130～埋入层；             132～平行浅沟槽；
134a～图案化埋入层、埋入位线插塞；
134b～图案化埋入层、电容埋入表面区域；
136～有源区域             137～第一导电材料层；
138～第一介电材料层；     140～字线；
142～栅极覆盖介电层；     144～间隙壁；
146～第二介电材料层；     147～第三介电材料层；
148～位线插塞孔；         150～位线；
W1、W2～宽度；            152～蚀刻停止层；
154～第四介电材料层；     156～孔洞；
158～堆叠式电容插塞孔洞；
160～堆叠式电容插塞；     164～覆盖层；
166～间隙壁；             200～倾斜开口；
202～上部边缘；           204～底部边缘；
A-A’、C-C’～截面示意虚线。
具体实施方式
本发明将通过以下的优选具体实施例而作更进一步的详细说明，但这些具体实施例仅是作为举例说明，而非用以限定本发明的范畴。
本发明说明书中，诸如“存在于衬底上方(overlying the substrate)”、“在层的上方(above the layer)”、或“位于膜上(on the film)”仅表示相对于衬底层表面的相对位置关系，并无关乎中间层的存在与否。据此，此种表示不仅指出一或多层直接接触的状态，且指出一或多层的未接触状态。
请参考图1，俯视示意图，其绘示深沟槽电容元件102及嵌壁式晶体管112的配置状态，其中嵌壁式晶体管通过围绕其四周的深沟槽电容元件与位于深沟槽电容元件的上部侧壁的间隙壁而界定。
请参考图2，形成垫层106于衬底100之上，在衬底100内具有深沟槽电容元件102，且深沟槽电容元件102的上部104凸出于衬底100的上表面，间隙层(未显示)通过沉积方式形成于垫层106及深沟槽电容元件102的上部104上，该间隙层可为氮化硅、氧化硅、氮氧化硅、或前三者的组合堆叠层，或由聚酰亚胺(Polyimide)、旋转涂布玻璃(SOG)、低介电材料层，如氟硅玻璃介电材料(FSG)、黑钻石低介电材料(Black Diamond)、SILKTM、FLARETM、LKD、Xerogel、或Aerogel、或其它材料所构成。在优选的情形下，该间隙层包括氮化硅。
接着，蚀刻该间隙层以在深沟槽电容元件102的上部104侧壁形成间隙壁108，在本发明的实施例中，此蚀刻步骤可为各向异性蚀刻(anisotropicetch)，其可使用CHF3结合CF4及O2、或结合C2F6为主要蚀刻剂。当该间隙层为氮化硅时，还可进一步以等离子体增强其蚀刻能力；而当该间隙层为氧化硅时，各向异性蚀刻可使用CHF3结合CF4及O2、或结合CF4、C2F6或C3F8其中之一为主要蚀刻剂，还可进一步利用等离子体增强其蚀刻能力。接着，对垫层106及衬底100进行蚀刻程序以形成位于沟槽电容元件102之间的自对准嵌壁式沟槽110。
请参考图3，对嵌壁式沟槽110中的衬底100进行掺杂以形成环绕嵌壁式沟槽110的沟道区域114，接着，栅极介电层116，优选的情形下包含氧化硅，形成于嵌壁式沟槽110之内。其中，例如可使用热工艺形成栅极介电层116，接着填充导电材料，如多晶硅、钨、硅化钨，在嵌壁式沟槽110内以形成嵌壁式栅极118，最后在形成栅极介电层116的热工艺及/或其它后续工艺所发生的热工艺期间，形成外扩散区域122。
接着对深沟槽电容元件102的上部104、介电覆盖层108、嵌壁式栅极118的上部进行平坦化工艺，后以选择性湿式蚀刻工艺进行介电覆盖层108的移除以显露深沟槽电容元件102的上部104及嵌壁式栅极118的突出部120。此平坦化方法包括化学机械研磨工艺、毯覆式回蚀刻(blanket etchingback)、或凹蚀蚀刻(recess etching)等。嵌壁式栅极118的突出部120的上表面实质上与深沟槽电容元件102的上部104为同等平面。
请参考图4，间隙壁124形成于上部104及突出部120的侧壁，如此一来，位于其上的间隙壁124间的空隙126则可自行对准。间隙壁124可通过沉积及干式回蚀刻工艺而形成，在本实施例中为化学气相沉积氮化硅薄膜。因此，间隙壁124围住上部104及突出部120，且衬底100可以被深沟槽电容元件102、嵌壁式晶体管112及位于环形空隙126外的间隙壁124覆盖，接着进行离子注入以形成环形掺杂区域127。
请参考图5及图6，导电材料层，优选包含掺杂的多晶硅或金属，形成于衬底100之上，且填充于间隙壁124间的空隙126。其后，对该导电材料层、间隙壁124、深沟槽电容元件102、及嵌壁式栅极118进行平坦化工艺以在间隙壁124间的空隙126内形成埋入层130，如图5及6所示，此埋入层130环绕于深沟槽电容元件102的上部104。此平坦化方法使用化学机械研磨工艺、毯覆式回蚀刻工艺、或凹蚀蚀刻工艺。
图6为一俯视示意图，其绘示经平坦化工艺后的深沟槽电容元件102的上部104图案、间隙壁124、埋入层130、及嵌壁式晶体管112的突出部120。
请参考图6及图7，对间隙壁124、环形掺杂区域127、埋入层130、深沟槽电容元件102、及嵌壁式晶体管112进行图案化工艺以形成平行浅沟槽132，图案化工艺可通过光刻及蚀刻工艺而达成。图案化工艺同时可定义出有源区域136且制造隔离层以隔离晶体管。
请参考图7及图8，此平行浅沟槽132邻接深沟槽电容元件102及嵌壁式晶体管112的图案化边缘区域。换句话说，此残存的环形掺杂区域127、间隙壁124及埋入层130分别位于深沟槽电容102及嵌壁式晶体管112侧边的数个区域，因而形成图案化的埋入层134a及134b，且图案化埋入层134a作为埋入插塞或埋入位线插塞，而图案化埋入层134b作为埋入电容或电容埋入表面区域。此外，此残存的环形掺杂区域127作为此嵌壁式沟道区域114的相反两侧上的源极/漏极区域128。
介电材料层形成于浅沟槽之内，介电材料可为通过高密度等离子体(HDP)工艺沉积而得的氧化物以形成相关技艺所述的浅沟槽隔离结构。最后，对介电材料进行平坦化程序以显露上部104、间隙壁124、图案化埋入层134a与134b、及突出部120。
请参考图8，第一导电材料层137以毯覆式沉积工艺沉积于衬底100上，导电材料优选地选自纯粹的金属硅化物，如硅化钨(WSi)，或金属，如钨，且其厚度优选约为800埃至1500埃；接着，介电材料层138沉积于第一导电材料层137上，此第一介电材料层138优选地为选自由化学气相沉积工艺形成的氮化硅，其厚度优选约为800埃至1500埃，且此第一介电材料层138可作为由后续工艺形成的自行对准上部位线插塞孔的蚀刻停止层。
是以，本发明具有的优势在于纯金属与纯金属硅化物直接沉积于嵌壁式晶体管的顶端，无须多晶硅层。此外，纯金属或纯金属硅化物用以作为栅极导体，而由于没有多晶硅层的加入，因此可降低所有的栅极导体的厚度，栅极导体厚度的降低可使后续的SAC位线插塞孔蚀刻工艺更易于施行，且其还可降低位线与字线的耦合效应。
请参考图9，对第一介电材料层138与第一导电材料层137进行图案化工艺，其使用光刻工艺与蚀刻工艺以形成字线140与栅极覆盖介电层142，此形成的字线140越过部分深沟槽电容元件102并/或越过部分嵌壁式晶体管112。
其中至少一字线140重叠于嵌壁式晶体管112，该重叠部分具有宽度W1，此宽度W1比嵌壁式晶体管112的宽度W2窄。
在本发明部分实施例中，可平行地形成字线，字线的宽度比嵌壁式晶体管112的宽度窄。
请参考图10，间隙壁144形成于字线140与栅极覆盖介电层142的侧壁，优选为氮化物，可以化学气相沉积工艺及反应性离子蚀刻(RIE)回蚀刻工艺形成。在本实施例中，氮化物间隙壁144的厚度范围为300至1000埃。
请参考图11，在衬底100上方形成第二介电材料层146，可先沉积一层硼磷硅玻璃(BPSG)，再进行传统热回流工艺形成平坦化的第二介电材料层146。
请参考图12，在本发明部分实施例中，字线具有数个不同宽度的部分区域，至少其中之一和嵌壁式晶体管112重叠，此重叠部分具有宽度W1，此宽度W1比该嵌壁式晶体管112的宽度W2窄。
请参考图13，通过光刻工艺及蚀刻工艺对此第二介电材料层146进行图案化以在埋入位线插塞134a内形成位线插塞孔148，其显露出埋入位线插塞134a。
请参考图14，其为沿图20所示的A-A’虚线的剖面示意图，第二导电材料层形成于第二介电材料层146上，且填充至位线插塞孔148以形成上部位线插塞。最后，请参考图20，对此第二导电材料层进行图案化以形成位线150，其连接上部位线插塞但未跨过电容埋入表面区域134b，其后，在位线150上形成第三介电材料层147。在本实施例中，位线与字线交错倾斜一个角度，优选的情形下，位线与字线交错形成45度角，如图20虚线所示。
在另一实施例中(未显示)，可选择性地以传统双镶嵌工艺形成位线沟槽与上部位线插塞孔148。接着，沉积金属导线(化学气相沉积或物理气相沉积钛/氮化钛)与化学气相沉积钨位线并施以化学机械研磨以形成双金属镶嵌位线150与上部位线插塞孔148。在部份实施例中，位线150与字线140交错一特定角度，优选为45度，以使位线150未覆盖电容埋入表面区域134b。
请参考图15，其为沿图20所示的C-C’虚线的剖面示意图，对第三介电材料层147进行图案化以在其内形成倾斜开口200进而暴露位线150，其中此倾斜开口200的上部边缘202比其底部边缘204具有较宽的宽度。一般而言，可将介电材料填入倾斜开口200内，优选地可通过化学气相沉积工艺形成氮化硅层，且接着进行化学机械研磨工艺以在位线上形成蚀刻停止层152。
请参考图16，第四介电材料层154形成于衬底上方，此第四介电材料层可包括沉积的硼磷硅玻璃(BPSG)，接着，进行后续所述的传统工艺，且以光刻工艺进行图案化，并进行蚀刻工艺以形成孔洞156，此孔洞156穿过第二介电材料层146、第三介电材料层147、及第四介电材料层154并显露电容埋入表面区域134b，其中孔洞156优选地邻接蚀刻停止层152的上部边缘。
请参考图17，形成堆叠式电容插塞孔洞158，其宽度大于孔洞156的宽度，此外，堆叠式电容插塞孔洞158穿过第四介电材料层154至蚀刻停止层152的上表面且与孔洞156连接。
请参考图18，其为沿图20所示的C-C’虚线的剖面示意图，在第四介电材料层154上形成第三导电材料，其填充堆叠式电容插塞孔洞158以形成堆叠式电容插塞160且与电容埋入表面区域134b连接。最后，请参考图20，通过常规技术将堆叠式电容插塞160未与位线150交错而与堆叠式电容(未显示)连接。
在其它实施例中，请参考图19，通过化学气相沉积工艺形成第三介电材料层147于衬底上方，优选地可选自氮化硅材料，接着进行光刻及蚀刻工艺以在位线150的上表面形成覆盖层164。其后，间隙层形成于覆盖层164的侧壁上。
请参考图21，蚀刻此间隙层以在覆盖层164及位线的侧壁形成间隙壁166。在一优选实施例中，蚀刻工艺为各向异性蚀刻工艺，其可使用CHF3、CF4及O2的组合、或C2F6的组合为主要蚀刻剂，且当间隙层为氮化硅时，还可进一步以等离子体增强其蚀刻能力；而当间隙层为氧化硅时，各向异性蚀刻可使用CHF3、CF4及O2的组合、或CF4或C2F6或C3F8的组合为主要蚀刻剂，且也可进一步以等离子体增强其蚀刻能力。
请参考图22，通过光刻工艺对第四介电材料层154进行图案化与蚀刻工艺以形成孔洞，其穿过第二介电材料层146及第四介电材料层154且显露电容埋入表面区域134b，其中孔洞156优选地与间隙壁166邻接。接着，请参考图23，可对第四介电材料层154蚀刻以形成位于间隙壁144与间隙壁166之间的自行对准堆叠式电容插塞孔洞158。堆叠式电容插塞孔洞158的宽度大于孔洞156，此外，堆叠式电容插塞孔洞158穿过第四介电材料层154至位线上表面上的覆盖层164并与孔洞156连接。
请参考图24，其为沿图20所示的C-C’虚线的剖面示意图，在第四介电材料层154上形成第三导电材料，其填充堆叠式电容插塞孔洞158以形成堆叠式电容插塞160且与电容埋入表面区域134b连接。最后，请参考图20，通过常规技术将堆叠式电容插塞160未与位线150交错而与堆叠式电容(未显示)连接。
请参考图14、图18、图20、及图24，本发明还披露一种半导体器件，该器件包括具有嵌壁式栅极118与深沟槽电容元件102的衬底，其中此嵌壁式栅极118的突出部120与深沟槽电容元件102的上部104露出衬底；位于上部104及突出部120侧壁的间隙壁124；由导电材料构成的埋入层，其形成于间隙壁124间的间隙间，其中埋入层包括埋入位线插塞134a及电容埋入表面区域134b；跨过嵌壁式栅极118的字线140；位于埋入位线插塞134a上方的上部位线插塞148；连接至此上部位线插塞134a的位线150；以及具有堆叠式电容插塞160与电容埋入表面区域134b连接的堆叠式电容器。
与现有技术比较而言，由于本发明的位线倾斜地与堆叠式电容器交错，其中堆叠式电容器可增加较高的容量，进而使器件性能获得改善，即提供良好的随机存取存储器的电容；再者，字线占据了较小的空间，使得位线插塞结构空间增加，增大了形成上部位线插塞的工艺宽裕度。此外，此字线结构的另一优势为增进字线阻容延迟(RC delay)的表现，且其也可降低位线与字线的耦合率。
虽然本发明以优选实施例披露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以权利要求所界定者为准。

Claims (9)

1、一种半导体器件的制造方法，包括：
提供一衬底，其上至少包括有多个嵌壁式栅极与多个深沟槽电容元件，其中所述多个嵌壁式栅极的多个突出部与所述多个深沟槽电容元件的多个上部露出于该衬底；
在所述多个突出部及所述多个上部的侧壁形成多个间隙壁；
在所述多个间隙壁的相邻两个之间的间隙中形成由导电材料构成的多个埋入层；
对该衬底、所述多个间隙壁、及所述多个埋入层进行图案化工艺以形成平行的多个浅沟槽结构，进而将所述多个埋入层定义为多个埋入位线插塞及多个电容埋入表面区域；
在所述多个浅沟槽结构内填入多个介电材料层；
形成跨过所述多个嵌壁式栅极的多条字线；
形成与所述多个埋入位线插塞电连接的多条位线，其中所述多条字线未覆盖于所述多个电容埋入表面区域上；以及
形成与所述多个电容埋入表面区域电连接的多个堆叠式电容器。
2、如权利要求1所述的半导体器件的制造方法，其中所述多条位线与所述多条字线倾斜交错一个角度。
3、如权利要求1所述的半导体器件的制造方法，其中所述多条位线与所述多条字线倾斜交错45度。
4、如权利要求1所述的半导体器件的制造方法，其中形成所述多条位线包括在所述多个埋入位线插塞上形成多个上部位线插塞孔。
5、如权利要求1所述的半导体器件的制造方法，其中形成所述多个堆叠式电容器包括形成具有多个插塞的堆叠式电容器。
6、如权利要求1所述的半导体器件的制造方法，其中形成所述多条位线还包括在各该位线上形成一覆盖层，且在该覆盖层的侧壁上形成一间隙壁。
7、如权利要求1所述的半导体器件的制造方法，其中形成所述多个堆叠式电容器还包括：
形成一第一介电材料层于所述多条位线上；
蚀刻该第一介电材料层以形成一倾斜开口而暴露所述多条位线；
形成一蚀刻停止层于该倾斜开口内；
形成一第二介电材料层于该蚀刻停止层上；
形成第一孔洞，其中该第一孔洞穿过该第二介电材料层及该第一介电材料层直到暴露所述多个电容埋入表面区域；
形成多个插塞以与所述多个电容埋入表面区域连接；以及
形成多个堆叠式电容器以与所述多个插塞连接。
8、如权利要求1所述的半导体器件的制造方法，其中该形成堆叠式电容器还包括：
形成一覆盖层于所述多条位线的上表面；
形成一第一介电材料层于该衬底上，该第一介电材料层覆盖该覆盖层；
形成穿过该第一介电材料层的第一孔洞以暴露所述多个电容埋入表面区域；
形成多个插塞以与所述多个电容埋入表面区域连接；以及
形成多个堆叠式电容器以与所述多个插塞连接。
9、如权利要求1所述的半导体器件的制造方法，其中形成跨过所述多个嵌壁式栅极的所述多条字线还包括各该字线中的至少一宽度小于各该嵌壁式栅极中的至少一宽度。
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