KR100809879B1 - 반도체 디바이스 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 디바이스의 형성방법을 제공한다. 본 방법은 그 내부에 리세스드 게이트 및 딥 트렌치 캐패시터 디바이스를 가진 기판을 제공하는 단계를 포함한다. 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부를 노출시킨다. 상기 돌출부와 상기 상부의 측벽에 스페이서를 형성한다. 도전체의 매립부를 스페이서 사이의 스페이스에 형성한다. 기판, 스페이서 및 매립부를 패턴화하여, 매립된 비트 라인 콘택 및 표면 스트랩을 한정하기 위한 샐로우 트렌치를 서로 평행하게 형성한다. 유전체 층을 상기 샐로우 트렌치내에 형성한다. 리세스드 게이트를 가로질러 워드 라인을 형성한다. 표면 스트랩과 교차하지 않으면서 매립된 비트 라인 콘택과 전기적으로 연결되도록 비트 라인을 형성시키고, 표면 스트랩과 전기적으로 연결되도록 스택 캐패시터를 형성시킨다. 본 발명은 또한 반도체 디바이스를 제공한다.

Description

반도체 디바이스 및 그의 제조방법{A semiconductor device and method for making the same}
본 발명은 첨부된 도면을 참고로 하여 이후의 상세한 설명 및 실시예에 의해 충분히 이해될 수 있다.
도 1은 본 발명의 일례에 따른 딥 트렌치 캐패시터 디바이스와 리세스드 게이트의 배열을 나타내는 평면도이다.
도 2는 본 발명의 일례에 따른 리세스드 트렌치의 형성방법을 나타내는 횡단면도이다.
도 3은 본 발명의 일례에 따른 돌출부를 가진 리세스드 트랜지스터의 형성방법을 나타내는 횡단면도이다.
도 4는 본 발명의 일례에 따른 스페이서에 의한 스페이스의 형성방법을 나타내는 횡단면도이다.
도 5는 본 발명의 일례에 따른 매립부의 형성방법을 나타내는 횡단면도이다.
도 6은 본 발명의 일례에 따른 딥 트렌치 캐패시터 디바이스, 리세스드 게이트, 스페이서 및 매립부의 배열을 나타내는 평면도이다.
도 7은 본 발명의 일례에 따른 샐로우 트렌치, 패턴화된 딥 트렌치 캐패시터 디바이스, 패턴화된 리세스드 게이트, 패턴화된 스페이서 및 패턴화된 매립부의 배열을 나타내는 평면도이다.
도 8은 본 발명의 일레에 따른 워드 라인의 형성방법을 나타내는 횡단면도이다.
도 9는 본 발명의 일례에 따른 워드 라인의 형성방법을 나타내는 횡단면도이다.
도 10은 본 발명의 일례에 따른 워드 라인의 형성방법을 나타내는 횡단면도이다.
도 11은 본 발명의 일례에 따른 비트 라인 콘택의 형성방법을 나타내는 횡단면도이다.
도 12는 본 발명의 일례에 따른 샐로우 트렌치, 패턴화된 딥 트렌치 캐패시터 디바이스, 패턴화된 리세스드 게이트 및 워드 라인의 배열을 나타내는 평면도이다.
도 13은 본 발명의 일례에 따른 비트 라인 콘택의 형성방법을 나타내는 횡단면도이다.
도 14는 본 발명의 일례에 따른 비트 라인 콘택의 형성방법을 나타내는 도 20의 A-A'선 횡단면도이다.
도 15는 본 발명의 일례에 따라 비트 라인의 표면위에 에치 스톱 층을 형성하는 방법을 나타내는 도 20의 C-C'선 횡단면도이다.
도 16은 본 발명의 일례에 따른 스택 캐패시터의 형성방법을 나타내는 도 20의 C-C'선 횡단면도이다.
도 17은 본 발명의 일례에 따른 스택 캐패시터의 형성방법을 나타내는 도 20의 C-C'선 횡단면도이다.
도 18은 본 발명의 일례에 따른 스택 캐패시터의 형성방법을 나타내는 도 20의 C-C 선 횡단면도이다.
도 19는 본 발명의 일례에 따른 비트 라인의 표면위에 에치 스톱 층을 형성하는 방법을 나타내는 도 20의 C-C'선 횡단면도이다.
도 20은 본 발명의 일례에 따른 샐로우 트렌치, 패턴화된 딥 트렌치 캐패시터 디바이스, 패턴화된 리세스드 게이트, 워드 라인, 비트 라인, 및 스택 캐패시터의 배열을 나타내는 평면도이다.
도 21은 본 발명의 일례에 따른 비트 라인의 표면위에 에치 스톱 층을 형성하는 방법을 나타내는 도 20의 C-C'선 횡단면도이다.
도 22는 본 발명의 일례에 따른 스택 캐패시터의 형성방법을 나타내는 도 20의 C-C'선 횡단면도이다.
도 23은 본 발명의 일례에 따른 스택 캐패시터의 형성방법을 나타내는 도 20의 C-C'선 횡단면도이다.
도 24는 본 발명의 일례에 따른 스택 캐패시터의 형성방법을 나타내는 도 20의 C-C'선 횡단면도이다.
<도면 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 딥 트렌치 캐패시터 디바이스
104 : 딥 트렌치 캐패시터 디바이스의 상부
106 : 패드층 108, 124, 144 : 스페이서
110 : 리세스드 트렌치 112 : 리세스드 트랜지스터
114 : 채널 영역 116 : 게이트 유전체 층
118 : 리세스드 게이트 전극 120 : 리세스드 게이트 전극의 돌출부
122 : 확산 유출 영역 126 : 스페이서 사이의 스페이스
127 : 원형의 주입 영역 130 : 매립부
132 : 샐로우 트렌치 134a, 134b : 패턴화된 매립부
136 : 활성 영역(도전체 층) 138 : 유전체 층
140 : 워드 라인 142 : 게이트 캡 유전체 층
146 : 제 2 유전체 층 147 : 제 3 유전체 층
148 : 비트 라인 콘택 홀 150 : 비트 라인
152 : 에치 스톱 층 154 : 제 4 유전체 층
156 : 제 2 홀 158 : 스택 캐패시터 플러그 홀
160 : 스택 캐패시터 플러그 164 : 비트 라인 상면의 캡 층
200 : 테이퍼 개구 202 테이퍼 개구의 상부 에지
204 : 테이퍼 개구의 하부 에지
본 발명은 반도체 디바이스 및 그의 제조방법에 관한 것으로서, 보다 상세하게는 트렌치 캐패시터와 스택 캐패시터를 가진 반도체 디바이스 및 그의 제조방법에 관한 것이다.
본 발명의 범위를 제한하지 않고, 예로서 반도체 디바이스 및 DRAM(dynamic random access memory)과 관련하여 본 발명의 배경이 기술된다.
메모리 셀의 크기를 축소하여 집적 수준을 증가시킴으로써 DRAM 칩의 메모리 크기를 증가시키는 추세에 있다. 메모리 셀의 크기가 축소됨에 따라, 메모리 셀에 사용되는 캐패시터의 용량(capacity)은 상응하여 감소된다.
DRAM의 메모리 셀는 전형적으로 스토리지 캐패시터(storage capacitor)와 억세스 트랜지스터(acess transistor)로 구성된다. 디지털 정보는 인터레이스드(interlaced) 비트 라인 및 워드라인을 통해 원하는 메모리 셀을 어드레싱(addressing)함으로써 캐패시터에 저장되고 트랜지스터를 통해 억세스된다. 적당한 크기의 칩 면적에 고밀도의 DRAM을 구축하기 위해서는, 트랜지스터 및 캐패시터 소자 모두 이전 생성된 DRAM 디자인에서 보다 각각의 메모리 셀에서 좌우 간격(lateral space)을 덜 차지해야한다. DRAM이 축소됨에 따라, 각각의 메모리 셀에 충분히 많은 양의 스토리지 챠지(stored charge)를 유지하기 위한 도전이 계속되고 있다. 점유(occupied) 평면 면적의 크기를 증가시키지 않으면서 캐패시턴스(capacitance)를 증가시키려는 노력은 3차원 캐패시터 구조의 구축에 집중되어 왔다. 즉, 셀(cell) 구조는 종래의 평면형 캐패시터에서 트렌치 캐패시터 또는 스택 캐패시터로 변화해야 했다. 대규모로 집적된 DRAM 디바이스가 출현함에 따라, 디바이스의 크기는 싱글 메모리 셀(single memory cell)을 위한 가용 면적이 매우 작아지도록 계속적으로 축소되고 있다. 이로써 캐패시터 면적이 축소되고, 셀 캐패시턴스가 감소된다.
따라서, 반도체 디바이스를 형성하는 방법의 주된 특징이 제공된다. 반도체 디바이스를 형성하기 위한 방법의 예시적인 일례는 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 가진 기판을 제공하는 단계를 포함한다. 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부를 노출시킨다. 상기 돌출부와 상기 상부의 측벽에 스페이서를 형성한다. 도전체의 매립부를 상기 스페이서 사이의 스페이스에 형성한다. 기판, 스페이서 및 매립부를 패턴화하여 활성 영역, 매립된 비트 라인 콘택 및 표면 스트랩을 한정하기 위한 샐로우 트렌치를 서로 평행하게 형성한다. 유전체 층을 상기 샐로우 트렌치에 형성한다. 워드 라인을 리세스드 게이트를 가로질러 형성한다. 표면 스트랩과 교차하지 않으면서 매립된 비트 라인 콘택과 전기적으로 연결되도록 비트 라인을 형성시키고, 표면 스트랩과 전기적으로 연결되도록 스택 캐패시터를 형성시킨다.
본 발명의 다른 일례에 따라, 그 위에 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부가 놓여지는 상태로 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 가진 기판, 상기 돌출부와 상기 상부의 측벽 위에 있는 스페이서, 매립된 비트 라인 콘택과 표면 스트랩을 포함하며 상기 스페이서 사이의 스페이스에 있는 도전체의 매립부, 상기 리세스드 게이트를 가로질러 놓이는 워드 라인, 상기 매립된 비트 라인 콘택에 접촉하는 상부 비트 라인 콘택, 상기 상부 비트 라인 콘택과 연결되고 상기 표면 스트랩이 비트 라인에 의해 덮히지 않는 비트 라인, 상기 표면 스트랩과 연결되는 플러그를 가진 스택 캐패시터를 포함하는 반도체 디바이스가 제공된다.
반도체 디바이스를 형성하는 방법을 제공하는 본 발명은, 본 명세서에 첨부된 도면을 참조하여 보다 상세하게 기술하기로 한다. 첨부 도면에서, 유사 및/또는 대응하는 요소는 유사한 참조 번호를 통해 지칭하는 점을 주목해야 한다. 다음의 설명은 본 발명을 수행하는 모드 중 고려되는 최상의 모드를 개시한다. 이 설명은 본 발명의 일반적인 원리를 설명하기 위하여 이루어진 것으로, 제한하려는 의도로 해석하지 않아야 한다. 본 발명의 범주는 첨부한 청구범위를 참조하여 가장 잘 결정된다.
본 명세서에서, "기판 위에 놓이는", "층 위에", 또는 "막 위에"와 같은 표현은 중간 층의 존재와는 무관하게, 베이스층(base layer)의 표면에 대한 상대적인 위치 관계를 단순히 나타낸다. 따라서, 이들 표현은 층의 직접 접촉뿐만이 아니라, 하나 이상의 적층된 층의 비-접촉 상태도 나타낸다.
도 1은 딥 트렌치 캐패시터 디바이스(102)와 리세스드 트랜지스터(112)의 평면도를 나타내는 것으로, 여기에서 리세스드 트랜지스터(112)의 프로파일은, 주변의 딥 트렌치 캐패시터 디바이스(102)와 딥 트렌치 캐패시터 디바이스(102)의 상부 측벽 상의 스페이서에 의해 결정된다.
도 2를 참조하면, 그 위에 패드층(106)을 가진 기판(100)이 제공된다. 기판(100)은 내부에 딥 트렌치 캐패시터 디바이스(102)를 구비하고, 딥 트렌치 캐패시터 디바이스(102)의 상부(104)는 기판(100)의 표면 위에 놓인다. 패드 층(106) 및 딥 트렌치 캐패시터 디바이스(102)의 상부(104)에 증착에 의해 스페이서 층(미도시)이 형성된다. 스페이서 층은 실리콘 니트라이드, 실리콘 옥사이드, 실리콘 옥시니트라이드, 이들의 배합물, 이들의 스택층, 폴리이미드, SOG, 저(low K) 유전체층, 예컨대 FSG, 흑 다이아몬드, SILKTM, FLARETM, LKD, Xerogel 또는 Aerogel, 또는 다른 물질일 수 있다. 바람직하게도, 스페이서 층은 실리콘 니트라이드를 포함한다.
다음으로, 스페이서 층을 에칭하여 딥 트렌치 캐패시터 디바이스(102)의 상부(104) 측벽 위에 스페이서(108)를 형성한다. 본 발명의 바람직한 일례에서, 에칭 단계는 주된 에칭제로서 CHF3, CF4와 O2의 배합물, 또는 C2F6의 배합물을 사용할 수 있으며, 또한 스페이서 층이 실리콘 니트라이드인 경우 플라즈마를 사용하여 추가로 에칭될 수 있는 이방성 에칭(anisotropic etching)이다. 스페이서 층이 실리콘 옥사이드인 경우, 이방성 에칭은 주된 에칭제로서 CHF3, CF4와 O2의 배합물, CF4 또는 C2F6 또는 C3F8의 배합물을 사용할 수 있고, 또한 플라즈마를 사용하여 추가로 에칭될 수 있다. 이어, 패드층(106) 및 기판(100)을 에칭하여 트렌치 캐패시터 디바이스(102) 사이에 자체 정열(self-aligned) 리세스드 트렌치(110)를 형성한 다.
도 3을 참조하면, 리세스드 트렌치(110)에 인접한 기판(100)은 도핑되어 리세스드 트렌치(110)를 둘러싸는 채널 영역(114)을 형성한다. 이어, 게이트 유전체 층(116), 바람직하게는 실리콘 산화물을 포함하는 게이트 유전체 층(116)은 기판(100) 상의 리세스드 트렌치(110) 안에 형성된다. 게이트 유전체 층(116)은 예컨대 열처리 공정을 이용하여 형성할 수 있다. 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드와 같은 도전체가 리세스드 트렌치(110) 내에 채워져서 리세스드 게이트 전극(118)을 형성한다. 확산 유출(out diffusion) 영역(122)은 게이트 유전체 층(116)을 형성하는 열처리 공정 및/또는 후속 공정에서의 다른 열처리 공정 동안 형성된다.
딥 트렌치 캐패시터 디바이스(102)의 상부(104), 스페이서(108) 및 리세스드 게이트 전극(118)의 상면을 평탄화한 다음, 스페이서(108)를 선택적 습식 에칭에 의해 박리하여, 딥 트렌치 캐패시터 디바이스(102)의 상부(104)와 리세스드 게이트 전극(118)의 돌출부(120)를 노출시킨다. 평탄화 방법은 화학 기계적 연마(CMP : chemical mechanical polishing) 공정, 블랭킷 에칭 백(blanket etching back) 공정 또는 리세스 에칭 공정을 포함할 수 있다. 리세스드 게이트 전극(118)의 돌출부(120) 상면은 딥 트렌치 캐패시터 디바이스(102)의 상부(104)와 실질적으로 동일한 높이를 갖는다.
도 4를 참조하면, 스페이서(124)는 상부(104)와 돌출부(120)의 측벽 상에 형성되고, 스페이서(124) 사이의 스페이스(126)는 그 위에 자체 정렬된다. 스페이 서(124)는 바람직하게는 CVD 실리콘 질화물 막의 증착 및 건식 에칭 백을 통해 형성할 수 있다. 그러므로, 스페이서(124)는 상부(104)와 돌출부(120)를 감싼다. 그리고, 기판(100)은 딥 트렌치 캐패시터 디바이스(102), 리세스드 트랜지스터(112) 및 원형 스페이스(126) 너머의 스페이서(124)에 의해 덮인다. 그 후, 이온 주입이 실행되어, 원형의 주입 영역(127)을 형성한다.
도 5 및 도 6을 참조하면, 도전체(conductive material) 층, 바람직하게는 도핑된 폴리 또는 금속을 포함하는 도전체 층은 기판(100) 위에 형성되고, 스페이서(124) 사이의 스페이스(126)을 채운다. 그 후, 도전체 층, 스페이서(124), 딥 트렌치 캐패시터 디바이스(102) 및 리세스드 게이트(112)는 평탄화되어, 스페이서(124) 사이의 스페이스(126) 내에 매립부(130)를 형성한다. 매립부(130)는 도 5 및 도 6에 도시된 바와 같이, 딥 트렌치 캐패시터 디바이스(102)의 상부(104)를 둘러싼다. 평탄화 공정은 화학 기계적 연마(CMP) 공정, 블랭킷 에칭 백 공정 또는 리세스 에칭 공정에 의해 달성할 수 있다.
도 6은, 평탄화 이후 딥 트렌치 캐패시터 디바이스(102)의 상부(104), 스페이서(124), 매립부(130) 및 리세스드 트랜지스터(112)의 돌출부(120)로 이루어진 패턴의 평면도를 도시한다.
도 6 및 도 7을 참조하면, 스페이서(124), 원형 주입 영역(127), 매립부(130), 딥 트렌치 캐패시터 디바이스(102) 및 리세스드 게이트(112)를 패턴화하여, 샐로우 트렌치(132) 들을 서로 평행하게 형성한다. 패턴화 공정은 포토리소그래피 공정과 에칭 공정에 의해 달성할 수 있다. 트랜지스터를 차단하기 위해서, 패턴화 공정에서는 활성 영역(136)을 한정함과 동시에 아이솔레이션 영역을 생성한다.
도 7 및 도 8을 참조하면, 서로 평행한 샐로우 트렌치(132)는 딥 트렌치 캐패시터 디바이스(102)와 리세스드 게이트(112)의 패턴화된 에지에 인접한다. 즉, 나머지 원형 주입 영역(127), 나머지 스페이서(124) 및 나머지 매립부(130)는 딥 트렌치 캐패시터(102)와 리세스드 게이트(112)의 측면에서 수 개의 영역으로 분할된다. 그러므로, 패턴화된 매립부(134a 및 134b)가 형성되고, 패턴화된 매립부(134b)는 매립된 캐패시터 또는 표면 스트랩(134b)으로 작용하는 반면, 패턴화된 매립부(134a)는 매립된 콘택 또는 매립된 비트 라인 콘택(134a)으로 작용한다.
그 후, 유전체 층이 샐로우 트렌치 내에 형성된다. 유전체는 관련 기술 분야에서 샐로우 트렌치 아이솔레이션을 형성하기 위하여 고밀도 플라즈마(HDP : high density plasma) 공정에 의해 증착되는 산화물일 수 있다. 결과적으로, 유전체 층을 평탄화하여, 상부(104), 스페이서(124), 패턴화된 매립부(134a 및 134b) 및 돌출부(120)를 노출시킨다.
도 8을 참조하면, 도전체 층(136)은 기판(100) 전체 위에 증착된다. 도전체는 바람직하게, 예컨대 텅스텐 실리사이드(WSi)와 같은 단순한 순수 금속 실리사이드, 또는 예컨대 텅스텐(W)과 같은 금속으로부터 선택된다. 바람직하게, 도전체 층(136)의 두께는 약 600Å 내지 800Å이다. 그 후, 유전체 층(138)이 도전체 층(136) 위에 증착된다. 유전체 층(138)은 CVD 공정에 의해 형성된 SiN으로부터 선택하는 것이 바람직하다. 바람직하게, 유전체 층(138)의 두께는 약 800Å 내지 1500Å이다. 유전체 층(138)은 다음 공정에서 형성되는 자체 정렬된 상부 비트 라인 콘택 홀을 위한 에치 스톱 층(etching stop layer)으로 작용한다.
그러므로, 본 발명은 순수 금속 또는 순수 금속 실리사이드가 리세스드 게이트(120)의 상부에 직접 증착된다는 점에서 유리하다. 어떠한 블랭킷 폴리 층도 필요로 하지 않는다. 또한, 순수 금속 또는 순수 금속 실리사이드는 게이트 전도체(gate conductor)로서 사용된다. 어떠한 폴리 층도 존재하지 않기 때문에, 전체적인 게이트 전도체의 두께는 줄어들 수 있다. 게이트 전도체의 두께가 감소됨으로써, 후속하는 비트 라인 콘택 홀의 에칭 공정을 보다 쉽게 수행할 수 있게 되며, 또한 비트 라인과 워드 라인의 결합(coupling)을 감소시킨다.
도 9를 참조하면, 유전체 층(138)과 도전체 층(136)은 포토리소그래피 공정과 에칭 공정에 의해 패턴화되어, 워드 라인(140)과 게이트 캡 유전체 층(142)을 형성한다. 워드 라인(140)은 딥 트렌치 캐패시터 디바이스(102)의 일부를 가로질러, 및/또는 리세스드 게이트(112)의 일부를 가로질러 놓이도록 형성된다.
워드 라인중 적어도 하나는 리세스드 게이트(120)와 중첩되는 부분을 포함한다. 중첩부중 적어도 하나는 리세스드 게이트(120)중 적어도 하나의 폭(W2)보다 좁은 폭(W1)을 갖는다.
본 발명의 일부 실시예에 있어서, 워드 라인은 평행하게 배치된다. 워드 라인의 폭은 리세스드 게이트(112)의 폭보다 좁다.
도 12를 참조하면, 본 발명의 일부 실시예에 있어서, 워드 라인중 적어도 하나는 다른 폭을 갖는 수 개의 부분을 갖는다. 리세스드 게이트(112)와 중첩되는 부분 및 중첩부 중 적어도 하나는 리세스드 게이트(112)의 폭(W2)보다 좁은 폭(W1)을 갖는다.
도 10을 참조하면, 바람직하게는 질화물인 제 2 스페이서(144)는 워드 라인(140)과 게이트 캡 유전체(142)의 측벽 상에 형성되고, CVD 공정 및 RIE 에칭 공정을 이용하여 형성할 수 있다. 바람직하게, 질화물 스페이서(144)의 두께는 300Å 내지 3000Å이다.
도 20의 A-A' 선 횡단면도인 도 11을 참조하면, 제 2 유전체 층(146)이 기판 위에 형성된다. 제 2 유전체 층은 통상적인 공정에 따라 BPSG 증착되고 리플로우된다(reflowed).
도 13를 참조하면, 제 2 유전체 층(146)은 포토리소그래피 공정 및 에칭 공정에 의해 패턴화되어, 매립된 비트 라인 콘택(134a) 상에 비트 라인 콘택 홀(148)을 형성함으로써, 매립된 비트 라인 콘택(134a)를 노출시킨다.
도 20의 A-A'선 횡단면도인 도 14를 참조하면, 제 2 유전체 층(146) 상에 제 2 도전체 층을 형성하고 비트 라인 콘택 홀(148)을 채워서, 상부의 비트 라인 콘택을 형성한다. 결과적으로, 도 20을 참조하면, 금속 재질 층을 패턴화하여 표면 스트랩과 교차하지 않으면서 상부 비트 라인 콘택과 연결되도록 비트 라인(150)을 형성한다. 그 후, 제 3 유전체 층(147)을 비트 라인(150) 위에 형성한다. 일부 일례에서, 비트 라인은 워드 라인과 일정 각도를 가지도록 형성된다. 바람직하게도, 비트 라인은 점선으로 표시한 것과 같이, 워드 라인(140)과 45도의 각도를 가지도록 형성된다.
선택적으로(미도시), 비트 라인과 상부 비트 라인 콘택은 통상적인 듀얼 다마신(dual damascene) 공정에 의해 광학적으로 패턴화할 수 있다. 상부 비트 라인 콘택 홀(148)은 선택적인 자체 정렬 RIE에 의해 형성되어, 매립된 비트 라인 콘택(134a)을 노출시키고, 비트 라인 트렌치는 간단한 BPSG 에칭을 통해 형성된다. 그 후 금속 라이너(liner)(CVD 또는 PVD Ti/TiN)와 CVD 텅스텐(W) 비트 라인이 증착되고 CMP 연마되어, 표면 스트랩(134b)를 교차하지 않는 듀얼 다마신 상부 비트 라인 콘택과 비트 라인을 형성한다.
도 20의 C-C'선 횡단면도인 도 15를 참조하면, 제 3 유전체 층(147)을 패턴화하여, 비트 라인(150)을 노출하도록 제 3 유전체 층(147)내에 테이퍼 개구(200)를 형성한다. 테이퍼 개구(200)의 상부 에지(202)는 그의 하부 에지(204) 보다 더 넓다. 테이퍼 개구(200)를 바람직하게는 CVD 공정에 의해 형성된 SiN으로부터 선택된 유전체로 채운 다음, 화학 기계적 연마(chemical mechanical polishing)를 수행하여 비트 라인위에 에치 스톱 층(152)을 형성한다.
도 16을 참조하면, 제 4 유전체 층(154)은 기판 위에 형성된다. 제 4 유전체 층(154)은 BPSG 증착되고 통상적인 공정에 따라 리플로우되며(reflowed), 포토리소그래피 공정 및 에칭 공정에 의해 패턴화되어 제 2 유전체 층(146), 제 3 유전체 층(147) 및 제 4 유전체 층(154)을 관통하며 표면 스트랩(134b)를 노출하는 제 2 홀(156)을 형성하는데, 여기서 제 2 홀(156)은 바람직하게는 에치 스톱 층(152)의 상부 에지에 인접한다.
도 17을 참조하면, 제 2 홀(156) 보다 넓은 폭을 가진 스택 캐패시터 플러그 홀(158)이 형성된다. 또한, 제 4 유전체 층(154)에서 에치 스톱 층(152)의 상면을 관통하는 스택 캐패시터 플러그 홀(158)은 제 2 홀(156)과 연결된다.
도 20의 C-C'선 횡단면도인 도 18을 참조하면, 제 3 도전체 층은 제 4 유전체 층(154) 위에 형성되며, 스택 캐패시터 플러그 홀(158)을 채워 표면 스트랩(134b)과 연결되도록 스택 캐패시터 플러그(160)를 형성한다. 결과적으로, 도 20을 참조하면, 스택 캐패시터 플러그(160)는 비트 라인(150)과 서로 교차하지 않으면서, 통상의 기술에 의해 형성된 스택 캐패시터(미도시)에 연결된다.
선택적으로, 도 19를 참조하면, 바람직하게는 CVD 공정에 의해 형성된 SiN으로부터 선택된 제 3 유전체 층(147)은 기판 위에 형성된다. 그 후, 리소그래피 및 에칭 공정을 수행하여 비트 라인(150)의 상면에 캡 층(164)이 형성된다. 스페이서 층은 캡 층(164)의 측벽에 형성된다.
도 21을 참조하면, 스페이서 층을 에칭하여 비트 라인(150)과 캡 층(164)의 측벽에 스페이서를 형성한다. 본 발명의 바람직한 일례에서, 에칭 단계는 주된 에칭제로서 CHF3, CF4와 O2의 배합물, 또는 C2F6의 배합물을 사용할 수 있으며, 또한 스페이서 층이 실리콘 니트라이드인 경우 플라즈마를 사용하여 추가로 에칭될 수 있는 이방성 에칭이다. 스페이서 층이 실리콘 옥사이드인 경우, 이방성 에칭은 주된 에칭제로서 CHF3, CF4와 O2의 배합물, CF4 또는 C2F6 또는 C3F8의 배합물을 사용할 수 있고, 또한 플라즈마를 사용하여 추가로 에칭될 수 있다.
도 22를 참조하면, 제 4 유전체 층(154)은 포토리소그래피 공정 및 에칭 공정에 의해 패턴화되어 제 2 유전체 층(146) 및 제 4 유전체 층(154)을 관통하며 표면 스트랩(134b)를 노출하는 제 2 홀(156)을 형성하는데, 여기서 제 2 홀(156)은 바람직하게는 제 3 스페이서(166)에 인접한다. 이어, 도 23을 참조하면, 제 4 유전체 층(154)은 에칭되어 제 2 스페이서(144)와 제 3 스페이서(166) 사이에 자체 정열 스택 캐패시터 플러그 홀(158)을 형성한다. 그후, 제 2 홀(156) 보다 넓은 폭을 가진 스택 캐패시터 플러그 홀(158)이 형성된다. 또한, 제 4 유전체 층(154)에서 비트 라인(150)의 상면위에 있는 캡 층(164)으로 관통하는 스택 캐패시터 플러그 홀(158)은 제 2 홀(156)과 연결된다.
도 20의 C-C'선 횡단면도인 도 24를 참조하면, 제 3 도전체 층은 제 4 유전체 층(154) 위에 형성되며, 스택 캐패시터 플러그 홀(158)을 채워 표면 스트랩(134b)과 연결되도록 스택 캐패시터 플러그(160)를 형성한다. 결과적으로, 도 20을 참조하면, 스택 캐패시터 플러그(160)는 비트 라인(150)과 서로 교차하지 않으면서, 통상의 기술에 의해 형성된 스택 캐패시터(미도시)에 연결된다.
도 14, 도 18, 도 20 및 도 24를 참조하면, 본 발명은 그 위에 리세스드 게이트(118)의 돌출부(120)와 딥 트렌치 캐패시터 디바이스(102)의 상부가 놓여지는 상태로, 리세스드 게이트(118)와 딥 트렌치 캐패시터 디바이스(102)를 가진 기판을 포함하는 반도체 디바이스를 추가로 개시한다. 스페이서(124)가 상기 돌출부(120)와 상기 상부(104)의 측벽 위에 형성되고, 매립된 비트 라인 콘택(134a)과 표면 스트랩(134b)을 포함하는 도전체의 매립부가 상기 스페이서(124) 사이의 스페이스에 존재한다. 상기 리세스드 게이트(118)를 가로질러 워드 라인(140)이 형성된다. 상부 비트 라인 콘택(148)은 상기 매립된 비트 라인 콘택(134a)과 연결되는 매립된 비트 라인 콘택(134b) 위에 형성되고, 그 위에 비트 라인(150)이 형성된다. 그리고, 스택 캐패시터 플러그(160)는 상기 표면 스트랩(134b)과 상기 스택 캐패시터(미도시)와 연결된다.
종래 기술과 비교할 때, 스택 캐패시터는, 비트 라인과 스택 캐패시터에 기인하여 디바이스 성능을 향상시키도록 더욱 우수한 캐패시티를 제공함으로써, RAM의 캐패시턴스가 제공된다. 또한, 워드 라인은 보다 적은 스페이스를 차지한다. 워드 라인의 구조는 비트 라인 콘택을 위한 스페이스를 절약하고, 상부 비트 라인 콘택을 형성하기 위한 윈도우를 확대시킨다. 워드 라인 구조의 다른 장점은, 이들이 워드 라인 RC 지연을 개선시키고, 또한 비트 라인 및 워드 라인의 결합을 감소시키는 점이다.
이상으로 본 발명을 예시를 통해 그리고 바람직한 실시예에 관해서 기술하였으나, 본 발명이 개시된 실시예로 한정되지 않음을 이해해야 한다. 그와는 반대로, (당업자에게는 자명한 바와 같이) 다양한 변경과 유사한 장치를 포함하는 것이다. 그러므로, 첨부한 청구범위의 범주는 이러한 모든 변경 및 유사한 장치를 포함하도록 가장 넓은 해석이 허용되어야 한다.

Claims (19)

  1. 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부가 노출되는 상태로, 기판의 내부에 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 제공하는 단계와,
    상기 상부와 상기 돌출부의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서 사이의 스페이스에 도전체(conductive material)의 매립부를 형성하는 단계와,
    상기 기판, 상기 스페이서 및 상기 매립부를 패턴화하여, 매립된 비트 라인 콘택과 표면 스트랩을 한정하기 위한 샐로우 트렌치를 서로 평행하게 형성하는 단계와,
    상기 샐로우 트렌치 내에 유전체(dielectric material)를 충진하는 단계와,
    상기 리세스드 게이트를 가로질러 워드 라인을 형성하는 단계와,
    상기 매립된 비트 라인 콘택과 전기적으로 연결되도록 비트 라인을 형성하는 단계로서, 상기 표면 스트랩이 비트 라인에 의해 덮히지 않는 상태로 비트 라인을 형성하는 단계와,
    상기 표면 스트랩과 전기적으로 연결되도록 스택 캐패시터를 형성하는 단계를 포함하는 반도체 디바이스의 제조방법.
  2. 제 1 항에 있어서, 상기 비트 라인이 상기 워드 라인과 일정 각도를 가지도록 형성되는 방법.
  3. 제 1 항에 있어서, 상기 비트 라인이 상기 워드 라인과 45도의 각도를 가지도록 형성되는 방법.
  4. 제 1 항에 있어서, 상기 비트 라인을 형성하는 단계가 상기 매립된 비트 라인 콘택위에 상부 비트 라인 콘택을 형성하는 단계를 포함하는 방법.
  5. 제 1 항에 있어서, 상기 스택 캐패시터를 형성하는 단계가 플러그(plug)를 가진 스택 캐패시터를 형성하는 단계를 포함하는 방법.
  6. 제 1 항에 있어서, 상기 비트 라인을 형성하는 단계가 비트 라인위에 상부 에지가 하부 에지보다 넓은 캡 층을 형성하는 단계를 추가로 포함하는 방법.
  7. 제 1 항에 있어서, 상기 스택 캐패시터를 형성하는 단계가,
    상기 비트 라인위에 제 1 유전체 층을 형성하는 단계,
    상기 제 1 유전체 층을 에칭하여 비트 라인을 노출하는 테이퍼 개구(tapered opening)를 형성하는 단계,
    상기 테이퍼 개구에 에치 스톱 층을 형성하는 단계,
    상기 기판위에 제 2 유전체 층을 형성하는 단계,
    상기 제 2 유전체 층과 상기 제 1 유전체 층을 관통하는 제 1 홀을 형성하여 캐패시터 매립된 표면 스트랩을 노출시키는 단계,
    상기 제 1 홀보다 넓은 폭을 가진 제 2 홀을 형성하는 단계로서, 상기 제 2 유전체 층에서 상기 에치 스톱 층의 상면을 관통하는 제 2 홀이 제 1 홀과 연결되는 상태로 제 2 홀을 형성하는 단계,
    상기 제 1 홀내에 표면 스트랩과 연결되도록 플러그를 형성하는 단계,
    상기 제 2 홀내에 플러그와 연결되도록 스택 캐패시터를 형성하는 단계를 추가로 포함하는 방법.
  8. 제 1 항에 있어서, 상기 스택 캐패시터를 형성하는 단계가,
    상기 비트 라인의 상면에 캡 층을 형성하는 단계,
    상기 기판위에 제 1 유전체 층을 형성하는 단계,
    상기 제 1 유전체 층을 관통하는 제 1 홀을 형성하여 상기 캐패시터 매립된 표면 스트랩을 노출시키는 단계,
    상기 제 1 홀보다 넓은 폭을 가진 제 2 홀을 형성하는 단계로서, 상기 제 1 유전체 층에서 상기 캡 층의 상면을 관통하는 제 2 홀이 제 1 홀과 연결되는 상태로 제 2 홀을 형성하는 단계,
    상기 제 1 홀내에 표면 스트랩과 연결되도록 플러그를 형성하는 단계,
    상기 제 2 홀내에 플러그와 연결되도록 스택 캐패시터를 형성하는 단계를 추가로 포함하는 방법.
  9. 제 1 항에 있어서, 상기 리세스드 게이트를 가로질러 상기 워드 라인을 형성하는 단계가, 상기 리세스드 게이드와 중첩하는 평행한 워드 라인중 적어도 하나가 상기 리세스드 게이트중 적어도 하나보다 좁은 폭을 가지는 것을 추가로 포함하는 방법.
  10. 제 1 항에 있어서, 상기 스페이스가 딥 트렌치 캐패시터 디바이스의 상부를 감싸는 방법.
  11. 제 1 항에 있어서, 상기 딥 트렌치 캐패시터 디바이스의 상부가 상기 매립부에 의해 감싸지는 방법.
  12. 그 위에 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부가 놓여지는 상태로 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 가진 기판,
    상기 돌출부와 상기 상부의 측벽 위에 있는 스페이서,
    상기 매립된 비트 라인 콘택과 표면 스트랩을 포함하고, 상기 스페이서 사이의 스페이스에 있는 도전체의 매립부,
    상기 리세스드 게이트를 가로지르는 워드 라인,
    상기 매립된 비트 라인 콘택 위에 놓이는 상부 비트 라인 콘택,
    상기 상부 비트 라인 콘택과 연결되고, 상기 캐패시터 매립된 표면 스트랩이 비트 라인에 의해 덮히지 않는, 비트 라인,
    상기 캐패시터 매립된 표면 스트랩과 연결되는 플러그를 가진 스택 캐패시터를 포함하는 반도체 디바이스.
  13. 제 12 항에 있어서, 상기 워드 라인 중 적어도 하나가 리세스드 게이트와 중첩하는 부분을 포함하며, 상기 중첩부 중 적어도 하나가 상기 리세스드 게이트 중 적어도 하나보다 좁은 폭을 갖는 반도체 디바이스.
  14. 제 12 항에 있어서, 상기 비트 라인이 상기 워드 라인과 일정 각도를 가지도록 배치되는 반도체 디바이스.
  15. 제 12 항에 있어서, 상기 비트 라인이 상기 워드 라인과 45도의 각도를 가지도록 배치되는 반도체 디바이스.
  16. 제 12 항에 있어서, 그 위에 캡 층을 가진 비트 라인을 추가로 포함하는 반도체 디바이스.
  17. 제 16 항에 있어서, 상기 캡 층의 상부 에지가 그의 하부 에치보다 넓은 반 도체 디바이스.
  18. 제 16 항에 있어서, 상기 캡 층과 상기 비트 라인의 측벽 위에 비트 라인 스페이서를 추가로 포함하는 반도체 디바이스.
  19. 제 12 항에 있어서, 상기 스페이스가 상기 딥 트렌치 캐패시터 디바이스의 상부를 추가로 감싸는 반도체 디바이스.
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