KR100500472B1 - 리세스 게이트 트랜지스터 구조 및 형성방법 - Google Patents

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Abstract

본 발명에서는 비활성영역의 상부에 형성된 게이트 도전막과 활성영역 사이에 절연막을 형성하여 게이트 형성시 미스 얼라인이 발생되더라도 비활성영역에 형성된 게이트 도전막과 활성영역 간의 쇼트현상을 방지하고, 게이트 상호간에 발생되는 부하 캐패시턴스를 저감시킬 수 있는 리세스 게이트 트랜지스터 구조 및 형성방법이 개시된다. 상기 리세스 게이트 트랜지스터의 형성방법은 반도체 기판의 소정 영역에 활성영역 및 비활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 결과물이 형성된 기판의 전면에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계; 상기 활성영역의 일부에 리세스를 형성하는 단계; 상기 리세스 내에 게이트 절연막을 형성한 후, 상기 리세스의 내부에 제1 게이트 도전막을 형성하는 단계; 상기 제2 절연막 및 제1 게이트 도전막의 상부에 제2 게이트 도전막을 형성하는 단계; 및 상기 제1 게이트 도전막을 사이에 두고 상기 활성영역에 서로 대향적으로 이격 형성된 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.

Description

리세스 게이트 트랜지스터 구조 및 형성방법{Recess gate transistor structure and method therefore}
본 발명은 모오스 트랜지스터에 관한 것으로, 보다 상세하게는 게이트가 리세스형으로 형성된 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법에 관한 것이다.
반도체 소자에 관한 기술은 반도체 사용자들의 적극적인 요구와 반도체 생산업자들의 끊임없는 노력으로 인하여 전세계적으로 눈부신 성장을 거듭하고, 계속적인 발전을 이루고 있다. 또한, 반도체 생산업자들은 여기에 만족하지 않고 반도체 소자들이 더욱 미세화, 고집적화 및 대용량화되기 위하여 노력하는 한편, 보다 안정적이고 원활한 동작이 수행되면서 더욱 고속화되도록 연구개발에 박차를 가하고 있다. 그에 따라 제한된 반도체 칩내에 보다 많은 반도체 소자를 집적하기 위하여 디자인 룰이 계속적으로 축소되면서 게이트 사이의 간격이 점차 줄어들어 단채널 효과(short channel effect)가 발생되고, 누설전류가 발생되는 등의 여러 문제들이 노출되고 있다.
따라서, 이러한 문제들을 해결하기 위하여, 기판 평면에 형성된 게이트 전극을 갖는 플래너 게이트형(Planar Gate Type) 트랜지스터와 달리, 기판에 형성된 리세스의 측벽과 바닥면에 게이트 절연막을 형성한 후 리세스 내에 폴리실리콘 등의 도전막을 채운 형태의 게이트 구조를 갖는 리세스 게이트형(Recess Gate Type) 트랜지스터가 본 분야에서 공지되어 있다.
이하에서는 종래기술에 따른 리세스 게이트의 형성방법이 첨부된 도면들을 참조하여 설명된다.
도 1은 종래의 기술에 따른 리세스 게이트 트랜지스터의 레이아웃을 보인 도면이고, 도 2 내지 도 5는 종래의 기술에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들이며, 도 6은 종래의 기술에 따라 리세스 게이트 트랜지스터를 형성하는 경우 미스 얼라인이 발생된 모습을 보여주는 단면도이다. 덧붙여, 도 2 내지 도 6은 도 1의 레이아웃을 절단선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 나타낸다.
첨부된 도면을 참조하여 종래의 기술에 따른 리세스 게이트 트랜지스터의 레이아웃 및 리세스 게이트 트랜지스터의 형성방법을 구체적으로 설명하면 다음과 같다.
리세스 게이트 트랜지스터의 평면 배치를 보인 도 1을 참조하면, 복수의 트랜지스터를 함께 제조하기 위해, 비활성영역(104)으로 둘러싸인 각 활성영역(102)의 길이방향과는 수직하고, 서로 평행하게 패터닝된 2개의 제1 게이트 전극(101)이 배치된다. 일정 간격으로 이격되어 서로 평행하게 배치된 상기 제1 게이트 전극(101)의 하부에는 상기 활성영역(102)에만 리세스형으로 형성된 제2 게이트 전극(100)이 배치된다. 그러나 상기 제1 게이트 전극(100) 형성시 미스 얼라인이 발생하는 경우에는 도 1에서 보여지는 바와 같이, 상기 비활성영역(104) 상에 배치되는 제1 게이트 전극(100)과 인접하는 활성영역의 일부가 접촉(106)되어 쇼트현상이 유발되는 문제가 발생된다.
도 2를 참조하면, p형 반도체 기판(200)의 소정영역에 활성영역 및 비활성영역을 정의하는 소자분리막(202)이 형성되고, 상기 반도체 기판에 p형 불순물을 이온주입함으로써 웰 영역(204)이 형성된다. 이어서, 상기 소자분리막(202)에 의해서 정의된 활성영역에 p형 불순물을 이온주입하여 문턱전압 조절영역(206)이 형성된 후, 상기 활성영역에 n형 불순물을 이온주입함으로써 불순물 도입층(208)이 형성된다.
도 3을 참조하면, 상기 도 2의 결과물에 산화막(210) 및 폴리실리콘막(212)이 형성된 후, 사진 및 식각공정을 진행하여 상기 활성영역의 일부에 리세스가 형성된다.
도 4를 참조하면, 상기 리세스 내에 게이트 산화막(213)이 형성된 후, 상기 게이트 산화막이 형성된 리세스의 내부가 충분히 채워지도록 폴리실리콘막(210)이 형성된다. 이어서, 상기 폴리실리콘막(210) 상에 도전막(212) 및 캡핑막(214)이 순차적으로 형성된다.
도 5를 참조하면, 상기 도 4의 결과물에 사진공정 및 식각공정을 진행함에 의해 게이트 스택이 형성된 후, 상기 게이트 스택을 이온주입 마스크로 이용하여 상기 불순물 도입층(208)에 n형 불순물 이온을 상대적으로 낮은 에너지로 주입함으로써 저농도 n-형 소오스/드레인 영역이 형성된다. 이어서, 상기 게이트 스택의 측벽에 게이트 스페이서(216)가 형성된 후, 상기 게이트 스페이서를 이온주입 마스크로 사용하여 상기 저농도 n-형 소오스/드레인 영역에 불순물 이온을 상대적으로 높은 에너지로 주입하여 상기 저농도 n-형 소오스/드레인 영역의 일부에 상기 저농도 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역이 형성됨으로써 종래의 기술에 의한 리세스 게이트 트랜지스터가 얻어진다.
도 6을 참조하면, 상기 비활성영역의 상부에 형성되어야 할 게이트가 미스 얼라인의 발생에 의하여 활성영역의 상부와 접촉(218)되어 쇼트현상이 발생된 모습이 보여진다.
이와 같이 종래의 기술에 의하면, 활성영역 및 비활성영역 모두에 게이트가 형성되므로 게이트 형성시 미스 얼라인이 발생하는 경우, 비활성영역에 형성된 게이트 도전막과 활성영역 간에 쇼트되는 현상이 발생된다. 또한, 후속되는 공정시 자기정렬된 콘택(SAC: Self Aligned Contact)과 활성영역간에 쇼트가 발생된다. 이러한 쇼트현상은 반도체 소자의 디자인 줄이 점차 축소됨에 따라 충분한 얼라인 마진이 확보되지 않아 노광공정 등을 진행하는 경우에 있어서 미스 얼라인이 유발되는데 기인한다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 리세스 게이트 트랜지스터의 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 다른 목적은 비활성영역의 상에 형성된 게이트 도전막과 활성영역 사이에 절연막을 형성하여 게이트 형성시 미스 얼라인이 발생되더라도 비활성영역에 형성된 게이트 도전막과 활성영역 간의 쇼트현상을 방지할 수 있는 리세스 게이트 트랜지스터의 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 다른 목적은 비활성영역의 상부에 형성된 게이트 도전막의 높이를 줄이고, 상기 게이트 도전막의 하부에는 절연막을 형성하여 게이트 상호간에 발생되는 부하 캐패시턴스를 최소화 또는 저감시킬 수 있는 리세스 게이트 트랜지스터의 구조 및 그에 따른 형성방법을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 리세스 게이트 트랜지스터의 형성방법은, 반도체 기판의 소정 영역에 활성영역 및 비활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 결과물이 형성된 기판의 전면에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계; 상기 활성영역의 일부에 리세스를 형성하는 단계; 상기 리세스 내에 게이트 절연막을 형성한 후, 상기 리세스의 내부에 제1 게이트 도전막을 형성하는 단계; 상기 제2 절연막 및 제1 게이트 도전막의 상부에 제2 게이트 도전막을 형성하는 단계; 및 상기 제1 게이트 도전막을 사이에 두고 상기 활성영역에 서로 대향적으로 이격 형성된 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
상기 활성영역의 일부에 형성된 리세스는 상기 제2 절연막 상에 상기 활성영역의 일부를 노출시키는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 절연막, 제1 절연막 및 기판을 순차적으로 식각함에 의해 형성된다.
또한, 상기 제1 게이트 도전막을 형성한 후에, 상기 제1 게이트 도전막의 상부 표면과 상기 제2 절연막의 상부 표면이 동일한 선상에 존재하도록 상기 제1 게이트 도전막을 평탄화하는 단계를 더 포함한다.
또한, 상기 제2 게이트 도전막을 형성한 후, 상기 제2 게이트 도전막의 상부에 캡핑막을 형성하는 단계와; 상기 제2 게이트 도전막 및 캡핑막의 측벽에 게이트 스페이서를 형성하는 단계를 더 포함한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 리세스 게이트 트랜지스터의 구조는 활성영역 및 비활성영역이 정의된 반도체 기판에 형성된 리세스 게이트 트랜지스터의 구조에 있어서: 상기 활성영역 및 비활성영역 상에 일정 간격으로 이격되어 나란히 형성된 제1 전극영역; 상기 활성영역 상에 형성된 제1 전극영역의 하부에서 상기 반도체 기판의 일정 깊이까지 연장되고, 게이트 산화막으로 둘러싸인 구조를 갖는 제2 전극영역; 상기 제1 전극영역과 활성영역 사이에 형성된 절연막; 상기 제2 전극영역을 사이에 두고 상기 활성영역에 서로 대향적으로 형성된 소오스 및 드레인 영역으로 이루어짐을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 7은 본 발명에 따른 리세스 게이트 트랜지스터의 레이아웃을 보인 도면이고, 도 8 내지 도 13은 본 발명에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들이다.
리세스 게이트 트랜지스터의 평면 배치를 보인 도 7을 참조하면, 복수의 트랜지스터를 함께 제조하기 위해, 비활성영역(304)으로 둘러싸인 각 활성영역(302)의 길이방향과는 수직하고, 서로 평행하게 패터닝된 2개의 제1 게이트 전극(301)이 배치된 모습이 보여진다.
상기 활성영역(302)은 셀 영역에 주기적으로 배열되어 각 활성영역 상호간에 대각선 정렬을 이루며 형성된다. 상기 활성영역(302)은 T자형 또는 I자형으로 형성될 수 있는데, T자형으로 형성되는 경우에는 비트라인 형성을 위해 돌출되어 있는 부분이 부가되어 중심부분에는 돌출된 부분이 존재하고 반대편으로는 돌출된 부분이 없도록 이루어진다. 그러나 돌출된 부분없이 I자형으로 형성되는 경우와 마찬가지로 비활성영역(304)으로 둘러싸이고, 인접하는 활성영역(302)과 동일 거리가 이격되도록 형성된다. 상기 제1 게이트 전극(301)은 상기 활성영역(302)의 길이방향과 수직으로 교차하게 형성되고, 각 활성영역 마다 2개의 제1 게이트 전극(301)이 서로 평행하게 형성된다. 또한, 제2 게이트 전극(300)은 상기 제1 게이트 전극(301)의 하부에 리세스형으로 형성되고 상기 활성영역(302)의 일부에만 배치되도록 형성된다.
도 8 내지 도 13은 본 발명에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 도 7의 레이아웃을 절단선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 나타내고 있다. 도 8 내지 도 13을 참조하여 구체적으로 살펴보면 다음과 같다.
먼저 도 8을 참조하면, p형 반도체 기판(400)의 소정영역에 활성영역 및 비활성영역을 정의하는 소자분리막(402)이 형성되고, 상기 p형 반도체 기판(400)의 표면에 p형 불순물, 예컨대 붕소(B) 이온을 400KeV 에너지 및 1.0 × 1013 내지 2.0 ×1013 ion atoms/㎠ 정도의 농도로 주입한 후, 소정의 열공정을 실시함으로써 p형의 웰 영역(404)이 형성된다. 상기 소자분리막(402)은 STI 등의 소자 분리방법으로 형성되고, SOG(Spin On Glass), USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphor Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate) 및 유동성 산화막(Flowable Oxide) 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성될 수 있다. 또한, 상기 소자분리막(402)은 2500Å 내지 3000Å의 깊이로 형성되는 것이 바람직하며, p형의 웰 영역이 형성된 후에 형성될 수도 있다.
이어서, 상기 소자분리막(402)에 의해서 정의된 활성영역에 p형 불순물을 이온주입하여 문턱전압 조절영역(406)이 형성된다. 상기 문턱전압 조절영역(406)은 리세스 게이트 트랜지스터의 문턱전압을 0.7V 내지 1.5V로 조절하기 위하여 소자분리막에 의해서 정의된 활성영역에 p형 불순물을 주입함으로써 형성된다. 예컨대 소자분리막에 의해서 정의된 활성영역에 붕소(B) 또는 불화붕소(BF2) 이온을 30KeV 내지 50KeV 에너지 및 1.0 × 1013 ion atoms/㎠ 정도의 농도로 주입하여 문턱전압 조절영역(406)이 형성될 수 있다. 이 경우, 상기 문턱전압 조절영역(406)은 1500Å 내지 2000Å 정도의 깊이로 형성되는 것이 바람직하다.
다음으로, 상기 소자분리막(402)을 이온주입 마스크로 이용하여 n형 불순물, 예컨대 인(P), 비소(As) 등을 15KeV 내지 20KeV의 에너지 및 1.0 × 1012 내지 1.0 × 1013 ion atoms/㎠의 농도로 주입함으로써 불순물 도입층(408)이 형성된다. 이 경우, 상기 불순물 도입층(408)은 일정 깊이, 예컨대 1000Å 내지 1500Å의 깊이로 형성될 수 있고, 상기 문턱전압 조절영역(406)의 깊이보다 얕게 형성되는 것이 바람직하다. 이는 상기 불순물 도입층(408)에 형성되는 소오스 영역의 바닥 및 드레인 영역의 바닥 사이의 기판 농도가 상대적으로 증가하는 결과를 가져오므로 단채널효과를 억제시킬 수 있기 때문이다.
도 9를 참조하면, 도 8과 같은 결과물이 형성된 기판의 전면에 제1 절연막(410)이 형성된 후, 일정 두께의 제2 절연막(412)이 순차적으로 형성된다. 이어서, 상기 제2 절연막(412) 상에 리세스 게이트가 형성될 부분을 노출시키는 포토레지스트 패턴(414)이 형성된다. 상기 제1 절연막(410)은 실리콘 질화막 재질로 형성되어 식각정지막(etch stopper)의 역할을 담당하며, 100Å 내지 200Å 정도의 두께로 형성된다.
상기 제2 절연막(412)은 활성영역 및 비활성영역의 상부에 모두 형성되어 게이트 형성시 미스 얼라인이 발생하더라도 비활성영역에 형성된 게이트와 활성영역 간의 쇼트현상을 방지하는 역할을 담당한다. 또한, 상기 제2 절연막(412)은 비활성영역 상에 형성되는 게이트의 하부에 배치되어 상기 게이트의 높이를 줄임으로써 인접하는 게이트 상호간에 발생되는 부하 캐패시턴스(loading capacitance)를 최소화 또는 저감시킨다. 또한, 상기 제2 절연막(412)은 게이트 도전막의 두께를 고려하여 800Å 내지 1200Å 정도의 두께로 형성되는 것이 바람직하다. 상기 포토레지스트 패턴(414)은 활성영역에만 리세스 게이트 도전막이 형성되도록 상기 활성영역의 일부만을 노출시키고, 상기 소자분리막의 상부는 노출시키지 않는다. 따라서, 상기 포토레지스트 패턴(414)은 소자분리막이 형성된 부분은 노출되지 않고, 상기 활성영역의 일부만이 노출되는 콘택형으로 형성되는 것이 바람직하다.
도 10을 참조하면, 상기 포토레지스트 패턴(414)을 식각마스크로 이용하여 상기 제2 절연막, 제1 절연막 및 기판을 순차적으로 식각함에 의해 활성영역 상에 리세스가 형성된다. 상기 리세스의 깊이와 길이는 다양한 디자인 룰에 따라 달라질 수 있으나, 1200Å 내지 1800Å 정도의 깊이와 700Å 내지 900Å 정도의 길이로 형성되는 것이 바람직하다. 이 후, 상기 포토레지스트 패턴(414)은 에싱 또는 스트립 공정을 통해 제거된다.
도 11을 참조하면, 상기 리세스 내에 게이트 절연막(414)이 형성된 후, 상기 리세스의 내부가 충분히 채워지도록 제1 게이트 도전막(416)이 형성된다. 상기 게이트 절연막(213)은 산화막 재질로서 40Å 내지 60Å 정도의 두께를 가지도록 형성되고, 950℃와 20분 정도의 건조 산소 속에서 리세스의 바닥면을 열산화하여 형성되거나 혹은 화학기상증착법(CVD) 또는 스퍼터링 방법 등을 사용하여 증착하는 방식으로 형성될 수 있다. 상기 제1 게이트 도전막(416)은 폴리실리콘 재질로 형성되고, 상기 제1 게이트 도전막(416)의 상부 표면과 상기 제2 절연막(412)의 상부 표면이 동일한 선상에 존재하도록 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법 등의 사용에 의해 평탄화된다.
도 12를 참조하면, 상기 제2 절연막(412) 및 제1 게이트 도전막(416) 상부에 제2 게이트 도전막(418) 및 캡핑막(420)이 순차적으로 형성된다. 상기 제2 게이트 도전막(418)은 금속인 텅스텐(W) 재질로 이루어지거나 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 크롬(Cr), 이리듐(Ir), 또는 루비듐(Ru)의 실리사이드막으로 형성될 수 있다. 또한, 상기 제2 게이트 도전막(418)은 통상적인 증착방법, 예컨대 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD) 또는 플라즈마 화학기상증착법(PECVD)을 사용하여 형성될 수 있다. 상기 제2 게이트 도전막(418)으로 형성된 도전영역은 제1 전극영역을 나타내고, 제1 게이트 도전막(416)으로 형성된 도전영역은 제2 전극영역을 나타낸다. 또한, 상기 캡핑막(420)은 실리콘 질화막 재질로 형성되고, 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD(Semi-Atmospheric Chemical Vapor Deposition), 스퍼터링 방법 또는 원자층 증착방법에 의하여 형성될 수 있다.
도 13을 참조하면, 도 12와 같은 결과물 상에 사진공정 및 식각공정을 진행하여 상기 제2 게이트 도전막(418) 상부에 캡핑막(420)을 갖는 게이트 스택이 형성된 후, 상기 게이트 스택의 측벽에 게이트 스페이서(424)가 형성된다. 그 결과로서, 상기 제2 게이트 도전막(418)은 활성영역 및 비활성영역의 상부에 일정 간격으로 이격되어 나란히 형성되며, 상기 제1 게이트 도전막(416)은 비활성영역에는 형성되지 아니하고 활성영역에만 리세스형으로 형성된다. 또한, 비활성영역에 형성된 제2 게이트 도전막(416)과 활성영역 사이에 제2 절연막(412)이 형성되어 제2 게이트 도전막(416)과 활성영역 간의 쇼트현상을 방지할 수 있는 본 발명의 목적 중의 하나가 여기서 달성된다.
이어서, 상기 게이트 스페이서(428)를 이온주입 마스크로 이용하여 n형의 불순물, 예컨대 인(P), 비소(As) 등을 20KeV 내지 30KeV의 에너지 및 1.0 × 1013 내지 1.0 × 1015 ion atoms/㎠의 농도로 주입하여 상기 불순물 도입층(408)의 일부에 상기 불순물 도입층 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역(428)이 형성됨으로써 마침내 본 발명에 따른 리세스 게이트 트랜지스터가 얻어진다. 또한, 상기 게이트 스페이서(424)를 형성하기 전에, 상기 게이트 스택을 이온주입 마스크로 이용하여 고농도 n+형 소오스/드레인 영역 형성시 보다 상대적으로 저농도의 n형 불순물을 낮은 에너지로 상기 불순물 도입층(408)에 이온주입하여 저농도 n­형 소오스/드레인 영역(426)을 형성한 후, 상기 저농도 n­형 소오스/드레인 영역(426)의 일부에 상기 저농도 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역(428)이 형성될 수 있다. 이 경우, LDD 구조의 소오스/드레인 영역이 형성된다.
종래의 기술에 의하면, 활성영역 및 비활성영역 모두에 게이트 도전막이 형성되므로 게이트 형성시 미스 얼라인이 발생하는 경우, 비활성영역에 형성된 게이트 도전막과 활성영역 간에 쇼트되는 현상이 발생된다. 또한, 후속되는 공정시 자기정렬된 콘택과 활성영역간에 쇼트가 발생되기도 한다.
반면, 본 발명에 의하면, 상기 제2 게이트 도전막(418)은 활성영역 및 비활성영역의 상부에 일정 간격으로 이격되어 나란히 형성되며, 상기 제1 게이트 도전막(416)은 활성영역에만 리세스형으로 형성되어 상기 제2 게이트 도전막(418)과 연결된다. 또한, 비활성영역에 형성된 제2 게이트 도전막(418)과 활성영역 사이에는 제2 절연막(412)이 형성된 구조를 갖는다. 따라서, 비활성영역의 상부에 형성된 제2 게이트 도전막(418)과 활성영역 사이에는 제2 절연막(412)이 형성되어 있기 때문에 게이트 형성시 미스 얼라인이 발생하더라도 비활성영역에 형성된 게이트 도전막과 활성영역 간의 쇼트현상이 방지될 수 있다.
또한, 제2 게이트 절연막(418)의 하부에는 제1 게이트 도전막이 형성되지 아니하고 제2 절연막(412)이 형성되므로 비활성영역의 상부에 형성되는 게이트 도전막의 높이가 줄어들고, 줄어든 높이 만큼 절연성 물질이 존재하게 형성됨으로써 게이트 상호간에 발생되는 부하 캐패시턴스(loading capacitance)를 저감시킬 수 있다.
상술한 바와 같이, 본 발명은 비활성영역의 상에 형성된 게이트 도전막과 활성영역 사이에 절연막을 형성하여 게이트 형성시 미스 얼라인이 발생되더라도 비활성영역에 형성된 게이트 도전막과 활성영역 간의 쇼트현상을 방지하는 효과를 갖는다.
또한, 비활성영역의 상부에 형성된 게이트 도전막의 높이를 줄이고, 비활성영역의 상부에 형성된 게이트 도전막의 하부에는 절연막을 형성하여 게이트 상호간에 발생되는 부하 캐패시턴스를 저감시키는 효과를 갖는다.
도 1는 종래의 기술에 따른 리세스 게이트 트랜지스터의 레이아웃도이다.
도 2 내지 도 5는 종래의 기술에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 설명하기 위하여 도 1의 선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 나타내는 공정순서도들이다.
도 6은 종래의 기술에 따라 리세스 게이트 트랜지스터를 형성하는 경우 미스 얼라인이 발생된 모습을 보여주는 단면도이다.
도 7은 본 발명에 따른 리세스 게이트 트랜지스터의 레이아웃도이다.
도 8 내지 도 13은 본 발명에 따른 리세스 게이트 트랜지스터를 형성하는 방법을 설명하기 위하여 도 7의 선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 나타내는 공정순서도들이다.
<도면의 주요부분들에 대한 참조 부호들의 설명>
400 : 반도체 기판 402 : 소자분리막
404 : 웰 영역 406 : 문턱전압 조절영역
408 : 불순물 도입층 410 : 제1 절연막
412 : 제2 절연막 414 : 게이트 절연막
416 : 제1 게이트 도전막 418 : 제2 게이트 도전막
420 : 캡핑막 424 : 게이트 스페이서
426 : 저농도 소오스/드레인 영역
428 : 고농도 소오스/드레인 영역

Claims (15)

  1. 기판의 소정 영역에 활성영역 및 비활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 결과물이 형성된 기판의 전면에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계;
    상기 활성영역의 일부에 리세스를 형성하는 단계;
    상기 리세스 내에 게이트 절연막을 형성한 후, 상기 리세스의 내부에 제1 게이트 도전막을 형성하는 단계;
    상기 제2 절연막 및 제1 게이트 도전막의 상부에 제2 게이트 도전막을 형성하는 단계; 및
    상기 제1 게이트 도전막을 사이에 두고 상기 활성영역에 서로 대향적으로 이격 형성된 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  2. 제 1항에 있어서,
    상기 제1 절연막은 실리콘 산화막 재질로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  3. 제 1항에 있어서,
    상기 제2 절연막은 실리콘 질화막 재질로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  4. 제 1항에 있어서,
    상기 제2 절연막의 두께는 800Å 내지 1200Å 두께로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  5. 제 1항에 있어서,
    상기 활성영역의 일부에 형성된 리세스는 상기 제2 절연막 상에 상기 활성영역의 일부를 노출시키는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 절연막, 제1 절연막 및 기판을 순차적으로 식각함에 의해 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  6. 제 1항에 있어서,
    상기 활성영역의 일부에 형성된 리세스는 1200Å 내지 1800Å의 깊이와 700Å 내지 900Å의 길이로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  7. 제 1항에 있어서,
    상기 게이트 절연막은 산화막 재질로서 40Å 내지 60Å의 두께로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  8. 제 1항에 있어서,
    제1 게이트 도전막은 폴리실리콘 재질로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  9. 제 1항에 있어서,
    상기 제1 게이트 도전막을 형성한 후에, 상기 제1 게이트 도전막의 상부 표면과 상기 제2 절연막의 상부 표면이 동일한 선상에 존재하도록 상기 제1 게이트 도전막을 평탄화하는 단계를 더 포함함을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  10. 제 9항에 있어서,
    상기 평탄화는 CMP 또는 에치백 방법으로 수행됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  11. 제 1항에 있어서,
    제2 게이트 도전막은 텅스텐(W) 또는 텅스텐 실리사이드(WSix) 재질로 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  12. 제 1항에 있어서,
    상기 제2 게이트 도전막은 상기 제2 절연막 및 제1 게이트 도전막의 상부에 일정 간격으로 이격되어 나란히 형성됨을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  13. 제 1항에 있어서,
    상기 제2 게이트 도전막을 형성한 후, 상기 제2 게이트 도전막의 상부에 캡핑막을 형성하는 단계와; 상기 제2 게이트 도전막 및 캡핑막의 측벽에 게이트 스페이서를 형성하는 단계를 더 포함함을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  14. 제 1항에 있어서,
    상기 소오스 및 드레인 영역은 저농도 소오스 및 드레인 영역과 고농도 소오스 및 드레인 영역을 갖는 LDD 구조로 이루어짐을 특징으로 하는 리세스 게이트 트랜지스터의 형성방법.
  15. 소자분리막에 의하여 활성영역 및 비활성영역이 정의된 반도체 기판에 형성된 리세스 게이트 트랜지스터의 구조에 있어서:
    상기 활성영역 및 비활성영역 상에 일정 간격으로 이격되어 나란히 형성된 제1 전극영역;
    상기 활성영역 상에 형성된 제1 전극영역의 하부에서 상기 반도체 기판의 일정 깊이까지 연장되고, 게이트 절연막으로 둘러싸인 구조를 갖는 제2 전극영역;
    상기 제1 전극영역과 활성영역 사이에 형성된 절연막;
    상기 제2 전극영역을 사이에 두고 상기 활성영역에 서로 대향적으로 형성된 소오스 및 드레인 영역으로 이루어짐을 특징으로 하는 리세스 게이트 트랜지스터 구조.
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