KR100568451B1 - 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법 - Google Patents

듀얼 게이트를 갖는 시모스 반도체소자의 제조방법 Download PDF

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Abstract

듀얼 게이트를 갖는 시모스 반도체소자의 제조방법들을 제공한다. 이 방법은 P형 웰 상에 상기 제 P형 웰을 가로지르는 절연된 제 1 게이트 전극을 형성하고, 동시에, N형 웰 상에 상기 N형 웰을 가로지르는 절연된 제 2 게이트 초기전극을 형성한다. 상기 P형 웰 상에 상기 제 1 게이트 전극 상부를 노출하는 제 1 하부층간절연막을 형성하고, 동시에, 상기 N형 웰 상에 상기 제 2 게이트 초기전극 상부를 노출하는 제 2 하부층간절연막을 형성한다. 상기 제 2 게이트 초기전극에 선택적으로 P형 불순물 이온들을 주입하여 제 2 게이트 전극을 형성한다. 상기 제 1 게이트 전극 상부에 제 1 이온주입 마스크패턴을 형성하고, 동시에, 상기 제 2 게이트 전극 상부에 제 2 이온주입 마스크패턴을 형성한다. 상기 제 2 이온주입 마스크패턴을 식각마스크로 이용하여 상기 제 2 하부층간절연막을 식각하여 상기 N형 웰의 상부면을 노출한다. 상기 제 2 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 N형 웰에 P형 불순물 이온들을 주입하여 상기 제 2 게이트 전극 양옆에 제 2 소스/드레인 영역들을 형성한다.

Description

듀얼 게이트를 갖는 시모스 반도체소자의 제조방법{Method of fabricating a CMOS type semiconductor device having dual gates}
도 1 및 도 2는 종래기술에 따른 듀얼 게이트 시모스(CMOS) 반도체소자의 제조과정 중 몇 단계를 나타내는 공정단면도이다.
도 3 내지 도 13은 본 발명의 바람직한 실시 예들에 따른 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법들을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 듀얼 폴리실리콘 게이트를 갖는 시모스(complementary metal oxide semiconductor; CMOS) 반도체소자의 제조방법에 관한 것이다.
상기 시모스 반도체소자는 P채널 모스(P channel metal oxide semiconductor; PMOS) 트랜지스터와 N채널 모스(N channel metal oxide semiconductor; NMOS) 트랜지스터를 하나의 반도체기판 내에 배치하여 상보적인 동작을 하도록 한 반도체소자이다.
상기 시모스 반도체소자를 구현하는 방법에는 먼저 싱글 게이트(single gate) 기술이 있다. 상기 싱글 게이트 기술은 P모스 및 N모스 트랜지스터들에 모두 N형 도핑된 폴리실리콘 게이트 전극들을 사용하는 기술이다. 그러나 상기 싱글 게이트 기술은 저비용이라는 장점을 가지는 반면 상기 P모스 트랜지스터의 동작전압(Vt)을 조절하는 것이 매우 어렵다.
상기 시모스 반도체소자를 구현하는 다른 방법으로 상기 폴리실리콘 대신 금속물질을 상기 트랜지스터의 게이트에 사용하는 기술이 있다. 금속 게이트는 도전성이 매우 우수하다는 장점을 가진다. 그러나 상기 금속 게이트는, 금속 이온에 의한 게이트절연막 열화(degrade)를 유발하며, 일함수(work function)가 고정되어 있어서 동작전압(Vt)을 조절하기 어렵다는 단점이 있다. 상술한 바와 같이, 단일 칩(chip)내에 N-모스 트랜지스터 영역 과 P-모스 트랜지스터 영역을 가지는 시모스(CMOS) 반도체소자를 구현하려면 상기 N-모스 게이트 와 P-모스 게이트는 각각의 동작전압(Vt)을 다르게 조절하여야 한다. 결과적으로, 상기 N-모스 와 P-모스 트랜지스터 영역에는 서로 다른 금속 게이트를 사용하여야 하는데, 이것은 공정을 매우 복잡하게 한다.
상기 금속 게이트를 이용한 시모스(CMOS) 반도체소자의 형성방법이 미국특허 제6,468,851 B1호에 "듀얼 게이트 전극을 갖는 시모스(CMOS) 소자의 제조방법(Method of fabricating CMOS device with dual gate electrode)"이라는 제목으로 엥(Ang)등에 의해 개시된 바 있다.
엥(Ang)등에 따르면, N-모스 트랜지스터 영역에 N형 폴리실리콘 게이트 전극을 형성하고, P-모스 트랜지스터 영역에 금속 게이트 전극을 형성한다. 상기 금속 게이트 전극에는 구리, 알루미늄, 질화티타늄 또는 텅스텐을 사용한다. 예를 들어, 상기 구리를 상기 게이트 전극으로 형성하기 위해서는 구리 전용설비가 필요하며 구리의 확산을 방지할 수 있는 기술이 필요하다. 즉, 공정이 복잡하게 된다.
상기 시모스 반도체소자를 구현하는 또 다른 방법으로 듀얼 폴리실리콘 게이트 기술이 있다. 상기 듀얼 폴리실리콘 게이트 기술은 N-모스 트랜지스터 영역에 N형 폴리실리콘 게이트 전극을 형성하고 P-모스 트랜지스터 영역에 P형 폴리실리콘 게이트 전극을 형성하는 기술이다.
도 1 및 도 2는 종래기술에 따른 듀얼 폴리실리콘 게이트 시모스(CMOS) 반도체소자의 제조과정 중 몇 단계를 나타내는 공정단면도이다.
도 1을 참조하면, 반도체기판(1) 상에 활성영역들을 한정하는 소자분리막들(2)을 형성한다. 상기 활성영역들 내에 P형 웰(P type well; 3) 및 N형 웰(N type well; 4)을 형성한다. 상기 P형 웰(3) 상을 가로지르며 차례로 적층된 N모스 게이트절연막(7) 및 N모스 게이트 전극(9)을 형성하고, 상기 N형 웰(4) 상을 가로지르며 차례로 적층된 P모스 게이트절연막(8) 및 P모스 게이트 전극(10)을 형성한다. 여기서, 상기 게이트전극들(9, 10)은 통상적으로 N형 도핑된 폴리실리콘으로 형성한다. 상기 P형 웰(3) 및 상기 N형 웰(4) 내의 상부영역에 저농도 불순물영역들(5, 6)을 형성한다. 이어서, 상기 게이트 전극들(9, 10)의 측벽들에 스페이서들(11)을 형성한다.
도 2를 참조하면, 상기 P형 웰(3) 내에 선택적으로 N형 불순물 이온들을 주입하여 N모스 소스/드레인 영역들(13)을 형성한다. 상기 N모스 소스/드레인 영역들 (13)을 갖는 반도체기판(1) 상에 상기 P형 웰(3) 상부를 덮는 포토레지스트 패턴(15)을 형성하여 상기 N형 웰(4) 상부면을 노출한다. 이어서, 상기 포토레지스트 패턴(15)을 이온주입 마스크로 사용하여 상기 반도체기판(1) 내에 선택적으로 보론(B)과 같은 P형 불순물 이온들을 주입하여 P모스 소스/드레인 영역들(18)을 형성한다. 동시에, P모스 게이트 전극(10)에도 P형 불순물 이온들이 주입되어 P형 도핑된 P모스 게이트 전극(10')이 형성된다.
한편, 반도체소자들을 사용하는 전자제품들의 경-박-단-소화에 따라, 상기 반도체소자들은 단위 면적당 높은 집적밀도, 낮은 동작전압(Vt), 빠른 동작속도 및 저소비전력화가 요구되고 있다. 상기와 같은 고집적화 필요에 따라 상기 트랜지스터의 구성요소인 게이트, 소스/드레인 접합(source and drain junctions) 및 상호연결부(interconnections)는 가능한 범위 내에서 최대한 축소되어야 한다. 그러나 상기 트랜지스터의 축소에 따라 관련된 여러 가지 난관에 봉착하게 된다. 예를 들면, 게이트 전극 축소에 따라, 상기 게이트 전극의 전기 저항이 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간(Resistance-Capacitance delay time)에 기인하여 느려진다. 또한, 채널 길이 축소에 따른 단채널효과(short channel effects)가 발생한다. 상기 단채널효과를 개선하기 위해서는 소스/드레인 접합깊이(junction depth)를 얕게 형성하고, 게이트절연막의 두께를 얇게 제작하는 것이 유리하다.
여기서, 상기 P모스 게이트 전극(10')이 축소되어 두께가 상대적으로 얇아지고 상기 P모스 게이트절연막(8) 또한 두께를 얇게 제작하는 경우 폴리실리콘 공핍 (polysilicon depletion) 및 보론 투과(boron penetration)와 같은 문제를 더욱 부각시킨다.
구체적으로, 통상 폴리실리콘에 대한 보론(B)의 용해도(solid solubility)는 낮다. 따라서 상기 P모스 게이트 전극(10') 내에 주입된 보론(B)은 얇게 제작된 상기 P모스 게이트절연막(8)을 투과(penetration)하여 상기 P모스 트랜지스터의 채널영역으로 확산된다. 상기 보론 투과(boron penetration) 현상이 심화되면 상기 P모스 게이트절연막(8) 인근의 상기 P모스 게이트전극(10') 내에는 공핍영역(depletion region)이 형성된다. 상기 폴리실리콘 공핍영역은 상기 P모스 게이트절연막(8)의 커패시턴스와 직렬로 연결되는 부가적인 커패시턴스로 작용한다. 결과적으로, 상기 폴리실리콘 공핍영역은 상기 P모스 게이트절연막(8)의 전기적인 등가두께(electrical equivalent thickness)를 증가시킨다. 상기 전기적인 등가두께 증가는 유효게이트전압(effective gate voltage) 감소를 의미한다. 두꺼운 게이트절연막을 사용하는 종래기술에서, 상기 폴리실리콘 공핍영역의 두께가 상기 두꺼운 게이트절연막의 유효두께에 비하여 상대적으로 매우 작으므로, 그 영향은 무시될 수 있다. 그러나 얇은 게이트절연막을 사용하게 됨에 따라, 상기 폴리실리콘 공핍에 의한 유효게이트전압 감소는 커다란 문제점으로 부각된다. 이에 더하여, 상기 P모스 트랜지스터의 채널영역으로 확산된 보론(B)은, 상기 채널영역에서 전하캐리어의 이동도(mobility)를 저하시키고, 상기 채널영역 내에 소스와 드레인을 연결하는 P형 불순물층을 형성할 수 있다. 이들은 동작전압과 관련하여 서로 상충적인 작용을 한다. 즉, 상기 P모스 트랜지스터에서 상기 보론 투과는 동작전압(Vt)의 조절을 어 렵게 한다.
상기 듀얼 게이트를 이용한 시모스(CMOS) 반도체소자의 형성방법이 미국특허 제6,166,413호에 "게이트 전극의 두께가 서로 다른 전계효과 트랜지스터를 갖는 반도체소자 및 그 제조공정(Semiconductor device having field effect transistors different in thickness of gate electrodes and process of fabrication therof)"이라는 제목으로 오노(Ono)에 의해 개시된 바 있다.
오노(Ono)에 따르면, N-모스 트랜지스터 영역 및 P-모스 트랜지스터 영역에 각각 언도우프드 폴리실리콘 패턴(un-doped polysilicon pattern)들을 형성한다. 상기 N-모스 트랜지스터 영역에 상기 언도우프드 폴리실리콘 패턴을 과식각하여 두께를 얇게 한다. 상기 N-모스 트랜지스터 영역에 선택적으로 비소(As) 이온들을 주입하여 N형 게이트 전극 및 N형 소스/드레인 영역들을 형성한다. 이어서, 상기 P-모스 트랜지스터 영역에 보론(B) 이온들을 주입하여 P형 게이트 전극 및 P형 소스/드레인 영역들을 형성한다. 그 결과, 상기 P형 게이트 전극 보다 얇은 두께를 가지는 상기 N형 게이트 전극이 형성된다. 그러나 상기 P형 게이트 전극은 상기 P형 소스/드레인 영역들과 동시에 형성된다. 상기 P형 게이트 전극을 상기 P형 소스/드레인 영역들과 동시에 형성하는 경우, 보론(B) 이온들의 주입량을 제어하기가 까다롭다. 즉, 상기 P형 게이트 전극 및 상기 P형 소스/드레인 영역들 모두에 너무 많은 보론(B) 이온들이 주입되는 경우 상기 보론 투과(boron penetration) 현상이 심화될 수 있다. 이와 반대로, 상기 P형 게이트 전극 및 상기 P형 소스/드레인 영역들 모두에 보론(B) 이온들의 주입량이 부족한 경우 상기 P형 소스/드레인 영역들의 접 합특성이 저하될 수 있다.
결론적으로, 상기 P형 게이트 전극 및 상기 N형 게이트 전극을 형성하는 기술에 대한 지속적인 개선이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 시모스 반도체소자에 있어서 P모스 트랜지스터의 게이트 전극과 소스/드레인 영역에 서로 다른 농도의 불순물 이온들을 주입하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법들을 제공한다. 이 방법들은 소자분리막, 제 1 도전형 웰 및 제 2 도전형 웰을 갖는 반도체기판을 준비하는 것을 포함한다. 이어서, 상기 제 1 도전형 웰 상에 상기 제 1 도전형 웰을 가로지르는 절연된 제 1 게이트 전극을 형성하고, 동시에, 상기 제 2 도전형 웰 상에 상기 제 2 도전형 웰을 가로지르는 절연된 제 2 게이트 초기전극을 형성한다. 상기 제 1 도전형 웰 상에 상기 제 1 게이트 전극 상부를 노출하는 제 1 하부층간절연막을 형성하고, 동시에, 상기 제 2 도전형 웰 상에 상기 제 2 게이트 초기전극 상부를 노출하는 제 2 하부층간절연막을 형성한다. 상기 제 2 게이트 초기전극에 선택적으로 제 1 도전형 불순물 이온들을 주입하여 제 2 게이트 전극을 형성한다. 상기 제 1 게이트 전극 상부에 제 1 이온주입 마스크패턴을 형성하고, 동시에, 상기 제 2 게이트 전극 상부에 제 2 이온주입 마스크패턴을 형성한다. 상기 제 1 하부층간절연막을 식각하여 상기 제 1 게이 트 전극 양옆에 상기 제 1 도전형 웰의 상부면을 노출한다. 상기 제 1 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 제 1 도전형 웰에 제 2 도전형 불순물 이온들을 주입하여 상기 제 1 게이트 전극 양옆에 제 1 소스/드레인 영역들을 형성한다. 상기 제 2 이온주입 마스크패턴을 식각마스크로 이용하여 상기 제 2 하부층간절연막을 식각하여 상기 제 2 게이트 전극 양옆에 상기 제 2 도전형 웰의 상부면을 노출한다. 상기 제 2 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 제 2 도전형 웰에 제 1 도전형 불순물 이온들을 주입하여 상기 제 2 게이트 전극 양옆에 제 2 소스/드레인 영역들을 형성한다.
상기 제 1 도전형은 P형 또는 N형일 수 있으며, 상기 제 2 도전형은 상기 제 1 도전형과 반대의 도전형 이다. 즉, 상기 제 1 도전형이 N형인 경우 상기 제 2 도전형은 P형이고, 상기 제 1 도전형이 P형인 경우 상기 제 2 도전형은 N형 이다. 그리고 상기 P형 불순물 이온들은 보론(B) 또는 불화보론(BF2)을 이용할 수 있다.
상기 제 1 게이트 전극 및 상기 제 2 게이트 초기전극은 제 2 도전형 폴리실리콘막으로 형성할 수 있다. 예를 들면, 상기 제 2 도전형 폴리실리콘막은 N형 폴리실리콘막일 수 있다.
상기 제 1 게이트 전극 상부를 노출하고, 상기 제 2 게이트 초기전극 상부를 노출하는 공정은, 상기 제 1 게이트 전극 상부면에 제 1 하드마스크 패턴을 형성하고, 동시에, 상기 제 2 게이트 초기전극 상부면에 제 2 하드마스크 패턴을 형성한다. 다음, 상기 제 1 및 제 2 하드마스크 패턴을 갖는 반도체기판 전면 상에 콘포 말한 식각저지막을 형성한다. 상기 제 1 도전형 웰 상에 제 1 하부층간절연막을 형성하여 상기 제 1 하드마스크 패턴 상부의 상기 식각저지막을 노출시키고, 동시에, 상기 제 2 도전형 웰 상에 제 2 하부층간절연막을 형성하여 상기 제 2 하드마스크 패턴 상부의 상기 식각저지막을 노출시킨다. 이어서, 상기 식각저지막, 상기 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴을 식각하는 것을 포함할 수 있다. 상기 식각저지막, 상기 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴은 질화막으로 형성할 수 있다. 상기 제 1 및 제 2 하부층간절연막들은 예를 들면, 비피에스지(boron phosphorous silicate glass; BPSG) 막과 같은 절연막으로 형성할 수 있다.
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 갖는 반도체기판 상에 실리사이드화 공정을 적용하여 상기 제 1 게이트 전극의 상부에 제 1 실리사이드막을 형성할 수 있으며, 동시에, 상기 제 2 게이트 전극의 상부에 제 2 실리사이드막을 형성할 수 있다. 상기 실리사이드막들은 상기 게이트 전극들의 전도성을 우수하게 해주는 역할을 할 수 있다.
상기 제 1 이온주입 마스크패턴의 폭은 상기 제 1 게이트 전극의 폭보다 넓게 형성하고, 동시에, 상기 제 2 이온주입 마스크패턴의 폭은 상기 제 2 게이트 전극의 폭보다 넓게 형성하는 것이 바람직하다. 또한, 상기 제 1 이온주입 마스크패턴 및 상기 제 2 이온주입 마스크패턴은 질화막으로 형성할 수 있다.
상기 제 1 도전형 웰의 상부면을 노출하는 것은, 먼저 상기 제 1 하부층간절연막 및 상기 제 1 이온주입 마스크패턴을 갖는 반도체기판 상에 상기 제 1 도전형 웰 상을 노출하고 상기 제 2 도전형 웰 상을 덮는 제 1 이온주입 포토레지스트 패턴을 형성한다. 이어서, 상기 제 1 이온주입 포토레지스트 패턴 및 상기 제 1 이온주입 마스크패턴을 식각 마스크로 사용하여 상기 제 1 하부층간절연막을 식각하는 것을 포함할 수 있다. 이때, 상기 제 1 게이트전극 측벽에 상기 식각저지막 및 상기 제 1 하부층간절연막의 일부분으로 형성된 제 1 절연스페이서가 형성될 수 있다.
상기 제 2 도전형 웰의 상부면을 노출하는 것은, 먼저 상기 제 2 하부층간절연막 및 상기 제 2 이온주입 마스크패턴을 갖는 반도체기판 상에 상기 제 1 도전형 웰 상을 덮고 상기 제 2 도전형 웰 상을 노출하는 제 2 이온주입 포토레지스트 패턴을 형성한다. 이어서, 상기 제 2 이온주입 포토레지스트 패턴 및 상기 제 2 이온주입 마스크패턴을 식각 마스크로 사용하여 상기 제 2 하부층간절연막을 식각하는 것을 포함할 수 있다. 이때, 상기 제 2 게이트전극 측벽에 상기 식각저지막 및 상기 제 2 하부층간절연막의 일부분으로 형성된 제 2 절연스페이서가 형성될 수 있다.
상기 제 2 소스/드레인 영역들을 형성하기 위한 상기 제 1 도전형 불순물 이온들의 주입량은, 상기 제 2 게이트 초기전극에서 상기 제 2 게이트 전극으로 전환할 때 주입되는 상기 제 1 도전형 불순물 이온들의 양과는 다르게 조절할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 방법은 소자분리막, P형 웰 및 N형 웰을 갖는 반도체기판을 준비하는 것을 포함한다. 이어서, 상기 P형 웰 상에 상기 P형 웰을 가로지르는 절연된 제 1 게이트 전극을 형성하고, 동시에, 상 기 N형 웰 상에 상기 N형 웰을 가로지르는 절연된 제 2 게이트 초기전극을 형성한다. 상기 P형 웰 상에 상기 제 1 게이트 전극 상부를 노출하는 제 1 하부층간절연막을 형성하고, 동시에, 상기 N형 웰 상에 상기 제 2 게이트 초기전극 상부를 노출하는 제 2 하부층간절연막을 형성한다. 상기 제 2 게이트 초기전극에 선택적으로 P형 불순물 이온들을 주입하여 제 2 게이트 전극을 형성한다. 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 갖는 반도체기판 상에 실리사이드화 공정을 적용하여 상기 제 1 게이트 전극의 상부에 제 1 실리사이드막을 형성하고, 동시에, 상기 제 2 게이트 전극의 상부에 제 2 실리사이드막을 형성한다. 상기 제 1 실리사이드막 상부에 제 1 이온주입 마스크패턴을 형성하고, 동시에, 상기 제 2 실리사이드막 상부에 제 2 이온주입 마스크패턴을 형성한다. 상기 제 1 하부층간절연막을 식각하여 상기 제 1 게이트 전극 양옆에 상기 P형 웰의 상부면을 노출한다. 상기 제 1 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 P형 웰에 N형 불순물 이온들을 주입하여 상기 제 1 게이트 전극 양옆에 제 1 소스/드레인 영역들을 형성한다. 상기 제 2 이온주입 마스크패턴을 식각마스크로 이용하여 상기 제 2 하부층간절연막을 식각하여 상기 제 2 게이트 전극 양옆에 상기 N형 웰의 상부면을 노출한다. 상기 제 2 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 N형 웰에 P형 불순물 이온들을 주입하여 상기 제 2 게이트 전극 양옆에 제 2 소스/드레인 영역들을 형성한다.
상기 제 2 소스/드레인 영역들을 형성하기 위한 상기 P형 불순물 이온들의 주입량은, 상기 제 2 게이트 초기전극에서 상기 제 2 게이트 전극으로 전환할 때 주입되는 상기 P형 불순물 이온들의 양과는 다르게 조절할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3 내지 도 13은 본 발명의 바람직한 실시 예들에 따른 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법들을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 소자분리막, 제 1 도전형 웰 및 제 2 도전형 웰을 갖는 반도체기판을 준비한다. 구체적으로, 반도체기판(20) 상에 제 1 활성영역 및 제 2 활성영역을 한정하는 소자분리막들(21)을 형성한다. 상기 제 1 활성영역 내에 제 1 도전형의 불순물 이온들을 주입하여 제 1 도전형 웰(23)을 형성하고, 상기 제 2 활성영역 내에 제 2 도전형의 불순물 이온들을 주입하여 제 2 도전형 웰(24)을 형성한다. 상기 반도체기판(20)은 단결정 실리콘웨이퍼일 수 있다. 상기 소자분리막들(21)은 고밀도 플라즈마 산화막(HDP oxide layer)과 같은 절연막으로 형성할 수 있다.
상기 제 1 도전형은 N형 또는 P형일 수 있다. 상기 제 2 도전형은 상기 제 1 도전형과 반대의 도전형 이다. 즉, 상기 제 1 도전형이 N형인 경우 상기 제 2 도전형은 P형이고, 상기 제 1 도전형이 P형인 경우 상기 제 2 도전형은 N형 이다. 그리고 본 발명의 바람직한 실시 예들에서, 상기 제 1 도전형은 P형이고 상기 제 2 도전형은 N형 이다. 당업자에게 공지된 바와 같이, N형 웰 내에는 PMOS 트랜지스터가 형성될 수 있으며 P형 웰 내에는 NMOS 트랜지스터가 형성될 수 있다. 상기 제 1 도전형 웰(23) 및 상기 제 2 도전형 웰(24)을 형성하기 위한 불순물주입 공정은, 상기 트랜지스터들의 동작전압(Vt) 조절을 위하여, 복수회에 걸쳐서 다양한 각도와 에너지를 사용하여 수행될 수 있다.
상기 웰들(23, 24)을 갖는 반도체기판(20) 상에 상기 웰들(23, 24)을 가로지르며 차례로 적층된 게이트절연막 패턴들(25, 26), 제 1 게이트 전극(27), 제 2 게이트 초기전극(28) 및 하드마스크 패턴들(29, 30)을 형성한다. 구체적으로, 상기 웰들(23, 24)을 갖는 반도체기판(20) 전면 상에 게이트절연막, 제 2 도전형 폴리실리콘막 및 하드마스크막을 형성한다. 상기 게이트절연막은 실리콘산화막으로 형성할 수 있다. 상기 제 2 도전형 폴리실리콘막은 예를 들면, 비소(As) 도핑 된 폴리실리콘막과 같은 도전막으로 형성할 수 있다. 상기 하드마스크막은 화학기상증착(chemical vapor deposition; CVD) 방법에 의한 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 하드마스크막, 상기 제 2 도전형 폴리실리콘막 및 상기 게이트절연막을 순차적으로 패터닝 하여 상기 하드마스크 패턴들(29, 30), 상기 제 1 게이트 전극(27), 상기 제 2 게이트 초기전극(28) 및 상기 게이트절연막 패턴들 (25, 26)을 형성한다. 그 결과, 상기 제 1 도전형 웰(23) 상에 상기 제 1 도전형 웰(23)을 가로지르며 차례로 적층된 제 1 게이트절연막 패턴(25), 상기 제 1 게이트 전극(27) 및 제 1 하드마스크 패턴(29)이 형성된다. 동시에, 상기 제 2 도전형 웰(24) 상에 상기 제 2 도전형 웰(24)을 가로지르며 차례로 적층된 제 2 게이트절연막 패턴(26), 상기 제 2 게이트 초기전극(28) 및 제 2 하드마스크 패턴(30)이 형성된다. 여기서, 상기 제 1 게이트 전극(27) 및 상기 제 2 게이트 초기전극(28)은 제 2 도전형 폴리실리콘막으로 형성된다. 그리고 본 발명의 바람직한 실시 예들에서, 상기 제 2 도전형은 N형 이다. 즉, 상기 제 1 게이트 전극(27) 및 상기 제 2 게이트 초기전극(28)은 N형 폴리실리콘막으로 형성될 수 있다.
이어서, 상기 제 1 도전형 웰(23) 상을 노출하고 상기 제 2 도전형 웰(24) 상을 덮는 제 1 엘디디 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제 1 엘디디 포토레지스트 패턴 및 상기 제 1 하드마스크 패턴(29)을 이온주입 마스크로 사용하여 상기 제 1 도전형 웰(23)에 선택적으로 제 2 도전형의 불순물 이온들을 주입하여 상기 제 1 게이트 전극(27) 양옆에 각각 제 1 저농도 불순물 영역들(31)을 형성할 수 있다. 그리고 본 발명의 바람직한 실시 예들에서, 상기 제 1 저농도 불순물 영역들(31)은 N형으로 형성될 수 있다.
계속하여, 상기 제 2 도전형 웰(24) 상을 노출하고 상기 제 1 도전형 웰(23) 상을 덮는 제 2 엘디디 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제 2 엘디디 포토레지스트 패턴 및 상기 제 2 하드마스크 패턴(30)을 이온주입 마스크로 사용하여 상기 제 2 도전형 웰(24)에 선택적으로 제 1 도전형의 불순물 이온들을 주입하여 상기 제 2 게이트 초기전극(28) 양옆에 각각 제 2 저농도 불순물 영역들(32)을 형성할 수 있다. 그리고 본 발명의 바람직한 실시 예들에서, 상기 제 2 저농도 불순물 영역들(32)은 P형으로 형성될 수 있다.
그러나 상기 제 1 저농도 불순물 영역들(31) 및 상기 제 2 저농도 불순물 영역들(32)은 생략될 수도 있다.
도 4를 참조하면, 상기 제 1 저농도 불순물 영역들(31) 및 상기 제 2 저농도 불순물 영역들(32)을 갖는 반도체기판(20) 상에 콘포말한 식각저지막(35)을 형성한다. 상기 식각저지막(35)은 상기 하드마스크 패턴들(29, 30) 과 같은 물질막으로 형성할 수 있다. 즉, 상기 식각저지막(35)은 화학기상증착(chemical vapor deposition; CVD) 방법에 의한 실리콘질화막과 같은 질화막으로 형성할 수 있다.
도 5를 참조하면, 상기 식각저지막(35)을 갖는 반도체기판(20) 전면 상에 비피에스지(boron phosphorous silicate glass; BPSG) 막과 같은 절연막을 형성한다. 상기 절연막을 평탄화 하여 상기 제 1 도전형 웰(23) 상에 제 1 하부층간절연막(37)을 형성하고, 동시에 상기 제 2 도전형 웰(24) 상에 제 2 하부층간절연막(38)을 형성한다. 상기 절연막을 평탄화 하는 공정은 상기 식각저지막(35)을 정지막으로 사용하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 이용될 수 있다. 그 결과, 상기 하드마스크 패턴들(29, 30) 상부의 상기 식각저지막(35)이 노출된다.
도 6을 참조하면, 상기 식각저지막(35) 및 상기 하드마스크 패턴들(29, 30)을 식각하여 상기 제 1 도전형 웰(23) 상에 상기 제 1 게이트 전극(27)의 상부면을 노출하는 제 1 트렌치(39)를 형성하고, 동시에 상기 제 2 도전형 웰(24) 상에 상기 제 2 게이트 초기전극(28)의 상부면을 노출하는 제 2 트렌치(40)를 형성한다. 상기 제 1 및 제 2 트렌치들(39, 40)을 형성하기 위한 식각 공정에는, 예를 들어, 인산용액을 이용한 습식식각 방법이 사용될 수 있다. 상기 인산용액은 상기 비피에스지(BPSG) 막과 질화막 간에 높은 식각 선택비를 갖는다. 즉, 질화막으로 형성된 상기 식각저지막(35) 및 상기 하드마스크 패턴들(29, 30)은 상기 인산용액에 의하여 빠르게 식각되므로 상기 제 1 및 제 2 트렌치들(39, 40)이 형성될 수 있다. 그 결과, 상기 하드마스크 패턴들(29, 30)은 완전히 제거될 수 있으며, 상기 식각저지막(35)은 상기 게이트 전극들(27, 28)의 측벽들 및 상기 웰들(23, 24) 상에 잔존할 수 있다.
도 7을 참조하면, 상기 제 1 및 제 2 트렌치들(39, 40)을 갖는 반도체기판(20) 상에 상기 제 1 도전형 웰(23) 상을 덮고 상기 제 2 도전형 웰(24) 상을 노출하는 게이트 포토레지스트 패턴(41)을 형성한다. 상기 게이트 포토레지스트 패턴(41) 및 상기 제 2 하부층간절연막(38)을 이온주입 마스크로 이용하여 상기 제 2 게이트 초기전극(28)에 제 1 도전형의 불순물 이온들을 주입하여 제 2 게이트 전극(28')을 형성한다. 그리고 본 발명의 바람직한 실시 예들에서, 상기 제 1 도전형은 P형 이다. 즉, 상기 제 2 게이트전극(28')은 P형 불순물 이온 주입공정을 통하여 P형 폴리실리콘막으로 전환될 수 있다.
이후, 상기 게이트 포토레지스트 패턴(41)을 제거하여 상기 제 1 트렌치(39) 내에 상기 제 1 게이트 전극(27)의 상부면을 노출시킨다.
도 8을 참조하면, 상기 제 1 게이트 전극(27) 및 상기 제 2 게이트 전극(28')의 상부면들이 노출된 반도체기판(20)에 실리사이드화 공정(silicidation process)을 적용한다. 그 결과, 상기 제 1 게이트 전극(27)의 상부면에 제 1 실리사이드막(45)이 형성되고, 동시에 상기 제 2 게이트 전극(28')의 상부면에 제 2 실리사이드막(46)이 형성될 수 있다.
구체적으로, 상기 실리사이드화 공정은 상기 제 1 게이트 전극(27) 및 상기 제 2 게이트 전극(28')의 상부면들이 노출된 반도체기판(20)의 전면 상에 금속막 및 캐핑막을 차례로 형성하는 것을 포함할 수 있다. 상기 금속막은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개의 합금막으로 형성할 수 있다. 상기 금속막은 피브이디(physical vapor deposition; PVD) 방법을 이용하여 형성할 수 있다. 또한, 상기 캐핑막은 티타늄질화막(TiN)으로 형성할 수 있다. 이 경우에, 상기 티타늄질화막(TiN)은 상기 금속막의 산화를 방지해주는 역할을 한다. 그러나 상기 캐핑막의 형성은 생략할 수도 있다. 이어서, 상기 금속막을 포함하는 반도체기판(20)을 열처리 한다. 상기 열처리는, 예를 들어, 상기 금속막이 니켈(Ni)인 경우 400℃ 내지 500℃의 온도에서 실시될 수 있다. 또한, 상기 열처리는 1차 와 2차로 나누어 실시될 수도 있다. 상기 열처리 동안 상기 금속막은 상기 제 1 게이트 전극(27) 및 상기 제 2 게이트 전극(28') 내의 실리콘원자들과 반응한다. 결과적으로, 상기 제 1 게이트 전극(27)의 상부면에 제 1 실리사이드막(45)이 형성되고, 동시에 상기 제 2 게이트 전극(28')의 상부면에 제 2 실리사이드막(46)이 형성될 수 있다. 계속해 서, 상기 반도체기판(20) 상의 미 반응된 금속막을 제거한다. 상기 미 반응된 금속막은 황산용액(sulfuric acid; H2SO4) 및 과산화수소(hydrogen peroxide; H2 O2)의 혼합용액을 사용하여 제거할 수 있다. 상기 미반응된 금속막의 제거동안 상기 캐핑막 역시 제거될 수 있다.
도 9를 참조하면, 상기 하부층간절연막들(37, 38)을 식각하여 확장된 제 1 및 제 2 트렌치들(39', 40')을 형성한다. 상기 확장된 제 1 및 제 2 트렌치들(39', 40')을 형성하기 위한 식각공정에는 습식세정 공정이 이용될 수 있다.
도 10을 참조하면, 상기 확장된 제 1 및 제 2 트렌치들(39', 40')을 완전히 메우는 제 1 이온주입 마스크패턴(51) 및 제 2 이온주입 마스크패턴(52)을 형성한다.
구체적으로, 상기 확장된 제 1 및 제 2 트렌치들(39', 40')을 갖는 반도체기판(20) 전면 상에 화학기상증착(chemical vapor deposition; CVD) 방법에 의한 실리콘질화막과 같은 질화막을 형성한다. 상기 질화막은 상기 확장된 제 1 및 제 2 트렌치들(39', 40')을 완전히 메우고 상기 반도체기판(20) 전면 상을 덮도록 증착하는 것이 바람직하다. 이어서, 상기 질화막에 상기 하부층간절연막들(37, 38)의 상부면들이 완전히 노출될 때 까지 에치백 공정 또는 평탄화 공정을 적용하여 상기 제 1 트렌치(39')를 메우는 상기 제 1 이온주입 마스크패턴(51)을 형성하고, 동시에 상기 제 2 트렌치(40')를 메우는 상기 제 2 이온주입 마스크패턴(52)을 형성할 수 있다. 그 결과, 상기 하부층간절연막들(37, 38) 및 상기 이온주입 마스크패턴들 (51, 52)의 상부면들은 실질적으로 동일한 평면상에 위치하도록 형성될 수 있다. 이에 더하여, 상기 이온주입 마스크패턴들(51, 52)의 폭은 상기 게이트 전극들(27, 28')의 폭 보다 크게 형성될 수 있다.
도 11을 참조하면, 상기 이온주입 마스크패턴들(51, 52)을 갖는 반도체기판(20) 상에 상기 제 1 도전형 웰(23) 상을 노출하고 상기 제 2 도전형 웰(24) 상을 덮는 제 1 이온주입 포토레지스트 패턴(54)을 형성한다. 상기 제 1 이온주입 포토레지스트 패턴(54) 및 상기 제 1 이온주입 마스크패턴(51)을 식각 마스크로 사용하여 상기 제 1 하부층간절연막(37)을 식각하여 상기 제 1 게이트전극(27) 양옆에 상기 제 1 도전형 웰(23)의 상부면을 노출한다. 상기 제 1 하부층간절연막(37)의 식각은 등방성 식각 공정 또는 이방성 식각 공정이 사용될 수 있다. 또한, 상기 제 1 하부층간절연막(37)의 식각은 상기 등방성 식각 공정 및 상기 이방성 식각 공정을 조합하여 복수회 실시할 수도 있다.
그리고 본 발명의 바람직한 실시 예에서, 상기 제 1 하부층간절연막(37)이 비피에스지(BPSG) 막이고 상기 제 1 이온주입 마스크패턴(51)이 실리콘질화막인 경우, 상기 제 1 하부층간절연막(37)의 이방성식각 공정은 상기 비피에스지(BPSG) 막과 상기 실리콘질화막 간에 식각선택비가 큰 건식식각 기술이 포함될 수 있다. 이때, 상기 제 1 게이트 전극(27) 측벽들 상에 상기 제 1 하부층간절연막(37)의 일부분(37')이 잔존할 수 있다. 그 결과, 상기 제 1 게이트 전극(27) 측벽들 상에 차례로 적층된 상기 식각저지막(35) 및 상기 제 1 하부층간절연막(37)의 일부분(37')으로 구성된 제 1 절연스페이서(43)가 형성될 수 있다. 그러나 상기 제 1 절연스페이 서(43)는 상기 식각저지막(35) 만으로 형성할 수도 있다.
또한, 상기 제 1 하부층간절연막(37)의 식각 공정 후 상기 제 1 도전형 웰(23)의 상부면에 상기 식각저지막(35)이 잔존할 수 있다. 상기 식각저지막(35)은 세정공정을 이용하여 제거될 수 있다.
계속하여, 상기 제 1 이온주입 포토레지스트 패턴(54) 및 상기 제 1 이온주입 마스크패턴(51)을 이온주입 마스크로 사용하여 상기 제 1 도전형 웰(23)의 노출면에 제 2 도전형의 불순물 이온들을 주입하여 제 1 소스/드레인 영역들(61)을 형성한다. 여기서, 상기 제 1 소스/드레인 영역들(61)을 형성하기 위한 상기 제 2 도전형 불순물 이온들의 주입량은 상기 제 1 게이트전극(27)의 도핑 된 수준과 다르게 조절할 수 있다. 예를 들어, 고농도의 제 2 도전형 불순물 이온들을 상기 제 1 도전형 웰(23)의 노출면에 주입한다 하여도 상기 제 1 이온주입 마스크패턴(51)의 보호를 받는 상기 제 1 게이트전극(27)은 불순물 이온 농도가 변하지 않는다.
그리고 본 발명의 바람직한 실시 예들에서, 상기 제 2 도전형은 N형 이다. 즉, 상기 제 1 소스/드레인 영역들(61)은 N형으로 형성될 수 있다. 상기 제 1 소스/드레인 영역들(61)이 형성되고 나면, 상기 제 1 절연스페이서(43) 하부에 제 2 도전형의 상기 제 1 저농도 불순물 영역들(31)이 잔존할 수 있다. 따라서 상기 제 1 소스/드레인 영역(61)과 상기 제 1 저농도 불순물 영역(31)은 전기적으로 접속될 수 있다.
이어서, 상기 제 1 이온주입 포토레지스트 패턴(54)을 제거한다.
도 12를 참조하면, 상기 제 1 소스/드레인 영역들(61)을 갖는 반도체기판 (20) 상에 상기 제 1 도전형 웰(23) 상을 덮고 상기 제 2 도전형 웰(24) 상을 노출하는 제 2 이온주입 포토레지스트 패턴(55)을 형성한다. 상기 제 2 이온주입 포토레지스트 패턴(55) 및 상기 제 2 이온주입 마스크패턴(52)을 식각 마스크로 사용하여 상기 제 2 하부층간절연막(38)을 식각하여 상기 제 2 게이트 전극(28') 양옆에 상기 제 2 도전형 웰(24)의 상부면을 노출한다. 상기 제 2 하부층간절연막(38)의 식각은 등방성 식각 공정 또는 이방성 식각 공정이 사용될 수 있다. 또한, 상기 제 2 하부층간절연막(38)의 식각은 상기 등방성 식각 공정 및 상기 이방성 식각 공정을 조합하여 복수회 실시할 수도 있다.
그리고 본 발명의 바람직한 실시 예에서, 상기 제 2 하부층간절연막(38)이 비피에스지(BPSG) 막이고 상기 제 2 이온주입 마스크패턴(52)이 실리콘질화막인 경우, 상기 제 2 하부층간절연막(38)의 이방성식각 공정은 상기 비피에스지(BPSG) 막과 상기 실리콘질화막 간에 식각선택비가 큰 건식식각 기술이 포함될 수 있다. 이때, 상기 제 2 게이트 전극(28') 측벽들 상에 상기 제 2 하부층간절연막(38)의 일부분(38')이 잔존할 수 있다. 그 결과, 상기 제 2 게이트 전극(28') 측벽들 상에 차례로 적층된 상기 식각저지막(35) 및 상기 제 2 하부층간절연막(38)의 일부분(38')으로 구성된 제 2 절연스페이서(44)가 형성될 수 있다. 그러나 상기 제 2 절연스페이서(44)는 상기 식각저지막(35) 만으로 형성할 수도 있다.
또한, 상기 제 2 하부층간절연막(38)의 식각 공정 후 상기 제 2 도전형 웰(24)의 상부면에 상기 식각저지막(35)이 잔존할 수 있다. 상기 식각저지막(35)은 세정공정을 이용하여 제거될 수 있다.
계속하여, 상기 제 2 이온주입 포토레지스트 패턴(55) 및 상기 제 2 이온주입 마스크패턴(52)을 이온주입 마스크로 사용하여 상기 제 2 도전형 웰(24)의 노출면에 제 1 도전형의 불순물 이온들을 주입하여 제 2 소스/드레인 영역들(62)을 형성한다. 그리고 본 발명의 바람직한 실시 예들에서, 상기 제 1 도전형은 P형 이다. 즉, 상기 제 2 소스/드레인 영역들(62)은 P형으로 형성될 수 있다. 여기서, 상기 P형 불순물 이온들로는 보론(B) 또는 불화보론(BF2)을 사용할 수 있다. 또한, 상기 제 2 소스/드레인 영역들(62)을 형성하기 위한 상기 제 1 도전형 불순물 이온들의 주입량은 상기 제 2 게이트 전극(28') 형성 시 주입되는 이온들과 다르게 조절할 수 있다. 예를 들어, 고농도의 보론(B) 또는 불화보론(BF2)을 상기 제 2 도전형 웰(24)의 노출면에 주입한다 하여도 상기 제 2 이온주입 마스크패턴(52)의 보호를 받는 상기 제 2 게이트전극(28')은 불순물 이온 농도가 변하지 않는다.
상기 제 2 소스/드레인 영역들(62)이 형성되고 나면, 상기 제 2 절연스페이서(44) 하부에 제 1 도전형의 상기 제 2 저농도 불순물 영역들(32)이 잔존할 수 있다. 따라서 상기 제 2 소스/드레인 영역(62)과 상기 제 2 저농도 불순물 영역(32)은 전기적으로 접속될 수 있다.
이어서, 상기 제 2 이온주입 포토레지스트 패턴(55)을 제거한다.
도 13을 참조하면, 상기 제 1 소스/드레인 영역들(61) 및 상기 제 2 소스/드레인 영역들(62)을 갖는 반도체기판(20) 상에 상부층간절연막들(65, 66)을 형성한다. 상기 상부층간절연막들(65, 66)은 비피에스지(boron phosphorous silicate glass; BPSG) 막과 같은 절연막으로 형성할 수 있다.
이후, 소스/드레인 콘택 플러그 형성과 같은 통상의 공정 기술을 사용하여 듀얼 게이트를 갖는 시모스 반도체소자를 제조할 수 있다.
상술한 바와 같이 본 발명에 따르면, N형 웰 상에 N형 도핑 된 폴리실리콘 게이트 전극을 형성하고, 상기 N형 도핑 된 폴리실리콘 게이트 전극에 선택적으로 P형 불순물 이온들을 주입하여 P형 폴리실리콘 게이트 전극으로 변환한다. 이어서, 상기 P형 폴리실리콘 게이트 전극 상에 이온주입 마스크패턴을 형성한다. 상기 이온주입 마스크패턴을 이온주입 마스크로 사용하여 상기 N형 웰의 노출면에 P형의 불순물 이온들을 주입하여 소스/드레인 영역들을 형성한다. 상기 소스/드레인 영역들을 형성하기 위한 상기 P형 불순물 이온들의 주입량은 상기 P형 폴리실리콘 게이트 전극 형성 시 주입되는 이온들과 다르게 조절할 수 있다. 즉, 고농도의 보론(B) 또는 불화보론(BF2)을 상기 N형 웰의 노출면에 주입한다 하여도 상기 이온주입 마스크패턴의 보호를 받는 상기 P형 폴리실리콘 게이트 전극은 불순물 이온 농도가 변하지 않는다. 결과적으로, 보론(B) 투과 현상을 효과적으로 제어하면서, 듀얼 폴리실리콘 게이트를 갖는 시모스 반도체소자를 구현할 수 있다.

Claims (20)

  1. 소자분리막, 제 1 도전형 웰 및 제 2 도전형 웰을 갖는 반도체기판을 준비하고,
    상기 제 1 도전형 웰 상에 상기 제 1 도전형 웰을 가로지르는 절연된 제 1 게이트 전극을 형성하고, 동시에, 상기 제 2 도전형 웰 상에 상기 제 2 도전형 웰을 가로지르는 절연된 제 2 게이트 초기전극을 형성하고,
    상기 제 1 도전형 웰 상에 상기 제 1 게이트 전극 상부를 노출하는 제 1 하부층간절연막을 형성하고, 동시에, 상기 제 2 도전형 웰 상에 상기 제 2 게이트 초기전극 상부를 노출하는 제 2 하부층간절연막을 형성하고,
    상기 제 2 게이트 초기전극에 제 1 도전형 불순물 이온들을 주입하여 제 2 게이트 전극을 형성하고,
    상기 제 1 게이트 전극 상부에 제 1 이온주입 마스크패턴을 형성하고, 동시에, 상기 제 2 게이트 전극 상부에 제 2 이온주입 마스크패턴을 형성하고,
    상기 제 1 하부층간절연막을 식각하여 상기 제 1 게이트 전극 양옆에 상기 제 1 도전형 웰의 상부면을 노출하고,
    상기 제 1 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 제 1 도전형 웰에 제 2 도전형 불순물 이온들을 주입하여 상기 제 1 게이트 전극 양옆에 제 1 소스/드레인 영역들을 형성하고,
    상기 제 2 이온주입 마스크패턴을 식각마스크로 이용하여 상기 제 2 하부층 간절연막을 식각하여 상기 제 2 게이트 전극 양옆에 상기 제 2 도전형 웰의 상부면을 노출하고,
    상기 제 2 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 제 2 도전형 웰에 제 1 도전형 불순물 이온들을 주입하여 상기 제 2 게이트 전극 양옆에 제 2 소스/드레인 영역들을 형성하는 것을 포함하는 시모스 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 P형 또는 N형이고,
    상기 제 1 도전형이 P형일 경우, 상기 제 2 도전형은 N형 이고,
    상기 제 1 도전형이 N형일 경우, 상기 제 2 도전형은 P형인 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 P형 불순물 이온들은 보론(B) 또는 불화보론(BF2)을 이용하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 초기전극은 제 2 도전형 폴리실리콘막으로 형성하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 초기전극은 N형 폴리실리콘막으로 형성하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 게이트 전극 상부를 노출하고, 상기 제 2 게이트 초기전극 상부를 노출하는 것은,
    상기 제 1 게이트전극 상부면에 제 1 하드마스크 패턴을 형성하고, 동시에, 상기 제 2 게이트 초기전극 상부면에 제 2 하드마스크 패턴을 형성하고,
    상기 제 1 및 제 2 하드마스크 패턴을 갖는 반도체기판 전면 상에 콘포말한 식각저지막을 형성하고,
    상기 제 1 도전형 웰 상에 제 1 하부층간절연막을 형성하여 상기 제 1 하드마스크 패턴 상부의 상기 식각저지막을 노출시키고, 동시에, 상기 제 2 도전형 웰 상에 제 2 하부층간절연막을 형성하여 상기 제 2 하드마스크 패턴 상부의 상기 식 각저지막을 노출시키고,
    상기 식각저지막, 상기 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴을 식각하는 것을 포함하는 시모스 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 2 게이트 초기전극에 제 1 도전형 불순물 이온들을 주입하여 제 2 게이트 전극을 형성할 때, 상기 제 2 게이트 초기전극에 P형 불순물 이온들을 주입하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 갖는 반도체기판 상에 실리사이드화 공정을 적용하여 상기 제 1 게이트 전극의 상부에 제 1 실리사이드막을 형성하고, 동시에, 상기 제 2 게이트 전극의 상부에 제 2 실리사이드막을 형성하는 것을 더 포함하는 시모스 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제 1 이온주입 마스크패턴의 폭은 상기 제 1 게이트 전극의 폭보다 넓게 형성하고, 동시에, 상기 제 2 이온주입 마스크패턴의 폭은 상기 제 2 게이트 전극의 폭보다 넓게 형성하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 제 1 이온주입 마스크패턴 및 상기 제 2 이온주입 마스크패턴은 질화막으로 형성하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제 1 도전형 웰의 상부면을 노출하는 것은,
    상기 제 1 하부층간절연막 및 상기 제 1 이온주입 마스크패턴을 갖는 반도체기판 상에 상기 제 1 도전형 웰 상을 노출하고 상기 제 2 도전형 웰 상을 덮는 제 1 이온주입 포토레지스트 패턴을 형성하고,
    상기 제 1 이온주입 포토레지스트 패턴 및 상기 제 1 이온주입 마스크패턴을 식각 마스크로 사용하여 상기 제 1 하부층간절연막을 식각하는 것을 포함하는 시모스 반도체소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 제 1 게이트전극 측벽에 제 1 절연스페이서를 형성하는 것을 더 포함하는 시모스 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 1 절연스페이서는 상기 식각저지막 및 상기 제 1 하부층간절연막의 일부분으로 형성하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 제 2 도전형 웰의 상부면을 노출하는 것은,
    상기 제 2 하부층간절연막 및 상기 제 2 이온주입 마스크패턴을 갖는 반도체기판 상에 상기 제 1 도전형 웰 상을 덮고 상기 제 2 도전형 웰 상을 노출하는 제 2 이온주입 포토레지스트 패턴을 형성하고,
    상기 제 2 이온주입 포토레지스트 패턴 및 상기 제 2 이온주입 마스크패턴을 식각 마스크로 사용하여 상기 제 2 하부층간절연막을 식각하는 것을 포함하는 시모스 반도체소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 제 2 게이트전극 측벽에 제 2 절연스페이서를 형성하는 것을 더 포함하는 시모스 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 2 절연스페이서는 상기 식각저지막 및 상기 제 2 하부층간절연막의 일부분으로 형성하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  18. 제 1 항에 있어서,
    상기 제 2 소스/드레인 영역들을 형성하기 위한 상기 제 1 도전형 불순물 이 온들의 주입량은, 상기 제 2 게이트 초기전극에서 상기 제 2 게이트 전극으로 전환할 때 주입되는 상기 제 1 도전형 불순물 이온들의 양과는 다르게 조절하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
  19. 소자분리막, P형 웰 및 N형 웰을 갖는 반도체기판을 준비하고,
    상기 P형 웰 상에 상기 P형 웰을 가로지르는 절연된 제 1 게이트 전극을 형성하고, 동시에, 상기 N형 웰 상에 상기 N형 웰을 가로지르는 절연된 제 2 게이트 초기전극을 형성하고,
    상기 P형 웰 상에 상기 제 1 게이트 전극 상부를 노출하는 제 1 하부층간절연막을 형성하고, 동시에, 상기 N형 웰 상에 상기 제 2 게이트 초기전극 상부를 노출하는 제 2 하부층간절연막을 형성하고,
    상기 제 2 게이트 초기전극에 P형 불순물 이온들을 주입하여 제 2 게이트 전극을 형성하고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 갖는 반도체기판 상에 실리사이드화 공정을 적용하여 상기 제 1 게이트 전극의 상부에 제 1 실리사이드막을 형성하고, 동시에, 상기 제 2 게이트 전극의 상부에 제 2 실리사이드막을 형성하고,
    상기 제 1 실리사이드막 상부에 제 1 이온주입 마스크패턴을 형성하고, 동시에, 상기 제 2 실리사이드막 상부에 제 2 이온주입 마스크패턴을 형성하고,
    상기 제 1 하부층간절연막을 식각하여 상기 제 1 게이트 전극 양옆에 상기 P 형 웰의 상부면을 노출하고,
    상기 제 1 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 P형 웰에 N형 불순물 이온들을 주입하여 상기 제 1 게이트 전극 양옆에 제 1 소스/드레인 영역들을 형성하고,
    상기 제 2 이온주입 마스크패턴을 식각마스크로 이용하여 상기 제 2 하부층간절연막을 식각하여 상기 제 2 게이트 전극 양옆에 상기 N형 웰의 상부면을 노출하고,
    상기 제 2 이온주입 마스크패턴을 이온주입 마스크로 이용하여 상기 N형 웰에 P형 불순물 이온들을 주입하여 상기 제 2 게이트 전극 양옆에 제 2 소스/드레인 영역들을 형성하는 것을 포함하는 시모스 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제 2 소스/드레인 영역들을 형성하기 위한 상기 P형 불순물 이온들의 주입량은, 상기 제 2 게이트 초기전극에서 상기 제 2 게이트 전극으로 전환할 때 주입되는 상기 P형 불순물 이온들의 양과는 다르게 조절하는 것을 특징으로 하는 시모스 반도체소자의 제조방법.
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