JP3064984B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＣＭＯＳトランジスタの製造方法
に関する。
方法に関し、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＣＭＯＳトランジスタの製造方法
に関する。
【０００２】
【従来の技術】従来のＣＭＯＳトランジスタの素子分離
領域に形成されるチャネルストッパ領域、ＬＤＤ構造の
ＣＭＯＳトランジスタの拡散層等の形成方法について図
４乃至図６に基づいて説明する。図４はこのようなＣＭ
ＯＳトランジスタを概略した平面図である。そして、図
５および図６は、従来の技術の場合の製造工程順の断面
図である。ここで、図４に記すＣ−Ｄで切断したところ
が図５および図６の断面となっている。
領域に形成されるチャネルストッパ領域、ＬＤＤ構造の
ＣＭＯＳトランジスタの拡散層等の形成方法について図
４乃至図６に基づいて説明する。図４はこのようなＣＭ
ＯＳトランジスタを概略した平面図である。そして、図
５および図６は、従来の技術の場合の製造工程順の断面
図である。ここで、図４に記すＣ−Ｄで切断したところ
が図５および図６の断面となっている。
【０００３】図４に示すように、導電型がＰ型のシリコ
ン基板１０１上にＮウェル１０２が形成されている。そ
して、シリコン基板１０１上にゲート酸化膜を介してＰ
チャネルＭＯＳトランジスタのゲート電極１０３が形成
されている。さらに、ゲート電極１０３を挟んで、ソー
ス・ドレイン拡散層１０４が形成されている。ここで、
ソース・ドレイン拡散層１０４の幅すなわちＭＯＳトラ
ンジスタのチャネル幅は、ゲート電極１０３のパターン
長より短くなるように形成されている。そして、Ｎウェ
ル１０２の所定の領域にＮウェル引き出し拡散層１０５
が形成される。以上のようにして、ＰチャネルＭＯＳト
ランジスタ１０６が形成される。
ン基板１０１上にＮウェル１０２が形成されている。そ
して、シリコン基板１０１上にゲート酸化膜を介してＰ
チャネルＭＯＳトランジスタのゲート電極１０３が形成
されている。さらに、ゲート電極１０３を挟んで、ソー
ス・ドレイン拡散層１０４が形成されている。ここで、
ソース・ドレイン拡散層１０４の幅すなわちＭＯＳトラ
ンジスタのチャネル幅は、ゲート電極１０３のパターン
長より短くなるように形成されている。そして、Ｎウェ
ル１０２の所定の領域にＮウェル引き出し拡散層１０５
が形成される。以上のようにして、ＰチャネルＭＯＳト
ランジスタ１０６が形成される。
【０００４】また、シリコン基板１０１上にゲート酸化
膜を介してＮチャネルＭＯＳトランジスタのゲート電極
１０７が形成されている。さらに、ゲート電極１０７を
挟んで、ソース・ドレイン拡散層１０８が形成されてい
る。ここで、ソース・ドレイン拡散層１０８の幅は、ゲ
ート電極１０７のパターン長より短くなるように形成さ
れる。そして、シリコン基板１０１の所定の領域に基板
引き出し拡散層１０９が形成される。このようにして、
ＮチャネルＭＯＳトランジスタ１１０が形成されるよう
になる。
膜を介してＮチャネルＭＯＳトランジスタのゲート電極
１０７が形成されている。さらに、ゲート電極１０７を
挟んで、ソース・ドレイン拡散層１０８が形成されてい
る。ここで、ソース・ドレイン拡散層１０８の幅は、ゲ
ート電極１０７のパターン長より短くなるように形成さ
れる。そして、シリコン基板１０１の所定の領域に基板
引き出し拡散層１０９が形成される。このようにして、
ＮチャネルＭＯＳトランジスタ１１０が形成されるよう
になる。
【０００５】次に、図５と図６に従って、上記のような
ＣＭＯＳトランジスタの製造方法を説明する。図５
（ａ）に示すように、導電型がＰ型のシリコン基板１０
１上の所定の領域にＮウェル１０２が形成される。そし
て、シリコン基板１０１上にマスク酸化膜１１１および
レジストマスク１１２が形成され、これらをマスクにシ
リコン基板１０１表面が反応性イオンエッチング（ＲＩ
Ｅ）でドライエッチングされ溝１１４が形成される。そ
の後、このレジストマスク１１２は除去される。
ＣＭＯＳトランジスタの製造方法を説明する。図５
（ａ）に示すように、導電型がＰ型のシリコン基板１０
１上の所定の領域にＮウェル１０２が形成される。そし
て、シリコン基板１０１上にマスク酸化膜１１１および
レジストマスク１１２が形成され、これらをマスクにシ
リコン基板１０１表面が反応性イオンエッチング（ＲＩ
Ｅ）でドライエッチングされ溝１１４が形成される。そ
の後、このレジストマスク１１２は除去される。
【０００６】次に、図５（ｂ）に示すように、公知のフ
ォトリソグラフィ技術でレジストマスク１１５が形成さ
れる。そして、このレジストマスク１１５をマスクにリ
ン等のＮ型不純物がイオン注入され、Ｎウェル１０２内
にある溝１１４の所定の領域にＮ型注入層１１６が形成
される。その後、このレジストマスク１１５は除去され
る。
ォトリソグラフィ技術でレジストマスク１１５が形成さ
れる。そして、このレジストマスク１１５をマスクにリ
ン等のＮ型不純物がイオン注入され、Ｎウェル１０２内
にある溝１１４の所定の領域にＮ型注入層１１６が形成
される。その後、このレジストマスク１１５は除去され
る。
【０００７】次に、図５（ｃ）に示すように、再びフォ
トリソグラフィ技術でレジストマスク１１７が形成され
る。そして、このレジストマスク１１７をマスクにボロ
ン等のＰ型不純物がイオン注入され、溝１１４の所定の
領域にＰ型注入層１１８が形成される。その後、このレ
ジストマスク１１５は除去される。
トリソグラフィ技術でレジストマスク１１７が形成され
る。そして、このレジストマスク１１７をマスクにボロ
ン等のＰ型不純物がイオン注入され、溝１１４の所定の
領域にＰ型注入層１１８が形成される。その後、このレ
ジストマスク１１５は除去される。
【０００８】次に、全面に化学気相成長（ＣＶＤ）法で
シリコン酸化膜が堆積され、化学機械研磨（ＣＭＰ）が
施されて、図６（ａ）に示すように溝１１４内に素子分
離酸化膜１１９が充填されるようになる。そして、マス
ク酸化膜１１１が除去され、熱酸化法でゲート酸化膜１
２０が形成される。さらに、このゲート酸化膜１２０上
にＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳト
ランジスタのゲート電極１０３および１０７が形成され
る。
シリコン酸化膜が堆積され、化学機械研磨（ＣＭＰ）が
施されて、図６（ａ）に示すように溝１１４内に素子分
離酸化膜１１９が充填されるようになる。そして、マス
ク酸化膜１１１が除去され、熱酸化法でゲート酸化膜１
２０が形成される。さらに、このゲート酸化膜１２０上
にＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳト
ランジスタのゲート電極１０３および１０７が形成され
る。
【０００９】そして、熱処理が施され、この熱処理でＮ
型注入層１１６にＮ型チャネルストッパ領域１２１が形
成され、同様に、Ｐ型注入層１１８にＰ型チャネルスト
ッパ領域１２２が形成されるようになる。次に、ボロン
不純物のイオン注入により、ＰチャネルＭＯＳトランジ
スタの形成される領域にソース・ドレインＰ型注入層１
２３が形成される。そして、リン等のＮ型不純物のイオ
ン注入により、ＮチャネルＭＯＳトランジスタの形成さ
れる領域にソース・ドレインＮ型注入層１２４が形成さ
れる。
型注入層１１６にＮ型チャネルストッパ領域１２１が形
成され、同様に、Ｐ型注入層１１８にＰ型チャネルスト
ッパ領域１２２が形成されるようになる。次に、ボロン
不純物のイオン注入により、ＰチャネルＭＯＳトランジ
スタの形成される領域にソース・ドレインＰ型注入層１
２３が形成される。そして、リン等のＮ型不純物のイオ
ン注入により、ＮチャネルＭＯＳトランジスタの形成さ
れる領域にソース・ドレインＮ型注入層１２４が形成さ
れる。
【００１０】次に、熱処理が施される。この熱処理によ
り図６（ｂ）に示すように、ソース・ドレインＰ型注入
層１２３に低濃度Ｐ型拡散層１２５が形成される。そし
て、同様に、ソース・ドレインＮ型注入層１２４に低濃
度Ｎ型拡散層１２６が形成されるようになる。
り図６（ｂ）に示すように、ソース・ドレインＰ型注入
層１２３に低濃度Ｐ型拡散層１２５が形成される。そし
て、同様に、ソース・ドレインＮ型注入層１２４に低濃
度Ｎ型拡散層１２６が形成されるようになる。
【００１１】次に、全面にＣＶＤ法でシリコン酸化膜が
堆積され、ＲＩＥによるエッチバックがなされて、ゲー
ト電極１０３および１０７の側壁部にサイドウォール絶
縁膜１２７が形成されるようになる。
堆積され、ＲＩＥによるエッチバックがなされて、ゲー
ト電極１０３および１０７の側壁部にサイドウォール絶
縁膜１２７が形成されるようになる。
【００１２】このようにして、サイドウォール絶縁膜が
ＭＯＳトランジスタのゲート電極の側壁に形成された
後、ＢＦ2 等のイオン注入と熱処理により、図６（ｃ）
に示すように低濃度Ｐ型拡散層１２５領域に高濃度Ｐ型
拡散層１２８が形成される。このようにして、図４で説
明したＰチャネルＭＯＳトランジスタのソース・ドレイ
ン拡散層１０４が形成されることになる。同様に、ヒ素
等のイオン注入と熱処理により、図６（ｃ）に示すよう
に低濃度Ｎ型拡散層１２６領域に高濃度Ｎ型拡散層１２
９が形成される。そして、図４で説明したＮチャネルＭ
ＯＳトランジスタのソース・ドレイン拡散層１０８が形
成されることになる。このようなソース・ドレイン拡散
層１０４および１０８はＬＤＤ構造になっている。
ＭＯＳトランジスタのゲート電極の側壁に形成された
後、ＢＦ2 等のイオン注入と熱処理により、図６（ｃ）
に示すように低濃度Ｐ型拡散層１２５領域に高濃度Ｐ型
拡散層１２８が形成される。このようにして、図４で説
明したＰチャネルＭＯＳトランジスタのソース・ドレイ
ン拡散層１０４が形成されることになる。同様に、ヒ素
等のイオン注入と熱処理により、図６（ｃ）に示すよう
に低濃度Ｎ型拡散層１２６領域に高濃度Ｎ型拡散層１２
９が形成される。そして、図４で説明したＮチャネルＭ
ＯＳトランジスタのソース・ドレイン拡散層１０８が形
成されることになる。このようなソース・ドレイン拡散
層１０４および１０８はＬＤＤ構造になっている。
【００１３】次に、図６（ｃ）に示すように層間絶縁膜
１３０が形成され、この層間絶縁膜１３０の所定の領域
にコンタクト孔１３１が形成される。そして、以後の工
程は図示されないが、公知の方法で配線層が形成されて
ＭＯＳトランジスタが完成する。
１３０が形成され、この層間絶縁膜１３０の所定の領域
にコンタクト孔１３１が形成される。そして、以後の工
程は図示されないが、公知の方法で配線層が形成されて
ＭＯＳトランジスタが完成する。
【００１４】
【発明が解決しようとする課題】以上に説明したような
方法が、ＣＭＯＳトランジスタの従来の製造方法であ
る。このようなＣＭＯＳトランジスタで構成される半導
体装置は、ますます高集積化されると共に高速化されて
きている。また、システム・オン・シリコンといわれる
ように、例えばロジック回路とメモリ回路とが同一の半
導体チップに搭載された半導体装置が開発されてきてい
る。
方法が、ＣＭＯＳトランジスタの従来の製造方法であ
る。このようなＣＭＯＳトランジスタで構成される半導
体装置は、ますます高集積化されると共に高速化されて
きている。また、システム・オン・シリコンといわれる
ように、例えばロジック回路とメモリ回路とが同一の半
導体チップに搭載された半導体装置が開発されてきてい
る。
【００１５】このように半導体装置が高性能あるいは高
機能を有するようになると、一般に半導体装置の製造工
程が長くなり製造コストが上昇する。そして、半導体装
置が高価なものとなってしまい、高性能あるいは高機能
を有する半導体装置の機器への用途が阻害されるように
なる。
機能を有するようになると、一般に半導体装置の製造工
程が長くなり製造コストが上昇する。そして、半導体装
置が高価なものとなってしまい、高性能あるいは高機能
を有する半導体装置の機器への用途が阻害されるように
なる。
【００１６】本発明の目的は、ＣＭＯＳトランジスタの
製造工程数を大幅に低減し、上記のような従来の技術で
の問題点を解決できる半導体装置の製造方法を提供する
ことにある。
製造工程数を大幅に低減し、上記のような従来の技術で
の問題点を解決できる半導体装置の製造方法を提供する
ことにある。
【００１７】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体基板上に形成されるＭＯＳ
トランジスタが溝素子分離領域で囲繞され、前記ＭＯＳ
トランジスタのゲート電極パターンのチャネル方向の辺
が前記溝素子分離領域に接して形成され、前記溝素子分
離領域に絶縁膜が埋め込まれ更に前記ゲート電極の側壁
にも前記絶縁膜と同一材料の絶縁膜が形成される半導体
装置の製造方法であって、前記半導体基板上にゲート酸
化膜と導電体膜とを積層して形成した後、一度前記導電
体膜を第１のパターンに加工する工程と、前記導電体膜
の第１のパターンの前記チャネル方向の辺と前記半導体
基板の表面とを所定の形状に加工して前記導電体膜を第
２のパターンにし前記ゲート電極にすると同時に前記半
導体基板の表面に溝を形成する工程と、全面に絶縁膜を
堆積しエッチバックを施して前記溝に前記絶縁膜を埋め
込むと同時に前記ゲート電極の側壁に前記絶縁膜でサイ
ドウォール絶縁膜を形成する工程とを含む。
体装置の製造方法は、半導体基板上に形成されるＭＯＳ
トランジスタが溝素子分離領域で囲繞され、前記ＭＯＳ
トランジスタのゲート電極パターンのチャネル方向の辺
が前記溝素子分離領域に接して形成され、前記溝素子分
離領域に絶縁膜が埋め込まれ更に前記ゲート電極の側壁
にも前記絶縁膜と同一材料の絶縁膜が形成される半導体
装置の製造方法であって、前記半導体基板上にゲート酸
化膜と導電体膜とを積層して形成した後、一度前記導電
体膜を第１のパターンに加工する工程と、前記導電体膜
の第１のパターンの前記チャネル方向の辺と前記半導体
基板の表面とを所定の形状に加工して前記導電体膜を第
２のパターンにし前記ゲート電極にすると同時に前記半
導体基板の表面に溝を形成する工程と、全面に絶縁膜を
堆積しエッチバックを施して前記溝に前記絶縁膜を埋め
込むと同時に前記ゲート電極の側壁に前記絶縁膜でサイ
ドウォール絶縁膜を形成する工程とを含む。
【００１８】
【００１９】あるいは、本発明の半導体装置の製造方法
は、半導体基板上にＣＭＯＳトランジスタを形成する工
程において、前記ＣＭＯＳトランジスタを構成するＬＤ
Ｄ構造のＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタをそれぞれ囲繞するように溝を形成す
る工程と、前記ＮチャネルＭＯＳトランジスタのＬＤＤ
構造のソース・ドレイン領域となる低濃度Ｎ型拡散層お
よび前記ＰチャネルＭＯＳトランジスタを囲繞する前記
溝底部のチャネルストッパ領域とを同時に形成し、前記
ＰチャネルＭＯＳトランジスタのＬＤＤ構造のソース・
ドレイン領域となる低濃度Ｐ型拡散層および前記Ｎチャ
ネルＭＯＳトランジスタを囲繞する前記溝底部のチャネ
ルストッパ領域とを同時に形成する工程とを含む。
は、半導体基板上にＣＭＯＳトランジスタを形成する工
程において、前記ＣＭＯＳトランジスタを構成するＬＤ
Ｄ構造のＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタをそれぞれ囲繞するように溝を形成す
る工程と、前記ＮチャネルＭＯＳトランジスタのＬＤＤ
構造のソース・ドレイン領域となる低濃度Ｎ型拡散層お
よび前記ＰチャネルＭＯＳトランジスタを囲繞する前記
溝底部のチャネルストッパ領域とを同時に形成し、前記
ＰチャネルＭＯＳトランジスタのＬＤＤ構造のソース・
ドレイン領域となる低濃度Ｐ型拡散層および前記Ｎチャ
ネルＭＯＳトランジスタを囲繞する前記溝底部のチャネ
ルストッパ領域とを同時に形成する工程とを含む。
【００２０】あるいは、本発明の半導体装置の製造方法
は、半導体基板上にＣＭＯＳトランジスタを形成する工
程において、前記ＣＭＯＳトランジスタを構成するＮチ
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタをそれぞれ囲繞するように溝を形成する工程と、全
面に絶縁膜を堆積しエッチバックを施して前記溝に前記
絶縁膜を埋め込むと同時に前記ＣＭＯＳトランジスタの
ゲート電極の側壁にサイドウォール絶縁膜を形成する工
程と含む。
は、半導体基板上にＣＭＯＳトランジスタを形成する工
程において、前記ＣＭＯＳトランジスタを構成するＮチ
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタをそれぞれ囲繞するように溝を形成する工程と、全
面に絶縁膜を堆積しエッチバックを施して前記溝に前記
絶縁膜を埋め込むと同時に前記ＣＭＯＳトランジスタの
ゲート電極の側壁にサイドウォール絶縁膜を形成する工
程と含む。
【００２１】あるいは、前記ＬＤＤ構造のソース・ドレ
イン領域に前記低濃度Ｎ型拡散層、前記低濃度Ｐ型拡散
層および前記チャネルストッパ領域を形成後、全面に絶
縁膜を堆積しエッチバックを施して前記溝に前記絶縁膜
を埋め込むと同時に前記ＣＭＯＳトランジスタのゲート
電極の側壁にサイドウォール絶縁膜を形成する。
イン領域に前記低濃度Ｎ型拡散層、前記低濃度Ｐ型拡散
層および前記チャネルストッパ領域を形成後、全面に絶
縁膜を堆積しエッチバックを施して前記溝に前記絶縁膜
を埋め込むと同時に前記ＣＭＯＳトランジスタのゲート
電極の側壁にサイドウォール絶縁膜を形成する。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図１乃至図３に基づいて説明する。図１は本発明のＣ
ＭＯＳトランジスタの概略した平面図である。そして、
図２および図３は、本発明のＣＭＯＳトランジスタの製
造工程順の断面図である。ここで、図１に記すＡ−Ｂで
切断したところが図２および図３の断面となっている。
て図１乃至図３に基づいて説明する。図１は本発明のＣ
ＭＯＳトランジスタの概略した平面図である。そして、
図２および図３は、本発明のＣＭＯＳトランジスタの製
造工程順の断面図である。ここで、図１に記すＡ−Ｂで
切断したところが図２および図３の断面となっている。
【００２３】図１に示すように、導電型がＰ型のシリコ
ン基板１上所定の領域にＮウェル２が形成されている。
そして、シリコン基板１上にゲート酸化膜を介してＰチ
ャネルＭＯＳトランジスタのゲート電極３が形成されて
いる。
ン基板１上所定の領域にＮウェル２が形成されている。
そして、シリコン基板１上にゲート酸化膜を介してＰチ
ャネルＭＯＳトランジスタのゲート電極３が形成されて
いる。
【００２４】さらに、ゲート電極３を挟んで、ソース・
ドレイン拡散層４が形成されている。そして、ソース・
ドレイン拡散層４およびゲート電極３を完全に囲うよう
に溝素子分離領域５が形成されている。ここで、ソース
・ドレイン拡散層４の幅すなわちＭＯＳトランジスタの
チャネル幅は、ゲート電極３のパターン長と同一になる
ように形成されている。すなわち、ゲート電極３パター
ンのチャネル方向の辺が、溝素子分離領域５に対して自
己整合（セルフアライン）になるように形成されてい
る。そして、Ｎウェル２の所定の領域にＮウェル引き出
し拡散層６が形成される。以上のようにして、Ｐチャネ
ルＭＯＳトランジスタ７が形成されるようになる。
ドレイン拡散層４が形成されている。そして、ソース・
ドレイン拡散層４およびゲート電極３を完全に囲うよう
に溝素子分離領域５が形成されている。ここで、ソース
・ドレイン拡散層４の幅すなわちＭＯＳトランジスタの
チャネル幅は、ゲート電極３のパターン長と同一になる
ように形成されている。すなわち、ゲート電極３パター
ンのチャネル方向の辺が、溝素子分離領域５に対して自
己整合（セルフアライン）になるように形成されてい
る。そして、Ｎウェル２の所定の領域にＮウェル引き出
し拡散層６が形成される。以上のようにして、Ｐチャネ
ルＭＯＳトランジスタ７が形成されるようになる。
【００２５】また、シリコン基板１上にゲート酸化膜を
介してＮチャネルＭＯＳトランジスタのゲート電極８が
形成されている。さらに、ゲート電極８を挟んで、ソー
ス・ドレイン拡散層９が形成されている。そして、ソー
ス・ドレイン拡散層９およびゲート電極８を完全に囲う
ように溝素子分離領域１０が形成されている。ここで、
ソース・ドレイン拡散層９の幅すなわちＭＯＳトランジ
スタのチャネル幅は、ゲート電極８のパターン長と同一
になるように形成されている。この場合も、ゲート電極
８パターンのチャネル方向の辺が、溝素子分離領域１０
に対してセルフアラインになるように形成されている。
そして、シリコン基板１の所定の領域に基板引き出し拡
散層１１が形成される。以上のようにして、Ｐチャネル
ＭＯＳトランジスタ１２が形成されるようになる。
介してＮチャネルＭＯＳトランジスタのゲート電極８が
形成されている。さらに、ゲート電極８を挟んで、ソー
ス・ドレイン拡散層９が形成されている。そして、ソー
ス・ドレイン拡散層９およびゲート電極８を完全に囲う
ように溝素子分離領域１０が形成されている。ここで、
ソース・ドレイン拡散層９の幅すなわちＭＯＳトランジ
スタのチャネル幅は、ゲート電極８のパターン長と同一
になるように形成されている。この場合も、ゲート電極
８パターンのチャネル方向の辺が、溝素子分離領域１０
に対してセルフアラインになるように形成されている。
そして、シリコン基板１の所定の領域に基板引き出し拡
散層１１が形成される。以上のようにして、Ｐチャネル
ＭＯＳトランジスタ１２が形成されるようになる。
【００２６】次に、図２と図３に従って、本発明のＣＭ
ＯＳトランジスタの製造方法を説明する。図２（ａ）に
示すように、導電型がＰ型のシリコン基板１上の所定の
領域にＮウェル２が形成される。そして、シリコン基板
１上に熱酸化法でゲート酸化膜１３が形成される。そし
て、レジストマスク１４によるＲＩＥで導電体膜がドラ
イエッチングされ、ゲート電極３および８が形成され
る。ここで、導電体膜には、リン不純物を含有する多結
晶シリコン膜あるいはタングステンポリサイド膜等が使
用される。
ＯＳトランジスタの製造方法を説明する。図２（ａ）に
示すように、導電型がＰ型のシリコン基板１上の所定の
領域にＮウェル２が形成される。そして、シリコン基板
１上に熱酸化法でゲート酸化膜１３が形成される。そし
て、レジストマスク１４によるＲＩＥで導電体膜がドラ
イエッチングされ、ゲート電極３および８が形成され
る。ここで、導電体膜には、リン不純物を含有する多結
晶シリコン膜あるいはタングステンポリサイド膜等が使
用される。
【００２７】そして、図２（ｂ）に示すように、新たな
レジストマスク１５が公知のフォトリソグラフィ技術で
形成され、これらをマスクにシリコン基板１表面がＲＩ
Ｅでドライエッチングされ溝１６が形成される。ここ
で、溝１６の幅および深さは０．５μｍ程度になるよう
に設定される。その後、このレジストマスク１５は除去
される。このドライエッチングで、ゲート電極３および
８のチャネル方向の辺も同時に加工され、ゲート電極が
溝にセルフアラインになるように形成される。
レジストマスク１５が公知のフォトリソグラフィ技術で
形成され、これらをマスクにシリコン基板１表面がＲＩ
Ｅでドライエッチングされ溝１６が形成される。ここ
で、溝１６の幅および深さは０．５μｍ程度になるよう
に設定される。その後、このレジストマスク１５は除去
される。このドライエッチングで、ゲート電極３および
８のチャネル方向の辺も同時に加工され、ゲート電極が
溝にセルフアラインになるように形成される。
【００２８】次に、図２（ｃ）に示すように、公知のフ
ォトリソグラフィ技術でレジストマスク１７が形成され
る。そして、このレジストマスク１７をイオン注入のマ
スクにしてリン不純物がイオン注入される。ここで、リ
ン不純物の注入エネルギーは７０ｋｅＶであり、そのド
ーズ量は１×１０13／ｃｍ2 である。このイオン注入に
より、Ｎウェル２内にある溝１６の底部と、同時に、Ｎ
チャネルＭＯＳトランジスタのソース・ドレイン拡散層
となる領域とに、Ｎ型注入層１８が形成される。そし
て、このレジストマスク１７は除去される。
ォトリソグラフィ技術でレジストマスク１７が形成され
る。そして、このレジストマスク１７をイオン注入のマ
スクにしてリン不純物がイオン注入される。ここで、リ
ン不純物の注入エネルギーは７０ｋｅＶであり、そのド
ーズ量は１×１０13／ｃｍ2 である。このイオン注入に
より、Ｎウェル２内にある溝１６の底部と、同時に、Ｎ
チャネルＭＯＳトランジスタのソース・ドレイン拡散層
となる領域とに、Ｎ型注入層１８が形成される。そし
て、このレジストマスク１７は除去される。
【００２９】次に、図２（ｄ）に示すように、再びフォ
トリソグラフィ技術でレジストマスク１９が形成され
る。そして、このレジストマスク１９をマスクにボロン
不純物がイオン注入される。ここで、ボロン不純物の注
入エネルギーは３０ｋｅＶであり、そのドーズ量は１×
１０13／ｃｍ2 である。このイオン注入で、Ｎチャネル
ＭＯＳトランジスタの形成される領域の溝１６の底部
と、同時に、ＰチャネルＭＯＳトランジスタのソース・
ドレイン拡散層となる領域とに、Ｐ型注入層２０が形成
される。そして、このレジストマスク１９は除去され
る。そして、熱処理が施される。
トリソグラフィ技術でレジストマスク１９が形成され
る。そして、このレジストマスク１９をマスクにボロン
不純物がイオン注入される。ここで、ボロン不純物の注
入エネルギーは３０ｋｅＶであり、そのドーズ量は１×
１０13／ｃｍ2 である。このイオン注入で、Ｎチャネル
ＭＯＳトランジスタの形成される領域の溝１６の底部
と、同時に、ＰチャネルＭＯＳトランジスタのソース・
ドレイン拡散層となる領域とに、Ｐ型注入層２０が形成
される。そして、このレジストマスク１９は除去され
る。そして、熱処理が施される。
【００３０】このようにして、図３（ａ）に示すよう
に、Ｎウェル２内の溝底部にＮ型チャネルストッパ領域
２１が形成される。同時に、Ｎウェル２内の表面部に低
濃度Ｐ型拡散層２２が形成される。そして、Ｎチャネル
ＭＯＳトランジスタの形成される領域では、Ｐ型チャネ
ルストッパ領域２３と低濃度Ｎ型拡散層２４とが形成さ
れることになる。
に、Ｎウェル２内の溝底部にＮ型チャネルストッパ領域
２１が形成される。同時に、Ｎウェル２内の表面部に低
濃度Ｐ型拡散層２２が形成される。そして、Ｎチャネル
ＭＯＳトランジスタの形成される領域では、Ｐ型チャネ
ルストッパ領域２３と低濃度Ｎ型拡散層２４とが形成さ
れることになる。
【００３１】次に、全面にＣＶＤ法で酸化膜２５が堆積
され、溝１６はこの酸化膜２５で充填されるようにな
る。ここで、酸化膜２５は膜厚４００ｎｍのシリコン酸
化膜である。
され、溝１６はこの酸化膜２５で充填されるようにな
る。ここで、酸化膜２５は膜厚４００ｎｍのシリコン酸
化膜である。
【００３２】次に、この酸化膜２５のＲＩＥによる全面
のエッチバックが施される。このエッチバックにより、
図３（ｂ）に示すように溝１６内に素子分離酸化膜２６
が充填されるようになる。同時に、ゲート電極３および
８の側壁部にサイドウォール絶縁膜２７が形成されるよ
うになる。
のエッチバックが施される。このエッチバックにより、
図３（ｂ）に示すように溝１６内に素子分離酸化膜２６
が充填されるようになる。同時に、ゲート電極３および
８の側壁部にサイドウォール絶縁膜２７が形成されるよ
うになる。
【００３３】次に、ボロン等のイオン注入と熱処理によ
り、図３（ｃ）に示すように低濃度Ｐ型拡散層２２領域
に高濃度Ｐ型拡散層２８が形成される。このようにし
て、図１で説明したＰチャネルＭＯＳトランジスタのソ
ース・ドレイン拡散層４が形成されることになる。同様
に、ヒ素等のイオンと熱処理により、図３（ｃ）に示す
ように低濃度Ｎ型拡散層２４領域に高濃度Ｎ型拡散層２
９が形成される。そして、図１で説明したＮチャネルＭ
ＯＳトランジスタのソース・ドレイン拡散層９が形成さ
れることになる。このようなソース・ドレイン拡散層４
および９はＬＤＤ構造になる。
り、図３（ｃ）に示すように低濃度Ｐ型拡散層２２領域
に高濃度Ｐ型拡散層２８が形成される。このようにし
て、図１で説明したＰチャネルＭＯＳトランジスタのソ
ース・ドレイン拡散層４が形成されることになる。同様
に、ヒ素等のイオンと熱処理により、図３（ｃ）に示す
ように低濃度Ｎ型拡散層２４領域に高濃度Ｎ型拡散層２
９が形成される。そして、図１で説明したＮチャネルＭ
ＯＳトランジスタのソース・ドレイン拡散層９が形成さ
れることになる。このようなソース・ドレイン拡散層４
および９はＬＤＤ構造になる。
【００３４】次に、図３（ｃ）に示すように層間絶縁膜
３０が形成され、この層間絶縁膜の所定の領域にコンタ
クト孔３１が形成される。そして、以後の工程は図示さ
れないが、公知の方法で配線層が形成されてＭＯＳトラ
ンジスタが完成する。
３０が形成され、この層間絶縁膜の所定の領域にコンタ
クト孔３１が形成される。そして、以後の工程は図示さ
れないが、公知の方法で配線層が形成されてＭＯＳトラ
ンジスタが完成する。
【００３５】以上のようにして、Ｎ型チャネルストッパ
領域２１と素子分離酸化膜２６とで素子分離され、ゲー
ト電極３の側壁にサイドウォール絶縁膜２７の形成され
たＰチャネルＭＯＳトランジスタが形成される。同時
に、Ｐ型チャネルストッパ領域２３と素子分離酸化膜２
６とで素子分離され、ゲート電極８の側壁にサイドウォ
ール絶縁膜２７の形成されたＰチャネルＭＯＳトランジ
スタが形成される。
領域２１と素子分離酸化膜２６とで素子分離され、ゲー
ト電極３の側壁にサイドウォール絶縁膜２７の形成され
たＰチャネルＭＯＳトランジスタが形成される。同時
に、Ｐ型チャネルストッパ領域２３と素子分離酸化膜２
６とで素子分離され、ゲート電極８の側壁にサイドウォ
ール絶縁膜２７の形成されたＰチャネルＭＯＳトランジ
スタが形成される。
【００３６】本発明では、上記の溝１６に充填される素
子分離酸化膜２６とサイドウォール絶縁膜２７とが同一
工程で同時に形成される。また、溝１６底部に形成され
るＮ型チャネルストッパ領域２１と低濃度Ｎ型拡散層２
４とが同一工程で同時に形成される。同様に、Ｐ型チャ
ネルストッパ領域２３と低濃度Ｐ型拡散層２２とが同一
工程で同時に形成される。
子分離酸化膜２６とサイドウォール絶縁膜２７とが同一
工程で同時に形成される。また、溝１６底部に形成され
るＮ型チャネルストッパ領域２１と低濃度Ｎ型拡散層２
４とが同一工程で同時に形成される。同様に、Ｐ型チャ
ネルストッパ領域２３と低濃度Ｐ型拡散層２２とが同一
工程で同時に形成される。
【００３７】このようにして本発明では、ＣＭＯＳトラ
ンジスタの製造工程数が大幅に低減するようになる。そ
して、半導体装置の製造コストが廉価になり、高性能あ
るいは高機能な半導体装置が低価格で実現できるように
なる。
ンジスタの製造工程数が大幅に低減するようになる。そ
して、半導体装置の製造コストが廉価になり、高性能あ
るいは高機能な半導体装置が低価格で実現できるように
なる。
【００３８】
【発明の効果】以上に説明したように、本発明では、半
導体基板上に形成されるＭＯＳトランジスタが溝素子分
離領域で囲繞され、上記ＭＯＳトランジスタのゲート電
極パターンのチャネル方向の辺が溝素子分離領域に対し
てセルフアラインに形成され、この溝素子分離領域に絶
縁膜が埋め込まれ更に上記のゲート電極の側壁にも上記
絶縁膜と同一材料の絶縁膜でサイドウォール絶縁膜が形
成されるようになる。
導体基板上に形成されるＭＯＳトランジスタが溝素子分
離領域で囲繞され、上記ＭＯＳトランジスタのゲート電
極パターンのチャネル方向の辺が溝素子分離領域に対し
てセルフアラインに形成され、この溝素子分離領域に絶
縁膜が埋め込まれ更に上記のゲート電極の側壁にも上記
絶縁膜と同一材料の絶縁膜でサイドウォール絶縁膜が形
成されるようになる。
【００３９】あるいは、半導体基板上に形成されるＣＭ
ＯＳトランジスタにおいて、このＣＭＯＳトランジスタ
を構成するＬＤＤ構造のＮチャネルＭＯＳトランジスタ
とＰチャネルＭＯＳトランジスタをそれぞれ囲繞するよ
うに溝が形成され、上記ＮチャネルＭＯＳトランジスタ
のＬＤＤ構造のソース・ドレイン領域となる低濃度Ｎ型
拡散層および上記ＰチャネルＭＯＳトランジスタを囲繞
する溝底部のチャネルストッパ領域とが同時に形成さ
れ、上記ＰチャネルＭＯＳトランジスタのＬＤＤ構造の
ソース・ドレイン領域となる低濃度Ｐ型拡散層および上
記ＮチャネルＭＯＳトランジスタを囲繞する溝底部のチ
ャネルストッパ領域とが同時に形成されるようになる。
ＯＳトランジスタにおいて、このＣＭＯＳトランジスタ
を構成するＬＤＤ構造のＮチャネルＭＯＳトランジスタ
とＰチャネルＭＯＳトランジスタをそれぞれ囲繞するよ
うに溝が形成され、上記ＮチャネルＭＯＳトランジスタ
のＬＤＤ構造のソース・ドレイン領域となる低濃度Ｎ型
拡散層および上記ＰチャネルＭＯＳトランジスタを囲繞
する溝底部のチャネルストッパ領域とが同時に形成さ
れ、上記ＰチャネルＭＯＳトランジスタのＬＤＤ構造の
ソース・ドレイン領域となる低濃度Ｐ型拡散層および上
記ＮチャネルＭＯＳトランジスタを囲繞する溝底部のチ
ャネルストッパ領域とが同時に形成されるようになる。
【００４０】このようにして、ＣＭＯＳトランジスタの
製造工程数が大幅に低減するようになる。そして、半導
体装置の製造コストが廉価になり、高性能あるいは高機
能な半導体装置が低価格で実現できるようになる。
製造工程数が大幅に低減するようになる。そして、半導
体装置の製造コストが廉価になり、高性能あるいは高機
能な半導体装置が低価格で実現できるようになる。
【００４１】そして、高性能あるいは高機能を有するシ
ステム・オン・シリコンのような半導体装置の機器への
用途が促進されるようになる。
ステム・オン・シリコンのような半導体装置の機器への
用途が促進されるようになる。
【図１】本発明の実施の形態を説明するＣＭＯＳトラン
ジスタの平面図である。
ジスタの平面図である。
【図２】上記実施の形態を説明するためのＣＭＯＳトラ
ンジスタの製造工程順の断面図である。
ンジスタの製造工程順の断面図である。
【図３】上記実施の形態を説明するためのＣＭＯＳトラ
ンジスタの製造工程順の断面図である。
ンジスタの製造工程順の断面図である。
【図４】従来の技術を説明するためのＣＭＯＳトランジ
スタの平面図である。
スタの平面図である。
【図５】従来の技術を説明するためのＣＭＯＳトランジ
スタの製造工程順の断面図である。
スタの製造工程順の断面図である。
【図６】従来の技術を説明するためのＣＭＯＳトランジ
スタの製造工程順の断面図である。
スタの製造工程順の断面図である。
１，１０１ シリコン基板 ２，１０２ Ｎウェル ３，８，１０３，１０７ ゲート電極 ４，９，１０４，１０９ ソース・ドレイン拡散層 ５，１０ 溝素子分離領域 ６，１０６ Ｎウェル引き出し拡散層 ７，１０６ ＰチャネルＭＯＳトランジスタ １１，１０９ 基板引き出し拡散層 １２，１１０ ＮチャネルＭＯＳトランジスタ １３、１２０ ゲート酸化膜 １４，１５，１７，１９，１１２，１１５，１１７
レジストマスク １６，１１４ 溝 １８，１１６ Ｎ型注入層 ２０，１１８ Ｐ型注入層 ２１，１２１ Ｎ型チャネルストッパ領域 ２２，１２５ 低濃度Ｐ型拡散層 ２３，１２２ Ｐ型チャネルストッパ領域 ２４，１２６ 低濃度Ｎ型拡散層 ２５ 酸化膜 ２６，１１９ 素子分離酸化膜 ２７，１２７ サイドウォール絶縁膜 ２８，１２８ 高濃度Ｐ型拡散層 ２９，１２９ 高濃度Ｎ型拡散層 ３０，１３０ 層間絶縁膜 ３１，１３１ コンタクト孔 １２３ ソース・ドレインＰ型注入層 １２４ ソース・ドレインＮ型注入層
レジストマスク １６，１１４ 溝 １８，１１６ Ｎ型注入層 ２０，１１８ Ｐ型注入層 ２１，１２１ Ｎ型チャネルストッパ領域 ２２，１２５ 低濃度Ｐ型拡散層 ２３，１２２ Ｐ型チャネルストッパ領域 ２４，１２６ 低濃度Ｎ型拡散層 ２５ 酸化膜 ２６，１１９ 素子分離酸化膜 ２７，１２７ サイドウォール絶縁膜 ２８，１２８ 高濃度Ｐ型拡散層 ２９，１２９ 高濃度Ｎ型拡散層 ３０，１３０ 層間絶縁膜 ３１，１３１ コンタクト孔 １２３ ソース・ドレインＰ型注入層 １２４ ソース・ドレインＮ型注入層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 27/08 331 H01L 21/76 H01L 29/78 H01L 21/336
Claims (4)
- 【請求項１】 半導体基板上に形成される絶縁ゲート電
界効果トランジスタが溝素子分離領域で囲繞され、前記
絶縁ゲート電界効果トランジスタのゲート電極パターン
のチャネル方向の辺が前記溝素子分離領域に接して形成
され、前記溝素子分離領域に絶縁膜が埋め込まれ更に前
記ゲート電極の側壁にも前記絶縁膜と同一材料の絶縁膜
が形成される半導体装置の製造方法であって、前記半導
体基板上にゲート酸化膜と導電体膜とを積層して形成し
た後、一度前記導電体膜を第１のパターンに加工する工
程と、前記導電体膜の第１のパターンの前記チャネル方
向の辺と前記半導体基板の表面とを所定の形状に加工し
て前記導電体膜を第２のパターンにし前記ゲート電極に
すると同時に前記半導体基板の表面に溝を形成する工程
と、全面に絶縁膜を堆積しエッチバックを施して前記溝
に前記絶縁膜を埋め込むと同時に前記ゲート電極の側壁
に前記絶縁膜でサイドウォール絶縁膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にＣＭＯＳトランジスタを
形成する工程において、前記ＣＭＯＳトランジスタを構
成するＬＤＤ構造のＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタをそれぞれ囲繞するように
溝を形成する工程と、前記ＮチャネルＭＯＳトランジス
タのＬＤＤ構造のソース・ドレイン領域となる低濃度Ｎ
型拡散層および前記ＰチャネルＭＯＳトランジスタを囲
繞する前記溝底部のチャネルストッパ領域とを同時に形
成し、前記ＰチャネルＭＯＳトランジスタのＬＤＤ構造
のソース・ドレイン領域となる低濃度Ｐ型拡散層および
前記ＮチャネルＭＯＳトランジスタを囲繞する前記溝底
部のチャネルストッパ領域とを同時に形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上にＣＭＯＳトランジスタを
形成する工程において、前記ＣＭＯＳトランジスタを構
成するＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
Ｓトランジスタをそれぞれ囲繞するように溝を形成する
工程と、全面に絶縁膜を堆積しエッチバックを施して前
記溝に前記絶縁膜を埋め込むと同時に前記ＣＭＯＳトラ
ンジスタのゲート電極の側壁にサイドウォール絶縁膜を
形成する工程と、を含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】 前記ＬＤＤ構造のソース・ドレイン領域
に前記低濃度Ｎ型拡散層、前記低濃度Ｐ型拡散層および
前記チャネルストッパ領域を形成後、全面に絶縁膜を堆
積しエッチバックを施して前記溝に前記絶縁膜を埋め込
むと同時に前記ＣＭＯＳトランジスタのゲート電極の側
壁にサイドウォール絶縁膜を形成することを特徴とする
請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252236A JP3064984B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252236A JP3064984B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197553A JPH1197553A (ja) | 1999-04-09 |
| JP3064984B2 true JP3064984B2 (ja) | 2000-07-12 |
Family
ID=17234416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9252236A Expired - Fee Related JP3064984B2 (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064984B2 (ja) |
-
1997
- 1997-09-17 JP JP9252236A patent/JP3064984B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1197553A (ja) | 1999-04-09 |
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