JPH07254700A - Ｍｉｓ型トランジスタおよびその製造方法 - Google Patents

Ｍｉｓ型トランジスタおよびその製造方法

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JPH07254700A
JPH07254700A JP6043571A JP4357194A JPH07254700A JP H07254700 A JPH07254700 A JP H07254700A JP 6043571 A JP6043571 A JP 6043571A JP 4357194 A JP4357194 A JP 4357194A JP H07254700 A JPH07254700 A JP H07254700A
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insulating layer
forming
semiconductor
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Toshiaki Tsutsumi
聡明 堤
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Mitsubishi Electric Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors

Abstract

(57)【要約】 【目的】 高集積化かつ高性能化が可能なＭＩＳ型トラ
ンジスタを提供する。 【構成】 ｐ型半導体基板１の主表面にはｎ型不純物拡
散層３が形成される。ｐ型半導体基板１の主表面上には
第１および第２の層間絶縁層４，６とゲート電極５とが
形成される。この第１および第２の層間絶縁層４，６と
ゲート電極５とを部分的に貫通するように第１の開口部
７が設けられる。第１の開口部７内にはｎ型シリコンエ
ピタキシャル層９とｐ型シリコンエピタキシャル層１０
とｎ型シリコンエピタキシャル層１１との積層構造が形
成される。少なくともｐ型シリコンエピタキシャル層１
０の内部には埋込絶縁層１４が形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＭＩＳ（Metal Insu
lator Semiconductor ）型トランジスタおよびその製造
方法に関し、特に、高集積化および高性能化が可能とな
るＭＩＳ型トランジスタおよびその製造方法に関するも
のである。
【０００２】
【従来の技術】近年、ＶＬＳＩは様々な電子機器に用い
られるようになってきている。そして、この電子機器に
対して高性能化，小型化が要求されている。それに伴
い、ＶＬＳＩにも高性能化と高集積化とが要求されてき
ている。このような要求を満すため、従来から種々のト
ランジスタの構造が考案されてきている。
【０００３】以下、上記の高性能化あるいは高集積化の
要求を満たすべく考案された従来の手法について、ＤＲ
ＡＭに組込まれたトランジスタを一例として挙げ、図４
６および図４７を用いて説明する。図４６は、トランジ
スタの高性能化を実現すべく考案されたＳＯＩ（Semico
nductor On Insulator）構造を有するトランジスタが組
込まれたＤＲＡＭ（Dynamic Random Access Memory）を
示す部分断面図である。図４７は、高集積化を実現すべ
く縦方向に立体的に形成されたトランジスタを有するＤ
ＲＡＭを示す部分断面図である。なお、図４６および図
４７に示されるＤＲＡＭは、Ｐｒｏｃ．ＩＥＥＥ ＩＥ
ＤＭ（１９８５）Ｐ．６９４〜Ｐ．６９７に開示されて
いる。
【０００４】まず、上記の図４６を用いて、高性能化を
実現し得る従来の手法について説明する。図４６を参照
して、ｐ型半導体基板１０１の主表面には、ｐ型半導体
層１０２と、ｎ型半導体層１０３とがそれぞれ形成され
ている。また、ｐ型半導体基板１０１の主表面には、ｐ
型半導体層１０２にまで達するトレンチ１０５が所定位
置に形成されている。このトレンチ１０５の内表面には
絶縁層１０４が形成されている。この絶縁層１０４表面
上にはセルプレート電極１０６が形成されている。セル
プレート電極１０６表面を覆うように絶縁層１０７が形
成されている。
【０００５】この絶縁層１０７上には、ｎ型半導体層１
０８，１１０と、ｐ型半導体層１０９とが形成されてい
る。このｐ型半導体層１０９上には、絶縁層１１４を介
在してゲート電極（ワード線）１１１が形成されてい
る。このゲート電極１１１と、ｎ型半導体層１０８，１
１０と、ｐ型半導体層１０９とで上記のＳＯＩ構造のト
ランジスタが構成されることになる。
【０００６】上記のＳＯＩ構造のトランジスタに関して
は、古くから研究が行なわれており、ラッチアップ防
止，サブスレッショルド特性の向上などといった高性能
化が可能となることは周知の事実とされている。
【０００７】なお、ゲート電極１１１を覆うように層間
絶縁層１１２が形成され、この層間絶縁層１１２には所
定位置にコンタクトホール１１５が設けられる。このコ
ンタクトホール１１５内および層間絶縁層１１２上には
ビット線１１３が形成されることになる。
【０００８】次に、上記の高集積化を実現する従来の手
法について、図４７を用いて説明する。図４７を参照し
て、この図に示されるＤＲＡＭにおいては、ｎ型半導体
層１０８，１１０と、ｐ型半導体層１０９とが縦方向に
積層されている。そして、ｐ型半導体層１１１の側面と
対向する位置にゲート電極１１１が設けられている。そ
れ以外の構造に関しては図４６に示されるＤＲＡＭと同
様である。このような構造を有することによって、トラ
ンジスタを縦方向に立体的に形成することが可能とな
る。そのため、図４６に示される場合のように、横方向
にトランジスタを形成する場合に比べて、半導体基板１
０１の主表面におけるトランジスタの占有面積を減少さ
せることが可能となる。それにより、デバイスの高集積
化を実現することが可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
従来例には、次に説明するような問題点があった。その
問題点について、再び図４６および図４７を用いて説明
する。まず図４６を参照して、従来のＳＯＩ構造のトラ
ンジスタにおいては、ｎ型半導体層１０８，１１０と、
ｐ型半導体層１０９とが横方向に隣接するように設けら
れている。
【００１０】一方、このＳＯＩ構造のトランジスタにお
いても、所望のトランジスタ特性を得るためには、ｎ型
半導体層１０８の平面幅Ｗ１，チャネル領域となるｐ型
半導体層１０９の平面幅Ｗ２，ｎ型半導体層１１０の平
面幅Ｗ３として所定の大きさが必要となる。具体的に
は、平面幅Ｗ１，Ｗ３は、約１μｍ程度は必要である。
また、平面幅Ｗ２は、０．５μｍ程度必要となる。それ
により、上記の従来のＳＯＩ構造のトランジスタは、少
なくとも２．５μｍ程度の平面幅Ｗ４を必要とすること
となる。したがって、性能を劣化させることなくトラン
ジスタの平面幅をさらに縮小すること、すなわち高集積
化が困難となるといった問題点が生じる。
【００１１】次に、図４７を用いて、従来の手法によっ
て高集積化されたトランジスタの問題点について説明す
る。図４７に示されるように、ｎ型半導体層１０８，１
１０と、ｐ型半導体層１０９とを縦方向に積層すること
によって、図４６に示される場合よりもトランジスタを
高集積化することが可能となる。より具体的には、ｎ型
半導体層１０８，１１０と、ｐ型半導体層１０９の平面
幅Ｗ６を、約１μｍ程度以下にすることが可能となる。
したがって、ゲート電極１１１の平面幅を考慮したとし
ても、図４６に示される場合よりもトランジスタを高集
積化することが可能となる。
【００１２】しかし、ｎ型半導体層１０８，１１０と、
ｐ型半導体層１０９とを上記のような平面幅Ｗ６を有す
るように形成することによって、次のような問題点が生
じる。すなわち、図４７に示される縦型のトランジスタ
においては、図４６に示されるＳＯＩ構造のトランジス
タの場合に比べて、ｐ型半導体層１０９においてゲート
電極１１１に電圧を印加した場合に、ゲート電極１１１
近傍に形成される反転層と残りのｐ型半導体層１０９と
の間に接合が形成される。この接合部に容量が発生す
る。それにより、サブスレッショルド特性などのトラン
ジスタの特性が劣化するといった問題が生じることとな
る。
【００１３】これは、ｐ型半導体層１０９が上記のよう
な平面幅Ｗ６を有することに起因して生じる問題点であ
るが、現状の技術ではビット線１１３とｎ型半導体層１
１０とを電気的に接続するためのコンタクトホール１１
５の開口幅Ｗ５は０．５μｍ以下とすることは困難であ
るため必然的にｎ型半導体層１０８，１１０とｐ型半導
体層１１１との平面幅Ｗ６は上記のように１μｍ程度は
必要となる。そのため、必然的に、上記のようなトラン
ジスタの特性の劣化といった問題が生じることとなる。
【００１４】以上説明したように、従来の手法において
は、高性能化を追求した場合には高集積化が困難とな
り、高集積化を追求した場合には高性能化が困難となっ
ていた。つまり、従来の手法においては、高集積化と高
性能化との２つの要求を同時に満足させることは困難で
あるといった問題点があった。
【００１５】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、高集積
化と高性能化との２つの要求を同時に満足させることが
可能となるＭＩＳ型トランジスタおよびその製造方法を
提供することにある。
【００１６】
【課題を解決するための手段】この発明に基づくＭＩＳ
型トランジスタは、一つの局面では、第１導電型の第１
半導体層と、第２導電型の第２半導体層と、第１導電型
の第３半導体層と、絶縁層と、ゲート電極とを備える。
第２半導体層は第１半導体層上面上に形成される。第３
半導体層は第２半導体層上面上に形成される。ゲート電
極は、第２半導体層の側面と対向する位置に絶縁層を介
在して形成される。絶縁層は、第２半導体層内部に形成
され、第２半導体層の厚みを実質的に減少させる。
【００１７】この発明に基づくＭＩＳ型トランジスタ
は、他の局面では、主表面を有する第１導電型の半導体
基板と、第２導電型の不純物拡散層と、第１の絶縁層
と、第２導電型の第１半導体層と、第１導電型の第２半
導体層と、第２導電型の第３半導体層と、第２の絶縁層
と、ゲート電極と、導電層とを備える。第２導電型の不
純物拡散層は半導体基板の主表面に形成される。第１の
絶縁層は半導体基板の主表面上に形成され不純物拡散層
の一部表面にまで達する開口を有する。第１半導体層は
不純物拡散層の一部表面上に形成される。第２半導体層
は第１半導体層上面上に形成される。第３半導体層は第
２半導体層上面上に形成される。第２半導体層内部には
開口の深さ方向に第２半導体層を貫通する孔が設けられ
る。この孔内に第２の絶縁層は埋込まれる。ゲート電極
は、第２半導体層側面と対向する位置に第３の絶縁層を
介在して形成される。導電層は第３半導体層に接続され
る。
【００１８】この発明に基づくＭＩＳ型トランジスタの
製造方法によれば、一つの局面では、まず第１導電型の
半導体基板の主表面の所定領域に第２導電型の不純物拡
散層を形成する。この不純物拡散層表面上に、第１の絶
縁層，所定形状にパターニングされた第１の導電層およ
び第２の絶縁層を順次形成する。第１の絶縁層，第１の
導電層および第２の絶縁層を部分的に貫通し不純物拡散
層の一部表面を露出させる第１の開口部を形成する。こ
の第１の開口部内に露出する第１の導電層の表面上に第
３の絶縁層を構成する。露出した不純物拡散層の一部表
面上に、第２導電型の第１半導体層，第１導電型の第２
半導体層および第２導電型の第３半導体層を順次形成す
る。このとき、第３半導体層は、その上面が第２の絶縁
層の上面よりも低くなるように形成される。第３半導体
層上に位置する第１の開口部の側壁に第１のサイドウォ
ール絶縁層を形成する。この第１のサイドウォール絶縁
層をマスクとして用いて第２および第３の半導体層を部
分的に貫通する第２の開口部を形成する。この第２の開
口部内を充填しかつ第２の絶縁層を覆うように第４の絶
縁層を形成する。第４の絶縁層および第１のサイドウォ
ール絶縁層の厚みを減じることによって、第３半導体層
の上面を露出させかつ第２の開口部内に第４の絶縁層を
残余させる。第３の半導体層上面上に第２の導電層を形
成する。
【００１９】この発明に基づくＭＩＳ型トランジスタの
製造方法によれば、他の局面では、まず第１導電型の半
導体基板の主表面上に所定形状にパターニングされた第
１の絶縁層を形成する。この第１の絶縁層をマスクとし
て用いて半導体基板の主表面に異方性エッチング処理を
施すことによって、第１の溝部を形成する。この第１の
溝部の側壁に第１のサイドウォール絶縁層を形成する。
第１の絶縁層および第１のサイドウォール絶縁層をマス
クとして用いて、第１の溝部底面に異方性エッチング処
理を施すことによって、第１の溝部と連なる第２の溝部
を形成する。第１の絶縁層および第１のサイドウォール
絶縁層をマスクとして用いて第２の溝部表面に第２導電
型の不純物を導入することによって、第１の不純物拡散
層を形成する。第２の溝部および第１のサイドウォール
絶縁層を覆うように第２の絶縁層を形成し、この第２の
絶縁層をエッチバックすることによって第２の溝部内に
第２の絶縁層を残余させるとともに第１のサイドウォー
ル絶縁層をも同時に除去する。第２の絶縁層を覆い第１
の絶縁層上面を露出させる第４の絶縁層を形成する。第
１の絶縁層を除去することによって、半導体基板の主表
面を選択的に露出させる第３の溝部を形成する。露出し
た半導体基板の主表面に第２導電型の不純物を導入する
ことによって第２の不純物拡散層を形成する。第３の溝
部側壁に第２のサイドウォール絶縁層を形成し、この第
２のサイドウォール絶縁層および第４の絶縁層をマスク
として用いて半導体基板の主表面をエッチングすること
によって第１の不純物拡散層に達する第４の溝部を形成
する。第４の溝部内を充填しかつ第２のサイドウォール
絶縁層を覆うように第５の絶縁層を形成する。第５の絶
縁層および第２のサイドウォール絶縁層の厚みを減じる
ことによって、第３半導体層上面を露出させかつ第４の
溝部内に第５の絶縁層を残余させる。第３の半導体層上
面上に第２の導電層を形成する。
【００２０】この発明に基づくＭＩＳ型トランジスタの
製造方法によれば、さらに他の局面では、まず第１導電
型の半導体基板の主表面の所定領域に第２導電型の不純
物拡散層を形成する。この不純物拡散層表面上に第１の
絶縁層，所定形状にパターニングされた第１の導電層お
よび第２の絶縁層を順次形成する。第１の絶縁層，第１
の導電層および第２の絶縁層を部分的に貫通し不純物拡
散層の一部表面を露出させる第１の開口部を形成する。
この第１の開口部の側壁表面上に第３と第４の絶縁層を
順次形成する。この第３と第４の絶縁層によって取囲ま
れた第１の開口部内に第５の絶縁層を埋込む。第４の絶
縁層を除去することによって不純物拡散層の一部表面を
露出させる。露出した不純物拡散層の一部表面上に、第
２導電型の第１半導体層，第１導電型の第２半導体層お
よび第２の導電型の第３半導体層を順次形成する。第３
半導体層上面上に第２の導電層を形成する。
【００２１】
【作用】この発明に基づくＭＩＳ型トランジスタによれ
ば、第２半導体層内部に絶縁層が形成される。それによ
り、この絶縁層とゲート絶縁層とによって狭まれる第２
半導体層の厚み、すなわち、ＭＩＳ型トランジスタのチ
ャネル形成領域の深さ方向の厚みを調整できる。具体的
には、上記の第２半導体層の厚みを２００ｎｍ以下程度
に調整できる。それにより、ゲート電極に所定の電位を
印加することによって、第２半導体層内の全領域を反転
させることが可能となる。そのため、チャネル領域下で
の接合形成による容量の発生を阻止できる。それによ
り、サブスレッショルド特性などのトランジスタ特性が
向上されたＭＩＳ型トランジスタが得られる。また、半
導体基板の主表面と垂直方向、すなわち縦方向に第１〜
第３の半導体層を積層することによってＭＩＳ型トラン
ジスタが形成されているので、半導体基板の主表面にお
ける１つのＭＩＳ型トランジスタの占有面積を小さく抑
えることが可能となる。それにより、ＭＩＳ型トランジ
スタの高集積化も可能となる。
【００２２】この発明に基づくＭＩＳ型トランジスタの
製造方法によれば、少なくとも第２半導体層を貫通する
孔内に絶縁層が埋込まれたＭＩＳ型トランジスタを形成
することが可能となる。それにより、トランジスタ特性
が向上しかつ高集積化されたＭＩＳ型トランジスタを形
成することが可能となる。
【００２３】
【実施例】以下、この発明に基づく実施例について、図
１〜図４５を用いて説明する。
【００２４】（第１実施例）まず、図１〜図１４を用い
て、この発明に基づく第１の実施例について説明する。
図１は、この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタを示す断面図である。この図を用いて、
本実施例におけるＭＩＳ型トランジスタの構造について
説明する。
【００２５】図１を参照して、ｐ型半導体基板（ｐ型シ
リコン基板）１の主表面には、ｎ型不純物拡散層３が形
成されている。また、ｐ型半導体基板１の主表面上に
は、ｎ型不純物拡散層３と部分的に重なるシリコン酸化
膜などからなる素子分離絶縁層２が形成されている。こ
の素子分離絶縁層２を覆うようにシリコン酸化膜などか
らなる第１の層間絶縁層４が形成されている。この第１
の層間絶縁層４上には所定形状にパターニングされた多
結晶シリコンなどからなるゲート電極５が形成される。
このゲート電極５および第１の層間絶縁層４を覆うよう
にシリコン酸化膜などからなる第２の層間絶縁層６が形
成されている。
【００２６】上記の第１および第２の層間絶縁層４，６
と、ゲート電極５とを部分的に貫通しｎ型不純物拡散層
３表面にまで達するように第１の開口部７が形成されて
いる。第１の開口部７の側壁上には、絶縁層８が形成さ
れている。この絶縁層８の表面上には、ｎ型シリコンエ
ピタキシャル層９，１１と、ｐ型シリコンエピタキシャ
ル層１０とが形成されている。
【００２７】上記のｎ型シリコンエピタキシャル層１１
とｐ型シリコンエピタキシャル層１０とを部分的に貫通
し、ｎ型シリコンエピタキシャル層９内にまで達するよ
うに第２の開口部１６が形成されている。この第２の開
口部１６内にシリコン酸化膜などからなる埋込絶縁層１
４が形成される。この埋込絶縁層１４上およびｎ型シリ
コンエピタキシャル層１１上には、配線層１５が形成さ
れる。
【００２８】上記の構成において、ＭＩＳ型トランジス
タは、ゲート電極５と、ゲート絶縁層として機能する絶
縁層８と、ソース／ドレイン領域となるｎ型シリコンエ
ピタキシャル層９，１１と、チャネル領域となるｐ型シ
リコンエピタキシャル層１０とで構成される。このと
き、図１に示されるように、少なくともｐ型シリコンエ
ピタキシャル層１０内部に埋込絶縁層１４を設けること
によって、ゲート電極５から離れた位置にｐｎ接合が形
成されることを効果的に阻止することが可能となる。そ
れにより、ゲート電極５から離れた位置にｐｎ接合が形
成されることによる寄生容量の発生を効果的に阻止する
ことが可能となる。その結果、サブスレッショルド特性
などのトランジスタ特性の向上したＭＩＳ型トランジス
タが得られる。
【００２９】したがって、上記の埋込絶縁層１４は、少
なくともｐ型シリコンエピタキシャル層１０の上面の中
央部近傍を貫通するように設けられることが好ましい。
それにより、ゲート電極５から離れた位置に存在するｐ
ｎ接合の形成を効果的に阻止することが可能となる。
【００３０】なお、図１に示される態様においては、埋
込絶縁層１４は、ｎ型シリコンエピタキシャル層１１と
ｐ型シリコンエピタキシャル１０とを部分的に貫通する
ように設けられているが、この埋込絶縁層１４は、ゲー
ト電極５から離れた位置にあるｐ型シリコンエピタキシ
ャル層１０の内部に設けられ、ｐ型シリコンエピタキシ
ャル層１０の厚みを実質的に薄くできればよい。それに
より、ゲート電極５から離れた位置にｐｎ接合が形成さ
れることによる容量の発生を効果的に阻止することが可
能となる。
【００３１】また、埋込絶縁層１４の平面幅Ｗ′を適切
に調整することによって、ＭＩＳ型トランジスタとして
機能するｎ型シリコンエピタキシャル層９，１１と、ｐ
型シリコンエピタキシャル層１０との平面幅Ｗを所望の
値に調整することが可能となる。より具体的には、図４
７に示される従来例のように、ｎ型シリコンエピタキシ
ャル層９，１１とｐ型シリコンエピタキシャル層１０と
の積層構造の平面幅が約１μｍ程度必要であった場合に
おいても、埋込絶縁層１４の平面幅Ｗ′を０．８μｍと
することによって上記の平面幅Ｗを０．１μｍ程度とす
ることが可能となる。それにより、ＭＩＳトランジスタ
の性能を向上させることが可能となる。
【００３２】なお、図１に示されるように、ｎ型シリコ
ンエピタキシャル層９と、ｐ型シリコンエピタキシャル
層１０と、ｎ型シリコンエピタキシャル層１１とを、ｐ
型半導体基板１の主表面と垂直方向、すなわち縦方向に
積層することによって、図４７に示される従来例の場合
と同様に、図４６に示される従来例の場合よりもＭＩＳ
型トランジスタを高集積化することが可能となる。以上
のことより、高集積化が可能となりかつトランジスタ特
性が向上したＭＩＳ型トランジスタが得られることにな
る。
【００３３】次に、図２〜図１０を用いて、本実施例に
おけるＭＩＳ型トランジスタの製造方法について説明す
る。図２〜図１０は、この発明に基づく第１の実施例に
おけるＭＩＳ型トランジスタの製造工程の第１工程〜第
９工程を示す断面図である。
【００３４】まず図２を参照して、ｐ型半導体基板１の
主表面上に、ＣＶＤ（Chemical Vapor Deposition ）法
あるいは熱酸化法を用いて、１００ｎｍ程度の厚みのシ
リコン酸化膜を形成する。そして、写真製版技術および
エッチング技術を用いて、このシリコン酸化膜をパター
ニングする。それにより、素子分離絶縁層２を形成す
る。次に、このｐ型半導体基板１の主表面に、Ａｓなど
のｎ型不純物をイオン注入する。そして、熱拡散処理を
施すことによって不純物拡散層３を形成する。この不純
物拡散層３の濃度は、好ましくは、１０19〜１０20ｃｍ
-3程度である。また、ｐ型半導体基板１の比抵抗は、８
〜１１Ωｃｍ程度である。
【００３５】次に、図３を参照して、ｐ型半導体基板１
の主表面上全面に、ＣＶＤ法などを用いて、たとえば２
００ｎｍ程度の厚みのシリコン酸化膜などからなる第１
の層間絶縁層４を形成する。この第１の層間絶縁層４上
に、ＣＶＤ法などを用いて、たとえば４００ｎｍ程度の
厚みを有する多結晶シリコン層を形成する。そして、こ
の多結晶シリコン層を所定形状にパターニングすること
によってゲート電極５を形成する。
【００３６】このとき、このゲート電極５の厚みが、Ｍ
ＩＳ型トランジスタのゲート長を決定する。すなちわ、
この場合であれば、ＭＩＳ型トランジスタのゲート長は
４００ｎｍ程度となる。また、ゲート電極５の材質とし
ては、遷移金属のシリサイド層，金属窒化物層，高融点
金属層および多結晶シリコン層から選ばれる少なくとも
１種以上の材質からなるものであれば単層構造であって
も多層構造であってもよい。次に、ＣＶＤ法などを用い
て、たとえば４００ｎｍ程度の厚みを有するシリコン酸
化膜などからなる第２の層間絶縁層６を形成する。
【００３７】次に、図４を参照して、写真製版技術およ
びエッチング技術を用いて、トランジスタを形成する領
域に、第１および第２の層間絶縁層４，６と、ゲート電
極５とを部分的に貫通しｎ型不純物拡散層３の表面にま
で達する第１の開口部７を形成する。この第１の開口部
７の平面形状は、好ましくは、直径１μｍ程度の円であ
る。しかし、この第１の開口部７の平面形状は、楕円，
多角形（三角形，四角形，五角形，六角形等），多角形
の角部を丸めた形状などいかなる形状でもよい。
【００３８】次に、図５を参照して、ＣＶＤ法などを用
いて、たとえば２０ｎｍ程度の厚みのシリコン酸化膜を
全面に形成する。ＲＩＥ（Reactive Ion Etching）法な
どを用いて、このシリコン酸化膜に異方性エッチング処
理を施す。それにより、絶縁層８を形成する。なお、こ
の絶縁層８の材質としては、シリコン酸化膜のほか、シ
リコン窒化膜，シリコン酸化膜とシリコン窒化膜との多
層膜などを挙げることができる。
【００３９】次に、図６を参照して、選択エピタキシャ
ル成長法を用いて、ｎ型シリコンエピタキシャル層９，
ｐ型シリコンエピタキシャル層１０，ｎ型シリコンエピ
タキシャル層１１を順次形成する。選択エピタキシャル
成長法に関しては、J. O. Borland & I.Beinglass, Sol
id State Technology, January, 1990, P.73などに開示
されているため詳細な説明は省略するが、たとえば、Ｓ
ｉＨ2 Ｃｌ2 ，Ｈ2 ，ＨＣｌ，ドーピング用としてＡｓ
Ｈ3 やＢ2 Ｈ6 などのガスを用いた熱ＣＶＤ法によって
シリコンをエピタキシャル成長させることができる。
【００４０】より詳しくは、本実施例の場合には、Ａｓ
あるいはＰが１０19〜１０20ｃｍ-3程度ドープされたｎ
型シリコンエピタキシャル層９を第１の層間絶縁層４と
同じ厚みに形成する。そして、Ｂなどのｐ型不純物が１
０16〜１０17ｃｍ-3程度ドープされたｐ型シリコンエピ
タキシャル層１０をゲート電極５と同じ厚みに形成す
る。次に、ＡｓあるいはＰなどのｎ型不純物を１０19〜
１０20ｃｍ-3程度ドープしたｎ型シリコンエピタキシャ
ル層１１を第２の層間絶縁層６の上面よりも低い位置に
その上面が位置するように形成する。
【００４１】なお、上記のｎ型シリコンエピタキシャル
層９，１１のうち少なくとも一方とｐ型シリコンエピタ
キシャル層１０との間に、Ａｓなどのｎ型不純物が１０
17〜１０18ｃｍ-3程度ドープされた濃度の低い層を形成
しＬＤＤ（Lightly Doped Drain ）構造としてもよい。
また、ｎ型シリコンエピタキシャル層８，１１とｐ型シ
リコンエピタキシャル層１０との厚みを適切に調整する
ことによって、上記の濃度の低い層とゲート電極５とを
オーバーラップさせるようにしもてよい。この場合、い
わゆるＧＯＬＤ（Gate-Drain overlapped Device）構造
のトランジスタが形成される。このＧＯＬＤ構造のトラ
ンジスタに関しては、 R. IZAWA 他 IEEE Transactions
On Electron Devices, Vol. 35, 1988, P. 2088に開示
されている。
【００４２】さらに、第１の層間絶縁層４の厚みは、ゲ
ート電極５とｐ型半導体基板１との間の絶縁性が保たれ
ていればよく、２０ｎｍの薄いものであってもよい。こ
の場合には、シリコンエピタキシャル層９の厚みもそれ
に伴い薄くすることができる。
【００４３】次に、図７を参照して、ＣＶＤ法などを用
いて、たとえば１００ｎｍ程度の厚みのシリコン酸化膜
を全面に形成する。そして、ＲＩＥ法などを用いて、こ
のシリコン酸化膜に異方性エッチング処理を施す。それ
により、サイドウォール絶縁層１２を形成する。したが
って、このサイドウォール絶縁層１２の平面幅Ｗは、こ
の場合であれば１００ｎｍ程度となる。なお、サイドウ
ォール絶縁層１２の材質としてシリコン窒化膜を用いて
もよい。
【００４４】次に、図８を参照して、上記のサイドウォ
ール絶縁層１２をマスクとして用いて、ｎ型シリコンエ
ピタキシャル層１１，ｐ型シリコンエピタキシャル層１
０，ｎ型シリコンエピタキシャル層９に順次ＲＩＥ法に
よって異方性エッチング処理を施す。それにより、ｎ型
シリコンエピタキシャル層１１とｐ型シリコンエピタキ
シャル層１０とを部分的に貫通しｎ型シリコンエピタキ
シャル層９内に底面を有するように第２の開口部１６を
形成する。
【００４５】このとき、第１の開口部７内に残余するＭ
ＩＳ型トランジスタのソース／ドレイン領域として機能
するｎ型シリコンエピタキシャル層９，１１およびｐ型
シリコンエピタキシャル層１０の平面幅は、サイドウォ
ール絶縁層１２の平面幅Ｗとほぼ等しいものとなる。よ
り具体的には、上記の平面幅Ｗは、この場合であれば、
１００ｎｍ程度と薄くなる。それにより、トランジスタ
特性の優れたＭＩＳ型トランジスタが得られる。なお、
ｎ型シリコンエピタキシャル層１１とｐ型シリコンエピ
タキシャル層１０の平面幅Ｗは、サイドウォール絶縁層
１２の平面幅Ｗによって適宜決定される。
【００４６】次に、図９を参照して、ＣＶＤ法などを用
いて、たとえばシリコン酸化膜などからなる絶縁層１３
を全面に形成する。このとき、第２の開口部１６内をこ
の絶縁層１３で充填するようにする。
【００４７】次に、レジストエッチバック法あるいは研
磨法（ＣＭＰ（Chemical Mechanical polishing ）法）
などを用いて、絶縁層１３，サイドウォール絶縁層１２
および第２の層間絶縁層６の厚みを減じる。それによ
り、図１０に示されるように、第２の開口部１６内に埋
込絶縁層１４を形成するとともに、ｎ型シリコンエピタ
キシャル層１１の上面を露出させる。なお、上記の研磨
法に関しては、D. Webb他 VMIC Conference, 1992, P.
141などに開示されている。
【００４８】次に、ＷＳｉ2 層や多結晶シリコン層など
からなる導電層を、スパッタリング法あるいはＣＶＤ法
などを用いて、ｎ型シリコンエピタキシャル層１１上お
よび埋込絶縁層１４上に形成する。そして、写真製版技
術およびエッチング技術を用いてこの導電層をパターニ
ングする。それにより、配線層１５が形成される。
【００４９】なお、上記の第２の層間絶縁層６の厚み
は、この配線層１５とゲート電極５との間の絶縁性が保
たれていればよく、２０ｎｍ程度の薄い厚みでもよい場
合がある。この場合には、ｎ型シリコンエピタキシャル
層１１の厚みも２０ｎｍ程度と薄くすることが可能とな
る。以上の工程を経て、図１に示される第１の実施例に
おけるＭＩＳ型トランジスタが形成されることになる。
【００５０】以降、必要に応じて、さらなる層間絶縁層
の形成，金属配線などの形成，他のトランジスタやコン
デンサなどの素子との接続，パッシベーション膜の形
成，アセンブリ工程などを経て様々なＶＬＳＩチップ
（図示せず）が完成する。
【００５１】なお、上記の製造方法においては、サイド
ウォール絶縁層１２を自己整合的に形成し、それを第２
の開口部１６形成のためのマスクとして用いたが、サイ
ドウォール絶縁層１２の代わりに写真製版技術によって
レジストパターンを形成し、このレジストパターンをマ
スクとして用いてエッチング処理を行なうことによって
第２の開口部１６を形成してもよい。
【００５２】また、配線層１５の材質は、金属（Ｗ，Ｔ
ｉ，Ｍｏ，Ｃｏ，Ｎｉ，Ｆｅ，Ａｌ，Ｃｕ，Ａｇ，Ｔ
ａ，Ａｕなど）や金属窒化物など導電性の材質であれば
よい。さらに、シリコンエピタキシャル層へのドーピン
グ方法としては、各々のシリコンエピタキシャル層を形
成した後にイオン注入法を用いてドーピングしてもよ
い。
【００５３】さらに、シリコンエピタキシャル層の代わ
りに、Ｓｉ1-x Ｇｅx （０≦ｘ≦１）をＣＶＤ法によっ
てエピタキシャル成長させてもよい。特に、上記のｐ型
シリコンエピタキシャル層１０の代わり（チャネル形成
領域）にＳｉ1-x Ｇｅx を用いることによって、ＰＭＯ
Ｓに対してより高速なデバイスが得られる。このことに
関しては、S. Subbanna 他Symposium on VLSI Technolo
gy, 1991, P.103 などに開示されている。
【００５４】さらに、本実施例においては、エンハンス
メント型ＮＭＯＳの例を示したが、ディプリション型の
ＮＭＯＳを形成することも可能である。その場合は、ｐ
型シリコンエピタキシャル層１０を、ｎ型シリコンエピ
タキシャル層とすればよい。さらに、上記の第１の実施
例においては、ＮＭＯＳを形成する場合について説明し
たが、導電形式を変更することによってＰＭＯＳも形成
可能である。
【００５５】次に、図１１を用いて、本実施例の変形例
について説明する。図１１は、本実施例の変形例におけ
るＭＩＳ型トランジスタを示す断面図である。図１１を
参照して、上記の図１に示されるＭＩＳ型トランジスタ
と異なる点は、ゲート電極５がｐ型シリコンエピタキシ
ャル層１０の側面全面を取囲むように形成されているか
否かである。
【００５６】より詳しくは、図１に示されるＭＩＳ型ト
ランジスタにおいては、ゲート電極５はｐ型シリコンエ
ピタキシャル層１０の側面を取囲むように、このｐ型シ
リコンエピタキシャル層１０の側面上に絶縁層８を介在
して形成されている。それに対し、本変形例におけるＭ
ＩＳ型トランジスタにおいては、ゲート電極５が、ｐ型
シリコンエピタキシャル層１０の側面の一部のみと対向
するように形成されている。具体的には、たとえば第１
の開口部７の平面形状が円形である場合に、半円部分の
みゲート電極５によって取囲むようにする。それ以外の
構造に関しては、上記の図１に示されるＭＩＳ型トラン
ジスタと同様である。
【００５７】次に、図１２〜図１４を用いて、上記の第
１の実施例におけるＭＩＳ型トランジスタの適用例につ
いて説明する。より具体的には、上記の第１の実施例に
おけるＭＩＳ型トランジスタを用いてＣＭＯＳ（Comple
mentary MOS ）回路を形成する場合について説明する。
図１２〜図１４は、ＣＭＯＳ回路を形成するための特徴
的な第１工程〜第３工程を示す断面図である。
【００５８】まず図１２を参照して、ｐ型半導体基板１
の主表面に、イオン注入技術および拡散技術を用いて、
ｐウェル領域１ａ，ｎウェル領域１ｂ，ｎ型不純物拡散
層３ａ，ｐ型不純物拡散層３ｂをそれぞれ形成する。そ
の後、上記の第１の実施例と同様の工程を経て第１の開
口部７ａ，７ｂを形成し、この第１の開口部７ａ，７ｂ
の側壁に絶縁層８を形成する。
【００５９】次に、たとえば第１の開口部７ｂの内表面
上にシリコン窒化膜１８ｂを形成する。このシリコン窒
化膜１８は、ＣＶＤ法を用いてたとえば０．１μｍ程度
の厚みに形成される。その後、シリコン窒化膜１８ｂは
所定形状にパターニングされる。
【００６０】次に、図１３を参照して、上記の第１の実
施例と同様の工程を経て、ｎ型シリコンエピタキシャル
層９ａ，ｐ型シリコンエピタキシャル層１０ａ，ｎ型シ
リコンエピタキシャル層１１ａを順次形成する。このと
き、シリコン窒化膜１８ｂによって覆われたｐ型拡散層
３ｂ表面にはシリコンエピタキシャル層は形成されな
い。
【００６１】次に、図１４を参照して、熱リン酸などを
用いて上記のシリコン窒化膜１８ｂを除去した後、ｎ型
シリコンエピタキシャル層１１ａ上に上記の場合と同様
の方法でシリコン窒化膜１８ａを形成する。次に、上記
の場合と同様の方法で、ｐ型シリコンエピタキシャル層
９ｂ，ｎ型シリコンエピタキシャル層１０ｂ、ｐ型シリ
コンエピタキシャル層１１ｂを順次形成する。その後
は、上記の第１の実施例の場合と同様の工程を経て、Ｃ
ＭＯＳ回路に含まれるＮＭＯＳとＰＭＯＳとがそれぞれ
形成されることになる。その後は、各種の配線層の形成
工程を経てＣＭＯＳ回路が形成される。
【００６２】（第２実施例）次に、図１５〜図１９を用
いて、この発明に基づく第２の実施例について説明す
る。図１５は、この発明に基づく第２の実施例における
ＭＩＳ型トランジスタを示す断面図である。
【００６３】図１５を参照して、上記の第１の実施例に
おけるＭＩＳ型トランジスタと本実施例におけるＭＩＳ
トランジスタとの構造における差異は、ｎ型不純物拡散
層３の一部表面に金属シリサイド層１７ａが形成されて
いるか否かである。それ以外の構造に関しては上記の第
１の実施例におけるＭＩＳ型トランジスタと同様であ
る。
【００６４】上記のように、ｎ型不純物拡散層３の表面
に金属シリサイド層１７ａが形成されることによって、
ｎ型不純物拡散層３のシート抵抗を低減することが可能
となる。図１５に示される構造においては、ｎ型不純物
拡散層３がそのまま配線層として使用される。したがっ
て、このｎ型不純物拡散層３のシート抵抗が低減するこ
とによって、配線抵抗が低減することになる。それによ
り、本実施例におけるＭＩＳ型トランジスタが組込まれ
るデバイスの性能を向上させることが可能となる。
【００６５】次に、図１６〜図１８を用いて、図１５に
示される本実施例におけるＭＩＳ型トランジスタの製造
方法について説明する。図１６〜図１８は、本実施例に
おけるＭＩＳ型トランジスタの製造工程の特徴的な第１
工程〜第３工程を示す断面図である。
【００６６】まず図１６を参照して、上記の第１の実施
例と同様の工程を経て、素子分離絶縁層２とｎ型不純物
拡散層３までを形成する。次に、スパッタリング法など
を用いて、Ｔｉなどの金属層１７を全面に形成する。こ
の金属層１７の厚みは、好ましくは、３０ｎｍ程度であ
る。次に、Ｎ2 雰囲気内で８００℃，３０秒程度の熱処
理を行なう。そして、Ｈ2 ＳＯ4 ／Ｈ2 Ｏ2 などの薬剤
によって未反応のＴｉ（金属）層１７を除去する。その
後、さらに、Ｎ2 雰囲気内で８５０℃，３０秒程度の熱
処理を施す。それにより、金属シリサイド層（この場合
であればＴｉＳｉ2 層）１７ａを、ｎ型不純物拡散層３
の表面上に形成する。
【００６７】次に、図１８を参照して、上記の第１の実
施例の場合と同様の方法で、第１の層間絶縁層４，ゲー
ト電極５，第２の層間絶縁層６を順次形成する。その
後、写真製版技術およびエッチング技術を用いて、第１
の開口部７を形成する。このとき、第１の開口部７下に
位置する金属シリサイド層１７ａをも除去し、ｎ型不純
物拡散層３の一部表面を露出させる。その後は、上記の
第１の実施例と同様の工程を経て、図１５に示されるＭ
ＩＳ型トランジスタが形成される。このように金属シリ
サイド層７ａを除去し、不純物拡散層３の一部表面を露
出させるのは、結晶構造の異なる金属シリサイド層上に
シリコンをエピタキシャル成長させることができないた
めである。なお、ＣｏＳｉ2 のようなシリコンに近い結
晶構造を有する金属シリサイドの場合、金属シリサイド
上にシリコンをエピタキシャル成長させることは原理的
には可能である。しかし、より良い結晶を得るには、本
例のように、シリコンを露出させ、エピタキシャル成長
を行なう方が良い。
【００６８】次に、図１９を用いて、上記の製造方法の
変形例について説明する。この変形例は、図１８に示さ
れる第１の開口部７の形成の際に懸念される問題点を解
消すべく考案されたものである。
【００６９】図１８において第１の開口部７を形成する
際には、オーバーエッチングによってｎ型不純物拡散層
３とｐ型半導体基板１の接合が破壊される場合が考えら
れる。この場合に、図１９に示されるように、第１の開
口部７を形成した後に、再度Ａｓなどのｎ型不純物をｐ
型半導体基板１の主表面に注入することによって、ｎ型
不純物拡散層３ｃが形成される。それにより、上記のオ
ーバーエッチングによってｎ型不純物拡散層３とｐ型半
導体基板１との接合が破壊されたとしても、再度Ｎ型不
純物拡散層３ｃとｐ型半導体基板１との接合を形成する
ことが可能となる。それにより、ＭＩＳ型トランジスタ
の信頼性を確保することが可能となる。
【００７０】なお、上記の本実施例においては、金属シ
リサイド層１７ａの形成前にｎ型不純物拡散層３を形成
したが、金属シリサイド層１７ａの形成の後にイオン注
入法および熱拡散法を用いてｎ型不純物拡散層３を形成
してもよい。
【００７１】また、上記の本実施例においては、金属シ
リサイド層１７ａをサリサイド法を用いて形成したが、
金属シリサイド層自体をスパッタリング法などによって
全面に形成し、写真製版技術およびエッチング技術を用
いて所定形状にパターニングすることによって、金属シ
リサイド層１７ａを形成してもよい。この場合には、素
子分離絶縁層２上にも金属シリサイド層１７ａを形成す
ることが可能となる。それにより、金属シリサイド層１
７ａの平面形状を種々の形状にすることが可能となる。
【００７２】また、図１８に示される工程において、第
１の開口部７の形成の際に金属シリサイド層１７ａをｎ
型不純物拡散層３の表面全面に残余させておき、後の工
程で形成される絶縁層８の形成の後にこの絶縁層８と第
２の層間絶縁層６とをマスクとして用いて金属シリサイ
ド層１７ａをパターニングしてもよい。
【００７３】（第３実施例）次に、図２０および図２１
を用いて、この発明に基づく第３の実施例について説明
する。図２０および図２１は、本実施例におけるＭＩＳ
型トランジスタの製造工程の特徴的な第１工程および第
２工程を示す断面図である。
【００７４】上記の第１の実施例においては、ゲート絶
縁層として機能する絶縁層８をＣＶＤ法を用いて形成し
ていた。しかし、ゲート絶縁層は、熱酸化法によって形
成してもよい。図２０を参照して、上記の第１の実施例
と同様の工程を経て第１の開口部７までを形成する。次
に、Ｏ2 雰囲気内で９００℃程度の熱処理を第１の開口
部７内表面に施す。それにより、第１の開口部７内に露
出するゲート電極５の表面に熱酸化膜１８を形成する。
このとき、同時に、第１の開口部７内に露出するｎ型不
純物拡散層３の表面にも熱酸化膜１９が形成される。
【００７５】次に、図２１を参照して、ＲＩＥ法を用い
て異方性エッチング処理を施すことによって、ｎ型不純
物拡散層３表面に形成された熱酸化膜１９を除去する。
このとき、ＲＩＥ法によるエッチングは異方性エッチン
グであるため、第１の開口部７の側壁に形成された熱酸
化膜１８はエッチングされない。それ以降は上記の第１
の実施例と同様の工程を経て本実施例におけるＭＩＳ型
トランジスタが形成されることになる。
【００７６】なお、本実施例においては、ゲート電極５
の材質としては、シリコンを過剰に含む材質を選択する
ことが好ましい。たとえば、ＴｉＳｉ2.3 などのシリコ
ンを過剰に含むシリサイド層あるはこのようなシリサイ
ド層と多結晶シリコン層との積層構造などをゲート電極
５の材質として挙げることができる。この場合には、金
属シリサイド層に含まれる過剰なシリコンあるいは多結
晶シリコンから供給されるシリコンが酸化することによ
って、良質のシリコン酸化膜が形成される。それによ
り、トランジスタの特性を向上させることが可能とな
る。
【００７７】（第４実施例）次に、図２２〜図２６を用
いて、この発明に基づく第４の実施例について説明す
る。図２２は、この発明に基づく第４の実施例における
ＭＩＳ型トランジスタを示す断面図である。
【００７８】図２２を参照して、本実施例においては、
ｎ型シリコンエピタキシャル層９をも貫通するように埋
込絶縁層１４が形成されている。それ以外の構造に関し
ては図１に示される第１の実施例の場合と同様である。
【００７９】次に、図２３〜図２６を用いて、本実施例
におけるＭＩＳ型トランジスタの製造方法について説明
する。図２３〜図２６は、本実施例におけるＭＩＳ型ト
ランジスタの製造工程の特徴的な第１工程〜第４工程を
示す断面図である。
【００８０】まず図２３を参照して、上記の第１の実施
例と同様の工程を経て、絶縁層８までを形成する。次
に、ＣＶＤ法などを用いて、全面にシリコン窒化膜３７
を形成する。このシリコン窒化膜３７に、ＲＩＥ法など
を用いて異方性エッチング処理を施す。それにより、第
１の開口部７の側壁にシリコン窒化膜３７を残余させ
る。
【００８１】次に、ＣＶＤ法などを用いて、全面にシリ
コン酸化膜を形成する。そして、前述の研磨法などによ
って、表面を平坦化する。それにより、図２４に示され
るように、埋込絶縁層１４を形成する。
【００８２】次に、図２５を参照して、熱リン酸などを
用いて、シリコン窒化膜３７を除去する。それにより、
ｎ型不純物拡散層３の一部表面を露出させる第２の開口
部３８が形成される。
【００８３】次に、図２６を参照して、上記の第１の実
施例と同様の方法で、ｎ型不純物拡散層３の表面上に、
選択的に、ｎ型シリコンエピタキシャル層９，ｐ型シリ
コンエピタキシャル層１０，ｎ型シリコンエピタキシャ
ル層１１を順次形成する。それ以降は上記の第１の実施
例と同様の工程を経て図２２に示されるＭＩＳ型トラン
ジスタが形成されることになる。
【００８４】なお、上記の本実施例においても、上記の
第３の実施例の場合と同様に、熱酸化法によって絶縁層
８を形成してもよい。
【００８５】（第５実施例）次に、図２７〜図３７を用
いて、この発明に基づく第５の実施例について説明す
る。図２７は、この発明に基づく第５の実施例における
ＭＩＳ型トランジスタを示す断面図である。
【００８６】図２７を参照して、ｐ型半導体基板１の主
表面には溝部が形成され、この溝部内に第１および第２
の層間絶縁層２１，２２が充填される。また、ｐ型半導
体基板１の主表面には、第２の開口部３６が設けられ、
この第２の開口部３６内には埋込絶縁層２７が形成され
る。そして、この埋込絶縁層２７に沿うｐ型半導体基板
１の主表面に、ＭＩＳ型トランジスタのソース／ドレイ
ン領域となるｎ型不純物拡散層２６，２０とＭＩＳ型ト
ランジスタのチャネル領域となるｐ型不純物拡散層２５
とが形成される。そして、ｐ型不純物拡散層２５の側面
と対向する位置に、ｐ型不純物拡散層２５を取囲むよう
に、ゲート電極２４が形成される。ｎ型不純物拡散層２
６および埋込絶縁層２７上には、配線層２８が形成され
る。本実施例における構造においても、上記の第１の実
施例の場合と同様の効果が得られる。
【００８７】次に、図２８〜図３７を用いて、本実施例
におけるＭＩＳ型トランジスタの製造方法について説明
する。図２８〜図３７は、本実施例におけるＭＩＳ型ト
ランジスタの製造工程の第１工程〜第１０工程を示す断
面図である。
【００８８】まず図２８を参照して、主表面にボロン
（Ｂ）などのｐ型不純物が１０16〜１０17ｃｍ-3程度導
入されたｐ型半導体基板１を準備する。そして、このｐ
型半導体基板１の主表面上に、ＣＶＤ法およびエッチン
グ技術を用いて、所定形状にパターニングされたシリコ
ン窒化膜３０を形成する。このシリコン窒化膜３０をマ
スクとして用いて、ｐ型半導体基板１の主表面をたとえ
ば０．６μｍ程度エッチングする。それにより、ｐ型半
導体基板１の主表面に第１の溝部３１を形成する。
【００８９】次に、図２９を参照して、ＣＶＤ法などを
用いて、０．１μｍ程度の厚みのシリコン酸化膜を全面
に形成する。このシリコン酸化膜にＲＩＥ法などによっ
て異方性エッチング処理を施す。それにより、第１の溝
部３１の側壁にサイドウォール絶縁層３２を形成する。
【００９０】次に、図３０を参照して、シリコン窒化膜
３０およびサイドウォール絶縁層３２をマスクとして用
いて、ｐ型半導体基板１の主表面をさらに０．３μｍ程
度エッチングする。それにより、第１の溝部３０と連な
る第２の溝部３３を形成する。次に、イオン注入法およ
び熱拡散法を用いて、ｐ型半導体基板１の主表面におけ
る第２の溝部３３表面にｎ型不純物拡散層２０を形成す
る。このｎ型不純物拡散層２０の濃度は、好ましくは、
１０19〜１０20ｃｍ-3程度である。なお、このときシリ
コン窒化膜３０およびシリコン酸化膜３２で覆われてい
る部分には不純物拡散層は形成されない。
【００９１】次に、図３１を参照して、ＣＶＤ法などを
用いて、ｐ型半導体基板１の主表面上全面に、シリコン
酸化膜を形成する。このシリコン酸化膜にエッチバック
処理を施すこにとよって、第２の溝部３３を充填する第
１の層間絶縁層２１を形成する。
【００９２】次に、図３２を参照して、Ｏ2 雰囲気内で
９００℃の熱処理を施すことによって、第１の溝部３１
の側壁に絶縁層（熱酸化膜）２３を形成する。この熱酸
化膜２３がゲート絶縁層となる。次に、ＣＶＤ法などを
用いて、たとえば不純物の導入された多結晶シリコンな
どからなる導電層を全面に形成する。そして、この導電
層２４にＲＩＥ法などを用いて異方性エッチング処理を
施す。それにより、絶縁層２３表面上にゲート電極２４
を形成する。
【００９３】このとき、上記のＲＩＥの条件を適切に調
整することによって、ゲート電極２４の上面の高さを適
度に調整する。それにより、後の工程で形成される配線
層２８とゲート電極２４との間の絶縁性を確保する。
【００９４】次に、図３３を参照して、ＣＶＤ法などを
用いて、全面にシリコン酸化膜２２を形成する。そし
て、エッチバック法あるいは研磨法などによって、シリ
コン酸化膜２２の厚みを減じる。それにより、シリコン
窒化膜３０の表面を露出させる。
【００９５】次に、熱リン酸などを用いてエッチングす
ることによって、シリコン窒化膜３０を除去する。それ
により、図３４に示されるように、ｐ型半導体基板主表
面を部分的に露出させる第３の溝部３４を形成する。そ
して、Ａｓなどのｎ型不純物を、第３の溝部３４底部に
おいて露出するｐ型半導体基板１の主表面にイオン注入
する。そして、熱拡散処理を施すことによって、１０19
〜１０20ｃｍ-3程度の濃度のｎ型不純物拡散層２６を形
成する。
【００９６】次に、図３５を参照して、ＣＶＤ法および
ＲＩＥ法を用いて、第３の溝部３４の側壁にサイドウォ
ール絶縁層３５を形成する。このサイドウォール絶縁層
３５の材質は、好ましくは、シリコン酸化膜である。ま
た、このサイドウォール絶縁層３５の平面幅は、好まし
くは、上記の第１の実施例におけるサイドウォール１２
の平面幅と等しいものである。
【００９７】次に、図３６を参照して、上記のサイドウ
ォール絶縁層３５および第２の層間絶縁層２２をマスク
として用いて、ｐ型半導体基板１の主表面をエッチング
する。それにより、ｐ型半導体基板１の主表面に、ｎ型
不純物拡散層２０にまで達する第４の溝部３６を形成す
る。
【００９８】次に、図３７を参照して、上記の第１の実
施例の場合と同様の方法で、ｎ型不純物拡散層２６上面
を露出させかつ第４の溝部３６内に埋込絶縁層２７を形
成する。この埋込絶縁層２７の材質は、好ましくは、シ
リコン酸化膜である。
【００９９】その後は、上記の第１の実施例と同様の方
法で、ＷＳｉ2 などからなる配線層２８を形成する。そ
れにより、図２７に示される本実施例におけるＭＩＳ型
トランジスタが形成されることになる。
【０１００】なお、図３６に示される工程においては、
サイドウォール絶縁層３５をマスクとして用いて第４の
溝部３６を形成した。しかし、上記の第１の実施例の場
合と同様に、レジストパターンを形成し、このレジスト
パターンをマスクとして用いて第４の溝部３６を形成し
てもよい。また、本実施例におけるＭＩＳ型トランジス
タの各構成要素の材質は、上記の第１の実施例と対応す
るものは、上記の第１の実施例の場合と同様の材質を用
いることが可能である。
【０１０１】（第６実施例）次に、図３８〜図４０を用
いて、この発明に基づく第６の実施例について説明す
る。図３８は、この発明に基づく第６の実施例における
ＭＩＳ型トランジスタを示す断面図である。
【０１０２】図３８を参照して、本実施例においては、
第２の層間絶縁層６上に第３の層間絶縁層３９が形成さ
れ、この第３の層間絶縁層３９には、第１の開口部７上
に位置する部分にビアホール４０が設けられている。こ
のビアホール４０の開口幅は、好ましくは、第１の開口
部７の開口幅以上の大きさである。
【０１０３】また、ｎ型シリコンエピタキシャル層１１
の上面と一部側面とが、ビアホール４０の底面に突出す
るようにビアホール４０が設けられることが好ましい。
すなわち、ビアホール４０の底面はｎ型シリコンエピタ
キシャル層１１の上面よりも下方に位置することが好ま
しい。そして、このようにビアホール４０の底面に突出
したｎ型シリコンエピタキシャル層１１の表面を覆うよ
うに配線層１５が形成される。それにより、配線層１５
とｎ型シリコンエピタキシャル層１１との接触面積を増
大させることが可能となる。その結果、配線層１５とシ
リコンエピタキシャル層１１とのコンタクト抵抗を低減
することが可能となる。それ以外の構造に関しては図１
に示される第１の実施例におけるＭＩＳ型トランジスタ
と同様である。
【０１０４】次に、図３９および図４０を用いて、図３
８に示される本実施例におけるＭＩＳ型トランジスタの
製造方法について説明する。図３９および図４０は、本
実施例におけるＭＩＳ型トランジスタの製造工程の特徴
的な第１工程および第２工程を示す断面図である。
【０１０５】まず図３９を参照して、上記の第１の実施
例と同様の工程を経て、埋込絶縁層１４までを形成す
る。そして、ＣＶＤ法などを用いて、シリコン酸化膜な
どからなる第３の層間絶縁層３９を全面に形成する。
【０１０６】次に、図４０を参照して、第１の開口部７
上に位置する第３の層間絶縁層３９にエッチング処理を
施すことによってビアホール４０を形成する。このと
き、ビアホール４０の形成位置は、図４０に示されるよ
うに、第１の開口部７の形成位置と多少ずれても構わな
い。それは、上述のように、ビアホール４０の底面がｎ
型シリコンエピタキシャル層１１の上面よりも下方に位
置するように形成されるため、後の工程で形成される配
線層１５とｎ型シリコンエピタキシャル層１１の表面と
の接触面積が多く確保できるからである。また、ビアホ
ール４０の開口幅は第１の開口部７の開口幅よりも大き
いものであってもよい。以上のことより、ビアホール４
０の形成は容易なものとなる。
【０１０７】それ以降は、上記の第１の実施例と同様の
方法で、ＷＳｉ2 などの導電性材料からなる配線層１５
を形成する。以上の工程を経て、図３８に示されるＭＩ
Ｓ型トランジスタが形成されることになる。
【０１０８】（第７実施例）次に、図４１〜図４５を用
いて、この発明に基づく第７の実施例について説明す
る。図４１は、この発明に基づく第７の実施例における
ＭＩＳ型トランジスタを示す断面図である。
【０１０９】まず図４１を参照して、本実施例において
は、１つの第１の開口部７ｃ内に、ｎ型シリコンエピタ
キシャル層９，１１と、ｐ型シリコンエピタキシャル層
１０と、配線層１５とが形成されている。それにより、
結果として、ｎ型シリコンエピタキシャル層１１の厚み
が、ゲート電極５上に位置する第２の層間絶縁層６の厚
みよりも小さくなる。このｎ型シリコンエピタキシャル
層１１の比抵抗は、金属シリサイド層や金属層などの比
抵抗よりも著しく大きい。したがって、ｎ型シリコンエ
ピタキシャル層１１の厚みを小さくすることによって、
ＭＩＳ型トランジスタの寄生抵抗を低減することが可能
となる。すなわち、高性能なＭＩＳ型トランジスタが得
られることになる。好ましくは、ｎ型シリコンエピタキ
シャル層１１の厚みは、０．２μｍ程度である。それ以
外の構造に関しては図１に示される第１の実施例におけ
るＭＩＳ型トランジスタと同様である。
【０１１０】次に、図４２〜図４５を用いて、本実施例
におけるＭＩＳ型トランジスタの製造方法について説明
する。図４２〜図４５は、本実施例におけるＭＩＳ型ト
ランジスタの製造方法の特徴的な第１工程〜第４工程を
示す断面図である。
【０１１１】まず図４２を参照して、上記の第１の実施
例と同様の工程を経て第２の層間絶縁層６までを形成す
る。そして、この第２の層間絶縁層６上に、ＣＶＤ法な
どを用いて、シリコン窒化膜４１を形成する。
【０１１２】次に、図４３を参照して、上記の第１の実
施例と同様にエッチング技術を用いて、ｎ型不純物拡散
層３の表面にまで達する第１の開口部７ｃを形成する。
次に、上記の第１の実施例と同様の方法で、第１の開口
部７ｃの側壁に絶縁層８を形成し、ｎ型不純物拡散層３
表面上にｎ型シリコンエピタキシャル層９，ｐ型シリコ
ンエピタキシャル層１０，ｎ型シリコンエピタキシャル
層１１を順次形成する。
【０１１３】このとき、ｎ型シリコンエピタキシャル層
１１の上面が、第２の層間絶縁層６の表面よりも十分に
低くなるようにする。たとえば、ｎ型シリコンエピタキ
シャル層１１の上面が、第２の層間絶縁層６の上面より
も約１μｍ程度低くなるように、第２の層間絶縁層６お
よびｎ型シリコンエピタキシャル層１１の厚みを決定す
ることが好ましい。
【０１１４】そして、上記の第１の実施例と同様の方法
で、ｎ型シリコンエピタキシャル層１１上面上にサイド
ウォール絶縁層１２を形成する。そして、第１の開口部
７ｃ内を充填しかつシリコン窒化膜４１を覆うように、
ＣＶＤ法などを用いて、シリコン酸化膜などからなる絶
縁層４２を形成する。
【０１１５】次に、図４４を参照して、絶縁層４４にエ
ッチバック処理を施すことによって、シリコン窒化膜４
１の表面を露出させる。このとき、第１の開口部７ｃは
絶縁層４２によって充填されている。
【０１１６】次に、図４５を参照して、シリコン窒化膜
４１をマスクとして用いて、さらに絶縁層４２にエッチ
ング処理を施す。それにより、ｎ型シリコンエピタキシ
ャル層１１の上面を露出させる。その結果、埋込絶縁層
１４が形成される。このとき、シリコン窒化膜４１を有
することによって、第２の層間絶縁層６の厚みが減じら
れない。それにより、後の工程で形成される配線層１５
とゲート電極５との間の絶縁性を確実に確保することが
可能となる。
【０１１７】その後、熱リン酸などを用いて、シリコン
窒化膜４１を除去する。そして、ＣＶＤ法あるいはスパ
ッタリング法と、写真製版技術と、エッチング技術とを
用いて、上記の第１の実施例の場合と同様の材質からな
る配線層１５を形成する。以上の工程を経て図４１に示
される本実施例のＭＩＳ型トランジスタが形成されるこ
とになる。
【０１１８】
【発明の効果】以上説明したように、この発明によれ
ば、ＭＩＳ型トランジスタのソース／ドレイン領域とな
る第１および第３の半導体層と、ＭＩＳ型トランジスタ
のチャネル領域となる第２半導体層とを半導体基板の主
表面と垂直方向、すなわち縦方向に積層している。それ
により、ＭＩＳ型トランジスタの高集積化が可能とな
る。それに加え、ゲート電極から所定間隔をあけた位置
における第２半導体層内部に絶縁層が形成される。それ
により、ＭＩＳ型トランジスタのゲート電極から離れた
位置にｐｎ接合が形成され容量が発生することを効果的
に阻止することが可能となる。それにより、サブスレッ
ショルド特性などのトランジスタ特性が向上した高性能
なＭＩＳ型トランジスタが得られる。以上のことより、
この発明によれば、高集積化かつ高性能化が可能となる
ＭＩＳ型トランジスタが得られることになる。
【図面の簡単な説明】
【図１】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタを示す断面図である。
【図２】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタの製造工程の第１工程を示す断面図であ
る。
【図３】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタの製造工程の第２工程を示す断面図であ
る。
【図４】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタの製造工程の第３工程を示す断面図であ
る。
【図５】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタの製造工程の第４工程を示す断面図であ
る。
【図６】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタの製造工程の第５工程を示す断面図であ
る。
【図７】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタの製造工程の第６工程を示す断面図であ
る。
【図８】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタの製造工程の第７工程を示す断面図であ
る。
【図９】この発明に基づく第１の実施例におけるＭＩＳ
型トランジスタの製造工程の第８工程を示す断面図であ
る。
【図１０】この発明に基づく第１の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第９工程を示す断面図で
ある。
【図１１】図１に示される第１の実施例におけるＭＩＳ
型トランジスタの変形例を示す断面図である。
【図１２】第１の実施例におけるＭＩＳ型トランジスタ
をＣＭＯＳ回路へ適用した場合の製造方法の特徴的な第
１工程を示す断面図である。
【図１３】第１の実施例におけるＭＩＳ型トランジスタ
をＣＭＯＳ回路へ適用した場合の製造方法の特徴的な第
２工程を示す断面図である。
【図１４】第１の実施例におけるＭＩＳ型トランジスタ
をＣＭＯＳ回路へ適用した場合の製造方法の特徴的な第
３工程を示す断面図である。
【図１５】この発明に基づく第２の実施例におけるＭＩ
Ｓ型トランジスタを示す断面図である。
【図１６】この発明の第２の実施例におけるＭＩＳ型ト
ランジスタの製造方法における特徴的な第１工程を示す
断面図である。
【図１７】この発明の第２の実施例におけるＭＩＳ型ト
ランジスタの製造方法における特徴的な第２工程を示す
断面図である。
【図１８】この発明の第２の実施例におけるＭＩＳ型ト
ランジスタの製造方法における特徴的な第３工程を示す
断面図である。
【図１９】この発明に基づく第２の実施例におけるＭＩ
Ｓ型トランジスタの製造方法の変形例を示す断面図であ
る。
【図２０】この発明に基づく第３の実施例におけるＭＩ
Ｓ型トランジスタの製造方法における特徴的な第１工程
を示す断面図である。
【図２１】この発明に基づく第３の実施例におけるＭＩ
Ｓ型トランジスタの製造方法における特徴的な第２工程
を示す断面図である。
【図２２】この発明に基づく第４の実施例におけるＭＩ
Ｓ型トランジスタを示す断面図である。
【図２３】この発明に基づく第４の実施例におけるＭＩ
Ｓ型トランジスタの製造工程における特徴的な第１工程
を示す断面図である。
【図２４】この発明に基づく第４の実施例におけるＭＩ
Ｓ型トランジスタの製造工程における特徴的な第２工程
を示す断面図である。
【図２５】この発明に基づく第４の実施例におけるＭＩ
Ｓ型トランジスタの製造工程における特徴的な第３工程
を示す断面図である。
【図２６】この発明に基づく第４の実施例におけるＭＩ
Ｓ型トランジスタの製造工程における特徴的な第４工程
を示す断面図である。
【図２７】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタを示す断面図である。
【図２８】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第１工程を示す断面図で
ある。
【図２９】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第２工程を示す断面図で
ある。
【図３０】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第３工程を示す断面図で
ある。
【図３１】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第４工程を示す断面図で
ある。
【図３２】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第５工程を示す断面図で
ある。
【図３３】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第６工程を示す断面図で
ある。
【図３４】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第７工程を示す断面図で
ある。
【図３５】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第８工程を示す断面図で
ある。
【図３６】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第９工程を示す断面図で
ある。
【図３７】この発明に基づく第５の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の第１０工程を示す断面図
である。
【図３８】この発明に基づく第６の実施例におけるＭＩ
Ｓ型トランジスタを示す断面図である。
【図３９】この発明に基づく第６の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の特徴的な第１工程を示す
断面図である。
【図４０】この発明に基づく第６の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の特徴的な第２工程を示す
断面図である。
【図４１】この発明に基づく第７の実施例におけるＭＩ
Ｓ型トランジスタを示す断面図である。
【図４２】この発明に基づく第７の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の特徴的な第１工程を示す
断面図である。
【図４３】この発明に基づく第７の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の特徴的な第２工程を示す
断面図である。
【図４４】この発明に基づく第７の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の特徴的な第３工程を示す
断面図である。
【図４５】この発明に基づく第７の実施例におけるＭＩ
Ｓ型トランジスタの製造工程の特徴的な第４工程を示す
断面図である。
【図４６】トランジスタを高性能化するための従来の一
手法を示す断面図である。
【図４７】トランジスタを高集積化するための従来の一
手法を示す断面図である。
【符号の説明】
１ ｐ型半導体基板 ２ 素子分離絶縁層 ３，２０，２６ ｎ型不純物拡散層 ４，２１ 第１の層間絶縁層 ５，２４ ゲート電極 ６，２２ 第２の層間絶縁層 ７，７ａ，７ｂ，７ｃ 第１の開口部 ８，１３，２３，４２ 絶縁層 ９，１１ ｎ型シリコンエピタキシャル層 １０ ｐ型シリコンエピタキシャル層 １２，３２，３５ サイドウォール絶縁層 １４，２７ 埋込絶縁層 １５，２８ 配線層 １６ 第２の開口部

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１半導体層と、 前記第１半導体層上面上に形成された第２導電型の第２
    半導体層と、 前記第２半導体層上面上に形成された第１導電型の第３
    半導体層と、 前記第２半導体層の側面と対向する位置に絶縁層を介在
    して形成されたゲート電極と、 少なくとも前記第２半導体層に囲まれた絶縁層と、を備
    えたＭＩＳ型トランジスタ。
  2. 【請求項２】 前記第２半導体層は、Ｓｉ1-x Ｇｅ
    x （０≦ｘ≦１）からなる、請求項１に記載のＭＩＳ型
    トランジスタ。
  3. 【請求項３】 主表面を有する第１導電型の半導体基板
    と、 前記半導体基板の主表面に形成された第２導電型の不純
    物拡散層と、 前記半導体基板の主表面上に形成され、前記不純物拡散
    層の一部表面にまで達する開口を有する第１の絶縁層
    と、 前記不純物拡散層の一部表面上に形成された第２導電型
    の第１半導体層と、 前記第１半導体層上面上に形成された第１導電型の第２
    半導体層と、 前記第２半導体層上面上に形成された第２導電型の第３
    半導体層と、を備え、 前記第２半導体層内部には、前記開口の深さ方向に前記
    第２半導体層を貫通する孔が設けられ、 前記孔内に埋込まれた第２の絶縁層と、 前記第２半導体層側面と対向する位置に第３の絶縁層を
    介在して形成されたゲート電極と、 前記第３半導体層に接続された導電層と、をさらに備え
    たＭＩＳ型トランジスタ。
  4. 【請求項４】 前記第１半導体層と前記不純物拡散層と
    のコンタクト部を除く前記不純物拡散層表面には、金属
    シリサイド層が形成された、請求項３に記載のＭＩＳ型
    トランジスタ。
  5. 【請求項５】 前記孔は、前記第３半導体層をも前記開
    口の深さ方向に貫通し、 前記第３半導体層の上面と一部側面とは、前記第２の絶
    縁層上面から突出し、、 前記導電層は、前記第３の半導体層の上面と一部側面と
    を覆うように形成される、請求項３に記載のＭＩＳ型ト
    ランジスタ。
  6. 【請求項６】 第１導電型の半導体基板の主表面の所定
    領域に第２導電型の不純物拡散層を形成する工程と、 前記不純物拡散層表面上に第１の絶縁層，所定形状にパ
    ターニングされた第１の導電層および第２の絶縁層を順
    次形成する工程と、 前記第１の絶縁層，前記第１の導電層および前記第２の
    絶縁層を部分的に貫通し前記不純物拡散層の一部表面を
    露出させる第１の開口部を形成する工程と、 前記第１の開口部内に露出する前記第１の導電層の表面
    上に第３の絶縁層を構成する工程と、 露出した前記不純物拡散層の一部表面上に、第２導電型
    の第１半導体層，第１導電型の第２半導体層および第２
    導電型の第３半導体層を、前記第３半導体層の上面が前
    記第２の絶縁層の上面よりも低くなるように、順次形成
    する工程と、 前記第３半導体層上に位置する前記第１の開口部の側壁
    に第１のサイドウォール絶縁層を形成する工程と、 前記第１のサイドウォール絶縁層をマスクとして用いて
    前記第２および第３の半導体層を部分的に貫通する第２
    の開口部を形成する工程と、 前記第２の開口部内を充填しかつ前記第２の絶縁層を覆
    うように第４の絶縁層を形成する工程と、 前記第４の絶縁層および前記第１のサイドウォール絶縁
    層の厚みを減じることによって、前記第３半導体層の上
    面を露出させかつ前記第２の開口部内に前記第４の絶縁
    層を残余させる工程と、 前記第３の半導体層上面上に第２の導電層を形成する工
    程と、を備えたＭＩＳ型トランジスタの製造方法。
  7. 【請求項７】 前記第３の絶縁層の形成工程は、 前記第１の開口部内表面を熱酸化することによって前記
    第１の導電層の表面に酸化膜を形成する工程と、 前記熱酸化によって前記不純物拡散層表面に形成された
    酸化膜を除去する工程と、を含む、請求項６に記載のＭ
    ＩＳ型トランジスタの製造方法。
  8. 【請求項８】 前記第２の導電層の形成工程は、 前記第３半導体層，前記第４の絶縁層および前記第２の
    絶縁層を覆うように第５の絶縁層を形成する工程と、 前記第１の開口部上に位置する前記第５の絶縁層にビア
    ホールを形成し、前記第３の半導体層上面と一部側面と
    を前記ビアホール内に露出させる工程と、 前記ビアホール内に露出した前記第３の半導体層の上面
    と一部側面とを覆うように前記第２の導電層を形成する
    工程と、を含む、請求項６に記載のＭＩＳ型トランジス
    タの製造方法。
  9. 【請求項９】 前記第２の絶縁層と前記第４の絶縁層と
    の間には前記第４の絶縁層と材質の異なる第５の絶縁層
    が形成され、 前記第１の絶縁層，前記第１の導電層および前記第２の
    絶縁層の形成工程は、前記第２の絶縁層上に前記第５の
    絶縁層を形成する工程を含み、 前記第１の開口部形成工程は、前記第５の絶縁層をも部
    分的に貫通するように前記第１の開口部を形成する工程
    を含み、 前記第４の絶縁層および前記第１のサイドウォール絶縁
    層の厚みを減じる工程は、 前記第４の絶縁層にエッチング処理を施すことによって
    前記第５の絶縁層表面を露出させる工程と、 前記第５の絶縁層をマスクとして用いて前記第４の絶縁
    層にエッチング処理を施すことによって、前記第３半導
    体層の上面を露出させかつ前記第２の開口部内に前記第
    ４の絶縁層を残余させる工程と、を含む、請求項６に記
    載のＭＩＳ型トランジスタの製造方法。
  10. 【請求項１０】 第１導電型の半導体基板の主表面上に
    所定形状にパターニングされた第１の絶縁層を形成する
    工程と、 前記第１の絶縁層をマスクとして用いて前記半導体基板
    の主表面に異方性エッチング処理を施すことによって、
    第１の溝部を形成する工程と、 前記第１の溝部の側壁に第１のサイドウォール絶縁層を
    形成する工程と、 前記第１の絶縁層および前記第１のサイドウォール絶縁
    層をマスクとして用いて前記第１の溝部底面に異方性エ
    ッチング処理を施すことによって、前記第１の溝部と連
    なる第２の溝部を形成する工程と、 前記第１の絶縁層および前記第１のサイドウォール絶縁
    層をマスクとして用いて前記第２の溝部表面に第２導電
    型の不純物を導入することによって、第１の不純物拡散
    層を形成する工程と、 前記第２の溝部および前記第１のサイドウォール絶縁層
    を覆うように第２の絶縁層を形成し、前記第２の絶縁層
    をエッチバックすることによって前記第１のサイドウォ
    ール絶縁層をも除去するとともに前記第２の溝部内に前
    記第２の絶縁層を残余させる工程と、 前記第１の溝部側壁表面上に第３の絶縁層と第１の導電
    層とを順次形成する工程と、 前記第２の絶縁層を覆い前記第１の絶縁層上面を露出さ
    せるように第４の絶縁層を形成する工程と、 前記第１の絶縁層を除去することによって、前記半導体
    基板の主表面を選択的に露出させる第３の溝部を形成す
    る工程と、 露出した前記半導体基板の主表面に第２導電型の不純物
    を導入することによって第２の不純物拡散層を形成する
    工程と、 前記第３の溝部側壁に第２のサイドウォール絶縁層を形
    成し、前記第２のサイドウォール絶縁層および前記第４
    の絶縁層をマスクとして用いて前記半導体基板の主表面
    をエッチングすることによって前記第１の不純物拡散層
    に達する第４の溝部を形成する工程と、 前記第４の溝部内を充填しかつ前記第２のサイドウォー
    ル絶縁層を覆うように第５の絶縁層を形成する工程と、 前記第５の絶縁層および前記第２のサイドウォール絶縁
    層の厚みを減じることによって、前記第３半導体層上面
    を露出させかつ前記第４の溝部内に前記第５の絶縁層を
    残余させる工程と、 前記第３の半導体層上面上に第２の導電層を形成する工
    程と、を備えたＭＩＳ型トランジスタの製造方法。
  11. 【請求項１１】 第１導電型の半導体基板の主表面の所
    定領域に第２導電型の不純物拡散層を形成する工程と、 前記不純物拡散層表面上に第１の絶縁層，所定形状にパ
    ターニングされた第１の導電層および第２の絶縁層を順
    次形成する工程と、 前記第１の絶縁層，前記第１の導電層および前記第２の
    絶縁層を部分的に貫通し前記不純物拡散層の一部表面を
    露出させる第１の開口部を形成する工程と、 前記第１の開口部の側壁表面上に第３と第４の絶縁層を
    順次形成する工程と、 前記第３と第４の絶縁層によって取囲まれた前記第１の
    開口部内に第５の絶縁層を埋込む工程と、 前記第４の絶縁層を除去することによって前記不純物拡
    散層の一部表面を露出させる工程と、 露出した前記不純物拡散層の一部表面上に、第２導電型
    の第１半導体層，第１導電型の第２半導体層および第２
    の導電型の第３半導体層を順次形成する工程と、 前記第３半導体層上面上に第２の導電層を形成する工程
    と、を備えたＭＩＳ型トランジスタの製造方法。
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