JPH118379A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ショートチャネル効果を抑制しソース・ドレイ
ン−基板間の接合容量とソース・ドレイン領域の直列抵
抗の低い高性能ＭＯＳトランジスタを提供する。 【解決手段】ＭＯＳトランジスタのソース・ドレイン形
成領域に溝を設け、チャネルとの接続部を除いて前記溝
の内壁を絶縁膜で被覆し、その内部に伝導度の高い多結
晶シリコン、又はエピタキシャルシリコン、又は金属、
又は金属シリコン化合物を埋め込むことにより、ソース
・ドレイン直列抵抗を低減し、通常ソース・ドレインと
基板境界部のＰＮ接合で生じる過大な接合容量を減少さ
せる。またドレイン接合からチャネルの下部の基板領域
にＰＮ接合の空乏層が拡大することから生じるショート
チャネル効果を抑制することができる。本発明の半導体
装置の構造はソース、ドレイン、ゲート電極上に金属シ
リコン化合物膜を備えた高性能ＭＯＳトランジスタの形
成にも適用することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳトランジス
タの構造及びその製造方法に係り、特にソース領域及び
ドレイン領域の構造とその製造方法に関するものであ
る。

【０００２】

【従来の技術】図４９、図５０を用いて従来のＭＯＳト
ランジスタの構造とその製造方法の問題点について説明
する。

【０００３】図４９に示すように、半導体基板１の上に
ＳＴＩ（Shallow Trench Isolation）領域２とゲート絶
縁膜３及びゲート電極４を形成した後、全面に不純物イ
オンを注入し、ＳＴＩ領域２とゲート電極４以外のソー
ス・ドレイン形成領域５に選択的に不純物を添加して活
性化熱処理を行うことにより、ソース・ドレイン拡散層
１６を形成することが、従来ＭＯＳトランジスタの典型
的な形成方法の１つとして行われてきた。

【０００４】ＭＯＳトランジスタの高性能化のために
は、前記ソース・ドレイン拡散層１６の抵抗と接合容量
を低減することが重要であるが、ソース・ドレイン拡散
層１６を形成する際、その抵抗を低減しようとすれば不
純物イオンを高濃度に注入しなければならないし、接合
容量を低減しようとすれば不純物イオンの注入量を減少
しなければならないという、互いに相反する条件が要求
されることが問題となっていた。

【０００５】またチャネル長が短くなるにしたがい、ゲ
ート電極下部の不純物濃度が低い基板領域１ａにおい
て、基板とドレイン間のＰＮ接合の空乏層がドレイン側
から基板領域１ａに広がり、ＭＯＳトランジスタのしき
い値電圧が低下するショートチャネル効果が生じ易いと
いう問題があった。

【０００６】これを抑制するため、図５０に示すよう
に、図４９に比べて全体的にソース・ドレイン領域５を
浅くすることが有効である。さらに効果を高めるため、
図５０に示すようにゲート電極４をマスクとして不純物
イオンの浅い注入を行い、次にゲート電極４に側壁絶縁
膜１８を設けこれらをマスクとして高濃度の深いイオン
注入を行う。

【０００７】このように、ソース・ドレイン領域５への
イオン注入をショートチャネル効果の抑制に役立つ低不
純物濃度の浅い注入領域１５と、ソース・ドレイン間の
直列抵抗の低減に役立つ高不純物濃度の深い注入領域２
１とに分け、ソース・ドレイン形成領域５を２重にする
方法がとられてきた。

【０００８】図５０に示すソース・ドレイン形成領域５
において、浅い拡散層１５の部分を以下拡張ソース・ド
レイン領域と呼ぶことにする。

【０００９】さらに前記ソース・ドレイン間の直列抵抗
を低減するため、図５０に示すようにソース・ドレイン
形成領域５の上に金属シリコン化合物膜２０を設ける構
造が知られている。

【００１０】しかしこの構造では金属シリコン化合物膜
２０形成のための熱処理方法や膜の厚さ、ソース・ドレ
イン領域へのイオン注入の深さ等のプロセス条件の最適
化が不十分な場合には前記金属シリコン化合物膜形成時
に不均一な反応が生じて、金属シリコン化合物膜２０の
一部がソース・ドレイン接合まで達し、ソース・ドレイ
ンと基板の短絡を発生するという問題や、金属シリコン
化合物膜２０を形成したため反って寄生抵抗が生ずると
いう問題が発生した。また、この構造ではソース・ドレ
インと基板間で生ずる接合容量の低減と、微細化の両立
が難しいという問題もあった。

【００１１】

【発明が解決しようとする課題】上記したように、従来
のＭＯＳトランジスタの構造及びその製造方法におい
て、チャネル長が短くなるに従ってショートチャネル効
果を生じ、これを抑制するためにソース・ドレイン領域
の不純物濃度を高くすれば、ソース・ドレイン領域にお
ける接合容量が増大し、ＭＯＳトランジスタの動作速度
が低下するという問題があった。

【００１２】また、従来２重注入型のソース・ドレイン
形成領域を有するＭＯＳトランジスタにおいて、性能向
上のためソース・ドレイン形成領域に金属シリコン化合
物膜を設ければ、プロセス条件により接合リークが生じ
易く、接合容量や寄生抵抗が低減できないという問題を
生じていた。

【００１３】本発明は上記の問題点を解決すべくなされ
たもので、ショートチャネル効果の抑制、ソース・ドレ
イン領域の寄生抵抗、接合容量及びリーク電流の低減を
同時に達成することができるＭＯＳトランジスタの構造
とその製造方法を提供することを目的としている。

【００１４】

【課題を解決するための手段】本発明のＭＩＳトランジ
スタの構造とその製造方法は、従来行われてきたイオン
注入によるソース・ドレイン領域の形成に替えてソース
・ドレインを形成しようとする領域に溝を設け、チャネ
ルと接続する部分を除いて溝の内壁を絶縁膜で被覆し、
溝の内部にソース・ドレイン領域として単層又は多層の
導電材料からなる導電層を埋め込むことにより、抵抗と
接合容量及び接合のリーク電流がいずれも小さく、かつ
ショートチャネル効果が抑制されたＭＩＳトランジスタ
を形成することに特徴がある。

【００１５】すなわち深い溝からなるソース・ドレイン
形成領域に導電層を埋め込むことにより、ソース・ドレ
イン直列抵抗が低減する。また溝の内壁を被覆する絶縁
膜により、ソース・ドレイン領域の容量が大幅に低下
し、かつドレイン空乏層の半導体基板中への広がりによ
るショートチャネル効果が前記絶縁膜により抑制される
特徴がある。

【００１６】具体的には本発明の半導体装置は、半導体
基板上にゲート絶縁膜を介して形成されたＭＩＳトラン
ジスタのゲート電極と、半導体基板のＭＩＳトランジス
タのソースとなる領域に形成された第１の溝と、ＭＩＳ
トランジスタのドレインとなる領域に形成された第２の
溝と、第１、第２の溝の間に形成された半導体基板の上
部表面からなるＭＩＳトランジスタのチャネル領域と、
少なくとも前記第１、第２の溝の側壁上部におけるチャ
ネル領域との接続部分を除き第１、第２の溝の内部表面
に形成された絶縁膜と、チャネル領域との接続部分を含
めて第１、第２の溝に埋め込まれた導電層とを有し、こ
の導電層が前記接続部分を通じてチャネル領域に接続さ
れることを特徴とする。

【００１７】また本発明の半導体装置は、基板上に堆積
された絶縁膜と、絶縁膜の一部に形成された開口部と、
開口部を埋め込む半導体層と、半導体層上にゲート絶縁
膜を介して形成されたＭＩＳトランジスタのゲート電極
と、前記絶縁膜のＭＩＳトランジスタのソースとなる領
域に形成された第１の溝と、前記絶縁膜のＭＩＳトラン
ジスタのドレインとなる領域に形成された第２の溝と、
第１、第２の溝の間に形成された半導体層の上部表面か
らなるＭＩＳトランジスタのチャネル領域と、少なくと
も前記絶縁膜におけるチャネル領域との対向部が除去さ
れて形成された第１、第２の溝の側壁上部におけるチャ
ネル領域との接続部分と、チャネル領域との接続部分を
含めて前記第１、第２の溝に埋め込まれた導電層とを有
し、この導電層が前記接続部分を通じてチャネル領域に
接続されたことを特徴とする。

【００１８】好ましくは本発明の半導体装置は、第１、
第２の溝とチャネル領域との接続部分に前記ＭＩＳトラ
ンジスタの拡張ソース領域と拡張ドレイン領域とを備え
たことを特徴とする。

【００１９】また好ましくは溝に埋め込む導電層は、単
一の多結晶シリコン層、多結晶シリコン層上に積層した
エピタキシャル層からなる２層構造、金属層または金属
シリコン化合物層上に積層した多結晶シリコン層からな
る２層構造、金属層または金属シリコン化合物層と多結
晶シリコン層とエピタキシャル層からなる３層構造のい
ずれかであることを特徴とする。

【００２０】また好ましくは本発明の半導体装置は、拡
張ソース領域と拡張ドレイン領域とを覆うようにゲート
電極のソース側とドレイン側に形成されたゲート電極の
側壁絶縁膜を有し、ゲート電極と前記導電層は、多結晶
シリコンとその上部に積層された金属シリコン化合物と
の２層構造からなり、この金属シリコン化合物はチタン
シリサイド（ＴｉＳｉ₂ ）、コバルトシリサイド（Ｃｏ
Ｓｉ）、タングステンシリサイド（ＷＳｉ₂ ）、モリブ
デンシリサイド（ＭｏＳｉ₂ ）のいずれか１つであるこ
とを特徴とする。

【００２１】本発明の半導体装置は、基板上に形成され
た第１導電型の半導体領域と、この第１導電型の半導体
領域を挟んで前記基板上に形成された１対の第２導電型
の半導体領域と、前記第１導電型の半導体領域上に絶縁
膜を介して形成された導電部材と、前記第１導電型の半
導体領域と１対の第２導電型の半導体領域の間にそれぞ
れ形成された絶縁部材とを有し、この絶縁部材の最上部
の高さは第１導電型の半導体領域の上面より低く、絶縁
部材の上方に第１導電型の半導体領域と１対の第２導電
型の半導体領域との接続部分が形成されていることを特
徴とする。

【００２２】好ましくは前記絶縁部材は、前記接続部分
を除き、前記第２導電型の半導体領域を囲繞するように
形成されたことを特徴とし、また第１導電型の半導体領
域がＭＩＳトランジスタのチャネル領域、前記１対の第
２導電型の半導体領域がＭＩＳトランジスタのソース領
域とドレイン領域、前記導電部材がＭＩＳトランジスタ
のゲート電極であることを特徴とする。

【００２３】さらに好ましくはチャネル領域とソース領
域及びドレイン領域の間にそれぞれＭＩＳトランジスタ
の拡張ソース領域と拡張ドレイン領域とを備え、またゲ
ート電極とソース領域及びドレイン領域は、多結晶シリ
コンとその上部に積層された金属シリコン化合物との２
層構造からなることを特徴とする。

【００２４】本発明の半導体装置の製造方法は、半導体
基板上に素子分離領域を形成し、この半導体基板上にゲ
ート絶縁膜を介してＭＩＳトランジスタのゲート電極を
形成する工程と、前記素子分離領域及びゲート電極と自
己整合的に半導体基板を異方性エッチングすることによ
り半導体基板におけるＭＩＳトランジスタのソース・ド
レインとなる領域に溝を形成する工程と、前記半導体基
板上に第１の絶縁層を堆積し溝を埋め込む工程と、第１
の絶縁層の表面を平坦化し、この平坦化された第１の絶
縁層を異方性エッチングすることにより溝の底部に前記
第１の絶縁層を残存させる工程と、この工程後の溝の幅
の半分及び深さより膜厚が小さい第２の絶縁層を前記半
導体基板上に堆積し、第２の絶縁層を異方性エッチング
することにより、溝のゲート電極側の側壁上部に半導体
基板の表面を露出させる工程と、前記半導体基板上にさ
らに多結晶シリコンを堆積して溝を埋め込む工程と、多
結晶シリコンの表面を平坦化し、この平坦化された多結
晶シリコンを異方性エッチングすることにより素子分離
領域が露出するまで多結晶シリコンを除去する工程とを
有することを特徴とする。

【００２５】また本発明の半導体装置の製造方法は、半
導体基板上に素子分離領域を形成し、この半導体基板上
にゲート絶縁膜を介してＭＩＳトランジスタのゲート電
極を形成し、このゲート電極に側壁絶縁膜を形成する工
程と、素子分離領域と側壁絶縁膜を備えたゲート電極と
を用いて自己整合的に半導体基板を異方性エッチングす
ることにより半導体基板におけるＭＩＳトランジスタの
ソース・ドレインとなる領域に溝を形成する工程と、前
記半導体基板上に第１の絶縁膜を堆積し溝を埋め込む工
程と、第１の絶縁膜の表面を平坦化し、この平坦化され
た第１の絶縁膜を異方性エッチングすることにより、溝
の底部に第１の絶縁膜を残存させる工程と、この工程後
の溝の幅の半分及び深さより膜厚が小さい第２の絶縁膜
を半導体基板上に堆積し、第２の絶縁膜を異方性エッチ
ングすることにより溝のゲート電極側の側壁上部に半導
体基板の表面を露出させる工程と、前記半導体基板上に
さらに多結晶シリコンを堆積して溝を埋め込む工程と、
前記多結晶シリコンの表面を平坦化し、この平坦化され
た多結晶シリコンを異方性エッチングすることにより素
子分離領域が露出するまで多結晶シリコンを除去する工
程と、前記側壁絶縁膜を除去し、この側壁絶縁膜に覆わ
れた半導体基板を露出する工程と、この半導体基板の露
出部分に不純物イオンを打ち込む工程とを有することを
特徴とする。

【００２６】また本発明の半導体装置の製造方法は、半
導体基板上に素子分離領域を形成し、この半導体基板上
にゲート絶縁膜を介してＭＩＳトランジスタのゲート電
極を形成する工程と、このゲート電極をマスクとして少
なくともゲート電極近傍のＭＩＳトランジスタの拡張ソ
ース・ドレインとなる領域に不純物イオンを注入する工
程と、このゲート電極近傍の拡張ソース・ドレインとな
る領域を覆うようにゲート電極に側壁絶縁膜を形成する
工程と、前記素子分離領域及び側壁絶縁膜を備えたゲー
ト電極と自己整合的に半導体基板を異方性エッチングす
ることにより半導体基板におけるＭＩＳトランジスタの
ソース・ドレインとなる領域に溝を形成する工程と、溝
のゲート電極側の側壁上部に露出した半導体基板におけ
る拡張ソース・ドレインとなる領域の表面を除いて溝の
内壁を絶縁層で覆う工程と、前記半導体基板上に多結晶
シリコンを堆積して溝を埋め込む工程と、多結晶シリコ
ンの表面を平坦化し、この平坦化された多結晶シリコン
を異方性エッチングすることにより素子分離領域が露出
するまで多結晶シリコンを除去する工程とを有すること
を特徴とする。

【００２７】また本発明の半導体装置の製造方法は、基
板上に絶縁層を形成し、この絶縁層に基板に到達する開
口部を形成し、この開口部の下部に露出した基板表面か
らＭＩＳトランジスタのチャネル領域を形成する半導体
層をエピタキシャル成長する工程と、このエピタキシャ
ル成長した半導体層の上部表面に、ゲート絶縁膜を介し
て前記ＭＩＳトランジスタのゲート電極を形成する工程
と、ゲート電極下部の両側に露出した半導体層の表面に
ゲート電極をマスクとして不純物イオンを注入すること
によりＭＩＳトランジスタの拡張ソース・ドレインとな
る領域を形成する工程と、この拡張ソース・ドレインと
なる領域とこれに隣接する絶縁層の一部を覆うようにゲ
ート電極の側壁絶縁膜を形成する工程と、この側壁絶縁
膜を備えたゲート電極と自己整合的に前記絶縁層を異方
性エッチングすることにより前記絶縁層のＭＩＳトラン
ジスタのソース・ドレインとなる領域に溝を形成する工
程と、側壁絶縁膜を等方性エッチングすることにより溝
と半導体層との間に残された絶縁層を露出させ、この絶
縁層を異方性エッチングすることにより溝のゲート電極
側の側壁上部で半導体層における拡張ソース・ドレイン
となる領域を露出させる工程と、基板上にさらに多結晶
シリコンを堆積して溝を埋め込む工程と、前記多結晶シ
リコンの表面を平坦化し、この平坦化された多結晶シリ
コンを異方性エッチングすることにより絶縁層の上部表
面からなる素子分離領域が露出するまで多結晶シリコン
を除去する工程とを有することを特徴とする。

【００２８】好ましくは前記多結晶シリコンを除去する
工程では、溝のゲート電極側の側壁上部における半導体
基板または半導体層表面が露出するまで多結晶シリコン
が異方性エッチングされ、かつこの半導体基板または半
導体層表面と前記多結晶シリコンから半導体層をエピタ
キシャル成長する工程とがさらに含まれたことを特徴と
する。

【００２９】また好ましくは前記多結晶シリコンを堆積
して前記溝を埋め込む工程の前に、金属または金属シリ
コン化合物を堆積し溝を埋め込む工程と、金属または金
属シリコン化合物の表面を平坦化し、この平坦化された
金属または金属シリコン化合物を異方性エッチングする
ことにより溝のゲート電極側の側壁上部における半導体
基板または半導体層表面を露出させる工程とがさらに含
まれたことを特徴とする。

【００３０】また好ましくは前記多結晶シリコンを除去
する工程の後、半導体基板上に高融点金属膜を堆積し半
導体基板を熱処理することにより、少なくとも溝に埋め
込まれた多結晶シリコン上の高融点金属を金属シリコン
化合物に変化させる工程と、素子分離領域とゲート電極
の側壁絶縁膜上に残留した高融点金属膜を除去する工程
とがさらに含まれたことを特徴とする。また前記多結晶
シリコンを除去する工程では、前記ゲート絶縁膜の上面
以下の高さまで前記多結晶シリコンが異方性エッチング
されることを特徴とする。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。まず図１に基づき、本発明
の第１の実施の形態に係る半導体装置について説明す
る。

【００３２】シリコン基板１は例えばシリコン酸化膜
（ＳｉＯ₂ ）からなるＳＴＩ型の素子分離領域２を備
え、素子形成領域にはＭＯＳトランジスタのゲート絶縁
膜３、ゲート電極４が形成される。

【００３３】シリコン基板１には、素子分離領域２とゲ
ート電極４との間のＭＯＳトランジスタのソース・ドレ
イン形成領域５全体が凹形に加工された溝６が設けら
れ、この溝６の深さは溝の底面となるシリコン基板１の
面が、素子分離領域２の上面と下面との間に位置するよ
うに定められる。図１においては、溝６の底面が素子分
離領域２の下面近くまで深く形成された場合が示されて
いる。ＭＯＳトランジスタのチャネル領域は、溝６によ
り挟まれた基板領域１ａの上面に形成される。

【００３４】このように素子分離領域２とゲート電極４
との間に形成された溝６の内壁のうち、素子分離領域２
に面する側壁はＳＴＩを形成する酸化物膜の表面からな
り、溝の底面と他の３方の側壁はシリコン基板１、１ａ
の表面からなっている。

【００３５】シリコン表面が露出した前記３方の側壁の
うち溝６の底面とゲート電極側の側壁は絶縁膜７により
被覆される。このときゲート電極側の側壁は、チャネル
領域との接続部分となる側壁上部に露出したシリコン表
面９を除いて絶縁膜７で被覆される。

【００３６】このように、絶縁膜７で被覆された溝６の
内部が、ＭＯＳトランジスタのソース・ドレイン形成領
域５を構成する導電層８により溝６の開口面まで埋め込
まれる。このとき同時にシリコン表面９が導電層８によ
り埋め込まれ、ソース・ドレイン形成領域５がチャネル
領域に接続される。

【００３７】導電層８の材料としては、例えばゲート電
極４の材料と同様な高不純物濃度で基板とは反対の導電
型の多結晶シリコンまたは単結晶シリコンが使用され
る。こうして図１に示す本発明のＭＯＳトランジスタ
は、図４９に示すソース・ドレイン拡散層１６よりも深
いソース・ドレイン拡散層を有するため、図４９に示す
従来のＭＯＳトランジスタに比べて、ソース・ドレイン
直列抵抗が大幅に低減される。

【００３８】なおソース・ドレイン形成領域５に埋め込
まれた導電層８が周辺ＭＯＳトランジスタとの間で相互
に短絡するのを避けるため、導電層８の上面は素子分離
領域２の上面以下となるように形成される。また導電層
８とゲート電極４との短絡を避けるため、導電層８の上
面はゲート絶縁膜４の上面以下となるように形成され
る。

【００３９】ゲート電極４に対向する溝６の側壁と底面
とを覆う絶縁膜７の材料は、例えばシリコン酸化膜、シ
リコン窒化膜等が使用される。このようなＭＯＳトラン
ジスタの構造を用いて、ソース・ドレイン形成領域５に
設けた溝６の底面と側壁を覆う絶縁膜７の厚さを５０ｎ
ｍ以上とすれば、ソース・ドレイン拡散領域とシリコン
基板間のＰＮ接合容量が埋め込み導電層８とシリコン基
板１、１ａとの間の絶縁キャパシタ容量に置き換えられ
るため、ソース・ドレイン形成領域５とシリコン基板１
間の誘電容量を大幅に低減することができる。

【００４０】また、ゲート電極４に対向する溝６の側壁
に絶縁膜７が存在し、ＭＯＳトランジスタのチャネルと
して作用しない不純物濃度の低い基板領域１ａが絶縁膜
７で覆われているため、図４９に示す基板領域１ａにお
いて、従来ドレイン側のＰＮ接合の空乏層の広がりに起
因して生じていたショートチャネル効果が大幅に抑制さ
れる。

【００４１】なおショートチャネル効果を完全に除去す
るためには、チャネルとの接続部分を除き溝６の内面を
全て絶縁膜７で被覆することが最も望ましい。しかしな
がらチャネルとの接続部分以外に不純物濃度の低い基板
領域１ａの一部が絶縁膜７で被覆されていなくても、シ
ョートチャネル効果の抑制が達成される。

【００４２】次に図２に基づき、本発明の第２の実施の
形態に係る半導体装置について説明する。第２の実施の
形態は第１の実施の形態の応用であり、ソース・ドレイ
ン形成領域５に設けた溝６に埋め込む導電層８の材料の
種類と構造が異なっている。溝６にはまず第１の導電層
８が埋め込まれる。その際第１の導電層８の最上部は絶
縁膜７の最上部よりも下、すなわちチャネルと接続する
シリコン表面９より下になるようにし、第１の導電層８
と基板領域１ａとが直接接触しないようにすることが望
ましい。図２では第１の導電層８の最上部が丁度絶縁膜
７の最上部と一致する場合が示されている。第１の導電
層８の材料としては、例えば多結晶シリコンが使用され
る。

【００４３】次に第１の導電層８の上に第２の導電層１
２が積層される。その他の構造は前記第１の実施の形態
と同様である。第２の導電層１２の材料は、チャネルと
接続するシリコン表面９と下地の多結晶シリコン８から
エピタキシャル成長した高不純物濃度の半導体層を用い
る。

【００４４】このようなＭＯＳトランジスタの構造を用
いれば、ソース・チャネル間及びドレイン・チャネル間
を接続するシリコン表面９におけるＰＮ接合形成部分
が、基板領域１ａとその表面９からエピタキシャル成長
したシリコン単結晶１２とからなるため、図１のように
シリコン表面９におけるＰＮ接合形成部分が堆積した多
結晶シリコンであることから生じるＰＮ接合の特性劣化
を回避することができる。

【００４５】特に深いソース・ドレイン拡散層を有する
ことによりソース・ドレイン直列抵抗が低減すること、
溝６の内部が絶縁膜７で被覆されることによりシリコン
基板１、１ａとの間の容量が低減されること、ショート
チャネル効果が抑制されることは前記第１の実施の形態
と同様である。

【００４６】なおソース・ドレイン形成領域５に埋め込
まれたシリコン層１２が、周辺ＭＯＳトランジスタとの
間で相互に短絡するのを避けるため、シリコン層１２の
上面は素子分離領域２の上面以下となるように形成され
る。またシリコン層１２とゲート電極４との短絡を避け
るため、シリコン層１２の上面はゲート絶縁膜４の上面
以下となるように形成される。

【００４７】次に図３に基づき、本発明の第３の実施の
形態に係る半導体装置について説明する。第３の実施の
形態は第１の実施の形態の応用であり、ソース・ドレイ
ン形成領域５に設けた溝６に埋め込む導電層の材料の種
類と構造が異なっている。

【００４８】溝６にはまず第１の導電層１０が埋め込ま
れる。その際、第１の導電層１０の最上部は絶縁膜７の
最上部よりも下、すなわちチャネルと接続するシリコン
表面９より下になるようにし、第１の導電層１０と基板
領域１ａとが直接接触しないようにする。図３では第１
の導電層１０の最上部が丁度絶縁膜７の最上部と一致す
る場合が示されている。第１の導電層１０の材料として
は例えばタングステン、アルミニウム、銅、チタン等の
金属及びこれを含む合金、またはチタンシリサイド、タ
ングステンシリサイド、コバルトシリサイド、モリブデ
ンシリサイド等の金属シリコン化合物のように電気抵抗
が低く、かつ第１の導電層１０に積層される第２の導電
層１１との間のコンタクト抵抗が低いものが使用され
る。

【００４９】次に第１の導電層１０の上に第２の導電層
１１が積層される。その他の構造は前記第１の実施の形
態と同様である。第２の導電層１１の材料は、例えば高
不純物濃度の多結晶シリコン１１が使用される。

【００５０】このようなＭＯＳトランジスタの構造を用
いれば、第１の導電層１０の導電率が多結晶シリコン１
１よりも高いので、前記第１の実施の形態に比べてソー
ス・ドレイン直列抵抗の低減効果が大きい。このほかソ
ース・ドレイン誘電容量が低減されること、ショートチ
ャネル効果が抑制されることは前記第１の実施の形態と
同様である。

【００５１】なお、ソース・ドレイン形成領域５に埋め
込まれた多結晶シリコン１１が、周辺ＭＯＳトランジス
タとの間で相互に短絡するのを避けるため、多結晶シリ
コン１１の上面は素子分離領域２の上面以下となるよう
に形成される。また多結晶シリコン１１とゲート電極４
との短絡を避けるため、多結晶シリコン１１の上面はゲ
ート絶縁膜４の上面以下となるように形成される。

【００５２】次に図４に基づき、本発明の第４の実施の
形態に係る半導体装置について説明する。第４の実施の
形態は、第１乃至第３の実施の形態の応用であり、ソー
ス・ドレイン形成領域５に設けた溝６を埋め込む導電材
料の種類と構造が異なっている。

【００５３】溝６の底部にはまず第１の導電層１０が埋
め込まれる。第２の導電層１１は第１の導電層１０の上
に積層され、第２の導電層１１の最上部は絶縁膜７の最
上部よりも下、すなわちチャネルと接続するシリコン表
面９より下になるようにし、第１、第２の導電層と基板
領域１ａとが直接接触しないようにすることが望まし
い。図４では、第２の導電層１１の最上部が丁度絶縁膜
７の最上部と一致する場合が示されている。第１、第２
の導電層の材料は前記第３の実施の形態と同様である。

【００５４】次に第２の導電層１１の上に第３の導電層
１２が積層される。その他の構造は前記第１の実施の形
態と同様である。第３の導電層１２の材料はチャネルに
接続するシリコン表面９と下地の多結晶シリコン８から
エピタキシャル成長した高不純物濃度のシリコン層を用
いる。

【００５５】このようなＭＯＳトランジスタの構造を用
いれば、ソース・チャネル間及びドレイン・チャネル間
を接続するシリコン表面９におけるＰＮ接合形成部分が
シリコン単結晶１２からなるため、図１のようにＰＮ接
合形成部分が堆積した多結晶シリコンであることから生
じるＰＮ接合の特性劣化を回避することができる。

【００５６】また前述のように、第２の導電層１１の最
上部がシリコン表面９より下になるようにし、第１、第
２の導電層１０、１１と基板領域１ａとが直接接触しな
いようにされているため、積層された導電層１０及び導
電層１１の境界が、シリコン表面９で不完全なＰＮ接合
を形成することによるＰＮ接合の特性劣化が回避され
る。

【００５７】このほか、ソース・ドレイン直列抵抗の低
減効果が大きいことは前記第３の実施の形態と同様であ
る。また、ソース・ドレイン誘電容量の低減効果が大き
いこと、ショートチャネル効果が抑制されることは前記
第１の実施の形態と同様である。

【００５８】なおソース・ドレイン形成領域５に埋め込
まれたシリコン層１２が、周辺ＭＯＳトランジスタとの
間で相互に短絡するのを避けるため、シリコン層１２の
上面は素子分離領域２の上面以下となるように形成され
る。またシリコン層１２とゲート電極４との短絡を避け
るため、シリコン層１２の上面はゲート絶縁膜４の上面
以下となるように形成されることは前記第１の実施の形
態と同様である。

【００５９】次に図５に基づき、本発明の第５の実施の
形態に係る半導体装置について説明する。第５の実施の
形態は第１乃至第４の実施の形態の応用であるが、第１
乃至第４の実施の形態では基板領域１ａの上部表面がゲ
ート電極４で完全に覆われていたのに対し、本第５の実
施の形態では図５に示すように、基板領域１ａの上部表
面がゲート電極４の下部表面より大となるようにし、ゲ
ート電極直下のチャネル領域から外部に延長された基板
領域１ａの上部表面が存在する点が異なっている。

【００６０】ゲート電極４の両側に拡張された基板領域
１ａの上部表面領域１３は、ＭＯＳトランジスタのチャ
ネルと接続するソース・ドレイン形成領域５の一部とし
て使用される。前記領域１３がソース・ドレインの一部
として機能するよう、１３には例えばＡｓ、Ｐ、Ｂ等の
不純物イオンが注入される。

【００６１】このようにゲート電極４の下部に存在する
ＭＯＳトランジスタのチャネル領域と、ソース・ドレイ
ン形成領域５に埋め込まれた導電層８との間を接続する
イオン注入拡散層１３を拡張ソース・ドレイン領域とし
て用いる。その他の構造は第１の実施の形態と同様であ
る。

【００６２】絶縁膜７で被覆された溝６の内面は多結晶
シリコンからなる導電層８によりその開口面まで埋め込
まれ、側壁上部に露出されたシリコン表面９において導
電層８は前記拡張ソース・ドレイン領域１３を通じてチ
ャネル領域に接続される。

【００６３】このようなＭＯＳトランジスタの構造を用
いれば、導電層８は拡張ソース・ドレイン領域１３のシ
リコン表面９と接触し、ソース・ドレインとチャネルの
接触部に形成されるＰＮ接合は基板領域１ａ内に存在す
るため、良好なＰＮ接合特性を得ることができる。

【００６４】前記第１乃至第４の実施の形態において説
明したソース・ドレイン形成領域５に埋め込む導電層の
種類と構造は、全て本第５の実施の形態に用いることが
できる。ソース・ドレイン間の直列抵抗と誘電容量を低
減すること、ショートチャネル効果が抑制されることは
前記第１乃至第４の実施の形態と同様である。

【００６５】なおソース・ドレイン形成領域５に埋め込
まれた導電層が、周辺ＭＯＳトランジスタとの間で相互
に短絡するのを避けるため、前記導電層の上面は素子分
離領域２の上面以下となるように形成されること、また
前記導電層とゲート電極４との短絡を避けるため、前記
導電層の上面はゲート絶縁膜４の上面以下となるように
形成されることも前記第１乃至第４の実施の形態と同様
である。

【００６６】次に図６に基づき、本発明の第６の実施の
形態に係る半導体装置について説明する。第６の実施の
形態は第１乃至第５の実施の形態の応用であるが、ゲー
卜電極４の側壁に絶縁膜４ａが存在する点が異なってい
る。絶縁膜４ａとしては、例えばシリコン酸化膜、シリ
コン窒化膜等を使用する。

【００６７】このようにすれば、導電層８がゲート絶縁
膜３の最上部より上に存在しても、導電層８とゲート電
極４とが短絡しないという特徴がある。その他の構造は
第１の実施の形態と同様であるから、前記第１乃至第５
の実施の形態で説明したその他の事項は、全て本第６の
実施の形態についても成り立つようにすることができ
る。

【００６８】次に図７に基づき本発明の第７の実施の形
態に係る半導体装置について説明する。第７の実施の形
態は第５の実施の形態の変形例であり、ソース・ドレイ
ン形成領域５に溝６を設ける構造を基本としている。前
記溝６に埋め込まれる導電層は、高不純物濃度の多結晶
シリコン８の上に金属シリコン化合物膜２０が形成され
た構造からなり、金属シリコン化合物膜２０が拡張ソー
ス・ドレイン領域１５に接続されること、またゲート電
極４が高不純物濃度の多結晶シリコンからなる場合には
ゲート電極４の上にも金属シリコン化合物膜２０を形成
し得ることに特徴がある。

【００６９】さきに図５０について説明したように、浅
い拡散層１５と深い拡散層２１からなる２重拡散層型の
ソース・ドレイン形成領域５と、多結晶シリコンからな
るゲート電極４上に金属シリコン化合物膜２０を形成す
る従来の高性能ＭＯＳトランジスタの構造は、金属シリ
コン化合物膜形成のための熱処理方法や、金属シリコン
化合物膜２０の厚さ、ソース・ドレイン領域へのイオン
注入の深さ等のプロセス条件により、ソース・ドレイン
拡散層１５、２１とシリコン基板１との間に接合リーク
が生じ易いこと、接合容量が低減できないこと、金属シ
リコン化合物膜２０を形成したために反って寄生抵抗が
発生する場合があること等の多くの問題点が含まれてい
た。

【００７０】ここで、前記金属シリコン化合物膜２０を
備えた従来のＭＯＳトランジスタの問題点であるソース
・ドレイン拡散層と基板間の接合リークは、ソース・ド
レイン拡散層を十分な厚さとすることができないため、
その上部に設けた金属シリコン化合物膜２０の一部が、
ソース・ドレインＰＮ接合まで達することにより生ず
る。

【００７１】とくに拡張ソース・ドレイン領域１５はシ
ョートチャネル効果を防止するため浅く注入されるの
で、前記突き抜けの影響はきびしいものとなる。また図
５０に示すように、シリコン基板１とソース・ドレイン
形成領域との間が全てＰＮ接合で分離される構造では接
合容量が大きくなることは明らかである。

【００７２】一方図７に示す本発明の半導体装置は、シ
リコン基板１、素子分離領域２、ゲート絶縁膜３、高不
純物濃度の多結晶シリコンからなるゲート電極４、拡張
ソース・ドレイン領域１５、ゲート側壁絶縁膜１８、こ
れと素子分離領域２との間に設けられた溝６、拡張ソー
ス・ドレイン領域１５と接続するシリコン表面９を除い
て溝６の内壁と底面とを覆う絶縁膜１９、前記シリコン
表面９の下まで溝６を埋め込む高不純物濃度の多結晶シ
リコン８、この上の前記シリコン表面９で拡張ソース・
ドレイン領域１５に接続された金属シリコン化合物膜２
０、多結晶シリコンからなるゲート電極４の上に形成さ
れた金属シリコン化合物膜２０から構成される。

【００７３】第５の実施の形態との構造上の相違点は、
金属シリコン化合物膜２０がゲート電極４を含めて多結
晶シリコン層８の上に形成されること、ゲート側壁絶縁
膜１８が溝６上の金属シリコン化合物膜２０とゲート電
極４の上の金属シリコン化合物膜２０とを分離する役割
を果たしていることである。

【００７４】金属シリコン化合物膜２０は必ずしも均一
な組成である必要はなく、熱処理により高融点金属膜と
多結晶シリコンとの界面に生じた金属シリコン化合物膜
であって、上部に未反応の高融点金属膜が残留したもの
でもよい。またゲート側壁の絶縁膜１８の材料は窒化膜
が用いられるが、酸化膜の上に窒化膜を積層した構造で
あってもよい。

【００７５】また、周辺ＭＯＳトランジスタとの間で溝
６に埋め込まれた金属シリコン化合物２０が相互に短絡
するのを避けるため、金属シリコン化合物２０の上面は
素子分離領域２の上面以下となるように形成される。

【００７６】このようなＭＯＳトランジスタの構造を用
いれば、図５０に示した従来の金属シリコン化合物膜２
０を有するものに比べて溝６の内面が絶縁膜１９で覆わ
れ、かつ溝６が十分に深く形成されるので、不均一に形
成された金属シリコン化合物２０がソース・ドレイン形
成領域５を突き抜け、前記リーク電流の原因になること
が回避される。またゲート電極４の上にも金属シリコン
化合物膜２０が形成されるのでゲート抵抗が減少し、さ
らにＭＯＳトランジスタの性能を向上することができ
る。

【００７７】なお、図７では特に多結晶シリコン上に金
属シリコン化合物膜を形成する場合を想定して、製造工
程を容易にするため溝６が浅く形成されているが、これ
を第１乃至第６の実施の形態と同様に深くして、前記第
１乃至第６の実施の形態で説明したのと同様な種類と構
造を有する導電層を埋め込むことにより、ソース・ドレ
イン間の直列抵抗と容量が低減され、ショートチャネル
効果が抑制されたＭＯＳトランジスタが得られることは
いうまでもない。

【００７８】なおソース・ドレイン形成領域５に埋め込
まれた導電層が、周辺ＭＯＳトランジスタとの間で相互
に短絡するのを避けるため、前記導電層の上面は素子分
離領域２の上面以下となるように形成されることは前記
第１乃至第６の実施の形態と同様である。

【００７９】また本第７の実施の形態ではゲート側壁絶
縁膜１８が存在するため、前記導電層の上面がゲート絶
縁膜３の最上部より上に存在しても、前記導電層とゲー
ト電極４とが短絡しない。その他の構造は第１の実施の
形態と同様であるから、前記第１乃至第５の実施の形態
で説明したその他の事項は、全て本第７の実施の形態に
ついても成り立つようにすることができる。

【００８０】次に図８に基づき、本発明の第８の実施の
形態に係る半導体装置について説明する。第８の実施の
形態は第１乃至第７の実施の形態の変形例であり、単結
晶基板上に堆積した絶縁膜にソース・ドレイン形成用の
溝を設け、チャネル領域が前記単結晶基板から前記溝の
間にエピタキシャル成長した半導体層上に設けられる構
造を基本としている。

【００８１】本発明の半導体装置は、導電性シリコン又
はサファイア、スピネル等の絶縁体からなる単結晶基板
１の上に堆積された絶縁膜２と、矢印６ａの位置に形成
された単結晶基板に達するこの絶縁膜２の開口部と、こ
の開口部に露出した前記単結晶基板１の表面から前記開
口部を埋め込むように形成されたシリコン層１ｂとを有
する。

【００８２】図８では前記シリコン層１ｂが単結晶基板
１の表面上に形成される場合が示されているが、必ずし
も表面上である必要はなく開口部の下部の単結晶基板１
を掘り下げてその上に半導体層１ｂが形成されてもよ
い。

【００８３】このシリコン層１ｂは、その上面にゲート
絶縁膜３を介してゲート側壁絶縁膜１８を備えたゲート
電極４が形成され、このゲート電極４の下部のシリコン
層１ｂの上面にＭＯＳトランジスタのチャネル領域が形
成される。このチャネル領域はその両側に形成された拡
張ソース・ドレイン領域１３を備えている。

【００８４】シリコン層１ｂの両側に広がる絶縁膜２の
上のソース・ドレインを形成する領域に溝６が形成さ
れ、溝６と半導体層１ｂとの間には一定の間隔が設けら
れ、溝６の底面と単結晶基板１との間にも同様に一定の
間隔が設けられる。

【００８５】ここで溝６とシリコン層１ｂとの間に残留
した絶縁膜２は、シリコン層１ｂの上部に形成されたチ
ャネル領域及び拡張ソース・ドレイン領域１３と対向す
るその上部が除去されて、シリコン表面９が露出され
る。

【００８６】このように、シリコン表面９以外が全て前
記単結晶基板１上の絶縁膜２の表面で囲まれた溝６に多
結晶シリコン８を絶縁膜２の上面の高さまで埋め込むこ
とにより、シリコン表面９において多結晶シリコン８と
拡張ソース・ドレイン領域１３とが接続される。

【００８７】本第８の実施の形態の半導体装置は、ゲー
ト側壁絶縁膜１８を備えたことを除き、基本的には図５
に示す前記第５の実施の形態の半導体装置と同様であ
る。また、金属シリコン化合物膜２０が存在しないこと
を除き、図７に示す前記第７の実施の形態の半導体装置
と同様である。従って前記第１乃至第７の実施の形態で
説明したのと同様な種類と構造を有する導電層を溝６に
埋め込むことにより、ソース・ドレイン間の直列抵抗と
誘電容量が低減されること、ショートチャネル効果が抑
制されることはいうまでもない。

【００８８】なおソース・ドレイン形成領域５に埋め込
まれた導電層が、周辺ＭＯＳトランジスタとの間で相互
に短絡するのを避けるため、前記導電層の上面は素子分
離領域となる前記絶縁層２の上面以下となるよう形成さ
れることは前記第１乃至第７の実施の形態と同様であ
る。

【００８９】また本第８の実施の形態ではゲート側壁絶
縁膜１８が存在するため、前記第７の実施の形態と同
様、多結晶シリコンからなる導電層８とゲート電極４の
上に金属シリコン化合物膜を積層し、前記金属シリコン
化合物膜と拡張ソース・ドレイン領域１３のシリコン表
面９とを接続することができる。

【００９０】また本第８の実施の形態ではゲート側壁絶
縁膜１８が存在するため、導電層８の上面がゲート絶縁
膜３の最上部より上に存在しても、導電層８とゲート電
極４とが短絡しないという特徴がある。その他の構造は
第１の実施の形態と同様であるから、前記第１乃至第７
の実施の形態で説明したその他の事項は全て本第８の実
施の形態についても成り立つようにすることができる。

【００９１】ここで本第８の実施の形態の半導体装置の
構造上の特徴に基づく利点について説明する。図８に示
す半導体装置は、良好なシリコン層１ｂを形成するため
単結晶基板１を用いるが、この単結晶基板は前記第１乃
至第７の実施の形態におけるようにシリコン基板に限定
されるものではない。

【００９２】例えばサファイア、スピネル等の単結晶を
用いれば良好なシリコン層１ｂを形成することが可能で
あり、導電性のシリコン基板を用いる場合に比べてソー
ス・ドレイン形成領域の容量を大幅に低減することがで
きる。このときＭＯＳトランジスタに付随する容量ばか
りでなく、絶縁膜２の上に形成される配線容量も同時に
低減することができるので、前記ＭＯＳトランジスタか
らなる集積回路の特性が大幅に向上する。

【００９３】また図８に示す半導体装置は、溝６の内面
を覆う絶縁膜が図１乃至図６の絶縁膜７及び図７の絶縁
膜１９と異なり、単結晶基板１の上の絶縁膜２と一体の
ものとして溝６の形成に付随して同時に形成され、前記
半導体装置の構造が単純化される特徴がある。

【００９４】また素子分離領域２についてみても、図１
乃至図７においては、半導体基板上に例えばＳＴＩ構造
の素子分離領域を別途形成する必要があったが、図８の
構造では単結晶基板１の上に堆積された絶縁層２のう
ち、溝６の外側に広がる部分がそのまま素子分離領域と
して作用するので、素子分離領域を別途形成する必要が
ない。

【００９５】次に図９〜図２０に基づき本発明の第９の
実施の形態に係る半導体装置の製造方法について説明す
る。本第９の実施の形態は前記第１の実施の形態の半導
体装置の製造方法を示すものである。

【００９６】図９に示すように、通常の方法を用いてシ
リコン酸化物２を埋め込み材料とするＳＴＩ構造の素子
分離領域２をシリコン基板１に形成し、シリコン酸化物
２のエッチング速度がシリコン基板１よりも大きくなる
ようエッチング条件を選定して前記シリコン酸化物２を
エッチングすることにより、ＳＴＩの埋め込みシリコン
酸化物２の最上部をシリコン基板１の最上部よりも５０
ｎｍ後退させる。

【００９７】次に図１０に示すように、全面に第１のス
トッパー膜２ａを堆積した後、第１のストッパー膜２ａ
をＣＭＰ（Chemical Mechanical Polish）法、レジスト
エッチバック法などを用いて平坦化し、図１１に示すよ
うにＳＴＩのシリコン酸化物２が第１のストッパー膜２
ａでキャップされた構造を形成する。シリコン酸化物２
の最上部と半導体基板１の最上部との距離はストッパー
膜の種類やエッチング条件に応じて変化する。

【００９８】第１のストッパー膜２ａは、シリコン基板
及びシリコン酸化膜をエッチングする際、エッチングス
トッパーとしての特性を有する必要があり、例えばシリ
コン窒化膜を用いることができる。

【００９９】次に図１２に示すように、シリコン基板１
の表面に絶縁膜３を形成し、その上にゲート電極材料４
と第２のストッパー膜４ｂを堆積する。

【０１００】絶縁膜３としては、シリコン酸化膜、シリ
コン窒化膜などを用いる。ゲート電極材料４としては、
多結晶シリコンまたはアモルファスシリコン等を用いる
ことができる。第２のストッパー膜４ｂとしては、第１
のストッパー膜２ａと同一の特性を有する膜を用いる
が、第１のストッパー膜２ａと第２のストッパー膜４ｂ
とは、必ずしも同一材料である必要はない。

【０１０１】次にレジストをマスクとするリソグラフィ
ー法を用いて、ゲート電極形成用のパタ−ニングを行
い、前記レジストパターン（図示されていない）をエッ
チングマスクにして第２のストッパー層４ｂとゲート電
極材料４をエッチングすることにより、ゲート電極４を
形成する。

【０１０２】このとき図１３に示すように、ゲート電極
４の下部の絶縁膜３はゲート絶縁膜３となり、シリコン
酸化物２とゲート電極４の上にそれぞれ第１、第２のス
トッパー膜２ａと４ｂとを設けた構造が形成される。

【０１０３】次に反応性イオンエッチング（以下ＲＩ
Ｅ；Reactive Ion Etchingと呼ぶ）法を用いて、図１３
のシリコン基板１を異方性エッチングすることにより、
図１４に示すように溝６を形成する。溝６の底部はＳＴ
Ｉのシリコン酸化物２の最下部よりも上側に位置するよ
うに形成される。

【０１０４】次に図１５に示すように第１の絶縁層７を
堆積し、ＣＭＰ法、レジストエッチバック法等を用いて
前記第１の絶縁層７を平坦化する。引き続きＲＩＥ法に
より全面を異方性エッチングし、図１６に示すように溝
６の底部にのみ前記第１の絶縁膜７を厚さ４００ｎｍ残
存させる。

【０１０５】次に図１７に示すように、第２の絶縁膜７
ａを厚さ５０ｎｍ堆積し、ＲＩＥ法等を用いて全面を異
方性エッチングする。なおここでの第２の絶縁膜７ａの
厚さは、溝６が完全に埋め込まれないよう第１の絶縁膜
７が底部に残存した状態での溝６の半分かつ溝６の深さ
より小さく設定されればよい。この工程で図１８に示す
ように、溝６で挟まれた基板領域１ａの上部表面に形成
されるチャネルと、次の工程で前記溝６に埋め込まれる
ソース・ドレイン導電層とを接続するシリコン表面９を
除き、溝６の底面と基板領域１ａの側面とが前記第１、
第２の絶縁層７、７ａで覆われた形状となる。

【０１０６】ＭＯＳトランジスタのチャネルと、溝６に
埋め込まれるソース・ドレイン導電層とを接続するシリ
コン表面９の露出幅は例えば５０ｎｍとする。この露出
幅はＭＯＳトランジスタの特性に応じて設定される。

【０１０７】次に導電層８を堆積し、通常のＣＭＰ法、
レジストエッチバック法等を用いてこれを平坦化して図
１９に示す構造を形成する。引き続きＲＩＥ法等を用い
て全面を異方性エッチングすることにより、図２０に示
すように溝６に導電層８を埋め込み、シリコン表面９で
チャネル領域に接続されたＭＯＳトランジスタのソース
・ドレイン領域５が形成される。

【０１０８】このとき前記導電層８の最上部は、ゲート
絶縁膜３及び第１のストッパー膜２ａの上面よりも下に
位置するようにして、前記導電層８とゲート電極４又は
他のＭＯＳトランジスタの導電層との短絡を防止する。
導電層８の材料としては、例えば多結晶シリコン等を用
いることができる。以上の工程により第１の実施の形態
に係る半導体装置が形成される。

【０１０９】次に本発明の第１０の実施の形態に係る半
導体装置の製造方法について説明する。

【０１１０】第１０の実施の形態は第９の実施の形態の
応用であり、第６の実施の形態の半導体装置に関する製
造方法を示すものである。第９の実施の形態の図１３に
示されているように第２のストッパー膜４ｂと高不純物
濃度の多結晶シリコンからなるゲート電極４をエッチン
グによりパターン形成した後、前記多結晶シリコンから
なるゲート電極４の側壁表面を熱酸化することにより、
図２１に示すようにゲート電極４の側壁表面に薄い絶縁
膜４ａを形成することが前記第９の実施の形態と異なっ
ている。その前後の製造方法は前記第９の実施の形態と
同じである。

【０１１１】このようにゲート電極４の側壁に絶縁膜４
ａを設けることにより、図２０に示す導電層８がゲート
絶縁膜３の最上部より上に存在しても、導電層８とゲー
ト電極４は短絡しない。

【０１１２】前記第６の実施の形態でのべたように、前
記導電層とゲート電極とが短絡しないという本実施の形
態の製造方法の特徴は、第１乃至第５の実施の形態に係
る半導体装置の全てに対して有効である。従ってこのよ
うに対策された本発明の半導体装置において、溝６への
埋め込み導電層の最上部の高さの制限はエッチングスト
ッパー膜２ａを含む素子分離領域２の上面以下であるこ
とのみとなる。

【０１１３】次に図２２〜２４に基づき、本発明の第１
１の実施の形態に係る半導体装置の製造方法について説
明する。第１１の実施の形態は、第９、第１０の実施の
形態の応用であり、第２、第６の実施の形態を組み合わ
せた半導体装置に関する製造方法を示すものである。

【０１１４】図２２に示す高不純物濃度の多結晶シリコ
ンからなる導電層８を堆積するまでの工程は、ゲート電
極４の側壁絶縁膜４ａを備えた図２１の構造に対して、
図１４における溝６の形成から図１９の工程までを加え
た第９の実施の形態と同じ製造方法を用いる。

【０１１５】次に図２３に示すように、多結晶シリコン
からなる第１の導電層８の異方性エッチングを、第１の
導電層８の最上部が絶縁膜７ａの最上部よりも下側にな
るまで行う。引き続き図２４に示すように、チャネルと
接続するための基板領域１ａのシリコン表面９と下地の
多結晶シリコン８から、シリコン層からなる第２の導電
層１２をエピタキシャル成長する。

【０１１６】このときゲート電極４は絶縁膜４ａにより
覆われているため、図２４に示すように第２の導電層１
２がゲート絶縁膜３の上部に達しても前記第２の導電層
１２とゲート電極４とが短絡することはない。

【０１１７】なおゲート電極４の側壁絶縁膜４ａを有し
ない前記第２の実施の形態の場合には、側壁絶縁膜４ａ
を形成する工程を省略することができるが、第２の導電
層１２がゲート絶縁膜３の上部以下になるよう第２の導
電層の厚さを制御しなければならない。

【０１１８】次に図２５〜２７に基づき本発明の第１２
の実施の形態について説明する。

【０１１９】第１２の実施の形態は第９の実施の形態の
応用であり、第３の実施の形態の半導体装置に関する製
造方法を示すものである。図９から図１９までは第９の
実施の形態と同じ工程を用いる。ただし、第９の実施の
形態においては第１の導電層８は多結晶シリコンであっ
たが、本実施の形態ではこれに替えてタングステン、ア
ルミニウム、銅等の金属、及びこれを含む合金からなる
第１の導電層１０を用いる。

【０１２０】また、本実施の形態では図２５に示すよう
に、第１の導電層１０の最上部が絶縁膜７ａの最上部よ
りも下になるまで第１の導電層１０の異方性エッチング
を行う。引き続き第２の導電層１１を堆積し、通常のＣ
ＭＰ法、レジストエッチバック法などを用いて平坦化し
て図２６に示す構造を形成する。

【０１２１】次に、ＲＩＥ法等を用いて全面を異方性エ
ッチングすることにより、図２７に示すように溝６に埋
め込まれた第１の導電層１０に積層して第２の導電層１
１を埋め込む。第２の導電層１１の材料としては高不純
物濃度の多結晶シリコンを用いる。このとき第２の導電
層１１の最上部は、この第２の導電層１１とゲート電極
４又は他のＭＯＳトランジスタのソース・ドレイン導電
層との短絡を防止するため、絶縁膜３の上面及び第１ス
トッパー膜２ａの上面よりも下側にしなければならな
い。これらの前後の工程は第９の実施の形態と同じであ
る。

【０１２２】なお本第１２の実施の形態は、第１の導電
層１０がチタンシリサイド、コバルトシリサイド、タン
グステンシリサイド、モリブデンシリサイド等の金属シ
リコン化合物であっても、同様に実施することができ
る。

【０１２３】次に本発明の第１３の実施の形態に係る半
導体装置の製造方法について説明する。第１３の実施の
形態は第１２の実施の形態の応用であり、第３、第６の
実施の形態を組み合わせた半導体装置に関する製造方法
を示すものである。

【０１２４】第１３の実施の形態においては、ゲート絶
縁膜３、ゲート電極材料４、ストッパー膜４ｂの形成の
あとに、多結晶シリコンからなるゲート電極４をパター
ン形成した後、前記ゲート電極４の側壁を酸化して図２
１に示す絶縁膜４ａを形成する点が前記第１２の実施の
形態と異なっている。その前後の製造方法は第１２の実
施の形態と同じである。

【０１２５】このような工程で製造することにより、前
記第１２の実施の形態に比べて多結晶シリコンからなる
第２の導電層１１がゲート絶縁膜４の最上部より上に存
在しても、第２の導電層１１とゲート電極４は短絡しな
いという特徴を有する。

【０１２６】次に図２８〜図３０に基づき本発明の第１
４の実施の形態に係る半導体装置の製造方法について説
明する。

【０１２７】第１４の実施の形態は、第１１及び第１３
の実施の形態の応用であり、第６の実施の形態の半導体
装置の変形例に関する製造方法を示すものである。図２
２の構造の形成までは第１１の実施の形態と同じ製造方
法を用いる。但し本実施の形態では図２８に示すよう
に、図２２の多結晶シリコン８の代わりに、第１の導電
材料１０として電気抵抗が低いタングステン、アルミニ
ウム、銅、チタン及びその合金からなる金属、又はチタ
ンシリサイド、コバルトシリサイド、タングステンシリ
サイド、モリブデンシリサイド等の金属シリコン化合物
を使用する。

【０１２８】第１の導電材料１０を異方性エッチングし
溝６の底部に埋め込む。次に第２の導電材料として高不
純物濃度の多結晶シリコン１１を堆積し、通常のＣＭＰ
法、レジストエッチバック法などを用いて平坦化して、
その後ＲＩＥ法を用いて全面を異方性エッチングし、図
２９に示すように、第２の導電層１１の最上部が絶縁膜
７ａの最上部よりも下側になるまで行う。

【０１２９】引き続き図３０に示すように、チャネルと
接続するための基板領域１ａのシリコン表面９と下地の
多結晶シリコン１１から、高不純物濃度のシリコン層か
らなる第３の導電層１２をエピタキシャル成長する。

【０１３０】このときゲート電極４は絶縁膜４ａにより
覆われているため、図３０に示すように第３の導電層１
２がゲート絶縁膜３の上部に達しても前記第３の導電層
１２とゲート電極４とが短絡することはない。

【０１３１】次に図３１〜図３４に基づき第１５の実施
の形態について説明する。第１５の実施の形態は第９の
実施の形態の応用であり、第５の実施の形態の半導体装
置に関する製造方法を示すものである。

【０１３２】第９の実施の形態におけるゲート絶縁膜
３、ゲート電極４及びゲート電極４上のストッパー膜４
ｂをパターン形成した図１３の構造の上に、図３１に示
すようにゲート側壁形成用の絶縁膜１４を厚さ５０ｎｍ
堆積し、その後、ＲＩＥ法等を用いて異方性エッチング
を行い、図３２に示すゲート側壁絶縁膜１４を形成する
点が第９の実施の形態と異なっている。

【０１３３】ゲート側壁絶縁膜１４としては、シリコン
酸化膜、シリコン窒化膜、多結晶シリコン膜、アモルフ
ァスシリコン膜等を用いる。その他の工程は第９の実施
の形態と同様の方法を用いて図３３に示す構造を形成す
る。

【０１３４】次にドライエッチング又はウエットエッチ
ングを用いてゲート側壁絶縁膜１４を除去し、その後図
３４に示すように、拡張ソース、ドレイン領域となるゲ
ート側壁絶縁膜１４の下部のシリコン基板表面１３に不
純物イオンを注入する。引き続き図１９と図２０の工程
を経て、図５に示す第５の実施の形態の半導体装置が形
成される。

【０１３５】前記シリコン基板表面１３へのイオン注入
は、図１９と図２０の工程を経た後溝６に埋め込まれた
多結晶シリコンと共に前記シリコン基板表面１３に対し
て行ってもよい。なおストッパー膜４ｂは、ゲート側壁
絶縁膜１４と同時に除去されてもよい。このほか第９乃
至第１４の実施の形態についても本実施の形態と同様の
応用が可能である。

【０１３６】次に図３５乃至図４１に基づき、本発明の
第１６の実施の形態について説明する。図３５に示すよ
うにシリコン基板１に例えばＳＴＩ型の埋め込み素子分
離領域２を形成しシリコン基板１の上に厚さ６ｎｍのゲ
ート絶縁膜３を形成する。

【０１３７】多結晶シリコンからなるゲート電極材料４
を厚さ２００ｎｍ堆積し、その上にシリコン酸化膜１６
をＣＶＤ (Chemical Vapor Deposition)法で堆積後、通
常のリソグラフィーとＲＩＥ法を用いて、シリコン酸化
膜１６をマスクとしてゲート絶縁膜３とゲート電極４を
パターン形成する。

【０１３８】次に図３６に示すように全面にシリコン酸
化膜１７をＣＶＤ法で堆積し、前記ゲート電極をマスク
として半導体基板１にＡｓを６０ｋｅＶ、３×１０¹⁴ｃ
ｍ^-2の条件でイオン注入し、不純物拡散領域１５を形成
する。さらにシリコン窒化膜１８を堆積し、ＲＩＥ法を
用いて異方性エッチングすることによりゲート側壁絶縁
膜１８を形成する。

【０１３９】次に図３７に示すように、ゲート及びソー
ス・ドレイン上のシリコン酸化膜１７をエッチングで除
去し、ゲート電極、側壁のシリコン窒化膜１８、及び素
子分離領域２をマスクとしてＲＩＥ法によりソース・ド
レイン形成領域のシリコン基板１を異方性エッチングし
溝６を形成する。この工程により前記不純物拡散層１５
は前記溝６により切断され、多結晶シリコンゲート電極
４の下部のチャネルに接続する拡張ソース・ドレイン領
域１５となる。

【０１４０】次に図３８に示すように、例えば乾燥酸素
酸化法により溝６の内壁のシリコン表面を約５０ｎｍ酸
化し、例えば等方性エッチングとＲＩＥによる異方性エ
ッチングとを組み合わせて、チャネルと接続する前記拡
張ソース・ドレイン領域１５のシリコン表面９を覆うシ
リコン酸化膜１９の一部を除去する。

【０１４１】次に図３９に示すように、ソース・ドレイ
ン形成領域５の溝６を埋め込む多結晶シリコン膜８を堆
積し、レジストを全面塗布した後多結晶シリコンと前記
レジストとの選択比が１：１になるようなドライエッチ
ング法を用いて、溝６のみに前記多結晶シリコン膜８が
残留したソース・ドレイン形成領域５を得ることができ
る。このとき前記多結晶シリコン膜８とシリコン基板１
は溝６のゲート電極側の側壁上部に露出した拡張ソース
・ドレイン領域１５のシリコン表面９で確実に接続され
る。

【０１４２】次に多結晶シリコンゲート電極４の上部シ
リコン酸化膜１６をエッチングにより除去した後、多結
晶シリコンゲート電極４と溝６に埋め込まれた多結晶シ
リコン膜８にＡｓを５０ｋｅＶ、５×１０¹⁵ｃｍ^-2の条
件でイオン注入し、ゲート電極４とソース・ドレイン形
成領域１５の前記多結晶シリコン膜を高不純物濃度とす
る。

【０１４３】以上のように形成されたＭＯＳトランジス
タは、第５の実施の形態の半導体装置と同等であり、そ
こにのべたトランジスタ特性上の利点を全て備えてい
る。またその製造方法についても、溝６を深くして導電
層の埋め込みに第９乃至第１４の実施の形態でのべた方
法を用いれば、第１乃至第４の実施の形態でのべた全て
の埋め込み導電層の構造を有するＭＯＳトランジスタを
形成することができる。

【０１４４】このように形成されたＭＯＳトランジスタ
の性能をさらに向上させるために、引き続き図４０に示
すように、例えばスパッタリング法を用いてチタン膜２
０ａを堆積した後、ＲＴＡ (Rapid Thermal Annealing)
法により、ゲート及びソース・ドレイン領域の多結晶シ
リコン膜の上にチタンシリサイドからなる金属シリコン
化合物膜を形成し、素子分離領域２及びゲート側壁絶縁
膜１８等に残留する不要なチタン膜を硫酸と過酸化水素
によるウェットエッチングで除去することにより、図４
１に示す金属シリコン化合物膜２０を備えた高性能ＭＯ
Ｓトランジスタの構造を自己整合的に形成することがで
きる。

【０１４５】なお本実施の形態の製造方法に対応する図
７の半導体装置の断面図には図４１に示すシリコン酸化
膜１７が示されていないが、このシリコン酸化膜１７の
役割は図３６の不純物拡散層１５へのイオン注入の制御
性を高めるために形成されたものであり、装置の構成要
素として必須のものではないため図７では省略した。

【０１４６】次に通常の方法により、層間絶縁膜を形成
してその平坦化を行い、さらにコンタクトホールを開孔
してＡｌ−Ｓｉ−Ｃｕ合金等の金属配線膜のスパッタと
パターニングを行い、コンタクトホールを介してソース
・ドレイン領域の拡散領域とゲート電極とを接続する金
属配線を形成しｎ型ＭＯＳトランジスタを完成する。不
純物の種類を変更すれば、同様にしてｐ型ＭＯＳトラン
ジスタを形成することができることはいうまでもない。

【０１４７】次に図４２乃至図４８に基づき、本発明の
第１７の実施の形態に係る半導体装置の製造方法につい
て説明する。図４２に示すようにシリコン基板１の上に
熱酸化法又はＣＶＤ法を用いて均一な絶縁膜２を堆積す
る。次に図４３に示すようにレジストパターン２ｂを用
いて前記絶縁膜２にシリコン基板１に達する開口部６ａ
を形成する。シリコン基板１への開口は必ずしも基板１
の表面で停止する必要はなく、ある程度基板１を掘り込
むように開口してもよい。

【０１４８】レジストパターン２ｂを剥離した後、図４
４に示すように開口部６ａの底面に露出したシリコン基
板表面から、ＭＯＳトランジスタのチャネルを形成する
ためのシリコン層１ｂをエピタキシャル成長することに
より、前記開口部６ａが前記絶縁膜２の上面の高さまで
前記シリコン層１ｂで埋め込まれるようにする。

【０１４９】具体的にはシリコンのエピタキシャル層の
厚さを絶縁膜２の厚さよりも大として、前記絶縁膜２を
ストッパーとしてＣＭＰ法により前記絶縁膜上に広がっ
た過剰のエピタキシャル層を除去する。また選択エピタ
キシャル法を用いて開口部のみにシリコン層１ｂを成長
するようにしてもよい。

【０１５０】この後前記シリコン層１ｂの上部表面に、
図４５に示すようにゲート絶縁膜３を介して多結晶シリ
コンゲート電極４を形成する。その形成方法は第９の実
施の形態において、図１２及び図１３を用いて説明した
方法と同様である。

【０１５１】このとき前記シリコン層１ｂの上面が、多
結晶シリコンゲート電極４の下部のチャネル領域より大
きくなるよう、ゲート電極４がパターン形成される。さ
らに多結晶シリコンゲート電極４の下部からその両側に
拡張されたシリコン層１ｂの表面に、前記多結晶シリコ
ンゲート４をマスクとして不純物イオンを浅く注入する
ことにより、拡張ソース・ドレイン領域１３を形成す
る。

【０１５２】次に図４５に示すように、この拡張ソース
・ドレイン領域１３とこれに隣接する前記絶縁膜２の一
部を覆うように、多結晶シリコンゲート電極４の側壁絶
縁膜１８を形成する。

【０１５３】次に図４６に示すように、このゲート側壁
絶縁膜１８を備えたゲート電極４と絶縁膜２の素子分離
領域とする部分を覆うレジスト２ｃとをマスクとして、
ＲＩＥ法を用いた異方性エッチングにより前記絶縁膜上
のソース・ドレイン形成領域に溝６を設ける。溝６の深
さは前記絶縁膜２の厚さよりも小さくなるようにし、溝
６の底面とシリコン層１ｂに対向する側壁に絶縁膜２の
一部を残留させる。

【０１５４】次に図４７に示すように、ＣＤＥ（Chemic
al Dry Etching）法を用いてゲート側壁絶縁膜１８を等
方性エッチングすることにより、シリコン層１ｂの側壁
を覆う絶縁膜２の最上部を露出する。

【０１５５】このように形成された溝６の上方からＲＩ
Ｅ法を用いて異方性エッチングすることにより、図４８
に示すように半導体層１ｂの上部において、拡張ソース
・ドレイン領域１３の端面を露出することができる。こ
の工程で素子分離領域となる絶縁膜２はレジスト２ｃで
表面が覆われているため保護される。

【０１５６】図４８と前記第９の実施の形態における図
１８を比較すれば、両者は構造上近似しているので、第
９の実施の形態の図１８以降の製造方法はそのまま本実
施の形態の製造方法に適用でき、さらに第１乃至第４の
実施の形態でのべたすべての埋め込み導電層の構造を有
するＭＯＳトランジスタを形成することができるので、
そこで説明した特性上の利点をすべて備えていることが
わかる。

【０１５７】また本実施の形態において、図４８に示す
構造は溝６の形成により同時に溝６の内面を覆う絶縁膜
と、レジスト２ｃの下部に素子分離領域となる絶縁膜が
一体のものとして形成されるが、第９の実施の形態では
図１５乃至図１８を用いて説明したように複数の絶縁膜
の堆積と平坦化工程とＲＩＥのような異方性エッチング
を組み合わせた複雑な工程を必要とする。また第９の実
施の形態では素子分離領域２の形成のため別途例えばＳ
ＴＩの形成を行う必要があり、さらに工程数が増加す
る。

【０１５８】したがって本第１７の実施の形態の製造方
法は、シリコン層１ｂの形成のためエピタキシャル成長
が加わることなどの欠点はあるが、実用上十分他の製造
方法に匹敵するものである。

【０１５９】本実施の形態において、エピタキシャル成
長基板にシリコンを用いる場合を説明したが、例えばサ
ファイア等高品質のシリコンエピタキシャル成長層が得
られるものであれば同様に用いることができる。このと
き配線容量の低下等、従来ＳＯＩ(Silicon on Insulato
r)構造で得られた特性上の利点がさらに加わることは、
前記第８の実施の形態で説明した通りである。

【０１６０】またレジスト膜２ｃ除去後の図４８と第１
６の実施の形態の図３８とを比較すれば、両者はゲート
側壁絶縁膜１８を有する点を含めてほぼ同一の基本構造
を有している。従ってＭＯＳトランジスタの性能をさら
に向上させるために、引き続き図３９から図４１までの
工程を加えれば、金属シリコン化合物膜２０を備えた高
性能ＭＯＳトランジスタの構造を自己整合的に形成する
ことが可能であることがわかる。

【０１６１】上記第１乃至第１７の実施の形態におい
て、ＳＴＩ型の素子分離領域を用いる場合について説明
したが、例えばＬＯＣＯＳ（Local Oxidation of Silic
on）等のフィールド酸化による素子分離領域を用いても
同様に実施することができることは明らかである。また
半導体装置を形成する基板については、一部を除いて全
てシリコン基板を用いる場合について説明した。しか
し、本発明の半導体装置及びその製造方法はシリコン基
板に限定されるものではない。シリコン以外の化合物半
導体材料を基板またはチャネル層として用いる場合につ
いても幅広く適用することができる。さらにゲート絶縁
膜としては酸化膜に限らず、窒化膜や窒酸化膜を用いた
ＭＩＳトランジスタであってもよい。その他本発明の要
旨を逸脱しない範囲で種々に変形して実施することがで
きる。

【０１６２】

【発明の効果】上述したように本発明の半導体装置及び
その製造方法によれば、ＭＩＳトランジスタのソース及
びドレイン領域の形成方法として、ソース及びドレイン
形成領域に溝を形成し、その溝内に種々の構造の絶縁材
料と導電材料を積層することにより、短チャネル化に当
り障害となるショートチャネル効果の抑制と、高性能Ｍ
ＩＳトランジスタの実現に必須の条件となるソース・ド
レイン接合容量と直列抵抗の低減とを同時に達成するこ
とができる。またゲート上及びソース・ドレイン領域上
に金属シリコン化合物膜を備えた高性能でかつ信頼性の
高いＭＩＳトランジスタを形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
構造を示す断面図。

【図２】本発明の第２の実施の形態に係る半導体装置の
構造を示す断面図。

【図３】本発明の第３の実施の形態に係る半導体装置の
構造を示す断面図。

【図４】本発明の第４の実施の形態に係る半導体装置の
構造を示す断面図。

【図５】本発明の第５の実施の形態に係る半導体装置の
構造を示す断面図。

【図６】本発明の第６の実施の形態に係る半導体装置の
構造を示す断面図。

【図７】本発明の第７の実施の形態に係る半導体装置の
構造を示す断面図。

【図８】本発明の第８の実施の形態に係る半導体装置の
構造を示す断面図。

【図９】本発明の第９の実施の形態の半導体装置の製造
方法を示す工程断面図。

【図１０】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１１】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１２】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１３】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１４】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１５】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１６】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１７】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１８】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図１９】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図２０】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。

【図２１】本発明の第１０の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図２２】本発明の第１１の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図２３】本発明の第１１の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図２４】本発明の第１１の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図２５】本発明の第１２の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図２６】本発明の第１２の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図２７】本発明の第１２の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図２８】本発明の第１４の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図２９】本発明の第１４の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３０】本発明の第１４の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３１】本発明の第１５の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３２】本発明の第１５の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３３】本発明の第１５の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３４】本発明の第１５の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３５】本発明の第１６の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３６】本発明の第１６の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３７】本発明の第１６の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３８】本発明の第１６の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図３９】本発明の第１６の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４０】本発明の第１６の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４１】本発明の第１６の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４２】本発明の第１７の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４３】本発明の第１７の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４４】本発明の第１７の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４５】本発明の第１７の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４６】本発明の第１７の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４７】本発明の第１７の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４８】本発明の第１７の実施の形態の半導体装置の
製造方法を示す工程断面図。

【図４９】従来のＭＯＳトランジスタの構造を示す断面
図。

【図５０】金属シリコン化合物膜を備えた従来のＭＯＳ
トランジスタの断面図。

【符号の説明】

１…シリコン基板 １ａ…不純物添加量の少ない基板領域 ２…素子分離領域 ２ａ…第１のストッパー絶縁膜 ２ｃ…レジスト膜 ３…ゲート絶縁膜 ４…多結晶シリコンゲート電極 ４ａ…多結晶シリコンゲート電極の側面を覆う絶縁膜 ４ｂ…第２のストッパー絶縁膜 ５…ソース・ドレイン形成領域 ６…ソース・ドレインとなる領域に形成された溝 ７…溝の側壁に形成された絶縁膜 ７ａ…溝の側壁絶縁膜の異方性エッチングのマスクとな
る絶縁膜 ８…溝に埋め込まれる多結晶シリコン膜 ９…チャネルと接続するための溝側壁のシリコン表面 １０…溝に埋め込まれる第１の導電層 １１…溝に埋め込まれる第２の導電層 １２…溝に埋め込まれる第３の導電層 １３…拡張ソース・ドレイン領域 １４…後に除去するゲート側壁絶縁膜 １５…拡張ソース・ドレイン領域となる不純物拡散層 １６…多結晶シリコンゲート電極のエッチングマスクと
なる酸化膜 １７…多結晶ゲート電極の側壁を覆う酸化膜 １８…ゲート側壁絶縁膜 １９…溝の底面と側壁を覆う絶縁膜 ２０…金属シリコン化合物膜 ２０ａ…チタン膜 ２１…ソース・ドレイン拡散領域

Claims (23)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜を介して形
   成されたＭＩＳトランジスタのゲート電極と、 前記半導体基板の前記ＭＩＳトランジスタのソースとな
   る領域に形成された第１の溝と、 前記半導体基板の前記ＭＩＳトランジスタのドレインと
   なる領域に形成された第２の溝と、 前記第１、第２の溝の間に形成された前記半導体基板の
   上部表面からなる前記ＭＩＳトランジスタのチャネル領
   域と少なくとも前記第１、第２の溝の側壁上部における
   前記チャネル領域との接続部分を除き前記第１、第２の
   溝の内部表面に形成された絶縁膜と、 前記チャネル領域との接続部分を含めて前記第１、第２
   の溝に埋め込まれた導電層とを有し、 この導電層が前記接続部分を通じて前記チャネル領域に
   接続されることを特徴とする半導体装置。
2. 【請求項２】 基板上に堆積された絶縁膜と、 前記絶縁膜の一部に形成された開口部と、 前記開口部を埋め込む半導体層と、 前記半導体層上にゲート絶縁膜を介して形成されたＭＩ
   Ｓトランジスタのゲート電極と、 前記絶縁膜の前記ＭＩＳトランジスタのソースとなる領
   域に形成された第１の溝と、 前記絶縁膜の前記ＭＩＳトランジスタのドレインとなる
   領域に形成された第２の溝と、 前記第１、第２の溝の間に形成された前記半導体層の上
   部表面からなる前記ＭＩＳトランジスタのチャネル領域
   と、 少なくとも前記絶縁膜における前記チャネル領域との対
   向部が除去されて形成された前記第１、第２の溝の側壁
   上部における前記チャネル領域との接続部分と、 前記
   チャネル領域との接続部分を含めて前記第１、第２の溝
   に埋め込まれた導電層とを有し、 この導電層が前記接続部分を通じて前記チャネル領域に
   接続されたことを特徴とする半導体装置。
3. 【請求項３】 前記第１、第２の溝と前記チャネル領域
   との接続部分に前記ＭＩＳトランジスタの拡張ソース領
   域と拡張ドレイン領域とを備えたことを特徴とする請求
   項１、２のいずれか１つに記載の半導体装置。
4. 【請求項４】 前記導電層は、多結晶シリコンからなる
   ことを特徴とする請求項１乃至請求項３のいずれか１つ
   に記載の半導体装置。
5. 【請求項５】 前記導電層は、前記第１、第２の溝に埋
   め込まれた多結晶シリコン層と、これに積層して前記接
   続部分に露出した前記半導体基板または前記半導体層と
   前記多結晶シリコン層からエピタキシャル成長したエピ
   タキシャル層との２層構造からなることを特徴とする請
   求項１乃至請求項３のいずれか１つに記載の半導体装
   置。
6. 【請求項６】 前記導電層は、前記チャネル領域との接
   続部分の下方まで前記第１、第２の溝に埋め込まれた金
   属層または金属シリコン化合物層と、これに積層して前
   記チャネル領域との接続部分を含めて前記第１、第２の
   溝に埋め込まれた多結晶シリコン層との２層構造からな
   ることを特徴とする請求項１乃至請求項３のいずれか１
   つに記載の半導体装置。
7. 【請求項７】 前記導電層は、前記第１、第２の溝の底
   部に埋め込まれた金属層または金属シリコン化合物層
   と、これに積層して前記第１、第２の溝に埋め込まれた
   多結晶シリコン層と、これに積層して前記接続部分に露
   出した半導体基板または前記半導体層と前記多結晶シリ
   コン層からエピタキシャル成長したエピタキシャル層と
   の３層構造からなることを特徴とする請求項１乃至請求
   項３のいずれか１つに記載の半導体装置。
8. 【請求項８】 前記拡張ソース領域と拡張ドレイン領域
   とを覆うように前記ゲート電極のソース側とドレイン側
   に形成された前記ゲート電極の側壁絶縁膜を有すること
   を特徴とする請求項３記載の半導体装置。
9. 【請求項９】 前記ゲート電極と前記導電層は、多結晶
   シリコンとその上部に積層された金属シリコン化合物と
   の２層構造からなることを特徴とする請求項３記載の半
   導体装置。
10. 【請求項１０】 前記金属シリコン化合物はＴｉＳ
    ｉ₂ 、ＣｏＳｉ、ＷＳｉ₂ 、ＭｏＳｉ₂ のいずれか１つ
    であることを特徴とする請求項９記載の半導体装置。
11. 【請求項１１】 基板上に形成された第１導電型の半導
    体領域と、 この第１導電型の半導体領域を挟んで前記基板上に形成
    された１対の第２導電型の半導体領域と、 前記第１導電型の半導体領域上に絶縁膜を介して形成さ
    れた導電部材と、 前記第１導電型の半導体領域と１対の第２導電型の半導
    体領域の間にそれぞれ形成された絶縁部材とを有し、 前記絶縁部材の最上部の高さは、前記第１導電型の半導
    体領域の上面より低く、 前記絶縁部材の上方に前記第
    １導電型の半導体領域と１対の第２導電型の半導体領域
    との接続部分が形成されていることを特徴とする半導体
    装置。
12. 【請求項１２】 前記絶縁部材は、前記接続部分を除
    き、前記第２導電型の半導体領域を囲繞するように形成
    されたことを特徴とする請求項１１記載の半導体装置。
13. 【請求項１３】 前記第１導電型の半導体領域がＭＩＳ
    トランジスタのチャネル領域、前記１対の第２導電型の
    半導体領域が前記ＭＩＳトランジスタのそれぞれソース
    領域とドレイン領域、前記導電部材が前記ＭＩＳトラン
    ジスタのゲート電極であることを特徴とする請求項１
    １、１２のいずれか１つに記載の半導体装置。
14. 【請求項１４】 前記チャネル領域と前記ソース領域及
    びドレイン領域の間にそれぞれ前記ＭＩＳトランジスタ
    の拡張ソース領域と拡張ドレイン領域とを備えたことを
    特徴とする請求項１３記載の半導体装置。
15. 【請求項１５】 前記ゲート電極と前記ソース領域及び
    ドレイン領域は、多結晶シリコンとその上部に積層され
    た金属シリコン化合物との２層構造からなることを特徴
    とする請求項１４記載の半導体装置。
16. 【請求項１６】 半導体基板上に素子分離領域を形成
    し、 前記半導体基板上にゲート絶縁膜を介してＭＩＳトラン
    ジスタのゲート電極を形成する工程と、 前記素子分離領域及びゲート電極と自己整合的に前記半
    導体基板を異方性エッチングすることにより前記半導体
    基板の前記ＭＩＳトランジスタのソース・ドレインとな
    る領域に溝を形成する工程と、 前記半導体基板上に第１の絶縁層を堆積し、前記溝を埋
    め込む工程と、 前記第１の絶縁層の表面を平坦化し、この平坦化された
    第１の絶縁層を異方性エッチングすることにより、前記
    溝の底部に前記第１の絶縁層を残存させる工程と、 この工程後の前記溝の幅の半分及び深さより膜厚が小さ
    い第２の絶縁層を前記半導体基板上に堆積し、前記第２
    の絶縁層を異方性エッチングすることにより、前記溝の
    ゲート電極側の側壁上部に半導体基板の表面を露出させ
    る工程と、 前記半導体基板上にさらに多結晶シリコンを堆積して、
    前記溝を埋め込む工程と、 前記多結晶シリコンの表面を平坦化し、この平坦化され
    た多結晶シリコンを異方性エッチングすることにより前
    記素子分離領域が露出するまで前記多結晶シリコンを除
    去する工程とを有することを特徴とする半導体装置の製
    造方法。
17. 【請求項１７】 半導体基板上に素子分離領域を形成
    し、 前記半導体基板上にゲート絶縁膜を介してＭＩＳトラン
    ジスタのゲート電極を形成し、前記ゲート電極に側壁絶
    縁膜を形成する工程と、 前記素子分離領域と前記側壁絶縁膜を備えたゲート電極
    と自己整合的に前記半導体基板を異方性エッチングする
    ことにより前記半導体基板の前記ＭＩＳトランジスタの
    ソース・ドレインとなる領域に溝を形成する工程と、 前記半導体基板上に第１の絶縁膜を堆積し、前記溝を埋
    め込む工程と、 前記第１の絶縁膜の表面を平坦化し、この平坦化された
    第１の絶縁膜を異方性エッチングすることにより、前記
    溝の底部に前記第１の絶縁膜を残存させる工程と、 この工程後の前記溝の幅の半分及び深さより膜厚が小さ
    い第２の絶縁膜を前記半導体基板上に堆積し、前記第２
    の絶縁膜を異方性エッチングすることにより前記溝のゲ
    ート電極側の側壁上部に半導体基板の表面を露出させる
    工程と、 前記半導体基板上にさらに多結晶シリコンを堆積して前
    記溝を埋め込む工程と、 前記多結晶シリコンの表面を平坦化し、この平坦化され
    た多結晶シリコンを異方性エッチングすることにより前
    記素子分離領域が露出するまで前記多結晶シリコンを除
    去する工程と、 前記側壁絶縁膜を除去し、この側壁絶縁膜に覆われた半
    導体基板を露出する工程と、 前記半導体基板の露出部分に不純物イオンを打ち込む工
    程とを有することを特徴とする半導体装置の製造方法。
18. 【請求項１８】 半導体基板上に素子分離領域を形成
    し、前記半導体基板上にゲート絶縁膜を介してＭＩＳト
    ランジスタのゲート電極を形成する工程と、 前記ゲート電極をマスクとして少なくとも前記ゲート電
    極近傍の前記ＭＩＳトランジスタの拡張ソース・ドレイ
    ンとなる領域に不純物イオンを注入する工程と、 前記
    ゲート電極近傍の前記拡張ソース・ドレインとなる領域
    を覆うように前記ゲート電極に側壁絶縁膜を形成する工
    程と、 前記素子分離領域及び前記側壁絶縁膜を備えたゲート電
    極と自己整合的に前記半導体基板を異方性エッチングす
    ることにより前記半導体基板の前記ＭＩＳトランジスタ
    のソース・ドレインとなる領域に溝を形成する工程と、 前記溝のゲート電極側の側壁上部に露出した前記半導体
    基板における前記拡張ソース・ドレインとなる領域の表
    面を除いて、前記溝の内壁を絶縁層で覆う工程と、 前記半導体基板上に多結晶シリコンを堆積して前記溝を
    埋め込む工程と、 前記多結晶シリコンの表面を平坦化し、この平坦化され
    た多結晶シリコンを異方性エッチングすることにより前
    記素子分離領域が露出するまで前記多結晶シリコンを除
    去する工程とを有することを特徴とする半導体装置の製
    造方法。
19. 【請求項１９】 基板上に絶縁層を形成し、この絶縁層
    に前記基板に到達する開口部を形成し、この開口部の下
    部に露出した前記基板表面からＭＩＳトランジスタのチ
    ャネル領域を形成する半導体層をエピタキシャル成長す
    る工程と、 このエピタキシャル成長した半導体層の上部表面に、ゲ
    ート絶縁膜を介して前記ＭＩＳトランジスタのゲート電
    極を形成する工程と、 前記ゲート電極下部の両側に露出した前記半導体層の表
    面に前記ゲート電極をマスクとして不純物イオンを注入
    することにより前記ＭＩＳトランジスタの拡張ソース・
    ドレインとなる領域を形成する工程と、 この拡張ソース・ドレインとなる領域とこれに隣接する
    前記絶縁層の一部を覆うように前記ゲート電極の側壁絶
    縁膜を形成する工程と、 この側壁絶縁膜を備えたゲート電極と自己整合的に前記
    絶縁層を異方性エッチングすることにより前記絶縁層の
    前記ＭＩＳトランジスタのソース・ドレインとなる領域
    に溝を形成する工程と、 前記側壁絶縁膜を等方性エッチングすることにより前記
    溝と前記半導体層との間に残された前記絶縁層を露出さ
    せ、この絶縁層を異方性エッチングすることにより前記
    溝のゲート電極側の側壁上部で前記半導体層における前
    記拡張ソース・ドレインとなる領域を露出させる工程
    と、 前記基板上にさらに多結晶シリコンを堆積して前記溝を
    埋め込む工程と、 前記多結晶シリコンの表面を平坦化し、この平坦化され
    た多結晶シリコンを異方性エッチングすることにより前
    記絶縁層の上部表面からなる素子分離領域が露出するま
    で前記多結晶シリコンを除去する工程とを有することを
    特徴とする半導体装置の製造方法。
20. 【請求項２０】 前記多結晶シリコンを除去する工程で
    は、前記溝のゲート電極側の側壁上部における半導体基
    板または半導体層表面が露出するまで前記多結晶シリコ
    ンが異方性エッチングされ、かつこの半導体基板または
    半導体層表面と前記多結晶シリコンから半導体層をエピ
    タキシャル成長する工程とがさらに含まれたことを特徴
    とする請求項１６乃至請求項１９記載の半導体装置の製
    造方法。
21. 【請求項２１】 前記多結晶シリコンを堆積して前記溝
    を埋め込む工程の前に、金属または金属シリコン化合物
    を堆積し前記溝を埋め込む工程と、前記金属または金属
    シリコン化合物の表面を平坦化し、この平坦化された前
    記金属または金属シリコン化合物を異方性エッチングす
    ることにより前記溝のゲート電極側の側壁上部における
    半導体基板または半導体層表面を露出させる工程とがさ
    らに含まれたことを特徴とする請求項１６乃至請求項２
    ０記載の半導体装置の製造方法。
22. 【請求項２２】 前記多結晶シリコンを除去する工程の
    後、前記半導体基板上に高融点金属膜を堆積し前記半導
    体基板を熱処理することにより、少なくとも前記溝に埋
    め込まれた多結晶シリコン上の前記高融点金属を金属シ
    リコン化合物に変化させる工程と、前記素子分離領域と
    前記ゲート電極の側壁絶縁膜上に残留した高融点金属膜
    を除去する工程とがさらに含まれたことを特徴とする請
    求項１７乃至請求項１９記載の半導体装置の製造方法。
23. 【請求項２３】 前記多結晶シリコンを除去する工程で
    は、前記ゲート絶縁膜の上面以下の高さまで前記多結晶
    シリコンが異方性エッチングされることを特徴とする請
    求項１６乃至請求項１９記載の半導体装置の製造方法。