JP2006202950A - Mos型電界効果トランジスタ及びその製造方法 - Google Patents

Mos型電界効果トランジスタ及びその製造方法 Download PDF

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Abstract

【課題】薄膜SOI構造を用いて高速化及び低消費電力化を実現するMOS型電界効果トランジスタの製造方法を提供することを課題とする。
【解決手段】埋め込み酸化膜上にチャネル層を有する半導体基板上に形成されるMOS型電界効果トランジスタの製造方法であって、前記半導体基板上にゲート酸化膜を介してゲート電極3を形成する工程と、前記ゲート電極3の側壁を覆う第1のサイドウォール16を形成する工程と、前記埋め込み酸化膜をエッチングしてボックス酸化膜5を形成する工程と、前記ボックス酸化膜5の側壁を覆う第2のサイドウォール6を形成する工程とを有し、前記第2のサイドウォール6は、前記ボックス酸化膜5の側壁に延在して、下方に向かって伸びるように形成されることを特徴とする。
【選択図】図1

Description

本発明は、薄膜SOI(Silicon on Insulator)構造を有するMOS(Metal Oxide Semiconductor)型電界効果トランジスタおよびその製造方法に関する。
近年、情報処理やデータ通信の高速化、低消費電力化のために、低リーク電流で高速動作のできる、より性能の向上したMOS型電界効果トランジスタが求められるようになってきた。ところが、MOS型電界効果トランジスタは、構造の微細化を進めることにより、性能が高くしかも低コストを実現するためには、種々の要素を考慮しながら構造の最適化を行わなければならない。
微細化に伴って性能が低下しないようにするためにはゲート長を短くしなければならないが、ゲート長の減少ともとに短チャネル効果と呼ばれる現象が増長される。短チャネル効果とは、ゲート長の減少に伴ってトランジスタのしきい値やソース・ドレイン間耐圧が低下し、サブスレショールド値が増大してしまう現象である。
この短チャンネル効果を抑制して良好な特性のトランジスタを実現するために、一般的にはゲート長の減少に合わせてチャネル部の不純物濃度を増加させ、また、寄生抵抗低減のためにソース・ドレイン領域の濃度を高くする必要があるが、それに伴いソース・ドレイン領域のpn接合容量は増大し、寄生容量の充放電に要する時間が増加して高速化を阻害する要因となる。
pn接合容量を低減化して動作速度の高速化を可能にすることができるものとしてSOI構造を有する基板を用いた半導体が知られている。SOI構造は、埋め込み酸化膜上にシリコン層(SOI)が積層された構造で、特にSOI層が薄い、薄膜SOI構造は、移動度を大きく改善し、寄生容量を大きく低減でき、トランジスタの駆動電流を大きく増大することができる。
例えば、特許文献1では、シリコン(Si)層のチャネル領域が完全空乏化するのに十分なほど薄くし、チャネル領域外のソース領域及びドレイン領域ではコンタクトホールの突き抜けが発生しない程度に厚くなるような薄膜トランジスタを形成することができる技術が開示されている。
また、特許文献2では、Si基板内に埋め込み酸化物を形成し、この上のSi上に、SiGeC結晶を堆積することで、MOSトランジスタの性能を向上する技術が開示されている。
特開平5−160404号公報 特開2003−174161号公報
しかしながら、上記の薄膜SOI構造では、複雑な製造プロセスを用いて、均一なSOI膜厚のSOI基板を作製するため、基板コストが高く、製造コストが高くなる。特に、大きな特性向上が期待できる完全空乏タイプの薄膜SOI基板は高価になる。また、特に完全空乏型薄膜SOI構造では、チャネルとともに寄生部分の膜厚も薄くなるため、寄生抵抗を低減するのが難しいという問題があった。
上記問題点に鑑み、本発明は、薄膜SOI構造を用いて高速化及び低消費電力化を実現するMOS型電界効果トランジスタの製造方法を提供することを課題とする。
また、このMOS型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるMOS型電界効果トランジスタを提供することを課題とする。
上記課題を解決するために、本発明は以下のことを特徴とする。
1.本発明のMOS型電界効果トランジスタの製造方法は、埋め込み酸化膜上にチャネル層を有する半導体基板上に形成されるMOS型電界効果トランジスタの製造方法であって、 前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁を覆う第1のサイドウォールを形成する工程と、前記埋め込み酸化膜をエッチングしてボックス酸化膜を形成する工程と、前記ボックス酸化膜の側壁を覆う第2のサイドウォールを形成する工程とを有し、前記第2のサイドウォールは、前記ボックス酸化膜の側壁に延在して、下方に向かって伸びるように形成されることを特徴とする。
2.前記第2のサイドウォールは、前記第1のサイドウォールに自己整合して、ソース・ドレイン領域のpn接合界面と重なるように形成されることを特徴とする。
3.前記ボックス酸化膜は、前記ソース・ドレイン領域と前記チャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下に形成されることを特徴とする。
4.前記第2のサイドウォールは、CVD法によるシリコン酸化膜からなることを特徴とする。
5.前記第2のサイドウォールは、熱酸化によるシリコン酸化膜からなることを特徴とする。
6.本発明のMOS型電界効果トランジスタは、ボックス酸化膜を有する半導体基板と、 前記ボックス酸化膜上のチャンネル層と、前記チャンネル層上にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極を覆う第1のサイドウォールと、前記ボックス酸化膜を覆う第2のサイドウォールとを有し、前記第2のサイドウォールは、前記ボックス酸化膜の底面より下方に向かって延在していることを特徴とする。
7.さらに、ソース・ドレイン領域とを有し、前記第2のサイドウォールは、前記ソース・ドレイン領域の各領域より下方に向かって形成され、かつ、ソース・ドレイン領域のpn接合界面と重なっていることを特徴とする。
8.前記ボックス酸化膜が、ソース・ドレイン領域とチャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下方に埋め込まれることを特徴とする。
9.前記第2のサイドウォールは、CVD法によるシリコン酸化膜からなることを特徴とする。
10.前記第2のサイドウォールは、熱酸化によるシリコン酸化膜からなることを特徴とする。
本発明により、薄膜SOI構造を用いて高速化及び低消費電力化を実現するMOS型電界効果トランジスタの製造方法を提供することができる。
また、このMOS型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるMOS型電界効果トランジスタを提供することができる。
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
図1は、本発明に係るMOS型電界効果トランジスタの構造を示す図である。
図1に示すように、ボックス酸化膜5は、ゲート電極3側壁の第1のサイドウォール16直下の範囲内で、チャネル領域下にのみに形成され、ソース・ドレイン領域直下には形成されない。このために、SOI膜厚が薄い場合でも寄生領域4の厚さを十分に確保でき、寄生抵抗を低減できる。また、第2のサイドウォールは、ゲート電極3側の第1のサイドウォールに自己整合して、ボックス酸化膜の側壁に延在して下方へ向かって伸びており、ソース・ドレイン領域のpn接合界面と重なるように形成されている。これにより、接合容量も低減でき、トランジスタを高速化できる。
本構造は、Si基板上に商用のCVD装置で、Siと選択エッチングが可能な材料として、例えばSiGe等を含むヘテロ接合層を成長し、その層をシリコン酸化膜で置き換え、その側壁に第2のサイドウォールを形成することで作製できるため、SOI基板を必要とせず、SOI基板コストを削除でき、製造コストを削減できる。
また、チャネル下のボックス酸化膜5を熱酸化工程で形成することで、チャネルSiに面内引張り歪を印加することができ、移動度を向上し、さらに高速化できる。
以下、実施例により本発明を更に説明するが、本発明はこれに限定されるものではない。
(実施例1)
図2、図3、図4は、実施例1に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図2(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図2(b)は、ソース/ドレイン領域にエッチングを施した状態を示す図である。図2(c)は、Si/SiGe層を除去した状態を示す図である。図3(d)は、シリコン酸化膜を堆積した状態を示す図である。図3(e)は、サイドウォールを形成した状態を示す図である。図3(f)は、ソース・ドレイン領域を形成した状態を示す図である。図4(g)は、コンタクトエッチングストップ膜を形成した状態を示す図である。図4(h)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
図2に示すように、素子分離工程終了後、Si1とSiGe2との積層構造を活性領域に選択的に形成し、SiONからなるゲート絶縁膜7、ポリシリコンからなるゲート電極3を形成する。次に、ゲート電極3の側壁に第1のサイドウォール16を形成した後、これをマスクにソース・ドレイン領域をエッチングする。その後、例えば、アンモニア系のエッチング液でSiGe層2を選択的に除去する。
次に、図3に示すように、ここで一度ゲート電極の第1のサイドウォール16を除去した後、CVD法により、例えば、シリコン酸化膜(SiO)を、SiGe2が除去された中空部分に埋め込むと同時に、ゲート電極3側壁及びSi基板側壁に堆積する。その後、異方性ドラインエッチングで、オーバーエッチング量を調節することにより、ボックス酸化膜5の側壁を覆い、側壁に延在して中空部分の酸化膜埋め込み領域より下方に向かって伸びるように第2のサイドウォールを形成する。次に、ソース・ドレイン領域をSiでCVD法により成長させた後、一度、第1のサイドウォール16を除去し、ポケット、エクステンション不純物を注入し、再度ゲート電極3側壁の第1のサイドウォール16を形成した後、ソース・ドレインに不純物を注入することで歪み薄膜SOI構造を作製する。
次に、図4に示すように、活性化アニールにより注入イオンを活性化した後、シリサイド11として、例えばNiSiを形成する。その後、NiSiの上にコンタクトエッチングストップ膜10として、例えば、テンサイルストレスをもつシリコン窒化(SiN)膜10を形成し、層間絶縁膜12を形成してコンタクトホールをあけ、電極13を形成することで実施例1のMOS型電界効果トランジスタができあがる。
本構造は、チャネル領域下のみにボックス酸化膜5があり、さらに、ゲート電極3の側面又は第1のサイドウォール16の外端部ではボックス酸化膜5の側壁に延在する第2のサイドウォールは下方へ向かって伸びており、ソース・ドレイン領域直下にはないため、低寄生抵抗、高移動度を低コストで実現することができる。
なお、本実施例では、第2のサイドウォールをSiOの1層にしているが、SiOとにSiONを積層した2層の絶縁膜にしてもよい。これにより、第2のサイドウォールから基板に印加される歪みを制御し、駆動電流を最適化し、増大化がすることが可能になる。
(実施例2)
図5、図6、図7は、実施例2に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図5(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図5(b)は、ソース/ドレイン領域にエッチングを施した状態を示す図である。図5(c)は、Si/SiGe層を除去した状態を示す図である。図6(d)は、熱酸化工程によりシリコン酸化膜を堆積した状態を示す図である。図6(e)は、サイドウォールを形成した状態を示す図である。図6(f)は、ソース・ドレイン領域を形成した状態を示す図である。図7(g)は、コンタクトエッチングストップ膜を形成した状態を示す図である。図7(h)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
図5に示すように、素子分離工程終了後、Si1とSiGe2との積層構造を活性領域に選択的に形成し、SiONからなるゲート絶縁膜7、ポリシリコンからなるゲート電極3を形成する。次に、ゲート電極3の側壁にサイドウォール16を形成した後、これをマスクにソース・ドレイン領域をエッチングする。その後、例えば、アンモニア系のエッチング液でSiGe層2を選択的に除去する。
次に、図6に示すように、一度、ゲート電極3の第1のサイドウォール16を除去した後、実施例1とは異なる熱酸化工程により、例えば、シリコン酸化膜(SiO)を、SiGe2が除去された中空部分に埋め込むと同時に、Si基板側壁に堆積する。本工程によりSiチャネル部分に、垂直方向に圧縮することで面内引っ張り歪みを印加できる。その後、異方性ドライエッチングで、オーバーエッチング量を調節することにより、ボックス酸化膜5の端部を下方に向かって伸ばすために、第2のサイドウォールを中空部分の酸化膜埋め込み領域より下方に形成する。次に、ソース・ドレイン領域をSiでCVD法により成長させた後、一度、第1のサイドウォール16を除去し、ポケット、エクステンション不純物を注入し、再度、第1のサイドウォール16を形成した後、ソース・ドレインに不純物を注入することで歪み薄膜SOI構造を作製する。
次に、図7に示すように、活性化アニールにより注入イオンを活性化した後、シリサイド11として、例えばNiSiを形成する。その後、NiSiの上にコンタクトエッチングストップ膜10として、例えば、テンサイルストレスをもつシリコン窒化(SiN)膜10を形成し、層間絶縁膜12を形成してコンタクトホールをあけ、電極13を形成することで実施例2のMOS型電界効果トランジスタができあがる。
本構造も、実施例1と同様に、チャネル領域下のみにボックス酸化膜5があり、さらに、ゲート電極3の側面又は第1のサイドウォール16の外端部ではボックス酸化膜5の側壁に延在する第2のサイドウォールは下方へ向かって伸びており、ソース・ドレイン領域直下にはないため、低寄生抵抗、高移動度を低コストで実現することができる。
また、チャネル領域下のボックス酸化膜を熱酸化工程で形成することで、チャネルSiに面内引張り歪を印加することができ、移動度を向上し、さらに高速化できる。
なお、本実施例では、第2のサイドウォールをSiOの1層にしているが、SiOとにSiONを積層した2層の絶縁膜にしてもよい。これにより、第2のサイドウォールから基板に印加される歪みを制御し、駆動電流を最適化し、増大化がすることが可能になる。
本発明に係るMOS型電界効果トランジスタの構造を示す図である。 実施例1に係るMOS型電界効果トランジスタの製造プロセスを示す図である。(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。(b)は、ソース/ドレイン領域にエッチングを施した状態を示す図である。(c)は、Si/SiGe層を除去した状態を示す図である。 実施例1に係るMOS型電界効果トランジスタの製造プロセスを示す図である。(d)は、シリコン酸化膜を堆積した状態を示す図である。(e)は、サイドウォールを形成した状態を示す図である。(f)は、ソース・ドレイン領域を形成した状態を示す図である。 実施例1に係るMOS型電界効果トランジスタの製造プロセスを示す図である。(g)は、コンタクトエッチングストップ膜を形成した状態を示す図である。(h)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。 実施例2に係るMOS型電界効果トランジスタの製造プロセスを示す図である。(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。(b)は、ソース/ドレイン領域にエッチングを施した状態を示す図である。(c)は、Si/SiGe層を除去した状態を示す図である。 実施例2に係るMOS型電界効果トランジスタの製造プロセスを示す図である。(d)は、熱酸化工程によりシリコン酸化膜を堆積した状態を示す図である。(e)は、サイドウォールを形成した状態を示す図である。(f)は、ソース・ドレイン領域を形成した状態を示す図である。 実施例2に係るMOS型電界効果トランジスタの製造プロセスを示す図である。(g)は、コンタクトエッチングストップ膜を形成した状態を示す図である。(h)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
符号の説明
1 Si層
2 SiGe層
3 ゲート電極
4 寄生抵抗領域
5 ボックス絶縁膜
6 第2のサイドウォール
7 ゲート絶縁膜
10 コンタクトエッチングストップ膜(SiN)
11 シリサイド
12 層間絶縁膜
13 電極
16 第1のサイドウォール

Claims (10)

  1. 埋め込み酸化膜上にチャネル層を有する半導体基板上に形成されるMOS型電界効果トランジスタの製造方法であって、
    前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、
    前記ゲート電極の側壁を覆う第1のサイドウォールを形成する工程と、
    前記埋め込み酸化膜をエッチングしてボックス酸化膜を形成する工程と、
    前記ボックス酸化膜の側壁を覆う第2のサイドウォールを形成する工程とを有し、
    前記第2のサイドウォールは、前記ボックス酸化膜の側壁に延在して、下方に向かって伸びるように形成される
    ことを特徴とするMOS型電界効果トランジスタの製造方法。
  2. 請求項1に記載のMOS型電界効果トランジスタの製造方法において、
    前記第2のサイドウォールは、前記第1のサイドウォールに自己整合して、ソース・ドレイン領域のpn接合界面と重なるように形成される
    ことを特徴とするMOS型電界効果トランジスタの製造方法。
  3. 請求項1または2に記載のMOS型電界効果トランジスタの製造方法において、
    前記ボックス酸化膜は、前記ソース・ドレイン領域と前記チャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下に形成される
    ことを特徴とするMOS型電界効果トランジスタの製造方法。
  4. 請求項1ないし3のいずれかに記載のMOS型電界効果トランジスタの製造方法において、
    前記第2のサイドウォールは、CVD法によるシリコン酸化膜からなる
    ことを特徴とするMOS型電界効果トランジスタの製造方法。
  5. 請求項1ないし3のいずれかに記載のMOS型電界効果トランジスタの製造方法において、
    前記第2のサイドウォールは、熱酸化によるシリコン酸化膜からなる
    ことを特徴とするMOS型電界効果トランジスタの製造方法。
  6. ボックス酸化膜を有する半導体基板と、
    前記ボックス酸化膜上のチャンネル層と、
    前記チャンネル層上にゲート絶縁膜を介して形成されるゲート電極と、
    前記ゲート電極を覆う第1のサイドウォールと、
    前記ボックス酸化膜を覆う第2のサイドウォールとを有し、
    前記第2のサイドウォールは、前記ボックス酸化膜の底面より下方に向かって延在している
    ことを特徴とするMOS型電界効果トランジスタ。
  7. 請求項6に記載のMOS型電界効果トランジスタにおいて、
    さらに、ソース・ドレイン領域とを有し、
    前記第2のサイドウォールは、前記ソース・ドレイン領域の各領域より下方に向かって形成され、
    かつ、ソース・ドレイン領域のpn接合界面と重なっている
    ことを特徴とするMOS型電界効果トランジスタ。
  8. 請求項6または7に記載のMOS型電界効果トランジスタにおいて、
    前記ボックス酸化膜が、ソース・ドレイン領域とチャネル層との間で、
    ゲートバイアス印加により反転層が形成される領域より下方に埋め込まれる
    ことを特徴とするMOS型電界効果トランジスタ。
  9. 請求項6ないし8のいずれかに記載のMOS型電界効果トランジスタにおいて、
    前記第2のサイドウォールは、CVD法によるシリコン酸化膜からなる
    ことを特徴とするMOS型電界効果トランジスタ。
  10. 請求項6ないし8のいずれかに記載のMOS型電界効果トランジスタにいて、
    前記第2のサイドウォールは、熱酸化によるシリコン酸化膜からなる
    ことを特徴とするMOS型電界効果トランジスタ。
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