JP2006202950A - Ｍｏｓ型電界効果トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】薄膜ＳＯＩ構造を用いて高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
【解決手段】埋め込み酸化膜上にチャネル層を有する半導体基板上に形成されるＭＯＳ型電界効果トランジスタの製造方法であって、前記半導体基板上にゲート酸化膜を介してゲート電極３を形成する工程と、前記ゲート電極３の側壁を覆う第１のサイドウォール１６を形成する工程と、前記埋め込み酸化膜をエッチングしてボックス酸化膜５を形成する工程と、前記ボックス酸化膜５の側壁を覆う第２のサイドウォール６を形成する工程とを有し、前記第２のサイドウォール６は、前記ボックス酸化膜５の側壁に延在して、下方に向かって伸びるように形成されることを特徴とする。
【選択図】図１
【解決手段】埋め込み酸化膜上にチャネル層を有する半導体基板上に形成されるＭＯＳ型電界効果トランジスタの製造方法であって、前記半導体基板上にゲート酸化膜を介してゲート電極３を形成する工程と、前記ゲート電極３の側壁を覆う第１のサイドウォール１６を形成する工程と、前記埋め込み酸化膜をエッチングしてボックス酸化膜５を形成する工程と、前記ボックス酸化膜５の側壁を覆う第２のサイドウォール６を形成する工程とを有し、前記第２のサイドウォール６は、前記ボックス酸化膜５の側壁に延在して、下方に向かって伸びるように形成されることを特徴とする。
【選択図】図１
Description
本発明は、薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタおよびその製造方法に関する。
近年、情報処理やデータ通信の高速化、低消費電力化のために、低リーク電流で高速動作のできる、より性能の向上したＭＯＳ型電界効果トランジスタが求められるようになってきた。ところが、ＭＯＳ型電界効果トランジスタは、構造の微細化を進めることにより、性能が高くしかも低コストを実現するためには、種々の要素を考慮しながら構造の最適化を行わなければならない。
微細化に伴って性能が低下しないようにするためにはゲート長を短くしなければならないが、ゲート長の減少ともとに短チャネル効果と呼ばれる現象が増長される。短チャネル効果とは、ゲート長の減少に伴ってトランジスタのしきい値やソース・ドレイン間耐圧が低下し、サブスレショールド値が増大してしまう現象である。
この短チャンネル効果を抑制して良好な特性のトランジスタを実現するために、一般的にはゲート長の減少に合わせてチャネル部の不純物濃度を増加させ、また、寄生抵抗低減のためにソース・ドレイン領域の濃度を高くする必要があるが、それに伴いソース・ドレイン領域のｐｎ接合容量は増大し、寄生容量の充放電に要する時間が増加して高速化を阻害する要因となる。
この短チャンネル効果を抑制して良好な特性のトランジスタを実現するために、一般的にはゲート長の減少に合わせてチャネル部の不純物濃度を増加させ、また、寄生抵抗低減のためにソース・ドレイン領域の濃度を高くする必要があるが、それに伴いソース・ドレイン領域のｐｎ接合容量は増大し、寄生容量の充放電に要する時間が増加して高速化を阻害する要因となる。
ｐｎ接合容量を低減化して動作速度の高速化を可能にすることができるものとしてＳＯＩ構造を有する基板を用いた半導体が知られている。ＳＯＩ構造は、埋め込み酸化膜上にシリコン層（ＳＯＩ）が積層された構造で、特にＳＯＩ層が薄い、薄膜ＳＯＩ構造は、移動度を大きく改善し、寄生容量を大きく低減でき、トランジスタの駆動電流を大きく増大することができる。
例えば、特許文献１では、シリコン（Ｓｉ）層のチャネル領域が完全空乏化するのに十分なほど薄くし、チャネル領域外のソース領域及びドレイン領域ではコンタクトホールの突き抜けが発生しない程度に厚くなるような薄膜トランジスタを形成することができる技術が開示されている。
また、特許文献２では、Ｓｉ基板内に埋め込み酸化物を形成し、この上のＳｉ上に、ＳｉＧｅＣ結晶を堆積することで、ＭＯＳトランジスタの性能を向上する技術が開示されている。
また、特許文献２では、Ｓｉ基板内に埋め込み酸化物を形成し、この上のＳｉ上に、ＳｉＧｅＣ結晶を堆積することで、ＭＯＳトランジスタの性能を向上する技術が開示されている。
しかしながら、上記の薄膜ＳＯＩ構造では、複雑な製造プロセスを用いて、均一なＳＯＩ膜厚のＳＯＩ基板を作製するため、基板コストが高く、製造コストが高くなる。特に、大きな特性向上が期待できる完全空乏タイプの薄膜ＳＯＩ基板は高価になる。また、特に完全空乏型薄膜ＳＯＩ構造では、チャネルとともに寄生部分の膜厚も薄くなるため、寄生抵抗を低減するのが難しいという問題があった。
上記問題点に鑑み、本発明は、薄膜ＳＯＩ構造を用いて高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
また、このＭＯＳ型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することを課題とする。
また、このＭＯＳ型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することを課題とする。
上記課題を解決するために、本発明は以下のことを特徴とする。
１．本発明のＭＯＳ型電界効果トランジスタの製造方法は、埋め込み酸化膜上にチャネル層を有する半導体基板上に形成されるＭＯＳ型電界効果トランジスタの製造方法であって、 前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁を覆う第１のサイドウォールを形成する工程と、前記埋め込み酸化膜をエッチングしてボックス酸化膜を形成する工程と、前記ボックス酸化膜の側壁を覆う第２のサイドウォールを形成する工程とを有し、前記第２のサイドウォールは、前記ボックス酸化膜の側壁に延在して、下方に向かって伸びるように形成されることを特徴とする。
２．前記第２のサイドウォールは、前記第１のサイドウォールに自己整合して、ソース・ドレイン領域のｐｎ接合界面と重なるように形成されることを特徴とする。
３．前記ボックス酸化膜は、前記ソース・ドレイン領域と前記チャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下に形成されることを特徴とする。
４．前記第２のサイドウォールは、ＣＶＤ法によるシリコン酸化膜からなることを特徴とする。
５．前記第２のサイドウォールは、熱酸化によるシリコン酸化膜からなることを特徴とする。
１．本発明のＭＯＳ型電界効果トランジスタの製造方法は、埋め込み酸化膜上にチャネル層を有する半導体基板上に形成されるＭＯＳ型電界効果トランジスタの製造方法であって、 前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁を覆う第１のサイドウォールを形成する工程と、前記埋め込み酸化膜をエッチングしてボックス酸化膜を形成する工程と、前記ボックス酸化膜の側壁を覆う第２のサイドウォールを形成する工程とを有し、前記第２のサイドウォールは、前記ボックス酸化膜の側壁に延在して、下方に向かって伸びるように形成されることを特徴とする。
２．前記第２のサイドウォールは、前記第１のサイドウォールに自己整合して、ソース・ドレイン領域のｐｎ接合界面と重なるように形成されることを特徴とする。
３．前記ボックス酸化膜は、前記ソース・ドレイン領域と前記チャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下に形成されることを特徴とする。
４．前記第２のサイドウォールは、ＣＶＤ法によるシリコン酸化膜からなることを特徴とする。
５．前記第２のサイドウォールは、熱酸化によるシリコン酸化膜からなることを特徴とする。
６．本発明のＭＯＳ型電界効果トランジスタは、ボックス酸化膜を有する半導体基板と、 前記ボックス酸化膜上のチャンネル層と、前記チャンネル層上にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極を覆う第１のサイドウォールと、前記ボックス酸化膜を覆う第２のサイドウォールとを有し、前記第２のサイドウォールは、前記ボックス酸化膜の底面より下方に向かって延在していることを特徴とする。
７．さらに、ソース・ドレイン領域とを有し、前記第２のサイドウォールは、前記ソース・ドレイン領域の各領域より下方に向かって形成され、かつ、ソース・ドレイン領域のｐｎ接合界面と重なっていることを特徴とする。
８．前記ボックス酸化膜が、ソース・ドレイン領域とチャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下方に埋め込まれることを特徴とする。
９．前記第２のサイドウォールは、ＣＶＤ法によるシリコン酸化膜からなることを特徴とする。
１０．前記第２のサイドウォールは、熱酸化によるシリコン酸化膜からなることを特徴とする。
７．さらに、ソース・ドレイン領域とを有し、前記第２のサイドウォールは、前記ソース・ドレイン領域の各領域より下方に向かって形成され、かつ、ソース・ドレイン領域のｐｎ接合界面と重なっていることを特徴とする。
８．前記ボックス酸化膜が、ソース・ドレイン領域とチャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下方に埋め込まれることを特徴とする。
９．前記第２のサイドウォールは、ＣＶＤ法によるシリコン酸化膜からなることを特徴とする。
１０．前記第２のサイドウォールは、熱酸化によるシリコン酸化膜からなることを特徴とする。
本発明により、薄膜ＳＯＩ構造を用いて高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することができる。
また、このＭＯＳ型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することができる。
また、このＭＯＳ型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することができる。
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
図１は、本発明に係るＭＯＳ型電界効果トランジスタの構造を示す図である。
図１に示すように、ボックス酸化膜５は、ゲート電極３側壁の第１のサイドウォール１６直下の範囲内で、チャネル領域下にのみに形成され、ソース・ドレイン領域直下には形成されない。このために、ＳＯＩ膜厚が薄い場合でも寄生領域４の厚さを十分に確保でき、寄生抵抗を低減できる。また、第２のサイドウォールは、ゲート電極３側の第１のサイドウォールに自己整合して、ボックス酸化膜の側壁に延在して下方へ向かって伸びており、ソース・ドレイン領域のｐｎ接合界面と重なるように形成されている。これにより、接合容量も低減でき、トランジスタを高速化できる。
本構造は、Ｓｉ基板上に商用のＣＶＤ装置で、Ｓｉと選択エッチングが可能な材料として、例えばＳｉＧｅ等を含むヘテロ接合層を成長し、その層をシリコン酸化膜で置き換え、その側壁に第２のサイドウォールを形成することで作製できるため、ＳＯＩ基板を必要とせず、ＳＯＩ基板コストを削除でき、製造コストを削減できる。
また、チャネル下のボックス酸化膜５を熱酸化工程で形成することで、チャネルＳｉに面内引張り歪を印加することができ、移動度を向上し、さらに高速化できる。
図１に示すように、ボックス酸化膜５は、ゲート電極３側壁の第１のサイドウォール１６直下の範囲内で、チャネル領域下にのみに形成され、ソース・ドレイン領域直下には形成されない。このために、ＳＯＩ膜厚が薄い場合でも寄生領域４の厚さを十分に確保でき、寄生抵抗を低減できる。また、第２のサイドウォールは、ゲート電極３側の第１のサイドウォールに自己整合して、ボックス酸化膜の側壁に延在して下方へ向かって伸びており、ソース・ドレイン領域のｐｎ接合界面と重なるように形成されている。これにより、接合容量も低減でき、トランジスタを高速化できる。
本構造は、Ｓｉ基板上に商用のＣＶＤ装置で、Ｓｉと選択エッチングが可能な材料として、例えばＳｉＧｅ等を含むヘテロ接合層を成長し、その層をシリコン酸化膜で置き換え、その側壁に第２のサイドウォールを形成することで作製できるため、ＳＯＩ基板を必要とせず、ＳＯＩ基板コストを削除でき、製造コストを削減できる。
また、チャネル下のボックス酸化膜５を熱酸化工程で形成することで、チャネルＳｉに面内引張り歪を印加することができ、移動度を向上し、さらに高速化できる。
以下、実施例により本発明を更に説明するが、本発明はこれに限定されるものではない。
（実施例１）
図２、図３、図４は、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図２（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図２（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図２（ｃ）は、Ｓｉ／ＳｉＧｅ層を除去した状態を示す図である。図３（ｄ）は、シリコン酸化膜を堆積した状態を示す図である。図３（ｅ）は、サイドウォールを形成した状態を示す図である。図３（ｆ）は、ソース・ドレイン領域を形成した状態を示す図である。図４（ｇ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。図４（ｈ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
図２、図３、図４は、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図２（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図２（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図２（ｃ）は、Ｓｉ／ＳｉＧｅ層を除去した状態を示す図である。図３（ｄ）は、シリコン酸化膜を堆積した状態を示す図である。図３（ｅ）は、サイドウォールを形成した状態を示す図である。図３（ｆ）は、ソース・ドレイン領域を形成した状態を示す図である。図４（ｇ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。図４（ｈ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
図２に示すように、素子分離工程終了後、Ｓｉ１とＳｉＧｅ２との積層構造を活性領域に選択的に形成し、ＳｉＯＮからなるゲート絶縁膜７、ポリシリコンからなるゲート電極３を形成する。次に、ゲート電極３の側壁に第１のサイドウォール１６を形成した後、これをマスクにソース・ドレイン領域をエッチングする。その後、例えば、アンモニア系のエッチング液でＳｉＧｅ層２を選択的に除去する。
次に、図３に示すように、ここで一度ゲート電極の第１のサイドウォール１６を除去した後、ＣＶＤ法により、例えば、シリコン酸化膜（ＳｉＯ２）を、ＳｉＧｅ２が除去された中空部分に埋め込むと同時に、ゲート電極３側壁及びＳｉ基板側壁に堆積する。その後、異方性ドラインエッチングで、オーバーエッチング量を調節することにより、ボックス酸化膜５の側壁を覆い、側壁に延在して中空部分の酸化膜埋め込み領域より下方に向かって伸びるように第２のサイドウォールを形成する。次に、ソース・ドレイン領域をＳｉでＣＶＤ法により成長させた後、一度、第１のサイドウォール１６を除去し、ポケット、エクステンション不純物を注入し、再度ゲート電極３側壁の第１のサイドウォール１６を形成した後、ソース・ドレインに不純物を注入することで歪み薄膜ＳＯＩ構造を作製する。
次に、図４に示すように、活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。その後、ＮｉＳｉの上にコンタクトエッチングストップ膜１０として、例えば、テンサイルストレスをもつシリコン窒化（ＳｉＮ）膜１０を形成し、層間絶縁膜１２を形成してコンタクトホールをあけ、電極１３を形成することで実施例１のＭＯＳ型電界効果トランジスタができあがる。
本構造は、チャネル領域下のみにボックス酸化膜５があり、さらに、ゲート電極３の側面又は第１のサイドウォール１６の外端部ではボックス酸化膜５の側壁に延在する第２のサイドウォールは下方へ向かって伸びており、ソース・ドレイン領域直下にはないため、低寄生抵抗、高移動度を低コストで実現することができる。
なお、本実施例では、第２のサイドウォールをＳｉＯ２の１層にしているが、ＳｉＯ２とにＳｉＯＮを積層した２層の絶縁膜にしてもよい。これにより、第２のサイドウォールから基板に印加される歪みを制御し、駆動電流を最適化し、増大化がすることが可能になる。
本構造は、チャネル領域下のみにボックス酸化膜５があり、さらに、ゲート電極３の側面又は第１のサイドウォール１６の外端部ではボックス酸化膜５の側壁に延在する第２のサイドウォールは下方へ向かって伸びており、ソース・ドレイン領域直下にはないため、低寄生抵抗、高移動度を低コストで実現することができる。
なお、本実施例では、第２のサイドウォールをＳｉＯ２の１層にしているが、ＳｉＯ２とにＳｉＯＮを積層した２層の絶縁膜にしてもよい。これにより、第２のサイドウォールから基板に印加される歪みを制御し、駆動電流を最適化し、増大化がすることが可能になる。
（実施例２）
図５、図６、図７は、実施例２に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図５（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図５（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図５（ｃ）は、Ｓｉ／ＳｉＧｅ層を除去した状態を示す図である。図６（ｄ）は、熱酸化工程によりシリコン酸化膜を堆積した状態を示す図である。図６（ｅ）は、サイドウォールを形成した状態を示す図である。図６（ｆ）は、ソース・ドレイン領域を形成した状態を示す図である。図７（ｇ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。図７（ｈ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
図５、図６、図７は、実施例２に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図５（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図５（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図５（ｃ）は、Ｓｉ／ＳｉＧｅ層を除去した状態を示す図である。図６（ｄ）は、熱酸化工程によりシリコン酸化膜を堆積した状態を示す図である。図６（ｅ）は、サイドウォールを形成した状態を示す図である。図６（ｆ）は、ソース・ドレイン領域を形成した状態を示す図である。図７（ｇ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。図７（ｈ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
図５に示すように、素子分離工程終了後、Ｓｉ１とＳｉＧｅ２との積層構造を活性領域に選択的に形成し、ＳｉＯＮからなるゲート絶縁膜７、ポリシリコンからなるゲート電極３を形成する。次に、ゲート電極３の側壁にサイドウォール１６を形成した後、これをマスクにソース・ドレイン領域をエッチングする。その後、例えば、アンモニア系のエッチング液でＳｉＧｅ層２を選択的に除去する。
次に、図６に示すように、一度、ゲート電極３の第１のサイドウォール１６を除去した後、実施例１とは異なる熱酸化工程により、例えば、シリコン酸化膜（ＳｉＯ２）を、ＳｉＧｅ２が除去された中空部分に埋め込むと同時に、Ｓｉ基板側壁に堆積する。本工程によりＳｉチャネル部分に、垂直方向に圧縮することで面内引っ張り歪みを印加できる。その後、異方性ドライエッチングで、オーバーエッチング量を調節することにより、ボックス酸化膜５の端部を下方に向かって伸ばすために、第２のサイドウォールを中空部分の酸化膜埋め込み領域より下方に形成する。次に、ソース・ドレイン領域をＳｉでＣＶＤ法により成長させた後、一度、第１のサイドウォール１６を除去し、ポケット、エクステンション不純物を注入し、再度、第１のサイドウォール１６を形成した後、ソース・ドレインに不純物を注入することで歪み薄膜ＳＯＩ構造を作製する。
次に、図７に示すように、活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。その後、ＮｉＳｉの上にコンタクトエッチングストップ膜１０として、例えば、テンサイルストレスをもつシリコン窒化（ＳｉＮ）膜１０を形成し、層間絶縁膜１２を形成してコンタクトホールをあけ、電極１３を形成することで実施例２のＭＯＳ型電界効果トランジスタができあがる。
本構造も、実施例１と同様に、チャネル領域下のみにボックス酸化膜５があり、さらに、ゲート電極３の側面又は第１のサイドウォール１６の外端部ではボックス酸化膜５の側壁に延在する第２のサイドウォールは下方へ向かって伸びており、ソース・ドレイン領域直下にはないため、低寄生抵抗、高移動度を低コストで実現することができる。
また、チャネル領域下のボックス酸化膜を熱酸化工程で形成することで、チャネルＳｉに面内引張り歪を印加することができ、移動度を向上し、さらに高速化できる。
なお、本実施例では、第２のサイドウォールをＳｉＯ２の１層にしているが、ＳｉＯ２とにＳｉＯＮを積層した２層の絶縁膜にしてもよい。これにより、第２のサイドウォールから基板に印加される歪みを制御し、駆動電流を最適化し、増大化がすることが可能になる。
次に、図７に示すように、活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。その後、ＮｉＳｉの上にコンタクトエッチングストップ膜１０として、例えば、テンサイルストレスをもつシリコン窒化（ＳｉＮ）膜１０を形成し、層間絶縁膜１２を形成してコンタクトホールをあけ、電極１３を形成することで実施例２のＭＯＳ型電界効果トランジスタができあがる。
本構造も、実施例１と同様に、チャネル領域下のみにボックス酸化膜５があり、さらに、ゲート電極３の側面又は第１のサイドウォール１６の外端部ではボックス酸化膜５の側壁に延在する第２のサイドウォールは下方へ向かって伸びており、ソース・ドレイン領域直下にはないため、低寄生抵抗、高移動度を低コストで実現することができる。
また、チャネル領域下のボックス酸化膜を熱酸化工程で形成することで、チャネルＳｉに面内引張り歪を印加することができ、移動度を向上し、さらに高速化できる。
なお、本実施例では、第２のサイドウォールをＳｉＯ２の１層にしているが、ＳｉＯ２とにＳｉＯＮを積層した２層の絶縁膜にしてもよい。これにより、第２のサイドウォールから基板に印加される歪みを制御し、駆動電流を最適化し、増大化がすることが可能になる。
１ Ｓｉ層
２ ＳｉＧｅ層
３ ゲート電極
４ 寄生抵抗領域
５ ボックス絶縁膜
６ 第２のサイドウォール
７ ゲート絶縁膜
１０ コンタクトエッチングストップ膜（ＳｉＮ）
１１ シリサイド
１２ 層間絶縁膜
１３ 電極
１６ 第１のサイドウォール
２ ＳｉＧｅ層
３ ゲート電極
４ 寄生抵抗領域
５ ボックス絶縁膜
６ 第２のサイドウォール
７ ゲート絶縁膜
１０ コンタクトエッチングストップ膜（ＳｉＮ）
１１ シリサイド
１２ 層間絶縁膜
１３ 電極
１６ 第１のサイドウォール
Claims (10)
- 埋め込み酸化膜上にチャネル層を有する半導体基板上に形成されるＭＯＳ型電界効果トランジスタの製造方法であって、
前記半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁を覆う第１のサイドウォールを形成する工程と、
前記埋め込み酸化膜をエッチングしてボックス酸化膜を形成する工程と、
前記ボックス酸化膜の側壁を覆う第２のサイドウォールを形成する工程とを有し、
前記第２のサイドウォールは、前記ボックス酸化膜の側壁に延在して、下方に向かって伸びるように形成される
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。 - 請求項１に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記第２のサイドウォールは、前記第１のサイドウォールに自己整合して、ソース・ドレイン領域のｐｎ接合界面と重なるように形成される
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。 - 請求項１または２に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記ボックス酸化膜は、前記ソース・ドレイン領域と前記チャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下に形成される
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。 - 請求項１ないし３のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記第２のサイドウォールは、ＣＶＤ法によるシリコン酸化膜からなる
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。 - 請求項１ないし３のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記第２のサイドウォールは、熱酸化によるシリコン酸化膜からなる
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。 - ボックス酸化膜を有する半導体基板と、
前記ボックス酸化膜上のチャンネル層と、
前記チャンネル層上にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極を覆う第１のサイドウォールと、
前記ボックス酸化膜を覆う第２のサイドウォールとを有し、
前記第２のサイドウォールは、前記ボックス酸化膜の底面より下方に向かって延在している
ことを特徴とするＭＯＳ型電界効果トランジスタ。 - 請求項６に記載のＭＯＳ型電界効果トランジスタにおいて、
さらに、ソース・ドレイン領域とを有し、
前記第２のサイドウォールは、前記ソース・ドレイン領域の各領域より下方に向かって形成され、
かつ、ソース・ドレイン領域のｐｎ接合界面と重なっている
ことを特徴とするＭＯＳ型電界効果トランジスタ。 - 請求項６または７に記載のＭＯＳ型電界効果トランジスタにおいて、
前記ボックス酸化膜が、ソース・ドレイン領域とチャネル層との間で、
ゲートバイアス印加により反転層が形成される領域より下方に埋め込まれる
ことを特徴とするＭＯＳ型電界効果トランジスタ。 - 請求項６ないし８のいずれかに記載のＭＯＳ型電界効果トランジスタにおいて、
前記第２のサイドウォールは、ＣＶＤ法によるシリコン酸化膜からなる
ことを特徴とするＭＯＳ型電界効果トランジスタ。 - 請求項６ないし８のいずれかに記載のＭＯＳ型電界効果トランジスタにいて、
前記第２のサイドウォールは、熱酸化によるシリコン酸化膜からなる
ことを特徴とするＭＯＳ型電界効果トランジスタ。
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