JPH08316473A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】短チャネル効果を抑えた上で高駆動能力を得る
ことが可能なＩＧＦＥＴを提供する。 【構成】Ｐ型単結晶シリコン基板１上にフィールド酸化
膜２が形成されている。フィールド酸化膜２から露出し
た基板１上にＮ型の各ソース・ドレイン領域３が形成さ
れている。各ソース・ドレイン領域３間における基板１
の表面にチャネル領域４が形成されている。チャネル領
域４の下側の基板１中に埋め込み絶縁膜５が設けられて
いる。埋め込み絶縁膜５の下側の基板１中にＰ型のパン
チスルー防止領域（パンチスルーストッパ）８が形成さ
れている。チャネル領域４上にはゲート酸化膜６を介し
てゲート電極７が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置および半導体
装置の製造方法に係り、詳しくは、ＩＧＦＥＴ（Insula
ted Gate Field Effect Transistor）を備えた半導体装
置および半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】一般に、ＩＧＦＥＴは、単結晶半導体基
板の表面にソース・ドレイン領域を形成したバルクトラ
ンジスタや、絶縁層上に形成された半導体層にソース・
ドレイン領域を形成したＳＯＩ（Semiconductor On Ins
ulator）トランジスタによって具体化される。尚、ＩＧ
ＦＥＴとは、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、シリコンゲ
ートＭＩＳＦＥＴなどのゲートが絶縁された構造のＦＥ
Ｔ全般を含む。

【０００３】バルクトランジスタにおいて、短チャネル
効果を抑えるには、ソース・ドレイン領域の接合深さを
浅くする必要がある。しかし、ソース・ドレイン領域の
接合深さを浅くすると、ソース・ドレイン領域のシート
抵抗が増大してトランジスタの駆動能力が低下してしま
う。

【０００４】短チャネル効果とは、ＩＧＦＥＴのチャネ
ル長が短くなると閾値電圧が低くなる現象である。チャ
ネル長に比べて高いドレイン電圧が印加されると実効的
なチャネル長が短くなり、ドレイン領域から延びた空乏
層がソース領域の空乏層端に影響を及ぼすようになる。
すると、ドレイン電圧の一部がソー領域の空乏層の制御
を受け持つようになり、その分だけゲート電圧を印加す
る必要がなくなるため、結果として閾値電圧が低下す
る。このような短チャネル効果が起こると所望の閾値電
圧が得られなくなり、消費電力も増大する。さらに、短
チャネル効果が激しくなるとパンチスルーを起こす。

【０００５】パンチスルーとは、ドレイン電圧を上げて
いくとドレイン領域から延びた空乏層がソース領域の空
乏層とつながってしまい、ゲート電圧を印加しなくても
ドレイン電流が流れてしまう現象である。パンチスルー
が起こるとゲート電圧でドレイン電流を制御できなくな
り、ＩＧＦＥＴとして動作しなくなる。

【０００６】ＳＯＩトランジスタにおいて、バルクトラ
ンジスタと同等の素子特性を得るには、単結晶半導体層
を用いなければならない。そして、短チャネル効果を抑
えるには、チャネル領域下の空乏層が絶縁層に到達した
完全空乏型トランジスタを形成すればよく、それには、
単結晶半導体層の膜厚を薄くして薄膜ＳＯＩトランジス
タを形成する必要がある。

【０００７】ところで、ソース・ドレイン領域を形成す
るには、単結晶半導体基板（または単結晶半導体層）に
不純物をイオン注入した後に、イオン注入で損なわれた
ソース・ドレイン領域の結晶性を回復させなければなら
ない。具体的には、熱処理を施すことで、多結晶化した
ソース・ドレイン領域を再結晶させて単結晶に戻すわけ
である。

【０００８】しかし、薄膜ＳＯＩトランジスタでは単結
晶半導体層の膜厚が薄いため、再結晶の際の核として必
要となる単結晶半導体層がソース・ドレイン領域の周囲
に存在しない。そのため、ソース・ドレイン領域の再結
晶化が十分に進行せず、ソース・ドレイン領域が多結晶
のままに留まる。その結果、ソース・ドレイン領域のシ
ート抵抗が増大してトランジスタの駆動能力が低下して
しまう。

【０００９】そこで、このようなＩＧＦＥＴの問題（ソ
ース・ドレイン領域のシート抵抗の増大によるトランジ
スタの駆動能力の低下）を回避するため、エレベーテッ
ドソースドレイン（ライズドソースドレイン）構造が提
案されている。

【００１０】エレベーテッドソースドレイン構造では、
単結晶半導体基板（または単結晶半導体層）の表面に盛
り上げて形成された単結晶半導体層によってソース・ド
レイン領域が構成される。そのため、ソース・ドレイン
領域の接合深さを浅くした上で、シート抵抗を低減する
ことができる。しかし、単結晶半導体基板（または単結
晶半導体層）の表面に単結晶半導体層を盛り上げて形成
するには、エピタキシャル成長法を用いなければならな
い。従って、エレベーテッドソースドレイン構造を形成
するには、複雑な製造工程が必要になるという欠点があ
る。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、短チャネル効果を抑え
た上で高駆動能力を得ることが可能なＩＧＦＥＴを備え
た半導体装置およびその簡単な製造方法を提供すること
にある。

【００１２】

【課題を解決するための手段】請求項１に記載の発明
は、チャネル領域の下側に絶縁膜が埋め込まれたＩＧＦ
ＥＴを備えたことをその要旨とする。

【００１３】請求項２に記載の発明は、単結晶半導体層
に形成されたソースまたはドレイン領域と、そのソース
またはドレイン領域の間の単結晶半導体層に形成された
チャネル領域と、チャネル領域の下側に埋め込まれた絶
縁膜とから成るＩＧＦＥＴを備えたことをその要旨とす
る。

【００１４】請求項３に記載の発明は、単結晶半導体層
の表面に形成されたソースまたはドレイン領域と、その
ソースまたはドレイン領域の下側に単結晶半導体層が存
在していることと、ソース領域とドレイン領域との間の
単結晶半導体層に形成されたチャネル領域と、チャネル
領域の下側に埋め込まれた絶縁膜とから成り、チャネル
領域下の空乏層が絶縁膜に到達した完全空乏型のＩＧＦ
ＥＴを備えたことをその要旨とする。

【００１５】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体装置において、前記絶縁膜
の下側にチャネル領域と同じ導電型のパンチスルー防止
領域が形成されたことをその要旨とする。

【００１６】請求項５に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体装置において、前記絶縁膜
の下側に薄いウェルが形成されたことをその要旨とす
る。請求項６に記載の発明は、請求項１〜５のいずれか
１項に記載の半導体装置において、前記単結晶半導体層
は単結晶シリコン層であり、前記絶縁膜はシリコン酸化
膜またはシリコン窒化膜であることをその要旨とする。

【００１７】請求項７に記載の発明は、イオン注入法を
用い、単結晶シリコン層に酸素イオンまたは窒素イオン
を注入することで、単結晶シリコン層におけるチャネル
領域に対応する部分の下側にシリコン酸化膜またはシリ
コン窒化膜から成る絶縁膜を形成する工程を備えたこと
をその要旨とする。

【００１８】請求項８に記載の発明は、イオン注入法を
用い、単結晶シリコン層に酸素イオンまたは窒素イオン
を注入することで、単結晶シリコン層におけるチャネル
領域に対応する部分の下側にシリコン酸化膜またはシリ
コン窒化膜から成る絶縁膜を形成する工程と、チャネル
領域に対応する単結晶シリコン層上にゲート絶縁膜およ
びゲート電極を形成する工程と、イオン注入法を用い、
ゲート電極をイオン注入用マスクとして単結晶シリコン
層に不純物を注入することで、ソースまたはドレイン領
域とチャネル領域とを形成する工程とを備えたことをそ
の要旨とする。

【００１９】請求項９に記載の発明は、請求項７または
請求項８に記載の半導体装置の製造方法において、単結
晶シリコン層に不純物をドープすることで、絶縁膜の下
側にパンチスルー防止領域を形成する工程を備えたこと
をその要旨とする。

【００２０】請求項１０に記載の発明は、チャネル領域
に対応する部分に開口部が設けられた膜を単結晶シリコ
ン層上に形成する工程と、イオン注入法を用い、開口部
が設けられた膜をイオン注入用マスクとして単結晶シリ
コン層に酸素イオンまたは窒素イオンを注入すること
で、単結晶シリコン層におけるチャネル領域に対応する
部分の下側にシリコン酸化膜またはシリコン窒化膜から
成る絶縁膜を形成する工程と、前記膜の開口部内に露出
した単結晶シリコン層上にゲート絶縁膜を形成する工程
と、前記膜の開口部内を導電膜で埋め込み、その導電膜
からゲート電極を形成する工程と、イオン注入法を用
い、ゲート電極をイオン注入用マスクとして単結晶シリ
コン層に不純物を注入することで、ソースまたはドレイ
ン領域とチャネル領域とを形成する工程とを備えたこと
をその要旨とする。

【００２１】請求項１１に記載の発明は、請求項１０に
記載の半導体装置の製造方法において、イオン注入法を
用い、前記開口部が設けられた膜をイオン注入用マスク
として単結晶シリコン層に不純物を注入することで、絶
縁膜の下側にパンチスルー防止領域を形成する工程を備
えたことをその要旨とする。

【００２２】請求項１２に記載の発明は、請求項８また
は請求項１０に記載の半導体装置の製造方法において、
ゲート電極の形成後に、単結晶シリコン層に不純物をド
ープすることで、絶縁膜の下側に薄いウェルを形成する
工程を備えたことをその要旨とする。

【００２３】

【作用】請求項１〜３のいずれか１項に記載の発明によ
れば、チャネル領域の下側に絶縁膜が埋め込まれている
ため、チャネル領域下の空乏層が絶縁膜に到達した完全
空乏型のＩＧＦＥＴを得ることができる。完全空乏型の
ＩＧＦＥＴは短チャネル効果を抑えることができる。ま
た、チャネル領域の下側に絶縁膜が埋め込まれているた
め、ソースまたはドレイン領域の接合深さが短チャネル
効果に影響しなくなる。そのため、ソースまたはドレイ
ン領域の接合深さを十分に深くすることが可能になり、
ソースまたはドレイン領域のシート抵抗を低減すること
ができる。従って、ＩＧＦＥＴの駆動能力を高めること
ができる。

【００２４】請求項３に記載の発明によれば、ソースま
たはドレイン領域の下側に単結晶半導体層が存在してい
る。そのため、不純物のイオン注入後にソースまたはド
レイン領域を再結晶化させる際に、ソースまたはドレイ
ン領域の下側の単結晶半導体層を核として再結晶化が進
行する。従って、ソースまたはドレイン領域の結晶性を
完全に回復させて単結晶にすることができる。その結
果、ソースまたはドレイン領域のシート抵抗をさらに低
減することが可能になり、ＩＧＦＥＴの駆動能力を飛躍
的に高めることができる。

【００２５】請求項４に記載の発明によれば、パンチス
ルー防止領域を設けることで、絶縁膜の下側に空乏層が
潜り込むのが阻止されるため、パンチスルーを確実に防
止することができる。

【００２６】請求項５に記載の発明によれば、絶縁膜の
下側のウェルを薄くすることで、絶縁膜の下側に空乏層
が潜り込むのが阻止されるため、パンチスルーを確実に
防止することができる。

【００２７】請求項６に記載の発明によれば、単結晶シ
リコン層を酸化または窒化することで、シリコン酸化膜
またはシリコン窒化膜から成る絶縁膜を得ることができ
る。請求項７に記載の発明によれば、請求項１に記載の
半導体装置を一般的な技術を用いて簡単に製造すること
ができる。

【００２８】請求項８に記載の発明によれば、請求項２
または請求項３に記載の半導体装置を一般的な技術を用
いて簡単に製造することができる。請求項９に記載の発
明によれば、請求項４に記載の半導体装置を一般的な技
術を用いて簡単に製造することができる。

【００２９】請求項１０に記載の発明によれば、絶縁膜
に対してゲート電極を自己整合的に形成することができ
る。従って、絶縁膜とゲート電極との位置ずれを防止す
ることが可能になり、ＩＧＦＥＴを微細化した場合でも
短チャネル効果を確実に抑制することができる。

【００３０】請求項１１に記載の発明によれば、絶縁膜
に対してゲート電極を自己整合的に形成した上で、請求
項４に記載の半導体装置を一般的な技術を用いて簡単に
製造することができる。

【００３１】請求項１２に記載の発明によれば、請求項
５に記載の半導体装置を一般的な技術を用いて簡単に製
造することができる。

【００３２】

【実施例】

（第１実施例）以下、本発明をＮチャネルＩＧＦＥＴに
具体化した第１実施例を図面に従って説明する。

【００３３】図１に、本実施例のＩＧＦＥＴの概略断面
図を示す。Ｐ型単結晶シリコン基板１上にフィールド酸
化膜２が形成されている。フィールド酸化膜２から露出
した基板１上にＮ型の各ソース・ドレイン領域３が形成
されている。各ソース・ドレイン領域３間における基板
１の表面にチャネル領域４が形成されている。チャネル
領域４の下側の基板１中に埋め込み絶縁膜５が設けられ
ている。埋め込み絶縁膜５の下側の基板１中にＰ型のパ
ンチスルー防止領域（パンチスルーストッパ）８が形成
されている。チャネル領域４上にはゲート酸化膜６を介
してゲート電極７が形成されている。

【００３４】次に、本実施例の製造方法を図２に示す概
略断面図に従って順次説明する。 工程１（図２（ａ）参照）；ＬＯＣＯＳ法を用い、Ｐ型
単結晶シリコン基板１上にフィールド酸化膜２を形成す
る。

【００３５】工程２（図２（ｂ）参照）；フォトリソグ
ラフィ技術を用い、基板１上にレジストパターン９を形
成する。そのレジストパターン９には、チャネル領域４
に対応する部分に開口部９ａが設けられている。次に、
イオン注入法を用い、レジストパターン９をイオン注入
用マスクとして基板１に酸素イオンまたは窒素イオンを
注入することで、基板１中に埋め込み絶縁膜５を形成す
る。ここで、埋め込み絶縁膜５の材質は、酸素イオンを
用いた場合は酸化シリコンになり、窒素イオンを用いた
場合は窒化シリコンとなる。尚、シリコン基板中に酸素
イオンまたは窒素イオンを注入することで基板中に絶縁
膜を形成する技術は、ＳＯＩの製造技術として一般に知
られている。続いて、レジストパターン９を除去する。
次に、酸素イオンまたは窒素イオンの注入によって損な
われた基板１の結晶性を回復させる。具体的には、熱処
理を施すことで、多結晶化した埋め込み絶縁膜５上の基
板１を再結晶させて単結晶に戻す。

【００３６】工程３（図２（ｃ）参照）；イオン注入法
を用い、フィールド酸化膜２をイオン注入用マスクとし
て基板１にＰ型不純物（ホウ素など）を注入する。その
結果、埋め込み絶縁膜５の上側のチャネル領域４となる
基板１中にＰ型不純物が注入される。このとき、チャネ
ル領域４となる基板１中の不純物濃度を適宜に調整する
ことで、閾値電圧を調節することができる。また、埋め
込み絶縁膜５を介して、その下側の基板１中にＰ型不純
物が注入され、パンチスルー防止領域８が形成される。

【００３７】工程４（図２（ｄ）参照）；熱酸化法を用
い、基板１の表面にゲート酸化膜６を形成する。次に、
ゲート酸化膜６上に導電材料を堆積し、その導電材料お
よびゲート酸化膜６をパターニングすることでゲート電
極７を形成する。続いて、イオン注入法を用い、ゲート
電極７およびフィールド酸化膜２をイオン注入用マスク
として基板１にＮ型不純物（リン、ヒ素など）を注入す
ることで、Ｎ型の各ソース・ドレイン領域３を形成す
る。このとき、各ソース・ドレイン領域３の接合深さが
十分に深くなるように、イオン注入条件を設定する。各
ソース・ドレイン領域３を形成した結果、チャネル領域
４が形成される。次に、Ｎ型不純物イオンの注入によっ
て損なわれた各ソース・ドレイン領域３の結晶性を回復
させる。具体的には、熱処理を施すことで、多結晶化し
た各ソース・ドレイン領域３を再結晶させて単結晶に戻
す。このとき、各ソース・ドレイン領域３の下側には埋
め込み絶縁膜５が設けられておらず、各ソース・ドレイ
ン領域３は単結晶シリコン基板１と接している。そのた
め、基板１中の単結晶シリコンを核として各ソース・ド
レイン領域３の再結晶化が十分に進行し、各ソース・ド
レイン領域３の結晶性は完全に回復する。

【００３８】このように、本実施例においては、チャネ
ル領域４の下側に埋め込み絶縁膜５を設けることによ
り、チャネル領域４下の空乏層を埋め込み絶縁膜５に到
達させることができる。つまり、本実施例のＩＧＦＥＴ
は完全空乏型トランジスタとなる。従って、本実施例に
よれば短チャネル効果を抑えることができる。

【００３９】また、Ｎ型不純物のイオン注入後に行われ
る熱処理により、各ソース・ドレイン領域３の結晶性は
完全に回復して単結晶となる。従って、各ソース・ドレ
イン領域３のシート抵抗を低減することができる。

【００４０】さらに、本実施例のＩＧＦＥＴは完全空乏
型トランジスタとなるため、各ソース・ドレイン領域３
の接合深さは短チャネル効果に影響しなくなる。つま
り、各ソース・ドレイン領域３の接合深さを深くしても
短チャネル効果が起こる恐れはない。従って、各ソース
・ドレイン領域３の接合深さを十分に深くすることが可
能になり、各ソース・ドレイン領域３のシート抵抗をさ
らに低減することができる。

【００４１】このように、本実施例によれば、各ソース
・ドレイン領域３をバルクトランジスタと同様に単結晶
にした上で、接合深さを深くできる。そのため、各ソー
ス・ドレイン領域３のシート抵抗を大幅に低減すること
が可能になり、ＩＧＦＥＴの駆動能力を飛躍的に高める
ことができる。

【００４２】そして、本実施例の製造方法によれば、エ
レベーテッドソースドレイン構造を形成する場合のよう
な複雑な製造工程が必要なく、上記構造を簡単に形成す
ることができる。

【００４３】ところで、各ソース・ドレイン領域３の接
合深さが深くなると、ドレイン領域から延びた空乏層が
埋め込み絶縁膜５の下側に潜り込んでソース領域の空乏
層とつながり、パンチスルーが起こる恐れがある。しか
し、本実施例においては、埋め込み絶縁膜５の下側にパ
ンチスルー防止領域８が設けられているため、そのよう
なパンチスルーを確実に防止することができる。

【００４４】（第２実施例）以下、本発明をＮチャネル
ＩＧＦＥＴに具体化した第２実施例を図面に従って説明
する。尚、本実施例において、第１実施例と同じ構成部
材については符号を等しくしてその詳細な説明を省略す
る。

【００４５】図３に、本実施例のＩＧＦＥＴの概略断面
図を示す。本実施例において、図１に示した第１実施例
と異なるのは以下の点だけである。 本実施例ではパンチスルー防止領域８が設けられてい
ない。

【００４６】本実施例ではＰ型単結晶シリコン基板１
中にＰ型のウェル１０が形成されており、Ｎ型の各ソー
ス・ドレイン領域３，チャネル領域４，埋め込み絶縁層
５はウェル１０内に形成されている。

【００４７】次に、本実施例の製造方法を図２および図
４に示す概略断面図に従って順次説明する。 工程１（図２（ａ）参照）；第１実施例の工程１と同じ
である。

【００４８】工程２（図２（ｂ）参照）；第１実施例の
工程２と同じである。 工程３（図４（ａ）参照）；熱酸化法を用い、基板１の
表面にゲート酸化膜６を形成する。次に、ゲート酸化膜
６上に導電材料を堆積し、その導電材料およびゲート酸
化膜６をパターニングすることでゲート電極７を形成す
る。

【００４９】工程４（図４（ｂ）参照）；イオン注入法
を用い、基板１にＰ型不純物（ホウ素など）を注入する
ことで、Ｐ型のウェル１０を形成する。このとき、基板
１上にはフィールド酸化膜２およびゲート電極７が形成
され、基板１中には埋め込み絶縁膜５が形成されてい
る。そのため、フィールド酸化膜２および埋め込み絶縁
膜５の下側にはＰ型不純物が浅く注入される。従って、
ウェル１０の断面形状は、フィールド酸化膜２および埋
め込み絶縁膜５の下側には薄く、その他の部分（各ソー
ス・ドレイン領域３となる部分）には厚くなる。また、
埋め込み絶縁膜５の上側のチャネル領域４となる基板１
中にもＰ型不純物が注入される。このとき、チャネル領
域４となる基板１中の不純物濃度を適宜に調整すること
で、閾値電圧を調節することができる。

【００５０】工程５（図４（ｃ）参照）；イオン注入法
を用い、ゲート電極７およびフィールド酸化膜２をイオ
ン注入用マスクとして基板１にＮ型不純物（リン、ヒ素
など）を注入することで、Ｎ型の各ソース・ドレイン領
域３を形成する。このとき、各ソース・ドレイン領域３
の接合深さが十分に深くなるように、イオン注入条件を
設定する。各ソース・ドレイン領域３を形成した結果、
チャネル領域４が形成される。次に、Ｎ型不純物イオン
の注入によって損なわれた各ソース・ドレイン領域３の
結晶性を回復させる。具体的には、熱処理を施すこと
で、多結晶化した各ソース・ドレイン領域３を再結晶さ
せて単結晶に戻す。このとき、各ソース・ドレイン領域
３の下側には埋め込み絶縁膜５が設けられておらず、各
ソース・ドレイン領域３は単結晶シリコン基板１と接し
ている。そのため、単結晶シリコン基板１中の単結晶シ
リコンを核として各ソース・ドレイン領域３の再結晶化
が十分に進行し、各ソース・ドレイン領域３の結晶性は
完全に回復する。

【００５１】ところで、各ソース・ドレイン領域３の接
合深さが深くなると、ドレイン領域から延びた空乏層が
埋め込み絶縁膜５の下側に潜り込んでソース領域の空乏
層とつながり、パンチスルーが起こる恐れがある。しか
し、本実施例においては、埋め込み絶縁膜５の下側のウ
ェル１０が薄いため、そのようなパンチスルーを確実に
防止することができる。つまり、本実施例ではウェル１
０を設けることで、第１実施例のパンチスルー防止領域
８と同様の作用および効果を得ることができる。

【００５２】本実施例におけるその他の作用および効果
については第１実施例のそれと同様である。 （第３実施例）以下、本発明をＮチャネルＩＧＦＥＴに
具体化した第３実施例を図面に従って説明する。尚、本
実施例において、第１実施例および第２実施例と同じ構
成部材については符号を等しくしてその詳細な説明を省
略する。

【００５３】図３に、本実施例のＩＧＦＥＴの概略断面
図を示す。つまり、本実施例の構造は第２実施例と同じ
である。次に、本実施例の製造方法を図５および図６に
示す概略断面図に従って順次説明する。

【００５４】工程１（図５（ａ）参照）；第１実施例の
工程１（図２（ａ）参照）と同じである。 工程２（図５（ｂ）参照）；熱酸化法を用い、デバイス
の全面にパッド酸化膜２３を形成する。次に、ＣＶＤ法
を用い、デバイスの全面にシリコン窒化膜２１を形成す
る。続いて、ＣＶＤ法を用い、シリコン窒化膜２１上に
シリコン酸化膜２２を形成する。

【００５５】工程３（図５（ｃ）参照）；シリコン酸化
膜２２をパターニングすることで、チャネル領域４に対
応する部分に開口部２２ａを形成する。次に、イオン注
入法を用い、シリコン酸化膜２２をイオン注入用マスク
として基板１に酸素イオンまたは窒素イオンを注入する
ことで、基板１中に埋め込み絶縁膜５を形成する。続い
て、酸素イオンまたは窒素イオンの注入によって損なわ
れた基板１の結晶性を回復させる。具体的には、熱処理
を施すことで、多結晶化した埋め込み絶縁膜５上の基板
１を再結晶させて単結晶に戻す。

【００５６】工程４（図６（ａ）参照）；シリコン酸化
膜２２の開口部２２ａから露出しているパッド酸化膜２
３を除去して基板１を露出させる。次に、熱酸化法を用
い、シリコン酸化膜２２の開口部２２ａから露出してい
る基板１上にゲート酸化膜６を形成する。続いて、ＣＶ
Ｄ法を用い、デバイスの全面にドープドポリシリコン膜
２４を形成してシリコン酸化膜２２の開口部２２ａを埋
め込む。

【００５７】工程５（図６（ｂ）参照）；化学的機械研
磨（ＣＭＰ）法を用い、デバイス表面を平坦化する。そ
の結果、シリコン酸化膜２２の開口部２２ａに埋め込ま
れたドープドポリシリコン膜２４からゲート電極７が形
成される。

【００５８】工程６（図６（ｃ）参照）；エッチング法
を用い、シリコン酸化膜２２およびシリコン窒化膜２１
を除去する。このとき、シリコン窒化膜２１は、シリコ
ン酸化膜２２をエッチング除去する際のエッチングスト
ッパとして機能する。次に、イオン注入法を用い、基板
１にＰ型不純物（ホウ素など）を注入することで、Ｐ型
のウェル１０を形成する。このとき、基板１上にはフィ
ールド酸化膜２およびゲート電極７が形成され、基板１
中には埋め込み絶縁膜５が形成されている。そのため、
フィールド酸化膜２および埋め込み絶縁膜５の下側には
Ｐ型不純物が浅く注入される。従って、ウェル１０の断
面形状は、フィールド酸化膜２および埋め込み絶縁膜５
の下側には薄く、その他の部分（各ソース・ドレイン領
域３となる部分）には厚くなる。また、埋め込み絶縁膜
５の上側のチャネル領域４となる基板１中にもＰ型不純
物が注入される。このとき、チャネル領域４となる基板
１中の不純物濃度を適宜に調整することで、閾値電圧を
調節することができる。

【００５９】工程７（図６（ｄ）参照）；第２実施例の
工程５（図４（ｃ）参照）と同じである。 このように、本実施例の製造方法においては、開口部２
２ａが形成されたシリコン酸化膜２２を埋め込み絶縁膜
５を形成するためのイオン注入用マスクとして用いる。
そして、当該開口部２２ａ内に埋め込んだドープドポリ
シリコン膜２４からゲート電極７を形成している。

【００６０】従って、本実施例の製造方法によれば、埋
め込み絶縁膜５に対してゲート電極７を自己整合的に形
成することができる。その結果、埋め込み絶縁膜５とゲ
ート電極７との位置ずれを防止することが可能になり、
ＩＧＦＥＴを微細化した場合でも短チャネル効果を確実
に抑制することができる。

【００６１】本実施例におけるその他の作用および効果
については第２実施例のそれと同様である。ちなみに、
第１〜３実施例にＩＧＦＥＴにおいて、ソース・ドレイ
ン領域３の接合深さ；２００ｎｍの場合、ソース・ドレ
イン領域のシート抵抗は８４Ω／□となる。また、バル
クトランジスタにおいて、ソース・ドレイン領域の接合
深さ；２００ｎｍの場合、ソース・ドレイン領域のシー
ト抵抗は８４Ω／□となる。しかし、薄膜ＳＯＩトラン
ジスタにおいて、単結晶シリコン層の膜厚；１００ｎｍ
の場合、ソース・ドレイン領域のシート抵抗は５００Ω
／□となる。このように、第１〜３実施例によれば、ソ
ース・ドレイン領域の接合深さが同じバルクトランジス
タと同等の低いシート抵抗を得ることができる。

【００６２】図７に、第１〜３実施例のＩＧＦＥＴ、バ
ルクトランジスタ、薄膜ＳＯＩトランジスタにおけるサ
ブスレッショルド特性を示す。グラフＡは、第１実施例
および第２実施例のサブスレッショルド特性値（S Fact
or）であり、グラフＢは、第３実施例および薄膜ＳＯＩ
トランジスタのサブスレッショルド特性値である。ま
た、グラフＣは、バルクトランジスタのサブスレッショ
ルド特性値である。

【００６３】但し、第１〜３実施例におけるソース・ド
レイン領域３の接合深さ；２００ｎｍ、バルクトランジ
スタにおけるソース・ドレイン領域の接合深さ；２００
ｎｍ、薄膜ＳＯＩトランジスタにおける単結晶シリコン
層の膜厚；１００ｎｍである。

【００６４】グラフＡ〜Ｃに示すように、ゲート長（Ga
te Length ）が短くなるほどサブスレッショルド特性値
は増大する。同一のゲート長に対してサブスレッショル
ド特性値が小さいほど、短チャネル効果は抑制されてい
ることになる。第１実施例および第２実施例では、バル
クトランジスタよりもサブスレッショルド特性値が小さ
くなっている。すなわち、第１実施例および第２実施例
においては、バルクトランジスタに比べて短チャネル効
果が抑制されている。これは、第１実施例および第２実
施例では、完全空乏型トランジスタが形成されているた
めである。また、第３実施例では、薄膜ＳＯＩトランジ
スタと同等のサブスレッショルド特性値が得られてい
る。これは、第３実施例では、埋め込み絶縁膜５に対し
てゲート電極７が自己整合的に形成されていることか
ら、ゲート長が短くなっても短チャネル効果を確実に抑
制できるためである。

【００６５】尚、上記各実施例は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。 （１）第１実施例および第２実施例において、レジスト
パターン９をイオン注入用マスクとして使用可能な適宜
な材質から成る膜（シリコン酸化膜、ポリシリコン膜な
ど）に置き代える。

【００６６】（２）第１実施例において、レジストパタ
ーン９を埋め込み絶縁膜５の形成後の熱処理に耐えうる
材質から成る膜（シリコン酸化膜、ポリシリコン膜な
ど）に置き代える。そして、当該膜をイオン注入用マス
クとして用い、基板１にＰ型不純物を注入してパンチス
ルー防止領域８を形成する。このようにすれば、埋め込
み絶縁膜５に対して自己整合的にパンチスルー防止領域
８を形成することが可能になり、パンチスルーをさらに
確実に防止することができる。

【００６７】（３）第１実施例の工程３において、基板
１上にＰＳＧ膜を形成し、そのＰＳＧ膜から基板１中に
リンを拡散させることで、パンチスルー防止領域８を形
成する。

【００６８】（４）第２実施例の工程４において、デバ
イスの全面にＰＳＧ膜を形成し、そのＰＳＧ膜から基板
１中にリンを拡散させることで、ウェル１０を形成す
る。 （５）第３実施例において、埋め込み絶縁膜５の形成後
に、シリコン酸化膜２２をイオン注入用マスクとして用
い、基板１にＰ型不純物を注入して第１実施例と同様に
パンチスルー防止領域８を形成する。このようにすれ
ば、ウェル１０を省くことができる。また、埋め込み絶
縁膜５に対して自己整合的にパンチスルー防止領域８を
形成することが可能になり、パンチスルーを確実に防止
することができる。

【００６９】（６）第３実施例において、ドープドポリ
シリコン膜２４をタングステンＣＶＤ法によって形成さ
れたタングステン膜またはタングステンシリサイド膜に
置き代える。この場合、シリコン酸化膜２２をタングス
テンＣＶＤ法を行う際に侵されない適宜な材質から成る
膜（シリコン窒化膜、ポリシリコン膜など）に置き代え
てもよい。

【００７０】（７）第３実施例において、ドープドポリ
シリコン膜２４をＰＶＤ法によって形成された導電膜
（ドープドポリシリコン膜、金属膜など）に置き代え
る。この場合、シリコン酸化膜２２をＰＶＤ法を行う際
に侵されない適宜な材質から成る膜（シリコン窒化膜、
ポリシリコン膜、レジストなど）に置き代えてもよい。

【００７１】（８）ゲート酸化膜６を他の適宜な絶縁膜
（シリコン窒化膜など）や複数の絶縁膜から成る積層構
造に置き代える． （９）ＮチャネルＩＧＦＥＴではなくＰチャネルＩＧＦ
ＥＴに適用する。具体的には、基板１およびウェル１０
をＮ型にし、ソース・ドレイン領域３をＰ型にする。

【００７２】（１０）単結晶シリコン基板１を、ソース
・ドレイン領域３の接合深さに比べて十分な膜厚をもつ
単結晶シリコン膜に置き代える。 以上、各実施例について説明したが、各実施例から把握
できる請求項以外の技術的思想について、以下にそれら
の効果と共に記載する。

【００７３】（イ）請求項１０に記載の半導体装置の製
造方法において、前記膜の開口部内を含むデバイスの全
面に導電膜を形成し、その導電膜で前記開口部を埋め込
む工程と、デバイス表面を平坦化することで、前記膜の
開口部内に埋め込まれた導電膜からゲート電極を形成す
る工程とを備えた半導体装置の製造方法。

【００７４】このようにすれば、デバイス表面を平坦化
することで、ゲート電極の膜厚を調整することができ
る。 （ロ）請求項７または請求項８に記載の半導体装置の製
造方法において、イオン注入法を用いて、単結晶シリコ
ン層に不純物を注入することで、絶縁膜の下側にパンチ
スルー防止領域を形成する工程を備えた半導体装置の製
造方法。

【００７５】このようにすれば、イオン注入条件を適宜
に設定することで、パンチスルー防止領域の位置および
不純物濃度を最適化することができる。 （ハ）請求項８または請求項１０に記載の半導体装置の
製造方法において、ゲート電極の形成後に、イオン注入
法を用い、単結晶シリコン層に不純物を注入すること
で、絶縁膜の下側に薄いウェルを形成する工程を備えた
半導体装置の製造方法。

【００７６】このようにすれば、イオン注入条件を適宜
に設定することで、ウェルの厚さ及び不純物濃度を最適
化することができる。ところで、本明細書において、発
明の構成に係る部材は以下のように定義されるものとす
る。

【００７７】（ａ）単結晶半導体層とは、単結晶シリコ
ン基板だけでなく、単結晶シリコン膜、単結晶化合物半
導体基板、単結晶化合物半導体膜をも含むものとする。 （ｂ）ゲート絶縁膜の材質としては、シリコン酸化膜だ
けでなく、シリコン窒化膜などのあらゆる絶縁膜をも含
むものとする。また、ゲート絶縁膜を、複数の絶縁膜か
ら成る積層構造としてもよい。

【００７８】

【発明の効果】以上詳述したように本発明によれば、短
チャネル効果を抑えた上で高駆動能力を得ることが可能
なＩＧＦＥＴを備えた半導体装置およびその簡単な製造
方法を提供することができる。

【図面の簡単な説明】

【図１】第１実施例の概略断面図。

【図２】第１実施例の製造方法を説明するための概略断
面図。

【図３】第２実施例および第３実施例の概略断面図。

【図４】第２実施例の製造方法を説明するための概略断
面図。

【図５】第３実施例の製造方法を説明するための概略断
面図。

【図６】第３実施例の製造方法を説明するための概略断
面図。

【図７】第１〜３実施例の作用を説明するための特性
図。

【符号の説明】

１…単結晶半導体層としての単結晶シリコン基板 ３…ソース・ドレイン領域 ４…チャネル領域 ５…埋め込み絶縁膜 ６…ゲート酸化膜 ７…ゲート電極 ８…パンチスルー防止領域 １０…ウェル ２２…開口部が設けられた膜としてのシリコン酸化膜 ２２ａ…開口部 ２４…導電膜としてのドープドポリシリコン膜

Claims (12)

【特許請求の範囲】
1. 【請求項１】 チャネル領域の下側に絶縁膜が埋め込ま
   れたＩＧＦＥＴを備えた半導体装置。
2. 【請求項２】 単結晶半導体層に形成されたソースまた
   はドレイン領域と、そのソースまたはドレイン領域の間
   の単結晶半導体層に形成されたチャネル領域と、チャネ
   ル領域の下側に埋め込まれた絶縁膜とから成るＩＧＦＥ
   Ｔを備えた半導体装置。
3. 【請求項３】 単結晶半導体層の表面に形成されたソー
   スまたはドレイン領域と、そのソースまたはドレイン領
   域の下側に単結晶半導体層が存在していることと、ソー
   ス領域とドレイン領域との間の単結晶半導体層に形成さ
   れたチャネル領域と、チャネル領域の下側に埋め込まれ
   た絶縁膜とから成り、チャネル領域下の空乏層が絶縁膜
   に到達した完全空乏型のＩＧＦＥＴを備えた半導体装
   置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
   導体装置において、前記絶縁膜の下側にチャネル領域と
   同じ導電型のパンチスルー防止領域が形成された半導体
   装置。
5. 【請求項５】 請求項１〜３のいずれか１項に記載の半
   導体装置において、前記絶縁膜の下側に薄いウェルが形
   成された半導体装置。
6. 【請求項６】 請求項１〜５のいずれか１項に記載の半
   導体装置において、前記単結晶半導体層は単結晶シリコ
   ン層であり、前記絶縁膜はシリコン酸化膜またはシリコ
   ン窒化膜である半導体装置。
7. 【請求項７】 イオン注入法を用い、単結晶シリコン層
   に酸素イオンまたは窒素イオンを注入することで、単結
   晶シリコン層におけるチャネル領域に対応する部分の下
   側にシリコン酸化膜またはシリコン窒化膜から成る絶縁
   膜を形成する工程を備えた半導体装置の製造方法。
8. 【請求項８】 イオン注入法を用い、単結晶シリコン層
   に酸素イオンまたは窒素イオンを注入することで、単結
   晶シリコン層におけるチャネル領域に対応する部分の下
   側にシリコン酸化膜またはシリコン窒化膜から成る絶縁
   膜を形成する工程と、 チャネル領域に対応する単結晶シリコン層上にゲート絶
   縁膜およびゲート電極を形成する工程と、 イオン注入法を用い、ゲート電極をイオン注入用マスク
   として単結晶シリコン層に不純物を注入することで、ソ
   ースまたはドレイン領域とチャネル領域とを形成する工
   程とを備えた半導体装置の製造方法。
9. 【請求項９】 請求項７または請求項８に記載の半導体
   装置の製造方法において、単結晶シリコン層に不純物を
   ドープすることで、絶縁膜の下側にパンチスルー防止領
   域を形成する工程を備えた半導体装置の製造方法。
10. 【請求項１０】 チャネル領域に対応する部分に開口部
    が設けられた膜を単結晶シリコン層上に形成する工程
    と、 イオン注入法を用い、開口部が設けられた膜をイオン注
    入用マスクとして単結晶シリコン層に酸素イオンまたは
    窒素イオンを注入することで、単結晶シリコン層におけ
    るチャネル領域に対応する部分の下側にシリコン酸化膜
    またはシリコン窒化膜から成る絶縁膜を形成する工程
    と、 前記膜の開口部内に露出した単結晶シリコン層上にゲー
    ト絶縁膜を形成する工程と、 前記膜の開口部内を導電膜で埋め込み、その導電膜から
    ゲート電極を形成する工程と、 イオン注入法を用い、ゲート電極をイオン注入用マスク
    として単結晶シリコン層に不純物を注入することで、ソ
    ースまたはドレイン領域とチャネル領域とを形成する工
    程とを備えた半導体装置の製造方法。
11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、イオン注入法を用い、前記開口部が設け
    られた膜をイオン注入用マスクとして単結晶シリコン層
    に不純物を注入することで、絶縁膜の下側にパンチスル
    ー防止領域を形成する工程を備えた半導体装置の製造方
    法。
12. 【請求項１２】 請求項８または請求項１０に記載の半
    導体装置の製造方法において、ゲート電極の形成後に、
    単結晶シリコン層に不純物をドープすることで、絶縁膜
    の下側に薄いウェルを形成する工程を備えた半導体装置
    の製造方法。