JP2000223700A

JP2000223700A - 半導体装置及びその製造方法

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Publication number: JP2000223700A
Application number: JP11019395A
Authority: JP
Inventors: Yoshihiro Tokuyama; 宜宏徳山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-01-28
Filing date: 1999-01-28
Publication date: 2000-08-11

Abstract

(57)【要約】【課題】従来は、サイドウォールに直接バイアスを印
加するため、トランジスタがオフ状態でサイドウォール
にバイアスが印加されていなければ、オフ時のリーク電
流を抑制することは困難であり、常に、サイドウォール
にバイアスを印加することで、消費電力の低減にも影響
を及ぼす可能性を有している。【解決手段】シリコン基板１上にゲート酸化膜３を介
してゲート電極４が形成されており、ゲート電極４を覆
うように絶縁膜５が形成されており、絶縁膜５を介し
て、ゲート電極側壁に電荷が帯電したサイドウォール状
ポリシリコン６が形成されており、サイドウォール状ポ
リシコン６を覆うようにサイドウォール状の絶縁膜８が
形成されており、低濃度ソース・ドレイン層７のチャネ
ル側端部が上サイドウォール状ポリシリコン６直下で、
且つ、サイドウォール状ポリシリコン６下にチャネル領
域が形成されるように位置しており、高濃度ソース・ド
レイン層９のチャネル側端部がサイドウォール状絶縁膜
８直下に位置している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ素子
及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、ＬＳＩの高集積化に伴い、使用さ
れるトランジスタはますます微細化され、現在では０．
２〜０．３μｍのゲート長を有するトランジスタが要求
されるまでになってきている。

【０００３】トランジスタを微細化しようとすると、シ
ョートチャネル効果によってしきい値電圧の低下や、ソ
ース・ドレイン間のパンチスルーといった問題がより厳
しくなる。また、低電圧化に伴う低しきい値電圧化もオ
フ時のリーク電流を増加させることになる。特に、この
リーク電流は埋め込みチャネル構造を用いたＰＭＯＳ型
トランジスタでは顕著に現れる。また、ＮＭＯＳ型トラ
ンジスタでは高電界化によるホットキャリア劣化等も大
きくなり、信頼性上の問題を生じている。

【０００４】これらの問題に対して、これまでに数々の
改善案が提案されている。例えば、ゲートオーバーラッ
プ型のＬＤＤトランジスタに関しては特開平５−２１８
０６６号公報等にも記載されている。

【０００５】また、ゲート電極のサイドウォールを補助
電極として用い、ドレイン端の電界緩和を図る方法も、
特開平５−３１５６０５号公報や特開平５−３２６９５
１号公報等に提案されている。この方法は、チャネル領
域及びドレイン端付近の濃度の変化をさせないため、本
来濃度によって制御しようとすると、トレードオフの関
係にあるショートチャネル効果、ホットキャリア効果の
防止等を有効に図ることが可能となる。

【０００６】ここでは、図３を用いて、特開平５−３１
５６０５号公報に記載の半導体装置の製造方法を以下に
説明する。

【０００７】まず、図３（ａ）に示すように、Ｐ型基板
３１の表面に熱酸化法により酸化シリコン膜などで構成
されるゲート絶縁膜３２を成膜する。ゲート絶縁膜３２
の膜厚は８ｎｍ程度である。そして、半導体基板３１の
全域に、しきい値電圧調整用のＰ型不純物をイオン注入
する。図３において、符号３３はしきい値調整用のイオ
ン注入領域である。その後、例えば１００ｎｍの膜厚で
ポリシリコン膜をＣＶＤ法でゲート絶縁膜の表面に成膜
し、所定のパターンにエッチングすることにより主ゲー
ト電極３４を得る。主ゲート電極には、Ｎ型不純物が例
えば、１×１０¹⁷ｃｍ^-3の濃度でドープしている。

【０００８】次に、図３（ｂ）に示すように、主ゲート
電極３４が形成している半導体基板３１の表面に、再度
ポリシリコン膜３５を、例えば１００ｎｍの膜厚でＣＶ
Ｄ法により成膜する。このポリシリコン膜３５を成膜す
る際、或いは成膜後に、ポリシリコン膜３５に対して、
例えばＮ型不純物を１×１０¹⁹ｃｍ^-3の濃度でドープす
る。

【０００９】次に、図３（ｃ）に示すように、ＲＩＥ法
等を用いて、ポリシリコン膜３５を異方性エッチングす
れば、主ゲート電極の両側にサイドウォール状の副ゲー
ト電極３５ａが形成される。この副ゲート電極３５ａに
は、主ゲート電極３４と同一の導電型の不純物であるＮ
型の不純物が１×１０¹⁹ｃｍ^-3の濃度でドープしてあ
る。その結果、副ゲート電極３５ａの不純物濃度は、主
ゲート電極３４の不純物濃度よりも高い。

【００１０】次に、図３（ｄ）に示すように、イオン注
入法により、ゲート電極３４に対してイオン注入を行
い、自己整合的にソース・ドレイン３６を形成する。
尚、主ゲート電極３４及ぶ副ゲート電極３５ａを、ポリ
シリコン膜で形成することなく、その他の導電性膜で構
成することも可能である。但し、主ゲート電極３４と副
ゲート電極３５ａとで、仕事関数差を有するように構成
する。また、仕事関数差があればよく、主ゲート電極３
４と副ゲート電極３５ａとは相異なる導電型の不純物が
ドープしてあってもよい。

【００１１】

【発明が解決しようとする課題】しかしながら、図３に
示した従来の方法では、主ゲート電極と副ゲート電極と
は互いに接しているため、各々の不純物量の違いで仕事
関数差を得ようとしても容易に相互拡散してしまい、濃
度差は縮まり、所望の特性は得られないといった根本的
な問題を有している。熱処理工程が続く場合はなおさら
顕著になる。逆に、熱処理を少なくし、相互拡散を抑え
ようとすれば、ゲート電極端のゲート酸化膜近辺のサイ
ドウォールへは不純物が十分に拡散されず、特性が不安
定となる。

【００１２】従って、従来技術においては、仕事関数差
がもともと異なる材料を選択するしかない。但し、この
場合、仕事関数差を変える自由度はなくなり、特性の最
適化を行うことはできない。

【００１３】また、特開平５−３２６９５１号公報に記
載の技術では、サイドウォールに直接バイアスを印加す
るため、トランジスタがオフ状態でサイドウォールにバ
イアスが印加されていなければ、オフ時のリーク電流を
抑制することは困難であり、即ち、オフ時リーク電流を
抑制するためには、常にサイドウォールにバイアスを印
加することになるので、消費電力の低減にも影響を及ぼ
す可能性を有している。

【００１４】

【課題を解決するための手段】請求項１に記載の本発明
の半導体装置は、低濃度ソース・ドレイン層及び高濃度
ソース・ドレイン層を有するＬＤＤ構造のＭＯＳトラン
ジスタを備えた半導体装置において、半導体基板上にゲ
ート絶縁膜を介してゲート電極が形成されており、該ゲ
ート電極を覆うように第１の絶縁膜が形成されており、
該第１の絶縁膜を介して、上記ゲート電極側壁に電荷が
帯電したサイドウォール状導電層が形成されており、該
サイドウォール状導電層を覆うようにサイドウォール状
の第２の絶縁膜が形成されており、上記低濃度ソース・
ドレイン層のチャネル側端部が上記サイドウォール状導
電層直下で、且つ、該サイドウォール状導電層下にチャ
ネル領域が形成されるように位置しており、上記高濃度
ソース・ドレイン層のチャネル側端部が上記第２の絶縁
膜直下に位置していることを特徴とするものである。

【００１５】また、請求項２に記載の本発明の半導体装
置は、上記半導体基板上の上記第１の絶縁膜の膜厚が上
記ゲート絶縁膜の膜厚より薄いことを特徴とする、請求
項１記載の半導体装置である。

【００１６】また、請求項３に記載の本発明の半導体装
置は、上記導電層のシート抵抗が３００Ω／□以上で、
且つ、４００Ω／□以下であることを特徴とする、請求
項１又は請求項２のいずれかに記載の半導体装置であ
る。

【００１７】更に、請求項４に記載の本発明の半導体装
置の製造方法は、半導体基板上に上記ゲート絶縁膜及び
ポリシリコンを堆積した後、パターニングによりゲート
電極を形成する工程と、熱酸化により、上記ゲート電極
及び半導体基板上にシリコン酸化膜を形成する工程と、
全面にポリシリコンを堆積し、エッチバックすることに
より上記ゲート電極側壁にサイドウォール状ポリシリコ
ンを形成する工程と、イオン注入により、チャネル側端
部が上記サイドウォール状ポリシリコン直下に位置する
ように低濃度ソース・ドレイン層を形成する工程と、全
面に絶縁膜を堆積し、エッチバックすることにより上記
サイドウォール状ポリシリコンを覆うように、サイドウ
ォール状絶縁膜を形成する工程と、イオン注入により、
チャネル側端部が上記サイドウォール状絶縁膜直下に位
置するように高濃度ソース・ドレイン層を形成する工程
とを有することを特徴とするものである。

【００１８】

【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。

【００１９】図１は本発明の第１の実施例の半導体装置
の製造工程図であり、図２は本発明の第２の実施例の半
導体装置の構造断面図である。図１及び図２において、
１はシリコン基板、２はしきい値電圧調整用イオン注入
層、３はゲート酸化膜、４はゲート電極、５は絶縁膜
（シリコン酸化膜）、６はサイドウォール状ポリシリコ
ン、７は低濃度ソース・ドレイン層、８はサイドウォー
ル状絶縁膜、９は高濃度ソース・ドレイン層を示す。

【００２０】以下、図１を用いて本発明の第１の実施例
の半導体装置の製造工程を説明する。

【００２１】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板（もしくはＰ型ウエル）（以下、「シリコン基
板」と略す。）１上に必要に応じてしきい値電圧制御用
のイオン注入を行う。本実施例においては、ボロンを１
０〜２０ｋｅＶで、１×１０¹¹〜１×１０¹²ｃｍ^-2の範
囲でイオン注入を行った。しかる後、リンドープポリシ
リコンをＣＶＤ法にて１００〜１５０ｎｍ形成した後、
既知のフォトリソ・エッチング技術にてゲート電極４を
パターニングする。本実施例では、ゲート長は０．３μ
ｍとした。尚、ゲート電極は限定されるものではなく、
ポリサイド、シリサイド、サリサイドのいずれでもよ
い。また、このエッチングの際、ゲート電極下以外のゲ
ート酸化膜３をシリコン基板１までエッチングしても良
いし、いくらか残した状態としてもよい。本実施例では
シリコン基板１表面が露出するまでエッチングを行っ
た。

【００２２】次に、図１（ｂ）に示すように、８００〜
９００℃で熱酸化膜５を４〜８ｎｍ形成した。このと
き、シリコン基板１上には４〜８ｎｍ、ゲート電極上に
は約７〜１２０ｎｍの酸化膜が成長する。これは、Ｎ型
のポリシリコンをゲート電極材料に用いているため、単
結晶のシリコン基板１よりも、酸化膜の成長の度合いが
大きくなるからである。

【００２３】次に、図１（ｃ）に示すように、リンドー
プのポリシリコンを１０〜１５０ｎｍ堆積した後、既知
のエッチング技術を用い、エッチバックすることによ
り、サイドウォール状ポリシリコン６を残す。しかる
後、リンを２０〜４０ｋｅＶで、１×１０¹³〜５×１０
¹³ｃｍ^-2の範囲でイオン注入する。このイオン注入され
た領域はＬＤＤ構造のＮ^-低濃度ソース・ドレイン層７
となる。また、このＮ^-低濃度ソース・ドレイン層７の
チャネル側端部はサイドウォール状ポリシリコン６下領
域の途中までしか拡散させていないため、サイドウォー
ル状ポリシリコン６直下にはチャネル領域が存在するこ
とになる。

【００２４】この際、サイドウォール状ポリシリコン６
のシート抵抗は３００Ω／□以上で且つ４００Ω／□以
下であることが望ましい。シート抵抗が３００Ω／□未
満である場合には、ソース・ドレイン端部でショートチ
ャネル効果によるトランジスタの特性劣化を生じる可能
性を有し、シート抵抗が４００Ω／□を越える場合に
は、トランジスタの耐圧劣化が生じる可能性を有するた
めである。尚、サイドウォール状ポリシリコンの代わり
に、他の導電材料として、タングステンやモリブデン若
しくはこれらのシリサイド膜を用いてもよい。

【００２５】次に、図１（ｄ）に示すように、ＣＶＤ酸
化膜を１０〜１５ｎｍ堆積した後、エッチバックするこ
とにより、サイドウォール状酸化膜８を形成する。尚、
サイドウォール状酸化膜８の代わりに、窒化膜等の絶縁
膜を用いてもよい。

【００２６】その後、ソース・ドレイン用にヒ素を２０
〜４０ｋｅＶ、１×１０¹⁵〜４×１０¹⁵ｃｍ^-2の条件で
イオン注入することにより、高濃度ソース・ドレイン層
９を形成することができる。この後、不純物層を活性化
等のするための熱処理工程や配線形成工程等がある。

【００２７】サイドウォール状酸化膜８を形成すること
で、活性化のための熱処理工程を行っても、高濃度ソー
ス・ドレイン層９はサイドウォール状ポリシリコン６の
下に形成されることはない。これは、サイドウォール状
酸化膜８により、ヒ素の注入が阻止されるためである。
高濃度ソース・ドレイン層９形成用に注入されるヒ素は
１〜４×１０¹⁵ｃｍ^-2と濃度が高いため、サイドウォー
ル状酸化膜８を形成せずにヒ素を注入すると、熱処理に
より、高濃度ソース・ドレイン層９がサイドウォール状
ポリシリコン６直下にも広がり、サイドウォール状ポリ
シリコン６に導電性を有することによる効果が実現され
ない。

【００２８】上述の第１の実施例では、サイドウォール
状ポリシリコン６をリンドープのポリシリコンとしたた
め、サイドウォール状ポリシリコン６直下のチャネルに
対し、弱い負バイアスを与えることになり、この場合は
オフ時のリーク電流を低減させる方向として働く、すな
わち、ソース・ドレイン間のリーク電流をカットする。
この電界の影響はチャネル部分に対して行われ、ドレイ
ン側の電界増加効果を極めて弱く、存在したとしても、
ドレイン側にはＬＤＤ構造を用いているため、全く問題
にならない。

【００２９】また、ゲート電極とサイドウォール状ポリ
シリコンとの間には絶縁膜が存在するため、不純物の相
互拡散がなく、熱処理により、不純物をサイドウォール
状ポリシリコンに均一に拡散させることができる。

【００３０】次に、本発明の第２の実施例について説明
する。

【００３１】第２の実施例では第１の実施例における製
造方法を用いた場合の最終トランジスタ構造において、
ソース・ドレイン層をグランド（ＧＮＤ）に固定し（必
要に応じて基板もＧＮＤとする）、ゲート電極に負バイ
アスを印加し、ソース・ドレイン或いは基板からサイド
ウォール状ポリシリコン６に正孔を注入するようにして
いる。ここで、シリコン基板１からの正孔注入はサイド
ウォール状ポリシリコン６から電子をソース・ドレイン
層或いはシリコン基板に放出させると解釈しても電気的
には等価である。

【００３２】印加バイアス条件は、−５〜−１０Ｖ程度
で、１０〜５０μｓｅｃ行えば十分である。これらの条
件は所望の特性、またはサイドウォール状ポリシリコン
６下の酸化膜厚、面積等により変更され得る。なお、本
実施例では、注入効率を上げるため、サイドウォール状
ポリシリコン下の酸化膜厚をゲート酸化膜厚よりも薄く
設定している。

【００３３】この実施例では、ＮＭＯＳトランジスタに
おいて、サイドウォール状ポリシリコンを正に帯電させ
ているため、チャネル端付近の電位を持ち上げ、横方向
の電界緩和を促進し、ホットキャリア耐性の向上を図る
ことができる。

【００３４】以上、本発明の実施例をＮＭＯＳトランジ
スタを例に説明したが、ＰＭＯＳトランジスタにも適用
できることはいうまでもない。

【００３５】また、サイドウォール状ポリシリコンをソ
ース側のみ又はドレイン側のみに形成したり、ＣＭＯＳ
構造のＭＯＳトランジスタを備えた半導体装置におい
て、ＮＭＯＳトランジスタのサイドウォール状ポリシリ
コンとＰＭＯＳトランジスタのサイドウォール状ポリシ
リコンとにそれぞれ導電型の異なる不純物を導入してお
き、最終的なサイドウォール状ポリシリコンの電位をＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとで最適化
することによっても、ショートチャネル効果に伴うホッ
トキャリアの防止や、オフリークの低減をＣＭＯＳトラ
ンジスタのレベルで簡単に達成することができる。

【００３６】例えば、ＮＭＯＳトランジスタであれば、
正の電荷が帯電すれば耐圧向上（ホットキャリア耐性向
上）、負の電荷が帯電すればオフリーク電流が低減で
き、また、ＰＭＯＳトランジスタであれば負の電荷が帯
電すれば耐圧向上（ホットキャリア耐性向上）、正の電
荷が帯電すればオフリーク電流が低減できる。

【００３７】更には、上記トランジスタをアレイ状に配
置することによってＲＯＭとして使用することも可能に
なる。即ち、マスク工程を追加し、サイドウォール状ポ
リシリコンに対し、イオン注入を行う、若しくは、サイ
ドウォール状ポリシリコンを除去することにより、トラ
ンジスタをオン状態又はオフ状態を実現させる。その
際、ゲートの左右のサイドウォールを非対称とすること
により、多値ＲＯＭも可能となる。

【００３８】

【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、例えば、ＮＭＯＳトランジスタの場
合、サイドウォール状導電層が基板に対して正の電位を
有していると、ドレイン端付近の電界緩和を促す方向と
なり、また、負の電位を有していると、オフ時のリーク
電流を低減させる方向となるような作用を及ぼす。

【００３９】また、ゲート電極とサイドウォール状導電
層との間には絶縁膜が存在するので、相互拡散等は生じ
ないで安定した特性を得ることができる。

【００４０】更に、ゲート電極に電圧を印加し、ソース
・ドレインもしくは基板から第１のサイドウォールに電
荷を注入し、サイドウォール状導電層を正もしくは負に
帯電させるようにすることにより、より最適化を図れる
ため、より好ましい特性を得ることができる。

【００４１】また、ゲート電極とソース・ドレインに印
加するバイアスを制御することで、所望の導電性を有す
るサイドウォール状導電層の特性制御が可能となり、Ｍ
ＯＳトランジスタ形成後に特性の設定や調整を行うこと
が可能となる。更に、リンドープポリシリコンによるサ
イドウォール状導電層を形成しておき、後の工程でゲー
ト電極とソース・ドレインにバイアスを印加することで
所望の特性に調整することができる。

【００４２】また、サイドウォール状導電層はトランジ
スタがオン／オフのいずれであっても常に導電型を有し
ているため、トランジスタがオフの場合のリーク電流を
抑制することが可能となる。尚、サイドウォール状導電
層のシート抵抗を３００〜４００Ω／□に設定すること
により、電子又は正孔をサイドウォール状導電層に注入
したとしても、トランジスタをオンすることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置の製造工程
図である。

【図２】本発明の第２の実施例の半導体装置の構造断面
図である。

【図３】従来のサイドウォール状導電層を有するＭＯＳ
トランジスタを備えた半導体装置の製造工程図である。

【符号の鋭明】

１シリコン基板２しきい値電圧調整用イオン注入層３ゲート酸化膜４ゲート電極５絶縁膜（シリコン酸化膜）６サイドウォール状ポリシリコン７低濃度ソース・ドレイン層８サイドウォール状絶縁膜９高濃度ソース・ドレイン層

Claims

【特許請求の範囲】

【請求項１】低濃度ソース・ドレイン層及び高濃度ソ
ース・ドレイン層を有するＬＤＤ構造のＭＯＳトランジ
スタを備えた半導体装置において、半導体基板上にゲート絶縁膜を介してゲート電極が形成
されており、該ゲート電極を覆うように第１の絶縁膜が
形成されており、該第１の絶縁膜を介して、上記ゲート
電極側壁に電荷が帯電したサイドウォール状導電層が形
成されており、該サイドウォール状導電層を覆うように
サイドウォール状の第２の絶縁膜が形成されており、上
記低濃度ソース・ドレイン層のチャネル側端部が上記サ
イドウォール状導電層直下で、且つ、該サイドウォール
状導電層下にチャネル領域が形成されるように位置して
おり、上記高濃度ソース・ドレイン層のチャネル側端部
が上記第２の絶縁膜直下に位置していることを特徴とす
る半導体装置。
【請求項２】上記半導体基板上の上記第１の絶縁膜の
膜厚が上記ゲート絶縁膜の膜厚より薄いことを特徴とす
る、請求項１記載の半導体装置。
【請求項３】上記導電層のシート抵抗が３００Ω／□
以上で、且つ、４００Ω／□以下であることを特徴とす
る、請求項１又は請求項２のいずれかに記載の半導体装
置。
【請求項４】半導体基板上に上記ゲート絶縁膜及びポ
リシリコンを堆積した後、パターニングによりゲート電
極を形成する工程と、熱酸化により、上記ゲート電極及び半導体基板上にシリ
コン酸化膜を形成する工程と、全面にポリシリコンを堆積し、エッチバックすることに
より上記ゲート電極側壁にサイドウォール状ポリシリコ
ンを形成する工程と、イオン注入により、チャネル側端部が上記サイドウォー
ル状ポリシリコン直下に位置するように低濃度ソース・
ドレイン層を形成する工程と、全面に絶縁膜を堆積し、エッチバックすることにより上
記サイドウォール状ポリシリコンを覆うように、サイド
ウォール状絶縁膜を形成する工程と、イオン注入により、チャネル側端部が上記サイドウォー
ル状絶縁膜直下に位置するように高濃度ソース・ドレイ
ン層を形成する工程とを有することを特徴とする、半導
体装置の製造方法。