JP2005012109A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2005012109A JP2005012109A JP2003176906A JP2003176906A JP2005012109A JP 2005012109 A JP2005012109 A JP 2005012109A JP 2003176906 A JP2003176906 A JP 2003176906A JP 2003176906 A JP2003176906 A JP 2003176906A JP 2005012109 A JP2005012109 A JP 2005012109A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- charge
- access transistor
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
【課題】リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現するメモリセルを備える半導体記憶装置を提供する。
【解決手段】メモリセル５０は、記憶データおよびその反転データを保持するデータ保持部５０Ａ，５０Ｂを備える。ｐチャネルＴＦＴ５６Ａ，５６Ｂは、それぞれキャパシタ５４Ａ，５４Ｂから漏洩する電荷を補填する。アクセストランジスタ５２Ａ（５２Ｂ）は、それぞれワード線６４（６６）およびノード６２（６０）に接続される第１および第２のゲート電極５２１Ａ（５２１Ｂ）を有する。アクセストランジスタ５２Ａ（５２Ｂ）は、ワード線６４（６６）が不活性化され、かつ、ノード６２（６０）がＨレベルであるリークモードのとき、電源ノード７２からＯＦＦ状態のｐチャネルＴＦＴ５６Ａ（５６Ｂ）を介してリークする電荷をビット線６８Ａ（６８Ｂ）へ放電する。
【選択図】 図２
【解決手段】メモリセル５０は、記憶データおよびその反転データを保持するデータ保持部５０Ａ，５０Ｂを備える。ｐチャネルＴＦＴ５６Ａ，５６Ｂは、それぞれキャパシタ５４Ａ，５４Ｂから漏洩する電荷を補填する。アクセストランジスタ５２Ａ（５２Ｂ）は、それぞれワード線６４（６６）およびノード６２（６０）に接続される第１および第２のゲート電極５２１Ａ（５２１Ｂ）を有する。アクセストランジスタ５２Ａ（５２Ｂ）は、ワード線６４（６６）が不活性化され、かつ、ノード６２（６０）がＨレベルであるリークモードのとき、電源ノード７２からＯＦＦ状態のｐチャネルＴＦＴ５６Ａ（５６Ｂ）を介してリークする電荷をビット線６８Ａ（６８Ｂ）へ放電する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、電荷保持回路が電荷を保持しているか否かによって記憶情報を記憶し、かつ、リフレッシュ動作が不要な半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのトランジスタおよび１つのキャパシタでメモリセルが構成され、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、様々な電子機器において今日使用されている。
【０００３】
ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタの電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間の経過とともに記憶データが失われる。このため、ＤＲＡＭでは、データの読出しにおいて、記憶データに対応してビット線に現われる電圧変化を検出することができなくなる前に、データを一旦読出して再度書込むという「リフレッシュ動作」が実施される。
【０００４】
ＤＲＡＭは、このリフレッシュ動作を常時周期的にすべてのメモリセルに対して行なう必要があるため、この点で高速化・低消費電力化に対する欠点を有し、リフレッシュ動作を必要としないＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などと比べて高速化・低消費電力化の観点からは劣る。しかしながら、ＤＲＡＭは、上記のようにメモリセルの構造が単純で高集積化が可能であることから、１ビット当りのコストが他のメモリデバイスと比較して格段に安く、現在のＲＡＭの主流となっている。
【０００５】
一方、ＤＲＡＭとともに代表的な半導体記憶装置の１つであるＳＲＡＭは、上述したように、ＤＲＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭである。
【０００６】
ＳＲＡＭのメモリセルは、２つのインバータが交差接続されたフリップフロップがトランジスタを介してビット線対に接続される構成となっている。このフリップフロップに記憶されるデータは、双安定状態であり、所定の電源電圧が供給されている限りは状態が維持され続けるため、ＳＲＡＭは、この点においてキャパシタに蓄電された電荷が時間とともに消失していくＤＲＡＭと根本的に異なるものである。
【０００７】
このように、ＳＲＡＭは、リフレッシュ動作が不要であるため消費電力が少なく、また、リフレッシュ動作が不要であるという点からみれば、ＤＲＡＭよりも高速化が期待できる。
【０００８】
一方、ＳＲＡＭのメモリセルは、一般に、６つのバルクトランジスタを含み、負荷素子が薄膜トランジスタ（ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）：以下、薄膜トランジスタを「ＴＦＴ」とも称する。）で構成される場合でも４つのバルクトランジスタを含む。ここで、「バルク」とは、ＴＦＴが基板上に形成されるのに対し、シリコン基板中にトランジスタが作り込まれているものという意味で用いている。以下においては、ＴＦＴのように基板上に形成される薄膜素子に対し、シリコン基板中に作り込まれるトランジスタを「バルクトランジスタ」と称する。
【０００９】
このように、６つまたは４つのバルクトランジスタを含むＳＲＡＭのメモリセルは、バルクトランジスタが１つのＤＲＡＭのメモリセルに比べて大型化し、両メモリセルで１０倍程度もの面積差が生じている。
【００１０】
なお、ＤＲＡＭよりも低消費電力、かつ、高集積を実現できる半導体記憶装置として、特開平７−３０７４４５号公報には、導電性のサイドウォールを構成してこれをゲート電極として用い、クーロン遮蔽現象を利用して、リフレッシュ動作が不要な、かつ、低電圧で動作するメモリセルを備える半導体記憶装置に関する技術が開示されている（特許文献１参照）。
【００１１】
【特許文献１】
特開平７−３０７４４５号公報
【００１２】
【発明が解決しようとする課題】
上述のように、現在主流のＤＲＡＭは、メモリセルの構造が単純であることから高集積化・大容量化に適しているが、高速化・低消費電力化を阻害するリフレッシュ動作が不可欠である。
【００１３】
一方、ＳＲＡＭは、リフレッシュ動作が不要であるが、６つまたは４つのバルクトランジスタを必要とする。また、ＳＲＡＭは、動作を安定化するため、ドライバトランジスタとアクセストランジスタとの電流駆動能力比（「セル比」や「β比」とも称される。）を２〜３以上とする必要があり、ドライバトランジスタのゲート幅を大きく設計する必要がある。したがって、この点からも、ＳＲＡＭのメモリセルは大型化し、従来のＳＲＡＭでは、高集積化・大容量化に対応できない。
【００１４】
このように、従来のＤＲＡＭおよびＳＲＡＭは、ともに、その特性および構造に一長一短がある。しかしながら、今後、ＩＴ技術のさらなる進展とあいまって、高性能化（高速化・低消費電力化）および高集積化・大容量化をともに満足する半導体記憶装置への期待は大きい。
【００１５】
また、特開平７−３０７４４５号公報に記載された半導体記憶装置は、ＤＲＡＭよりも低消費電力化かつ高集積化できるものとして期待されるが、現在半導体記憶装置において主流のＤＲＡＭおよびＳＲＡＭをベースに、それらで培われた技術を応用して上記課題を解決する半導体記憶装置を開発することは、開発コストや製造コスト、互換性その他多くの面でメリットが大きい。
【００１６】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現するメモリセルを備える半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、データを記憶するメモリセルと、メモリセルに接続されるビット線対および少なくとも１つのワード線とを備え、メモリセルは、データに応じた電荷およびデータが反転された反転データに応じた電荷をそれぞれ保持する第１および第２の電荷保持回路と、ビット線対の一方と第１の電荷保持回路との間、ならびにビット線対の他方と第２の電荷保持回路との間にそれぞれ設けられ、各々が第１および第２のゲート電極を有する第１および第２のアクセストランジスタと、第１の電荷保持回路から漏洩する電荷および第２の電荷保持回路から漏洩する電荷をそれぞれ補填する第１および第２の電荷補填回路とを含み、第１および第２のアクセストランジスタの第１のゲート電極の各々は、対応するワード線に接続され、第１のアクセストランジスタの第２のゲート電極は、第２の電荷補填回路、第２の電荷保持回路および第２のアクセストランジスタを相互に接続する第１のノードに接続され、第２のアクセストランジスタの第２のゲート電極は、第１の電荷補填回路、第１の電荷保持回路および第１のアクセストランジスタを相互に接続する第２のノードに接続され、第１のアクセストランジスタは、第１のゲート電極が活性化されているとき、ビット線対の一方と第１の電荷保持回路との間でデータに対応する電荷をやり取りし、第１のゲート電極が不活性化され、かつ、第２のゲート電極が活性化されているとき、第１の電荷保持回路に漏洩する電荷をビット線対の一方に放電し、第２のアクセストランジスタは、第１のゲート電極が活性化されているとき、ビット線対の他方と第２の電荷保持回路との間で反転データに対応する電荷をやり取りし、第１のゲート電極が不活性化され、かつ、第２のゲート電極が活性化されているとき、第２の電荷保持回路に漏洩する電荷をビット線対の他方に放電する。
【００１８】
また、この発明によれば、半導体記憶装置は、ワード線と、ビット線と、ノードに電荷を補填可能なように接続される電荷補填回路と、ビット線と電荷補填回路との間に接続されるアクセストランジスタとを備える半導体記憶装置であって、アクセストランジスタは、半導体基板上の主表面において、チャネル形成領域を規定するように所定の間隔を隔てて配置される一対の不純物領域と、半導体基板の上にゲート絶縁膜を介在し、チャネル形成領域に対向して設けられる第１のゲート電極と、第１のゲート電極に隣接して配置され、半導体基板の上にゲート絶縁膜を介在し、チャネル形成領域に対向して設けられる第２のゲート電極とを備え、アクセストランジスタの一方の不純物領域は、ビット線に接続され、アクセストランジスタの他方の不純物領域は、ノードに接続され、第１のゲート電極は、ワード線に接続され、第２のゲート電極は、電荷補填回路のＯＮ／ＯＦＦ制御電極に接続される。
【００１９】
【発明の実施の形態】
以下、本発明の各実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２０】
［実施の形態１］
以下、この発明に基づいた半導体記憶装置の実施の形態１について図を参照して説明する。まず、図１は、この発明による半導体記憶装置の全体構成を示す概略ブロック図である。
【００２１】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／入出力制御回路３４と、メモリセルアレイ３６とを備える。
【００２２】
なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示されている。
【００２３】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００２４】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００２５】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００２６】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じて、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、センスアンプ／入出力制御回路３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００２７】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱｉのメモリセルアレイ３６への読み書きが行なわれる。
【００２８】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のビット線対を選択する。
【００２９】
センスアンプ／入出力制御回路３４は、データ書込時は、入出力バッファ２６から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２によって選択されたビット線対を電源電圧Ｖｃｃまたは接地電圧ＧＮＤにプリチャージする。これによって、行アドレスデコーダ３０によって活性化されたワード線と、列アドレスデコーダ３２によって選択され、かつ、センスアンプ／入出力制御回路３４によってプリチャージされたビット線対とに接続されるメモリセルアレイ３６上のメモリセルに内部データＩＤＱの書込みが行なわれる。
【００３０】
一方、センスアンプ／入出力制御回路３４は、データ読出時は、データ読出前に列アドレスデコーダ３２によって選択されたビット線対を接地電圧ＧＮＤにプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力バッファ２６へ出力する。
【００３１】
また、メモリセルアレイ３６に対してデータの読書きが行なわれていないスタンバイ時は、センスアンプ／入出力制御回路３４は不活性化され、全てのビット線対は、接地電位ＧＮＤに固定される。
【００３２】
メモリセルアレイ３６は、後述するメモリセルが行列状に配列された記憶素子群である。メモリセルアレイ３６は、各行に対応するワード線を介して行アドレスデコーダ３０と接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路３４と接続される。
【００３３】
図２は、図１に示したメモリセルアレイ３６において行列状に配置されるメモリセルの構成を示す回路図である。
【００３４】
図２を参照して、メモリセル５０は、１ビットのデータに対して、そのデータと、そのデータが反転された反転データとをそれぞれ記憶する、行方向に隣接した２つのデータ保持部５０Ａ，５０Ｂを含む。データ保持部５０Ａは、アクセストランジスタ５２Ａと、キャパシタ５４Ａと、ｐチャネルＴＦＴ５６Ａとからなり、データ保持部５０Ｂは、アクセストランジスタ５２Ｂと、キャパシタ５４Ｂと、ｐチャネルＴＦＴ５６Ｂとからなる。
【００３５】
アクセストランジスタ５２Ａ，５２Ｂは、ｎチャネル型のＭＯＳトランジスタであり、それぞれ第１のゲート電極５２１Ａ，５２１Ｂ、および第２のゲート電極５２２Ａ，５２２Ｂを備えている。第１のゲート電極５２１Ａ，５２１Ｂは、ワード線に接続される通常のゲート電極を構成し、第２のゲート電極５２２Ａ，５２２Ｂは、アクセストランジスタ５２Ａ，５２Ｂの各々において、もう１つのゲート電極として機能する。第１のゲート電極５２１Ａ，５２１ＢがＬ（論理ロー）レベルの状態で第２のゲート電極５２２Ａ，５２２Ｂに電圧が印加されると、ドレイン−ソース間に不完全なチャネルが形成され、トランジスタがＯＮされた状態よりははるかに小さいけれども通常のＯＦＦされた状態に比べて大きなリーク電流がドレイン−ソース間に流れる（詳細な原理については後述する）。ここで、通常のＯＮ状態では、約１μＡ（μアンペア）以上の電流が流れ、通常のＯＦＦ状態では、約１０ｆＡ以下の電流しか流れない。一方、ここでのリーク電流（僅かにＯＮ状態）は、約１ｐＡ〜約１０ｎＡの範囲での電流がドレイン−ソース間に流れることを意味する。
【００３６】
以下では、第１および第２のゲート電極がそれぞれＬレベル，Ｈ（論理ハイ）レベルの状態を「リークモード」とも称する。
【００３７】
なお、アクセストランジスタ５２Ａ，５２Ｂの構造については、後ほど図面を用いて詳しく説明する。
【００３８】
アクセストランジスタ５２Ａは、ビット線６８Ａとノード６０との間に接続され、第１のゲート電極５２１Ａがワード線６４に接続される。また、アクセストランジスタ５２Ａの第２のゲート電極５２２Ａは、ノード６２に接続される。アクセストランジスタ５２Ａは、ワード線６４が活性化されるとＯＮし、ワード線６４が不活性化されるとＯＦＦする。ここで、ワード線６４が不活性化されているときにノード６２がＨレベルであると、アクセストランジスタ５２Ａはリークモードとなり、ノード６０から接地電位に固定されているビット線６８Ａへ電荷が放電される。
【００３９】
キャパシタ５４Ａは、電荷を蓄積しているか否かに応じて、２進情報“１”または“０”を記憶する。キャパシタ５４Ａは、ノード６０とセルプレート７０との間に接続される。そして、ビット線６８Ａからアクセストランジスタ５２Ａおよびノード６０を介して２進情報“１”，“０”に対応した電圧がキャパシタ５４Ａに印加されることによって、キャパシタ５４Ａの充放電が行なわれ、データの書込みが行なわれる。なお、キャパシタ５４Ａは、「第１の電荷保持回路」を構成する。
【００４０】
ｐチャネルＴＦＴ５６Ａは、電源ノード７２とノード６０との間に接続され、ＯＮ／ＯＦＦ制御電極であるゲートがノード６２に接続される。ｐチャネルＴＦＴ５６Ａは、キャパシタ５４Ａから漏洩する電荷を補填する「第１の電荷補填回路」を構成する。
【００４１】
ｐチャネルＴＦＴ５６Ａおよび後述するｐチャネルＴＦＴ５６Ｂは、多結晶ポリシリコンで構成されたスイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０１２を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０９を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。なお、この発明においては、単に抵抗素子といった場合、スイッチング機能を備えるものと定抵抗のものとの両方を示すものとする。
【００４２】
アクセストランジスタ５２Ｂは、ビット線対６８Ａと対をなすビット線６８Ｂとノード６２との間に接続され、第１のゲート電極５２１Ｂがワード線６６に接続される。また、アクセストランジスタ５２Ｂの第２のゲート電極５２２Ｂはノード６０に接続される。アクセストランジスタ５２Ｂは、ワード線６６が活性化されるとＯＮし、ワード線６６が不活性化されるとＯＦＦする。ここで、ワード線６６が不活性化されているときにノード６０がＨレベルであると、アクセストランジスタ５２Ｂはリークモードとなり、ノード６２から接地電位に固定されているビット線６８Ｂへ電荷が放電される。
【００４３】
キャパシタ５４Ｂは、電荷を蓄積しているか否かに応じて、キャパシタ５４Ａが記憶するデータが反転された反転データを記憶する。キャパシタ５４Ｂは、ノード６２とセルプレート７０との間に接続される。そして、ビット線６８Ｂからアクセストランジスタ５２Ｂおよびノード６２を介して２進情報“１”，“０”に対応した電圧がキャパシタ５４Ｂに印加されることによって、キャパシタ５４Ｂの充放電が行なわれ、データの書込みが行なわれる。なお、キャパシタ５４Ｂは、「第２の電荷保持回路」を構成する。
【００４４】
ｐチャネルＴＦＴ５６Ｂは、電源ノード７２とノード６２との間に接続され、ＯＮ／ＯＦＦ制御電極であるゲートがノード６０に接続される。ｐチャネルＴＦＴ５６Ｂは、キャパシタ５４Ｂから漏洩する電荷を補填する「第２の電荷補填回路」を構成する。
【００４５】
ポリシリコンで構成されるｐチャネルＴＦＴ５６Ａ，５６Ｂおよびキャパシタ５４Ａ，５４Ｂは、バルクトランジスタであるアクセストランジスタ５２Ａ，５２Ｂの上部に積層して形成することができる。したがって、この半導体記憶装置１０における１ビット当りのメモリセルの大きさは、２つのアクセストランジスタ５２Ａ，５２Ｂおよびノード６０，６２によって占有される面積によってほぼ決定される。
【００４６】
次に、図２に示したアクセストランジスタ５２Ａ，５２Ｂの構造について、図３を参照して説明する。なお、図３は、アクセストランジスタ５２Ａ，５２Ｂの構造を示す断面図である。
【００４７】
アクセストランジスタ５２Ａは、まず、半導体領域としてのｐ型の半導体基板１０１と、この半導体基板１０１の主表面に設けられ、チャネル形成領域Ｃを規定するように所定の間隔を隔てて配置される一対のソース／ドレイン領域１０５，１０６とを備える。ソース／ドレイン領域１０５，１０６はＬＤＤ構造を有し、ｎ型の低濃度不純物領域１０５と、ｎ型の高濃度不純物領域１０６とを含んでいる。
【００４８】
半導体基板１０１の上には、ゲート絶縁膜１０３を介在し、チャネル形成領域Ｃに対向して矩形断面形状の第１のゲート電極５２１Ａが設けられている。また、第１のゲート電極５２１Ａの両側の側壁領域には、同じチャネル形成領域Ｃに対向する位置において、絶縁膜１０４を介在して第２のゲート電極５２２Ａがそれぞれ設けられている。この第２のゲート電極５２２Ａは、一般的な絶縁膜からなるサイドウォール絶縁膜と同じように、半導体基板１０１側に向かうにしたがって幅が大きくなるとともに、外表面がなだらかに傾斜する断面形状を有している。なお、第１のゲート電極５２１Ａのゲート長は、第２のゲート電極５２２Ａのゲート長よりも長くなるように設けられる。
【００４９】
アクセストランジスタ５２Ｂも、アクセストランジスタ５２Ａを同じ構造からなり、ｐ型の半導体基板１０１の主表面に一対のソース／ドレイン領域１０５，１０６が設けられている。半導体基板１０１の上には、ゲート絶縁膜１０３を介在し、同じチャネル形成領域Ｃに対向して矩形断面形状の第１のゲート電極５２１Ｂが設けられ、この第１のゲート電極５２１Ｂの両側の側壁領域には、チャネル形成領域Ｃに対向する位置において、絶縁膜１０４を介在して第２のゲート電極５２２Ｂがそれぞれ設けられている。この第２のゲート電極５２２Ｂは、一般的な絶縁膜からなるサイドウォール絶縁膜と同じように、半導体基板１０１側に向かうにしたがって幅が大きくなるとともに、外表面がなだらかに傾斜する断面形状を有している。なお、第１のゲート電極５２１Ｂのゲート長は、第２のゲート電極５２２Ｂのゲート長よりも長くなるように設けられる。
【００５０】
アクセストランジスタ５２Ａの第２のゲート電極５２２Ａは、ノード６２に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６０に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ａに接続される。また、アクセストランジスタ５２Ｂの第２のゲート電極５２２Ｂは、ノード６０に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６２に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ｂに接続される。
【００５１】
ここで、上記構成からなるアクセストランジスタ５２Ａ，５２Ｂにおける、「ＯＮ状態」と「リークモード（僅かにＯＮ状態）」とにおけるチャネル形成領域Ｃの状態について、図４を参照して説明する。なお、その動作原理は、アクセストランジスタ５２Ａおよびアクセストランジスタ５２Ｂで同じであるため、アクセストランジスタ５２Ａを用いて説明する。
【００５２】
図４（Ａ）は、ワード線６４が活性化（Ｈレベル）され、アクセストランジスタ５２Ａが「ＯＮ状態」の場合を示す。ノード６０はＨレベル、ノード６２はＬレベル、ビット線６８ＡはＨレベルである。この状態では、空乏層Ａが大きく伸び、導電型が反転した反転領域Ｂがチャネル形成領域Ｃに形成される。その結果、一対のソース／ドレイン領域１０５，１０６が完全に導通状態となる。
【００５３】
図４（Ｂ）は、ワード線６４が不活性化（Ｌレベル）され、アクセストランジスタ５２Ａが「リークモード（僅かにＯＮ状態）」の場合を示す。ノード６０はＬレベル、ノード６２はＨレベル、ビット線６８ＡはＬレベルである。この状態では、空乏層Ａは大きく伸びないため、導電型が反転した反転領域はチャネル形成領域Ｃには形成されない。しかし、第２のゲート電極５２２Ａ下のチャネル形成領域Ｃには、ノード６２の電圧が印加されているため第２のゲート電極５２２Ａの下はその影響を受け、リーク電流が生じることになる。その結果、ノード６０から接地電位に固定されているビット線６８Ａへ電荷が放電することが可能になる。
【００５４】
ここで、図５に、Ｖｔｈ（アクセストランジスタ５２Ａの閾値電圧）とＬｅｆｆ（アクセストランジスタ５２Ａの電気的効果を有するゲート長）との関係を示す。この図においては、アクセストランジスタ５２ＡがわずかにＯＮ状態のとき（ノード６２がＨレベルのとき）、第２のゲート電極５２２Ａの影響により第２のゲート電極５２２Ａ下の電界が影響を受け、Ｌｅｆｆ（電気的効果を有するゲート長）が短くなり、しきい値電圧（Ｖｔｈ）が下がることを示している。図５中においてポイントＰ１およびＰ２において、ワード線６４の電位は同じであり、また、ノード６０の電位は同じである。ノード６２の電位は、ポイントＰ１においてＨレベルであり、ポイントＰ２においてＬレベルである。このため、ポイントＰ２に比べてポイントＰ１でＬｅｆｆが短くなることで、しきい値電圧（Ｖｔｈ）が低下していることがわかる。
【００５５】
なお、図５において示す縦軸のＶｔｈは、定電流源によるものとし、ゲート幅が１０μｍ、ドレイン電流が１μＡのときのワード線の電圧を示すものである。また、実際に用いるアクセストランジスタのゲート幅は、１μｍ以下である。
【００５６】
また、図６にデータ保持時のセル特性を示すためのＶｇ−Ｉｄ特性を示す。ワード線６４がＨレベル、ビット線６８ＡがＬレベル、ノード６０がＨレベル、ノード６２がＬレベルの時、または、ワード線６４がＨレベル、ビット線６８ＡがＬレベル、ノード６０がＬレベル、ノード６２がＨレベルの時は、読み出し時であり、ワード線６４がＬレベル、ビット線６８ＡがＬレベル、ノード６０がＨレベル、ノード６２がＬレベルの時、または、ワード線６４がＬレベル、ビット線６８ＡがＬレベル、ノード６０がＬレベル、ノード６２がＨレベルの時は、記憶保持時である。
【００５７】
Ｖｇが０Ｖにおいて、ノード６０がＨレベル、ノード６２がＬレベルのときの電流量（図６中のポイントα）に比べ、ノード６０が０．１Ｖ、ノード６２がＨレベルのときの電流量（図６中のポイントβ）の方が大きくなる特性が必要となる。なお、ノード６０が０．１Ｖとしたのは、０Ｖでは電流が流れないため、Ｌレベル側の電位上昇がたとえば０．１Ｖ程度まで上昇する場合を考えられるからである。また、仮に、ポイントαとポイントβとの電流量が逆転していたとしても、ＴＦＴのＯＮ電流がαの２桁以上かつＴＦＴのＯＦＦ電流がβの２桁以下であれば、各ノードの電位は安定しているため問題はない。なお、この「２桁」とは、製造ばらつきを考慮したものである。
【００５８】
このようにして、データ保持を安定させることが可能となる。また、ポイントβがポイントαに比べ、リーク電流が多い場合でも、記憶ノードに電荷を充電する負荷側、ＴＦＴが記憶ノードＬよりＨに多く電流を供給できれば、Ｈ側のノードがＬに下がることはない。
【００５９】
なお、上述したように、通常のＯＮ状態では、約１μＡ以上の電流が流れ、通常のＯＦＦ状態では、約１０ｆＡ以下の電流しか流れず、リーク電流（僅かにＯＮ状態）は、約１ｐＡ〜約１０ｎＡの範囲での電流がドレイン−ソース間に流れる。図４（Ａ）に示すように、ノード６０がＨレベル、ノード６２がＬレベルのとき、第２のゲート電極５２２Ａの影響により、通常に比べ電流が減少することが考えられる。しかし、第１のゲート電極５２１Ａと第２のゲート電極５２２Ａとの間には、絶縁膜１０４が設けられているため、ワード線６４をＨレベルとしたとき、容量カップリングにより第２のゲート電極５２２Ａの電位が吊上げられる。その結果、第２のゲート電極５２２Ａの電位がＬレベルの場合であっても、電流が減少するという影響は少ないと考えられる。
【００６０】
なお、有効な「リークモード（僅かにＯＮ状態）」を実現させるためには、第１のゲート電極５２１Ａのゲート長（Ｌ１）が、約０．２μｍの場合には、第２のゲート電極５２２Ａのゲート長（Ｌ２）は、約０．０４μｍ〜約０．１μｍ程度が好ましいと言える（図４（Ｂ）参照）。
【００６１】
再び図２を参照して、次に、このメモリセルの動作について説明する。
（１）データの書込み
キャパシタ５４Ａに電荷が蓄電され、キャパシタ５４Ｂに電荷が蓄電されていない状態がデータ“１”に対応するものとする。データ“１”の書込みが行なわれるときは、ビット線６８Ａ，６８Ｂがそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにプリチャージされ、ワード線６４，６６が活性化される。これによって、アクセストランジスタ５２Ａ，５２ＢがＯＮし、ビット線６８Ａからアクセストランジスタ５２Ａおよびノード６０を介してキャパシタ５４Ａに電源電位Ｖｃｃの電圧が印加され、キャパシタ５４Ａに電荷が蓄電される。一方、ビット線６８Ｂからはアクセストランジスタ５２Ｂおよびノード６２を介してキャパシタ５４Ｂに接地電位ＧＮＤの電圧が印加され、キャパシタ５４Ｂからビット線６８Ｂに電荷が放電される。
【００６２】
なお、データ保持部５０Ａ，５０Ｂは、その回路構成が同じであるので、データ“０”が書込まれるときは、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで上述の動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００６３】
（２）データの保持
このメモリセル５０においては、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０−１１Ａおよび１×１０−１３Ａ程度である。一方、バルクトランジスタであるアクセストランジスタのＯＦＦ電流（リークモードでない）によるノード６０，６２からのリーク電流は１×１０−１５Ａ程度である。したがって、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＮ電流は、それぞれノード６０，６２からのリーク電流を４桁上回るため、電源ノード７２からノード６０，６２およびこれらにそれぞれ接続されたキャパシタ５４Ａ，５４Ｂを充電することができる。
【００６４】
なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【００６５】
ここで、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＦＦ電流も、それぞれノード６０，６２からのリーク電流を上回っている。そして、このメモリセル５０においては、従来のＳＲＡＭのようにＬレベルにあるノードおよびキャパシタの電荷を放電するドライバトランジスタが設けられていないため、このままでは、Ｌレベルのノードの電位が上昇し、記憶データが破壊されてしまう。
【００６６】
しかしながら、このメモリセル５０では、リークモードによりＬレベルにあるノードの電荷がアクセストランジスタを介して対応するビット線に放電されるため、記憶データを保持することができる。以下、データ“１”が保持されている場合について具体的に説明する。
【００６７】
データ保持時、ビット線６８Ａ，６８Ｂは、接地電位に固定され、ワード線６４，６６は、不活性化される。データ“１”の書込後、キャパシタ５４Ａおよびノード６０は、充電状態（Ｈレベル）にあり、キャパシタ５４Ｂおよびノード６２は、放電状態（Ｌレベル）にある。ここで、アクセストランジスタ５２Ａは、ＯＦＦされているが、上述のように、ＯＦＦ状態であっても１×１０−１５Ａ程度の電流が流れ、キャパシタ５４Ａおよびノード６０に充電されている電荷は、アクセストランジスタ５２Ａを介してリークする。
【００６８】
しかしながら、このリークによる電荷減少分は、ＯＮ状態にあるｐチャネルＴＦＴ５６Ａから補填される。そして、上述したように、ｐチャネルＴＦＴ５６ＡのＯＮ電流、すなわち充電電流は、１×１０−１１Ａ程度であり、アクセストランジスタ５２ＡのＯＦＦ電流、すなわち放電電流を４桁上回るため、キャパシタ５４Ａおよびノード６０の充電状態は、維持される。
【００６９】
なお、このｐチャネルＴＦＴ５６Ａによる充電電流は、アクセストランジスタ５２Ａによる放電電流を少なくとも１桁以上上回ることが望ましい。仮に、充電電流が放電電流のｎ倍（ｎは１０より小さい）であるとすると、Ｈレベルにあるノードの電位が１／（１＋ｎ）Ｖｃｃだけ低下し、その低下を無視することができなくなるからである。
【００７０】
一方、ノード６０はＨレベルであるので、アクセストランジスタ５２Ｂは、リークモードとなっており、電源ノード７２からＯＦＦ状態にあるｐチャネルＴＦＴ５６Ｂを介してノード６２にリークした電荷は、アクセストランジスタ５２Ｂを介してビット線６８Ｂにリークされる。ここで、キャパシタ５４Ｂおよびノード６２の電位が上昇しないためには、リークモードにあるアクセストランジスタ５２Ｂのリーク電流がｐチャネルＴＦＴ５６ＢのＯＦＦ電流よりも大きいことが条件となる。このメモリセル５０においては、リークモード時のアクセストランジスタ５２Ｂのリーク電流は、１×１０−１１Ａ程度であり、ｐチャネルＴＦＴ５６ＢのＯＦＦ電流１×１０−１３Ａを上回るので、キャパシタ５４Ｂおよびノード６２の電位が上昇することはなく、キャパシタ５４Ｂおよびノード６２の放電状態は維持される。以上のようにして、メモリセル５０は、データ“１”を保持することができる。
【００７１】
なお、リークモード時のアクセストランジスタ５２Ｂのリーク電流は、ｐチャネルＴＦＴ５６ＢのＯＦＦ電流を少なくとも１桁以上上回ることが望ましい。仮に１桁を下回ると、無視できない程度のキャパシタ５４Ｂおよびノード６２の電位上昇が現われるからである。
【００７２】
また、データ“０”の保持については、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００７３】
また、上記においては、データ保持時、ビット線６８Ａ，６８Ｂの電位は、接地電位に固定されるとしたが、この電位は、接地電位に限られるものではなく、たとえば、負電位としてもよい。
【００７４】
（３）データの読出し
メモリセル５０には、データ“１”が記憶されているとする。ビット線６８Ａ，６８Ｂは、あらかじめ接地電位にプリチャージされ、データの読出しに際してワード線６４，６６が活性化される。これによって、アクセストランジスタ５２Ａ，５２ＢがＯＮし、充電状態にあるキャパシタ５４Ａからアクセストランジスタ５２Ａを介してビット線６８Ａに電荷が放電され、ビット線６８Ａの電位が上昇する。
【００７５】
一方、キャパシタ５４Ｂは、放電状態であったため、ビット線６８Ｂの電位は、接地電位のままである。したがって、ビット線６８Ａ，６８Ｂに電位差が発生し、この電位差が図示されないセンスアンプによって比較され、ビット線対６８Ａの電位が電源電位Ｖｃｃに増幅される。そして、このビット線６８Ａ，６８Ｂの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにある状態をデータ“１”に対応させて、データ“１”が読出される。
【００７６】
データが読出されると、ビット線対６８Ａ，６８Ｂの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤの状態で、再びワード線６４，６６が活性化される。そうすると、アクセストランジスタ５２Ａ，５２ＢがＯＮし、ビット線対６８Ａ，６８Ｂからそれぞれアクセストランジスタ５２Ａ，５２Ｂを介してキャパシタ５４Ａ，５４Ｂに電荷が再チャージされ、データの読出しに際して破壊された記憶データの書戻しが行なわれる。
【００７７】
なお、データ“０”の読出しについては、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００７８】
次に、図３に示したアクセストランジスタ５２Ａ，５２Ｂの製造方法について、図７〜図１０を参照して説明する。なお、その製造方法は、アクセストランジスタ５２Ａおよびアクセストランジスタ５２Ｂで同じであるため、アクセストランジスタ５２Ａを用いて説明する。
【００７９】
図７を参照して、ｐ型の半導体基板１０１の主表面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなるゲート絶縁膜１０３を形成する。その後、上面にシリコン酸化膜１０７を備える第１のゲート電極５２１Ａを形成する。第１のゲート電極５２１Ａは２層構造からなり、下層に厚さ約２５０Å〜５００Åのポリシリコン層、上層に厚さ約２５０Å〜５００Åのシリサイド層を有する（図示省略）。その後、シリコン酸化膜１０７および第１のゲート電極５２１Ａをマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０１１ｃｍ３〜１×１０１９ｃｍ３程度の低濃度不純物領域１０５を形成する。
【００８０】
次に、図８を参照して、第１のゲート電極５２１Ａの両側面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなる絶縁膜１０４を形成する。
【００８１】
次に、図９を参照して、第１のゲート電極５２１Ａの両側面において、絶縁膜１０４を覆う第２のゲート電極５２２Ａを形成する。この第２のゲート電極５２２Ａは、ｎ型の不純物（たとえばリン）を含んだ、不純物濃度が約１×１０２０ｃｍ３程度のポリシリコンからなり、高さは、約５００Å〜１０００Å、幅（ゲート長）は、約０．０４μｍ〜約０．１μｍに形成される。
【００８２】
次に、図１０を参照して、第１のゲート電極５２１Ａおよび第２のゲート電極５２２Ａをマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０２０ｃｍ３程度の高濃度不純物領域１０６を形成する。
【００８３】
以上により、図３に示すアクセストランジスタ５２Ａが完成する。なお、アクセストランジスタ５２Ｂも同様に形成される。
【００８４】
なお、上記においては、データ保持部５０Ａ，５０Ｂが行方向に隣接する構成としたが、データ保持部５０Ａ，５０Ｂが列方向に隣接するようにメモリセルを構成してもよい。
【００８５】
図１１は、図１に示したメモリセルアレイ３６において行列状に配置されるメモリセルの他の構成を示す回路図である。
【００８６】
図１１を参照して、メモリセル５１を構成する２つのデータ保持部５０Ａ，５０Ｂは、列方向に隣接して配置され、データ保持部５０Ａ，５０Ｂは、共通のワード線６４に接続される。データ保持部５０Ｂは、データ保持部５０Ａが記憶するデータが反転された反転データを記憶する。なお、その他の構成については、図２に示したメモリセルの構成と同じである。
【００８７】
このような構成としても、図２に示したメモリセルと同様に機能することができる。そして、この場合、１つのメモリセルに対して１本のワード線で足りるので、複数のメモリセルが行列配置されるメモリセルアレイ３６における配線ピッチなどを緩和することができる。
【００８８】
以上のように、この実施の形態１による半導体記憶装置１０によれば、電荷補填回路として動作するｐチャネルＴＦＴ５６Ａ，５６Ｂを備えるメモリセルを構成し、リークモードで動作可能なアクセストランジスタ５２Ａ，５２Ｂを備えるようにしたので、１ビット当りのバルクトランジスタ数が２つとなり、かつ、リフレッシュ動作が不要になる。したがって、従来のＤＲＡＭに近い高集積化・大容量化が可能であり、さらに、リフレッシュ動作が不要になるという点で高速化・低消費電力化が可能な半導体記憶装置が実現できる。
【００８９】
［実施の形態２］
次に、この発明に基づいた半導体記憶装置の実施の形態２について図を参照して説明する。本実施の形態の特徴は、図１に示す半導体記憶装置１０のメモリセル５０に適用される半導体素子としてのアクセストランジスタ５２Ａ，５２Ｂの構造にある。また、アクセストランジスタ５２Ａ，５２Ｂの動作原理については、上記実施の形態１の場合と同じである。したがって、ここでは、本実施の形態におけるアクセストランジスタ５２Ａ，５２Ｂの構造およびその製造方法についてのみ説明する。
【００９０】
図１２を参照して、本実施の形態におけるアクセストランジスタ５２Ａ，５２Ｂの構造について説明する。なお、上記実施の形態１におけるアクセストランジスタ５２Ａ，５２Ｂの構造と同一または相当部分については、同一の参照番号を付し、重複する説明は繰返さないこととする。
【００９１】
本実施の形態におけるアクセストランジスタ５２Ａの特徴的構成としては、断面が半導体基板１０１側に向かうにしたがって幅が狭くなるように両側面が傾斜する形状（略Ｖ字形状）の第１のゲート電極５２１Ａが設けられ、この第１のゲート電極５２１Ａの両側の側壁部分に絶縁膜１０４を介在して第２のゲート電極５２２Ａがそれぞれ設けられている点にある。この第２のゲート電極５２２Ａは、第１のゲート電極５２１Ａに対向する面が第２のゲート電極５２２Ａの形状に沿って傾斜し、半導体基板１０１側に向かうにしたがって幅が広くなる断面形状を有している。なお、第１のゲート電極５２１Ａのゲート長は、第２のゲート電極５２２Ａのゲート長よりも短くなるように設けられる。
【００９２】
その結果、上記実施の形態１におけるアクセストランジスタ５２Ａに比べ、第２のゲート電極５２２Ａのチャネル形成領域Ｃに対向する領域が大きくなるように設けられている。また、この第２のゲート電極５２２Ａの側面には、絶縁膜からなるサイドウォール絶縁膜１０９が設けられている。アクセストランジスタ５２Ｂの構造も、アクセストランジスタ５２Ａと同じである。
【００９３】
このアクセストランジスタ５２Ａ，５２Ｂにおいても、アクセストランジスタ５２Ａの第２のゲート電極５２２Ａは、ノード６２に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６０に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ａに接続される。また、アクセストランジスタ５２Ｂの第２のゲート電極５２２Ｂは、ノード６０に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６２に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ｂに接続される。
【００９４】
次に、図１２に示したアクセストランジスタ５２Ａ，５２Ｂの製造方法について、図１３〜図１９を参照して説明する。なお、その製造方法は、アクセストランジスタ５２Ａおよびアクセストランジスタ５２Ｂで同じであるため、アクセストランジスタ５２Ａを用いて説明する。
【００９５】
図１３を参照して、ｐ型の半導体基板１０１の主表面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなるゲート絶縁膜１０３を形成する。その後、上面にシリコン酸化膜１０７を備える第２のゲート電極５２２Ａを形成する。この第２のゲート電極５２２Ａは、ｎ型の不純物（たとえばリン）を含んだ、不純物濃度が約１×１０２０ｃｍ３程度のポリシリコンからなる。
【００９６】
図１４を参照して、第２のゲート電極５２２Ａの上面側中央領域が開口されたレジスト膜１１０をシリコン酸化膜１０７およびゲート絶縁膜１０３の上面に形成する。その後、図１５を参照して、レジスト膜１１０をマスクにして、シリコン酸化膜１０７、第２のゲート電極５２２Ａ、およびゲート絶縁膜１０３のエッチングを行なう。エッチングには、第２のゲート電極５２２Ａの開口幅が基板側に向かうにしたがって小さくなるように（エッチング端面がテーパ形状となるように）、異方性エッチングが用いられる。
【００９７】
次に、図１６を参照して、レジスト膜１１０を除去した後、露出するすべての表面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなる絶縁膜１０４を形成する。
【００９８】
次に、図１７を参照して、絶縁膜１０４を覆うように、全面に第１のゲート電極５２１Ａを形成する。第１のゲート電極５２１Ａは２層構造からなり、下層に厚さ約２５０Å〜５００Åのポリシリコン層、上層に厚さ約２５０Å〜５００Åのシリサイド層を有する。その後、チャネル形成領域Ｃの上方であって、第１のゲート電極５２１Ａの上面に、第１のゲート電極５２１Ａをパターニングするためのレジスト膜１１１を形成する。
【００９９】
次に、レジスト膜１１１をマスクにして、第１のゲート電極５２１Ａのパターニングを行なうとともに、露出する絶縁膜１０４の除去を行なう。その後、レジスト膜１１１および第２のゲート電極５２２Ａをマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０１１ｃｍ３〜１×１０１９ｃｍ３程度の低濃度不純物領域１０５を形成する。
【０１００】
次に、第２のゲート電極５２２Ａの側壁部分に、シリコン酸化膜またはシリコン窒化酸化膜からなるサイドウォール絶縁膜１０９を形成する。その後、第１のゲート電極５２１Ａ、第２のゲート電極５２２Ａ、およびサイドウォール絶縁膜１０９をマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０２０ｃｍ３程度の高濃度不純物領域１０６を形成する。
【０１０１】
以上により、図１２に示すアクセストランジスタ５２Ａが完成する。なお、アクセストランジスタ５２Ｂも同様に形成される。
【０１０２】
上記構成からなるアクセストランジスタ５２Ａ，５２Ｂを採用した半導体記憶装置においても、上記実施の形態１における半導体記憶装置と同様の作用効果を得ることが可能となる。
【０１０３】
また、本実施の形態においては、サイドウォール絶縁膜１０９が通常の絶縁膜構造からなるため、このサイドウォール絶縁膜１０９が保護膜となり、高濃度不純物領域１０６等に接続するコンタクトと、第１のゲート電極５２１Ａおよび第２のゲート電極５２２Ａとの短絡の発生を回避することが可能となる。
【０１０４】
［実施の形態３］
次に、この発明に基づいた半導体記憶装置の実施の形態３について図を参照して説明する。本実施の形態の特徴は、図１に示す半導体記憶装置１０のメモリセル５０に適用される半導体素子としてのアクセストランジスタ５２Ａ，５２Ｂの構造にある。また、アクセストランジスタ５２Ａ，５２Ｂの動作原理については、上記実施の形態１の場合と同じである。したがって、ここでは、本実施の形態におけるアクセストランジスタ５２Ａ，５２Ｂの構造およびその製造方法についてのみ説明する。
【０１０５】
図２０を参照して、本実施の形態におけるアクセストランジスタ５２Ａ，５２Ｂの構造について説明する。なお、上記実施の形態１におけるアクセストランジスタ５２Ａ，５２Ｂの構造と同一または相当部分については、同一の参照番号を付し、重複する説明は繰返さないこととする。
【０１０６】
本実施の形態におけるアクセストランジスタ５２Ａの特徴的構成としては、矩形断面形状の第１のゲート電極５２１Ａの一方の側壁側にのみ、サイドウォール絶縁膜１１２を覆い、第１のゲート電極５２１Ａの上方にまで乗り上げる断面形状の第２のゲート電極５２２Ａが設けられている点にある。なお、第１のゲート電極５２１Ａのゲート長は、第２のゲート電極５２２Ａのゲート長よりも長くなるように設けられる。アクセストランジスタ５２Ｂの構造も、アクセストランジスタ５２Ａと同じである。
【０１０７】
このアクセストランジスタ５２Ａ，５２Ｂにおいては、アクセストランジスタ５２Ａの第２のゲート電極５２２Ａは、ノード６０に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６２に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ａに接続される。また、アクセストランジスタ５２Ｂの第２のゲート電極５２２Ｂは、ノード６２に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６０に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ｂに接続される。
【０１０８】
次に、図２０に示したアクセストランジスタ５２Ａ，５２Ｂの製造方法について、図２１〜図２５を参照して説明する。なお、その製造方法は、アクセストランジスタ５２Ａおよびアクセストランジスタ５２Ｂで同じであるため、アクセストランジスタ５２Ａを用いて説明する。
【０１０９】
図２１を参照して、ｐ型の半導体基板１０１の主表面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなるゲート絶縁膜１０３を形成する。その後、上面にシリコン酸化膜１０７を備える第１のゲート電極５２１Ａを形成する。第１のゲート電極５２１Ａは２層構造からなり、下層に厚さ約２５０Å〜５００Åのポリシリコン層、上層に厚さ約２５０Å〜５００Åのシリサイド層を有する。
【０１１０】
次に、図２２を参照して、第１のゲート電極５２１Ａの一方の側面側、および一方の側面側に連続する半導体基板１０１の主表面を覆うレジスト膜１１３を形成する。その後、第１のゲート電極５２１Ａおよびレジスト膜１１３をマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０１１ｃｍ３〜１×１０１９ｃｍ３程度の低濃度不純物領域１０５を形成する。
【０１１１】
次に、図２３を参照して、第１のゲート電極５２１Ａの両側壁に、シリコン酸化膜またはシリコン窒化酸化膜からなるサイドウォール絶縁膜１１２を形成する。その後、半導体基板１０１の主表面および一方のサイドウォール絶縁膜１１２を覆うように、第２のゲート電極５２２Ａを形成する。この第２のゲート電極５２２Ａは、ｎ型の不純物（たとえばリン）を含んだ、不純物濃度が約１×１０２０ｃｍ３程度のポリシリコンからなり、厚さ（ｔ）は、約５００Å〜２０００Åに形成される。
【０１１２】
次に、図２４を参照して、第１のゲート電極５２１Ａの一部上面、第２のゲート電極５２２Ａ、および半導体基板１０１の主表面を覆うように、レジスト膜１１５を形成する。その後、このレジスト膜１１５をマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、一方の領域に不純物濃度が約１×１０２０ｃｍ３程度の高濃度不純物領域１０６を形成する。
【０１１３】
次に、図２５を参照して、レジスト膜１１５を除去した後、第１のゲート電極５２１Ａの一部上面、第２のゲート電極５２２Ａ、サイドウォール絶縁膜１１２および半導体基板１０１の一部主表面を覆うように、レジスト膜１１７を形成する。その後、このレジスト膜１１７をマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、他方の領域に不純物濃度が約１×１０２０ｃｍ３程度の高濃度不純物領域１０６を形成する。
【０１１４】
以上により、図２０に示すアクセストランジスタ５２Ａが完成する。なお、アクセストランジスタ５２Ｂも同様に形成される。
【０１１５】
上記構成からなるアクセストランジスタ５２Ａ，５２Ｂを採用した半導体記憶装置においても、上記実施の形態１における半導体記憶装置と同様の作用効果を得ることが可能となる。また、本実施の形態によれば、ノードに接続される第２のゲート電極５２２Ａが複数に分散されないため、デザインルールの最小の単位をその電極に用いた場合、複数に分散するもの（Ｌ（最小サイズ：電気的にトランジスタの制御可能なもしくは製造上可能な最小サイズ）×Ｎ個）に比べ、サイズを小さくすることができる（Ｌ×１個）。また、ゲート電極５２２Ａが複数に分散されないため、各電極の接続が複雑になることを回避できる。
【０１１６】
なお、上記の実施の形態１〜３においては、リークによってキャパシタ５４Ａ，５４Ｂから消失する電荷を補填する電荷補填回路としてｐチャネルＴＦＴ５６Ａ，５６Ｂが用いられたが、ｐチャネルＴＦＴに代えてポリシリコンからなる抵抗素子を用いてもよい。抵抗素子としては、キャパシタからのリーク電流よりも十分大きい電流を供給でき、かつ、リークモード時にアクセストランジスタがリークする電流よりも小さい電流を供給するように、適切な抵抗値のものが選択される。
【０１１７】
また、上記の実施の形態１〜３において、上記第１のゲート電極５２１Ａおよび第２のゲート電極５２２Ａとの間においてワード線とノードの機能を入替えることが可能であり、同様に上記第１のゲート電極５２１Ｂおよび第２のゲート電極５２２Ｂとの間においてワード線とノードの機能を入替えることが可能である。また、アクセストランジスタのＯＮ／ＯＦＦ電流を安定させる観点からは、ワード線側のゲート長が、横のゲート長よりも長い方が好ましい。
【０１１８】
また、上記においては、記憶データに対応する電荷を保持するためにキャパシタ５４Ａ，５４Ｂが設けられたが、ノード６０，６２の容量が大きく、ノード６０，６２のみでそれぞれキャパシタ５４Ａ，５４Ｂが設けられたときと同等の容量が確保できれば、キャパシタ５４Ａ，５４Ｂを別途備えなくてもよい。
【０１１９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２０】
【発明の効果】
この発明によれば、電荷補填回路を備えるメモリセルを構成し、リークモードで動作可能なアクセストランジスタを備えるので、１ビット当りのバルクトランジスタ数が２つとなり、かつ、リフレッシュ動作が不要になる。したがって、従来のＤＲＡＭに近い高集積化・大容量化が可能であり、さらに、リフレッシュ動作が不要になるという点で高速化・低消費電力化が可能な半導体記憶装置が実現できる。
【図面の簡単な説明】
【図１】この発明に基づいた実施の形態１における半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示すメモリセルアレイにおいて行列状に配置されるメモリセルの構成を示す回路図である。
【図３】この発明に基づいた実施の形態１における半導体記憶装置に適用されるアクセストランジスタの構造を示す断面図である。
【図４】（Ａ）および（Ｂ）は、この発明に基づいた実施の形態１におけるアクセストランジスタの動作原理を説明するための模式図である。
【図５】実施の形態１におけるアクセストランジスタのＶｔｈとＬｅｆｆとの関係を示す図である。
【図６】実施の形態１におけるアクセストランジスタのＶｇ−Ｉｄ特性を示す図である。
【図７】実施の形態１におけるアクセストランジスタの製造工程を示す第１工程断面図である。
【図８】実施の形態１におけるアクセストランジスタの製造工程を示す第２工程断面図である。
【図９】実施の形態１におけるアクセストランジスタの製造工程を示す第３工程断面図である。
【図１０】実施の形態１におけるアクセストランジスタの製造工程を示す第４工程断面図である。
【図１１】図１に示すメモリセルアレイにおいて行列状に配置されるメモリセルの他の構成を示す回路図である。
【図１２】この発明に基づいた実施の形態２における半導体記憶装置に適用されるアクセストランジスタの構造を示す断面図である。
【図１３】実施の形態２におけるアクセストランジスタの製造工程を示す第１工程断面図である。
【図１４】実施の形態２におけるアクセストランジスタの製造工程を示す第２工程断面図である。
【図１５】実施の形態２におけるアクセストランジスタの製造工程を示す第３工程断面図である。
【図１６】実施の形態２におけるアクセストランジスタの製造工程を示す第４工程断面図である。
【図１７】実施の形態２におけるアクセストランジスタの製造工程を示す第５工程断面図である。
【図１８】実施の形態２におけるアクセストランジスタの製造工程を示す第６工程断面図である。
【図１９】実施の形態２におけるアクセストランジスタの製造工程を示す第７工程断面図である。
【図２０】この発明に基づいた実施の形態３における半導体記憶装置に適用されるアクセストランジスタの構造を示す断面図である。
【図２１】実施の形態３におけるアクセストランジスタの製造工程を示す第１工程断面図である。
【図２２】実施の形態３におけるアクセストランジスタの製造工程を示す第２工程断面図である。
【図２３】実施の形態３におけるアクセストランジスタの製造工程を示す第３工程断面図である。
【図２４】実施の形態３におけるアクセストランジスタの製造工程を示す第４工程断面図である。
【図２５】実施の形態３におけるアクセストランジスタの製造工程を示す第５工程断面図である。
【符号の説明】
１０ 半導体記憶装置、１２ 制御信号端子、１４ クロック端子、１６ アドレス端子、１８ データ入出力端子、２０ 制御信号バッファ、２２ クロックバッファ、２４ アドレスバッファ、２６ 入出力バッファ、２８ 制御回路、３０ 行アドレスデコーダ、３２ 列アドレスデコーダ、３４ センスアンプ／入出力制御回路、３６ メモリセルアレイ、５０，５１ メモリセル、５０Ａ，５０Ｂ データ保持部、５２Ａ，５２Ｂ アクセストランジスタ、５４Ａ，５４Ｂ キャパシタ、５６Ａ，５６Ｂ ｐチャネルＴＦＴ、６０，６２ ノード、６４，６６ ワード線、６８Ａ，６８Ｂ ビット線、７０ セルプレート、７２電源ノード、１０１ 半導体基板、１０３ ゲート絶縁膜、１０４ 絶縁膜、１０５ ソース／ドレイン領域、低濃度不純物領域、１０６ ソース／ドレイン領域、高濃度不純物領域、１０７ シリコン酸化膜、１０９，１１２ サイドウォール絶縁膜、５２１Ａ，５２１Ｂ 第１のゲート電極、５２２Ａ，５２２Ｂ 第２のゲート電極、Ｃ チャネル形成領域。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、電荷保持回路が電荷を保持しているか否かによって記憶情報を記憶し、かつ、リフレッシュ動作が不要な半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのトランジスタおよび１つのキャパシタでメモリセルが構成され、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、様々な電子機器において今日使用されている。
【０００３】
ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタの電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間の経過とともに記憶データが失われる。このため、ＤＲＡＭでは、データの読出しにおいて、記憶データに対応してビット線に現われる電圧変化を検出することができなくなる前に、データを一旦読出して再度書込むという「リフレッシュ動作」が実施される。
【０００４】
ＤＲＡＭは、このリフレッシュ動作を常時周期的にすべてのメモリセルに対して行なう必要があるため、この点で高速化・低消費電力化に対する欠点を有し、リフレッシュ動作を必要としないＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などと比べて高速化・低消費電力化の観点からは劣る。しかしながら、ＤＲＡＭは、上記のようにメモリセルの構造が単純で高集積化が可能であることから、１ビット当りのコストが他のメモリデバイスと比較して格段に安く、現在のＲＡＭの主流となっている。
【０００５】
一方、ＤＲＡＭとともに代表的な半導体記憶装置の１つであるＳＲＡＭは、上述したように、ＤＲＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭである。
【０００６】
ＳＲＡＭのメモリセルは、２つのインバータが交差接続されたフリップフロップがトランジスタを介してビット線対に接続される構成となっている。このフリップフロップに記憶されるデータは、双安定状態であり、所定の電源電圧が供給されている限りは状態が維持され続けるため、ＳＲＡＭは、この点においてキャパシタに蓄電された電荷が時間とともに消失していくＤＲＡＭと根本的に異なるものである。
【０００７】
このように、ＳＲＡＭは、リフレッシュ動作が不要であるため消費電力が少なく、また、リフレッシュ動作が不要であるという点からみれば、ＤＲＡＭよりも高速化が期待できる。
【０００８】
一方、ＳＲＡＭのメモリセルは、一般に、６つのバルクトランジスタを含み、負荷素子が薄膜トランジスタ（ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）：以下、薄膜トランジスタを「ＴＦＴ」とも称する。）で構成される場合でも４つのバルクトランジスタを含む。ここで、「バルク」とは、ＴＦＴが基板上に形成されるのに対し、シリコン基板中にトランジスタが作り込まれているものという意味で用いている。以下においては、ＴＦＴのように基板上に形成される薄膜素子に対し、シリコン基板中に作り込まれるトランジスタを「バルクトランジスタ」と称する。
【０００９】
このように、６つまたは４つのバルクトランジスタを含むＳＲＡＭのメモリセルは、バルクトランジスタが１つのＤＲＡＭのメモリセルに比べて大型化し、両メモリセルで１０倍程度もの面積差が生じている。
【００１０】
なお、ＤＲＡＭよりも低消費電力、かつ、高集積を実現できる半導体記憶装置として、特開平７−３０７４４５号公報には、導電性のサイドウォールを構成してこれをゲート電極として用い、クーロン遮蔽現象を利用して、リフレッシュ動作が不要な、かつ、低電圧で動作するメモリセルを備える半導体記憶装置に関する技術が開示されている（特許文献１参照）。
【００１１】
【特許文献１】
特開平７−３０７４４５号公報
【００１２】
【発明が解決しようとする課題】
上述のように、現在主流のＤＲＡＭは、メモリセルの構造が単純であることから高集積化・大容量化に適しているが、高速化・低消費電力化を阻害するリフレッシュ動作が不可欠である。
【００１３】
一方、ＳＲＡＭは、リフレッシュ動作が不要であるが、６つまたは４つのバルクトランジスタを必要とする。また、ＳＲＡＭは、動作を安定化するため、ドライバトランジスタとアクセストランジスタとの電流駆動能力比（「セル比」や「β比」とも称される。）を２〜３以上とする必要があり、ドライバトランジスタのゲート幅を大きく設計する必要がある。したがって、この点からも、ＳＲＡＭのメモリセルは大型化し、従来のＳＲＡＭでは、高集積化・大容量化に対応できない。
【００１４】
このように、従来のＤＲＡＭおよびＳＲＡＭは、ともに、その特性および構造に一長一短がある。しかしながら、今後、ＩＴ技術のさらなる進展とあいまって、高性能化（高速化・低消費電力化）および高集積化・大容量化をともに満足する半導体記憶装置への期待は大きい。
【００１５】
また、特開平７−３０７４４５号公報に記載された半導体記憶装置は、ＤＲＡＭよりも低消費電力化かつ高集積化できるものとして期待されるが、現在半導体記憶装置において主流のＤＲＡＭおよびＳＲＡＭをベースに、それらで培われた技術を応用して上記課題を解決する半導体記憶装置を開発することは、開発コストや製造コスト、互換性その他多くの面でメリットが大きい。
【００１６】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現するメモリセルを備える半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、データを記憶するメモリセルと、メモリセルに接続されるビット線対および少なくとも１つのワード線とを備え、メモリセルは、データに応じた電荷およびデータが反転された反転データに応じた電荷をそれぞれ保持する第１および第２の電荷保持回路と、ビット線対の一方と第１の電荷保持回路との間、ならびにビット線対の他方と第２の電荷保持回路との間にそれぞれ設けられ、各々が第１および第２のゲート電極を有する第１および第２のアクセストランジスタと、第１の電荷保持回路から漏洩する電荷および第２の電荷保持回路から漏洩する電荷をそれぞれ補填する第１および第２の電荷補填回路とを含み、第１および第２のアクセストランジスタの第１のゲート電極の各々は、対応するワード線に接続され、第１のアクセストランジスタの第２のゲート電極は、第２の電荷補填回路、第２の電荷保持回路および第２のアクセストランジスタを相互に接続する第１のノードに接続され、第２のアクセストランジスタの第２のゲート電極は、第１の電荷補填回路、第１の電荷保持回路および第１のアクセストランジスタを相互に接続する第２のノードに接続され、第１のアクセストランジスタは、第１のゲート電極が活性化されているとき、ビット線対の一方と第１の電荷保持回路との間でデータに対応する電荷をやり取りし、第１のゲート電極が不活性化され、かつ、第２のゲート電極が活性化されているとき、第１の電荷保持回路に漏洩する電荷をビット線対の一方に放電し、第２のアクセストランジスタは、第１のゲート電極が活性化されているとき、ビット線対の他方と第２の電荷保持回路との間で反転データに対応する電荷をやり取りし、第１のゲート電極が不活性化され、かつ、第２のゲート電極が活性化されているとき、第２の電荷保持回路に漏洩する電荷をビット線対の他方に放電する。
【００１８】
また、この発明によれば、半導体記憶装置は、ワード線と、ビット線と、ノードに電荷を補填可能なように接続される電荷補填回路と、ビット線と電荷補填回路との間に接続されるアクセストランジスタとを備える半導体記憶装置であって、アクセストランジスタは、半導体基板上の主表面において、チャネル形成領域を規定するように所定の間隔を隔てて配置される一対の不純物領域と、半導体基板の上にゲート絶縁膜を介在し、チャネル形成領域に対向して設けられる第１のゲート電極と、第１のゲート電極に隣接して配置され、半導体基板の上にゲート絶縁膜を介在し、チャネル形成領域に対向して設けられる第２のゲート電極とを備え、アクセストランジスタの一方の不純物領域は、ビット線に接続され、アクセストランジスタの他方の不純物領域は、ノードに接続され、第１のゲート電極は、ワード線に接続され、第２のゲート電極は、電荷補填回路のＯＮ／ＯＦＦ制御電極に接続される。
【００１９】
【発明の実施の形態】
以下、本発明の各実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２０】
［実施の形態１］
以下、この発明に基づいた半導体記憶装置の実施の形態１について図を参照して説明する。まず、図１は、この発明による半導体記憶装置の全体構成を示す概略ブロック図である。
【００２１】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／入出力制御回路３４と、メモリセルアレイ３６とを備える。
【００２２】
なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示されている。
【００２３】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００２４】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００２５】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００２６】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じて、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、センスアンプ／入出力制御回路３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００２７】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱｉのメモリセルアレイ３６への読み書きが行なわれる。
【００２８】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のビット線対を選択する。
【００２９】
センスアンプ／入出力制御回路３４は、データ書込時は、入出力バッファ２６から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２によって選択されたビット線対を電源電圧Ｖｃｃまたは接地電圧ＧＮＤにプリチャージする。これによって、行アドレスデコーダ３０によって活性化されたワード線と、列アドレスデコーダ３２によって選択され、かつ、センスアンプ／入出力制御回路３４によってプリチャージされたビット線対とに接続されるメモリセルアレイ３６上のメモリセルに内部データＩＤＱの書込みが行なわれる。
【００３０】
一方、センスアンプ／入出力制御回路３４は、データ読出時は、データ読出前に列アドレスデコーダ３２によって選択されたビット線対を接地電圧ＧＮＤにプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力バッファ２６へ出力する。
【００３１】
また、メモリセルアレイ３６に対してデータの読書きが行なわれていないスタンバイ時は、センスアンプ／入出力制御回路３４は不活性化され、全てのビット線対は、接地電位ＧＮＤに固定される。
【００３２】
メモリセルアレイ３６は、後述するメモリセルが行列状に配列された記憶素子群である。メモリセルアレイ３６は、各行に対応するワード線を介して行アドレスデコーダ３０と接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路３４と接続される。
【００３３】
図２は、図１に示したメモリセルアレイ３６において行列状に配置されるメモリセルの構成を示す回路図である。
【００３４】
図２を参照して、メモリセル５０は、１ビットのデータに対して、そのデータと、そのデータが反転された反転データとをそれぞれ記憶する、行方向に隣接した２つのデータ保持部５０Ａ，５０Ｂを含む。データ保持部５０Ａは、アクセストランジスタ５２Ａと、キャパシタ５４Ａと、ｐチャネルＴＦＴ５６Ａとからなり、データ保持部５０Ｂは、アクセストランジスタ５２Ｂと、キャパシタ５４Ｂと、ｐチャネルＴＦＴ５６Ｂとからなる。
【００３５】
アクセストランジスタ５２Ａ，５２Ｂは、ｎチャネル型のＭＯＳトランジスタであり、それぞれ第１のゲート電極５２１Ａ，５２１Ｂ、および第２のゲート電極５２２Ａ，５２２Ｂを備えている。第１のゲート電極５２１Ａ，５２１Ｂは、ワード線に接続される通常のゲート電極を構成し、第２のゲート電極５２２Ａ，５２２Ｂは、アクセストランジスタ５２Ａ，５２Ｂの各々において、もう１つのゲート電極として機能する。第１のゲート電極５２１Ａ，５２１ＢがＬ（論理ロー）レベルの状態で第２のゲート電極５２２Ａ，５２２Ｂに電圧が印加されると、ドレイン−ソース間に不完全なチャネルが形成され、トランジスタがＯＮされた状態よりははるかに小さいけれども通常のＯＦＦされた状態に比べて大きなリーク電流がドレイン−ソース間に流れる（詳細な原理については後述する）。ここで、通常のＯＮ状態では、約１μＡ（μアンペア）以上の電流が流れ、通常のＯＦＦ状態では、約１０ｆＡ以下の電流しか流れない。一方、ここでのリーク電流（僅かにＯＮ状態）は、約１ｐＡ〜約１０ｎＡの範囲での電流がドレイン−ソース間に流れることを意味する。
【００３６】
以下では、第１および第２のゲート電極がそれぞれＬレベル，Ｈ（論理ハイ）レベルの状態を「リークモード」とも称する。
【００３７】
なお、アクセストランジスタ５２Ａ，５２Ｂの構造については、後ほど図面を用いて詳しく説明する。
【００３８】
アクセストランジスタ５２Ａは、ビット線６８Ａとノード６０との間に接続され、第１のゲート電極５２１Ａがワード線６４に接続される。また、アクセストランジスタ５２Ａの第２のゲート電極５２２Ａは、ノード６２に接続される。アクセストランジスタ５２Ａは、ワード線６４が活性化されるとＯＮし、ワード線６４が不活性化されるとＯＦＦする。ここで、ワード線６４が不活性化されているときにノード６２がＨレベルであると、アクセストランジスタ５２Ａはリークモードとなり、ノード６０から接地電位に固定されているビット線６８Ａへ電荷が放電される。
【００３９】
キャパシタ５４Ａは、電荷を蓄積しているか否かに応じて、２進情報“１”または“０”を記憶する。キャパシタ５４Ａは、ノード６０とセルプレート７０との間に接続される。そして、ビット線６８Ａからアクセストランジスタ５２Ａおよびノード６０を介して２進情報“１”，“０”に対応した電圧がキャパシタ５４Ａに印加されることによって、キャパシタ５４Ａの充放電が行なわれ、データの書込みが行なわれる。なお、キャパシタ５４Ａは、「第１の電荷保持回路」を構成する。
【００４０】
ｐチャネルＴＦＴ５６Ａは、電源ノード７２とノード６０との間に接続され、ＯＮ／ＯＦＦ制御電極であるゲートがノード６２に接続される。ｐチャネルＴＦＴ５６Ａは、キャパシタ５４Ａから漏洩する電荷を補填する「第１の電荷補填回路」を構成する。
【００４１】
ｐチャネルＴＦＴ５６Ａおよび後述するｐチャネルＴＦＴ５６Ｂは、多結晶ポリシリコンで構成されたスイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０１２を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０９を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。なお、この発明においては、単に抵抗素子といった場合、スイッチング機能を備えるものと定抵抗のものとの両方を示すものとする。
【００４２】
アクセストランジスタ５２Ｂは、ビット線対６８Ａと対をなすビット線６８Ｂとノード６２との間に接続され、第１のゲート電極５２１Ｂがワード線６６に接続される。また、アクセストランジスタ５２Ｂの第２のゲート電極５２２Ｂはノード６０に接続される。アクセストランジスタ５２Ｂは、ワード線６６が活性化されるとＯＮし、ワード線６６が不活性化されるとＯＦＦする。ここで、ワード線６６が不活性化されているときにノード６０がＨレベルであると、アクセストランジスタ５２Ｂはリークモードとなり、ノード６２から接地電位に固定されているビット線６８Ｂへ電荷が放電される。
【００４３】
キャパシタ５４Ｂは、電荷を蓄積しているか否かに応じて、キャパシタ５４Ａが記憶するデータが反転された反転データを記憶する。キャパシタ５４Ｂは、ノード６２とセルプレート７０との間に接続される。そして、ビット線６８Ｂからアクセストランジスタ５２Ｂおよびノード６２を介して２進情報“１”，“０”に対応した電圧がキャパシタ５４Ｂに印加されることによって、キャパシタ５４Ｂの充放電が行なわれ、データの書込みが行なわれる。なお、キャパシタ５４Ｂは、「第２の電荷保持回路」を構成する。
【００４４】
ｐチャネルＴＦＴ５６Ｂは、電源ノード７２とノード６２との間に接続され、ＯＮ／ＯＦＦ制御電極であるゲートがノード６０に接続される。ｐチャネルＴＦＴ５６Ｂは、キャパシタ５４Ｂから漏洩する電荷を補填する「第２の電荷補填回路」を構成する。
【００４５】
ポリシリコンで構成されるｐチャネルＴＦＴ５６Ａ，５６Ｂおよびキャパシタ５４Ａ，５４Ｂは、バルクトランジスタであるアクセストランジスタ５２Ａ，５２Ｂの上部に積層して形成することができる。したがって、この半導体記憶装置１０における１ビット当りのメモリセルの大きさは、２つのアクセストランジスタ５２Ａ，５２Ｂおよびノード６０，６２によって占有される面積によってほぼ決定される。
【００４６】
次に、図２に示したアクセストランジスタ５２Ａ，５２Ｂの構造について、図３を参照して説明する。なお、図３は、アクセストランジスタ５２Ａ，５２Ｂの構造を示す断面図である。
【００４７】
アクセストランジスタ５２Ａは、まず、半導体領域としてのｐ型の半導体基板１０１と、この半導体基板１０１の主表面に設けられ、チャネル形成領域Ｃを規定するように所定の間隔を隔てて配置される一対のソース／ドレイン領域１０５，１０６とを備える。ソース／ドレイン領域１０５，１０６はＬＤＤ構造を有し、ｎ型の低濃度不純物領域１０５と、ｎ型の高濃度不純物領域１０６とを含んでいる。
【００４８】
半導体基板１０１の上には、ゲート絶縁膜１０３を介在し、チャネル形成領域Ｃに対向して矩形断面形状の第１のゲート電極５２１Ａが設けられている。また、第１のゲート電極５２１Ａの両側の側壁領域には、同じチャネル形成領域Ｃに対向する位置において、絶縁膜１０４を介在して第２のゲート電極５２２Ａがそれぞれ設けられている。この第２のゲート電極５２２Ａは、一般的な絶縁膜からなるサイドウォール絶縁膜と同じように、半導体基板１０１側に向かうにしたがって幅が大きくなるとともに、外表面がなだらかに傾斜する断面形状を有している。なお、第１のゲート電極５２１Ａのゲート長は、第２のゲート電極５２２Ａのゲート長よりも長くなるように設けられる。
【００４９】
アクセストランジスタ５２Ｂも、アクセストランジスタ５２Ａを同じ構造からなり、ｐ型の半導体基板１０１の主表面に一対のソース／ドレイン領域１０５，１０６が設けられている。半導体基板１０１の上には、ゲート絶縁膜１０３を介在し、同じチャネル形成領域Ｃに対向して矩形断面形状の第１のゲート電極５２１Ｂが設けられ、この第１のゲート電極５２１Ｂの両側の側壁領域には、チャネル形成領域Ｃに対向する位置において、絶縁膜１０４を介在して第２のゲート電極５２２Ｂがそれぞれ設けられている。この第２のゲート電極５２２Ｂは、一般的な絶縁膜からなるサイドウォール絶縁膜と同じように、半導体基板１０１側に向かうにしたがって幅が大きくなるとともに、外表面がなだらかに傾斜する断面形状を有している。なお、第１のゲート電極５２１Ｂのゲート長は、第２のゲート電極５２２Ｂのゲート長よりも長くなるように設けられる。
【００５０】
アクセストランジスタ５２Ａの第２のゲート電極５２２Ａは、ノード６２に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６０に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ａに接続される。また、アクセストランジスタ５２Ｂの第２のゲート電極５２２Ｂは、ノード６０に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６２に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ｂに接続される。
【００５１】
ここで、上記構成からなるアクセストランジスタ５２Ａ，５２Ｂにおける、「ＯＮ状態」と「リークモード（僅かにＯＮ状態）」とにおけるチャネル形成領域Ｃの状態について、図４を参照して説明する。なお、その動作原理は、アクセストランジスタ５２Ａおよびアクセストランジスタ５２Ｂで同じであるため、アクセストランジスタ５２Ａを用いて説明する。
【００５２】
図４（Ａ）は、ワード線６４が活性化（Ｈレベル）され、アクセストランジスタ５２Ａが「ＯＮ状態」の場合を示す。ノード６０はＨレベル、ノード６２はＬレベル、ビット線６８ＡはＨレベルである。この状態では、空乏層Ａが大きく伸び、導電型が反転した反転領域Ｂがチャネル形成領域Ｃに形成される。その結果、一対のソース／ドレイン領域１０５，１０６が完全に導通状態となる。
【００５３】
図４（Ｂ）は、ワード線６４が不活性化（Ｌレベル）され、アクセストランジスタ５２Ａが「リークモード（僅かにＯＮ状態）」の場合を示す。ノード６０はＬレベル、ノード６２はＨレベル、ビット線６８ＡはＬレベルである。この状態では、空乏層Ａは大きく伸びないため、導電型が反転した反転領域はチャネル形成領域Ｃには形成されない。しかし、第２のゲート電極５２２Ａ下のチャネル形成領域Ｃには、ノード６２の電圧が印加されているため第２のゲート電極５２２Ａの下はその影響を受け、リーク電流が生じることになる。その結果、ノード６０から接地電位に固定されているビット線６８Ａへ電荷が放電することが可能になる。
【００５４】
ここで、図５に、Ｖｔｈ（アクセストランジスタ５２Ａの閾値電圧）とＬｅｆｆ（アクセストランジスタ５２Ａの電気的効果を有するゲート長）との関係を示す。この図においては、アクセストランジスタ５２ＡがわずかにＯＮ状態のとき（ノード６２がＨレベルのとき）、第２のゲート電極５２２Ａの影響により第２のゲート電極５２２Ａ下の電界が影響を受け、Ｌｅｆｆ（電気的効果を有するゲート長）が短くなり、しきい値電圧（Ｖｔｈ）が下がることを示している。図５中においてポイントＰ１およびＰ２において、ワード線６４の電位は同じであり、また、ノード６０の電位は同じである。ノード６２の電位は、ポイントＰ１においてＨレベルであり、ポイントＰ２においてＬレベルである。このため、ポイントＰ２に比べてポイントＰ１でＬｅｆｆが短くなることで、しきい値電圧（Ｖｔｈ）が低下していることがわかる。
【００５５】
なお、図５において示す縦軸のＶｔｈは、定電流源によるものとし、ゲート幅が１０μｍ、ドレイン電流が１μＡのときのワード線の電圧を示すものである。また、実際に用いるアクセストランジスタのゲート幅は、１μｍ以下である。
【００５６】
また、図６にデータ保持時のセル特性を示すためのＶｇ−Ｉｄ特性を示す。ワード線６４がＨレベル、ビット線６８ＡがＬレベル、ノード６０がＨレベル、ノード６２がＬレベルの時、または、ワード線６４がＨレベル、ビット線６８ＡがＬレベル、ノード６０がＬレベル、ノード６２がＨレベルの時は、読み出し時であり、ワード線６４がＬレベル、ビット線６８ＡがＬレベル、ノード６０がＨレベル、ノード６２がＬレベルの時、または、ワード線６４がＬレベル、ビット線６８ＡがＬレベル、ノード６０がＬレベル、ノード６２がＨレベルの時は、記憶保持時である。
【００５７】
Ｖｇが０Ｖにおいて、ノード６０がＨレベル、ノード６２がＬレベルのときの電流量（図６中のポイントα）に比べ、ノード６０が０．１Ｖ、ノード６２がＨレベルのときの電流量（図６中のポイントβ）の方が大きくなる特性が必要となる。なお、ノード６０が０．１Ｖとしたのは、０Ｖでは電流が流れないため、Ｌレベル側の電位上昇がたとえば０．１Ｖ程度まで上昇する場合を考えられるからである。また、仮に、ポイントαとポイントβとの電流量が逆転していたとしても、ＴＦＴのＯＮ電流がαの２桁以上かつＴＦＴのＯＦＦ電流がβの２桁以下であれば、各ノードの電位は安定しているため問題はない。なお、この「２桁」とは、製造ばらつきを考慮したものである。
【００５８】
このようにして、データ保持を安定させることが可能となる。また、ポイントβがポイントαに比べ、リーク電流が多い場合でも、記憶ノードに電荷を充電する負荷側、ＴＦＴが記憶ノードＬよりＨに多く電流を供給できれば、Ｈ側のノードがＬに下がることはない。
【００５９】
なお、上述したように、通常のＯＮ状態では、約１μＡ以上の電流が流れ、通常のＯＦＦ状態では、約１０ｆＡ以下の電流しか流れず、リーク電流（僅かにＯＮ状態）は、約１ｐＡ〜約１０ｎＡの範囲での電流がドレイン−ソース間に流れる。図４（Ａ）に示すように、ノード６０がＨレベル、ノード６２がＬレベルのとき、第２のゲート電極５２２Ａの影響により、通常に比べ電流が減少することが考えられる。しかし、第１のゲート電極５２１Ａと第２のゲート電極５２２Ａとの間には、絶縁膜１０４が設けられているため、ワード線６４をＨレベルとしたとき、容量カップリングにより第２のゲート電極５２２Ａの電位が吊上げられる。その結果、第２のゲート電極５２２Ａの電位がＬレベルの場合であっても、電流が減少するという影響は少ないと考えられる。
【００６０】
なお、有効な「リークモード（僅かにＯＮ状態）」を実現させるためには、第１のゲート電極５２１Ａのゲート長（Ｌ１）が、約０．２μｍの場合には、第２のゲート電極５２２Ａのゲート長（Ｌ２）は、約０．０４μｍ〜約０．１μｍ程度が好ましいと言える（図４（Ｂ）参照）。
【００６１】
再び図２を参照して、次に、このメモリセルの動作について説明する。
（１）データの書込み
キャパシタ５４Ａに電荷が蓄電され、キャパシタ５４Ｂに電荷が蓄電されていない状態がデータ“１”に対応するものとする。データ“１”の書込みが行なわれるときは、ビット線６８Ａ，６８Ｂがそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにプリチャージされ、ワード線６４，６６が活性化される。これによって、アクセストランジスタ５２Ａ，５２ＢがＯＮし、ビット線６８Ａからアクセストランジスタ５２Ａおよびノード６０を介してキャパシタ５４Ａに電源電位Ｖｃｃの電圧が印加され、キャパシタ５４Ａに電荷が蓄電される。一方、ビット線６８Ｂからはアクセストランジスタ５２Ｂおよびノード６２を介してキャパシタ５４Ｂに接地電位ＧＮＤの電圧が印加され、キャパシタ５４Ｂからビット線６８Ｂに電荷が放電される。
【００６２】
なお、データ保持部５０Ａ，５０Ｂは、その回路構成が同じであるので、データ“０”が書込まれるときは、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで上述の動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００６３】
（２）データの保持
このメモリセル５０においては、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０−１１Ａおよび１×１０−１３Ａ程度である。一方、バルクトランジスタであるアクセストランジスタのＯＦＦ電流（リークモードでない）によるノード６０，６２からのリーク電流は１×１０−１５Ａ程度である。したがって、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＮ電流は、それぞれノード６０，６２からのリーク電流を４桁上回るため、電源ノード７２からノード６０，６２およびこれらにそれぞれ接続されたキャパシタ５４Ａ，５４Ｂを充電することができる。
【００６４】
なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【００６５】
ここで、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＦＦ電流も、それぞれノード６０，６２からのリーク電流を上回っている。そして、このメモリセル５０においては、従来のＳＲＡＭのようにＬレベルにあるノードおよびキャパシタの電荷を放電するドライバトランジスタが設けられていないため、このままでは、Ｌレベルのノードの電位が上昇し、記憶データが破壊されてしまう。
【００６６】
しかしながら、このメモリセル５０では、リークモードによりＬレベルにあるノードの電荷がアクセストランジスタを介して対応するビット線に放電されるため、記憶データを保持することができる。以下、データ“１”が保持されている場合について具体的に説明する。
【００６７】
データ保持時、ビット線６８Ａ，６８Ｂは、接地電位に固定され、ワード線６４，６６は、不活性化される。データ“１”の書込後、キャパシタ５４Ａおよびノード６０は、充電状態（Ｈレベル）にあり、キャパシタ５４Ｂおよびノード６２は、放電状態（Ｌレベル）にある。ここで、アクセストランジスタ５２Ａは、ＯＦＦされているが、上述のように、ＯＦＦ状態であっても１×１０−１５Ａ程度の電流が流れ、キャパシタ５４Ａおよびノード６０に充電されている電荷は、アクセストランジスタ５２Ａを介してリークする。
【００６８】
しかしながら、このリークによる電荷減少分は、ＯＮ状態にあるｐチャネルＴＦＴ５６Ａから補填される。そして、上述したように、ｐチャネルＴＦＴ５６ＡのＯＮ電流、すなわち充電電流は、１×１０−１１Ａ程度であり、アクセストランジスタ５２ＡのＯＦＦ電流、すなわち放電電流を４桁上回るため、キャパシタ５４Ａおよびノード６０の充電状態は、維持される。
【００６９】
なお、このｐチャネルＴＦＴ５６Ａによる充電電流は、アクセストランジスタ５２Ａによる放電電流を少なくとも１桁以上上回ることが望ましい。仮に、充電電流が放電電流のｎ倍（ｎは１０より小さい）であるとすると、Ｈレベルにあるノードの電位が１／（１＋ｎ）Ｖｃｃだけ低下し、その低下を無視することができなくなるからである。
【００７０】
一方、ノード６０はＨレベルであるので、アクセストランジスタ５２Ｂは、リークモードとなっており、電源ノード７２からＯＦＦ状態にあるｐチャネルＴＦＴ５６Ｂを介してノード６２にリークした電荷は、アクセストランジスタ５２Ｂを介してビット線６８Ｂにリークされる。ここで、キャパシタ５４Ｂおよびノード６２の電位が上昇しないためには、リークモードにあるアクセストランジスタ５２Ｂのリーク電流がｐチャネルＴＦＴ５６ＢのＯＦＦ電流よりも大きいことが条件となる。このメモリセル５０においては、リークモード時のアクセストランジスタ５２Ｂのリーク電流は、１×１０−１１Ａ程度であり、ｐチャネルＴＦＴ５６ＢのＯＦＦ電流１×１０−１３Ａを上回るので、キャパシタ５４Ｂおよびノード６２の電位が上昇することはなく、キャパシタ５４Ｂおよびノード６２の放電状態は維持される。以上のようにして、メモリセル５０は、データ“１”を保持することができる。
【００７１】
なお、リークモード時のアクセストランジスタ５２Ｂのリーク電流は、ｐチャネルＴＦＴ５６ＢのＯＦＦ電流を少なくとも１桁以上上回ることが望ましい。仮に１桁を下回ると、無視できない程度のキャパシタ５４Ｂおよびノード６２の電位上昇が現われるからである。
【００７２】
また、データ“０”の保持については、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００７３】
また、上記においては、データ保持時、ビット線６８Ａ，６８Ｂの電位は、接地電位に固定されるとしたが、この電位は、接地電位に限られるものではなく、たとえば、負電位としてもよい。
【００７４】
（３）データの読出し
メモリセル５０には、データ“１”が記憶されているとする。ビット線６８Ａ，６８Ｂは、あらかじめ接地電位にプリチャージされ、データの読出しに際してワード線６４，６６が活性化される。これによって、アクセストランジスタ５２Ａ，５２ＢがＯＮし、充電状態にあるキャパシタ５４Ａからアクセストランジスタ５２Ａを介してビット線６８Ａに電荷が放電され、ビット線６８Ａの電位が上昇する。
【００７５】
一方、キャパシタ５４Ｂは、放電状態であったため、ビット線６８Ｂの電位は、接地電位のままである。したがって、ビット線６８Ａ，６８Ｂに電位差が発生し、この電位差が図示されないセンスアンプによって比較され、ビット線対６８Ａの電位が電源電位Ｖｃｃに増幅される。そして、このビット線６８Ａ，６８Ｂの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにある状態をデータ“１”に対応させて、データ“１”が読出される。
【００７６】
データが読出されると、ビット線対６８Ａ，６８Ｂの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤの状態で、再びワード線６４，６６が活性化される。そうすると、アクセストランジスタ５２Ａ，５２ＢがＯＮし、ビット線対６８Ａ，６８Ｂからそれぞれアクセストランジスタ５２Ａ，５２Ｂを介してキャパシタ５４Ａ，５４Ｂに電荷が再チャージされ、データの読出しに際して破壊された記憶データの書戻しが行なわれる。
【００７７】
なお、データ“０”の読出しについては、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００７８】
次に、図３に示したアクセストランジスタ５２Ａ，５２Ｂの製造方法について、図７〜図１０を参照して説明する。なお、その製造方法は、アクセストランジスタ５２Ａおよびアクセストランジスタ５２Ｂで同じであるため、アクセストランジスタ５２Ａを用いて説明する。
【００７９】
図７を参照して、ｐ型の半導体基板１０１の主表面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなるゲート絶縁膜１０３を形成する。その後、上面にシリコン酸化膜１０７を備える第１のゲート電極５２１Ａを形成する。第１のゲート電極５２１Ａは２層構造からなり、下層に厚さ約２５０Å〜５００Åのポリシリコン層、上層に厚さ約２５０Å〜５００Åのシリサイド層を有する（図示省略）。その後、シリコン酸化膜１０７および第１のゲート電極５２１Ａをマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０１１ｃｍ３〜１×１０１９ｃｍ３程度の低濃度不純物領域１０５を形成する。
【００８０】
次に、図８を参照して、第１のゲート電極５２１Ａの両側面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなる絶縁膜１０４を形成する。
【００８１】
次に、図９を参照して、第１のゲート電極５２１Ａの両側面において、絶縁膜１０４を覆う第２のゲート電極５２２Ａを形成する。この第２のゲート電極５２２Ａは、ｎ型の不純物（たとえばリン）を含んだ、不純物濃度が約１×１０２０ｃｍ３程度のポリシリコンからなり、高さは、約５００Å〜１０００Å、幅（ゲート長）は、約０．０４μｍ〜約０．１μｍに形成される。
【００８２】
次に、図１０を参照して、第１のゲート電極５２１Ａおよび第２のゲート電極５２２Ａをマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０２０ｃｍ３程度の高濃度不純物領域１０６を形成する。
【００８３】
以上により、図３に示すアクセストランジスタ５２Ａが完成する。なお、アクセストランジスタ５２Ｂも同様に形成される。
【００８４】
なお、上記においては、データ保持部５０Ａ，５０Ｂが行方向に隣接する構成としたが、データ保持部５０Ａ，５０Ｂが列方向に隣接するようにメモリセルを構成してもよい。
【００８５】
図１１は、図１に示したメモリセルアレイ３６において行列状に配置されるメモリセルの他の構成を示す回路図である。
【００８６】
図１１を参照して、メモリセル５１を構成する２つのデータ保持部５０Ａ，５０Ｂは、列方向に隣接して配置され、データ保持部５０Ａ，５０Ｂは、共通のワード線６４に接続される。データ保持部５０Ｂは、データ保持部５０Ａが記憶するデータが反転された反転データを記憶する。なお、その他の構成については、図２に示したメモリセルの構成と同じである。
【００８７】
このような構成としても、図２に示したメモリセルと同様に機能することができる。そして、この場合、１つのメモリセルに対して１本のワード線で足りるので、複数のメモリセルが行列配置されるメモリセルアレイ３６における配線ピッチなどを緩和することができる。
【００８８】
以上のように、この実施の形態１による半導体記憶装置１０によれば、電荷補填回路として動作するｐチャネルＴＦＴ５６Ａ，５６Ｂを備えるメモリセルを構成し、リークモードで動作可能なアクセストランジスタ５２Ａ，５２Ｂを備えるようにしたので、１ビット当りのバルクトランジスタ数が２つとなり、かつ、リフレッシュ動作が不要になる。したがって、従来のＤＲＡＭに近い高集積化・大容量化が可能であり、さらに、リフレッシュ動作が不要になるという点で高速化・低消費電力化が可能な半導体記憶装置が実現できる。
【００８９】
［実施の形態２］
次に、この発明に基づいた半導体記憶装置の実施の形態２について図を参照して説明する。本実施の形態の特徴は、図１に示す半導体記憶装置１０のメモリセル５０に適用される半導体素子としてのアクセストランジスタ５２Ａ，５２Ｂの構造にある。また、アクセストランジスタ５２Ａ，５２Ｂの動作原理については、上記実施の形態１の場合と同じである。したがって、ここでは、本実施の形態におけるアクセストランジスタ５２Ａ，５２Ｂの構造およびその製造方法についてのみ説明する。
【００９０】
図１２を参照して、本実施の形態におけるアクセストランジスタ５２Ａ，５２Ｂの構造について説明する。なお、上記実施の形態１におけるアクセストランジスタ５２Ａ，５２Ｂの構造と同一または相当部分については、同一の参照番号を付し、重複する説明は繰返さないこととする。
【００９１】
本実施の形態におけるアクセストランジスタ５２Ａの特徴的構成としては、断面が半導体基板１０１側に向かうにしたがって幅が狭くなるように両側面が傾斜する形状（略Ｖ字形状）の第１のゲート電極５２１Ａが設けられ、この第１のゲート電極５２１Ａの両側の側壁部分に絶縁膜１０４を介在して第２のゲート電極５２２Ａがそれぞれ設けられている点にある。この第２のゲート電極５２２Ａは、第１のゲート電極５２１Ａに対向する面が第２のゲート電極５２２Ａの形状に沿って傾斜し、半導体基板１０１側に向かうにしたがって幅が広くなる断面形状を有している。なお、第１のゲート電極５２１Ａのゲート長は、第２のゲート電極５２２Ａのゲート長よりも短くなるように設けられる。
【００９２】
その結果、上記実施の形態１におけるアクセストランジスタ５２Ａに比べ、第２のゲート電極５２２Ａのチャネル形成領域Ｃに対向する領域が大きくなるように設けられている。また、この第２のゲート電極５２２Ａの側面には、絶縁膜からなるサイドウォール絶縁膜１０９が設けられている。アクセストランジスタ５２Ｂの構造も、アクセストランジスタ５２Ａと同じである。
【００９３】
このアクセストランジスタ５２Ａ，５２Ｂにおいても、アクセストランジスタ５２Ａの第２のゲート電極５２２Ａは、ノード６２に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６０に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ａに接続される。また、アクセストランジスタ５２Ｂの第２のゲート電極５２２Ｂは、ノード６０に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６２に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ｂに接続される。
【００９４】
次に、図１２に示したアクセストランジスタ５２Ａ，５２Ｂの製造方法について、図１３〜図１９を参照して説明する。なお、その製造方法は、アクセストランジスタ５２Ａおよびアクセストランジスタ５２Ｂで同じであるため、アクセストランジスタ５２Ａを用いて説明する。
【００９５】
図１３を参照して、ｐ型の半導体基板１０１の主表面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなるゲート絶縁膜１０３を形成する。その後、上面にシリコン酸化膜１０７を備える第２のゲート電極５２２Ａを形成する。この第２のゲート電極５２２Ａは、ｎ型の不純物（たとえばリン）を含んだ、不純物濃度が約１×１０２０ｃｍ３程度のポリシリコンからなる。
【００９６】
図１４を参照して、第２のゲート電極５２２Ａの上面側中央領域が開口されたレジスト膜１１０をシリコン酸化膜１０７およびゲート絶縁膜１０３の上面に形成する。その後、図１５を参照して、レジスト膜１１０をマスクにして、シリコン酸化膜１０７、第２のゲート電極５２２Ａ、およびゲート絶縁膜１０３のエッチングを行なう。エッチングには、第２のゲート電極５２２Ａの開口幅が基板側に向かうにしたがって小さくなるように（エッチング端面がテーパ形状となるように）、異方性エッチングが用いられる。
【００９７】
次に、図１６を参照して、レジスト膜１１０を除去した後、露出するすべての表面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなる絶縁膜１０４を形成する。
【００９８】
次に、図１７を参照して、絶縁膜１０４を覆うように、全面に第１のゲート電極５２１Ａを形成する。第１のゲート電極５２１Ａは２層構造からなり、下層に厚さ約２５０Å〜５００Åのポリシリコン層、上層に厚さ約２５０Å〜５００Åのシリサイド層を有する。その後、チャネル形成領域Ｃの上方であって、第１のゲート電極５２１Ａの上面に、第１のゲート電極５２１Ａをパターニングするためのレジスト膜１１１を形成する。
【００９９】
次に、レジスト膜１１１をマスクにして、第１のゲート電極５２１Ａのパターニングを行なうとともに、露出する絶縁膜１０４の除去を行なう。その後、レジスト膜１１１および第２のゲート電極５２２Ａをマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０１１ｃｍ３〜１×１０１９ｃｍ３程度の低濃度不純物領域１０５を形成する。
【０１００】
次に、第２のゲート電極５２２Ａの側壁部分に、シリコン酸化膜またはシリコン窒化酸化膜からなるサイドウォール絶縁膜１０９を形成する。その後、第１のゲート電極５２１Ａ、第２のゲート電極５２２Ａ、およびサイドウォール絶縁膜１０９をマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０２０ｃｍ３程度の高濃度不純物領域１０６を形成する。
【０１０１】
以上により、図１２に示すアクセストランジスタ５２Ａが完成する。なお、アクセストランジスタ５２Ｂも同様に形成される。
【０１０２】
上記構成からなるアクセストランジスタ５２Ａ，５２Ｂを採用した半導体記憶装置においても、上記実施の形態１における半導体記憶装置と同様の作用効果を得ることが可能となる。
【０１０３】
また、本実施の形態においては、サイドウォール絶縁膜１０９が通常の絶縁膜構造からなるため、このサイドウォール絶縁膜１０９が保護膜となり、高濃度不純物領域１０６等に接続するコンタクトと、第１のゲート電極５２１Ａおよび第２のゲート電極５２２Ａとの短絡の発生を回避することが可能となる。
【０１０４】
［実施の形態３］
次に、この発明に基づいた半導体記憶装置の実施の形態３について図を参照して説明する。本実施の形態の特徴は、図１に示す半導体記憶装置１０のメモリセル５０に適用される半導体素子としてのアクセストランジスタ５２Ａ，５２Ｂの構造にある。また、アクセストランジスタ５２Ａ，５２Ｂの動作原理については、上記実施の形態１の場合と同じである。したがって、ここでは、本実施の形態におけるアクセストランジスタ５２Ａ，５２Ｂの構造およびその製造方法についてのみ説明する。
【０１０５】
図２０を参照して、本実施の形態におけるアクセストランジスタ５２Ａ，５２Ｂの構造について説明する。なお、上記実施の形態１におけるアクセストランジスタ５２Ａ，５２Ｂの構造と同一または相当部分については、同一の参照番号を付し、重複する説明は繰返さないこととする。
【０１０６】
本実施の形態におけるアクセストランジスタ５２Ａの特徴的構成としては、矩形断面形状の第１のゲート電極５２１Ａの一方の側壁側にのみ、サイドウォール絶縁膜１１２を覆い、第１のゲート電極５２１Ａの上方にまで乗り上げる断面形状の第２のゲート電極５２２Ａが設けられている点にある。なお、第１のゲート電極５２１Ａのゲート長は、第２のゲート電極５２２Ａのゲート長よりも長くなるように設けられる。アクセストランジスタ５２Ｂの構造も、アクセストランジスタ５２Ａと同じである。
【０１０７】
このアクセストランジスタ５２Ａ，５２Ｂにおいては、アクセストランジスタ５２Ａの第２のゲート電極５２２Ａは、ノード６０に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６２に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ａに接続される。また、アクセストランジスタ５２Ｂの第２のゲート電極５２２Ｂは、ノード６２に接続され、一方のソース／ドレイン領域１０５，１０６は、ノード６０に接続され、他方のソース／ドレイン領域１０５，１０６はビット線６８Ｂに接続される。
【０１０８】
次に、図２０に示したアクセストランジスタ５２Ａ，５２Ｂの製造方法について、図２１〜図２５を参照して説明する。なお、その製造方法は、アクセストランジスタ５２Ａおよびアクセストランジスタ５２Ｂで同じであるため、アクセストランジスタ５２Ａを用いて説明する。
【０１０９】
図２１を参照して、ｐ型の半導体基板１０１の主表面に、厚さ約２５Å〜５０Åのシリコン酸化膜またはシリコン窒化酸化膜からなるゲート絶縁膜１０３を形成する。その後、上面にシリコン酸化膜１０７を備える第１のゲート電極５２１Ａを形成する。第１のゲート電極５２１Ａは２層構造からなり、下層に厚さ約２５０Å〜５００Åのポリシリコン層、上層に厚さ約２５０Å〜５００Åのシリサイド層を有する。
【０１１０】
次に、図２２を参照して、第１のゲート電極５２１Ａの一方の側面側、および一方の側面側に連続する半導体基板１０１の主表面を覆うレジスト膜１１３を形成する。その後、第１のゲート電極５２１Ａおよびレジスト膜１１３をマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、不純物濃度が約１×１０１１ｃｍ３〜１×１０１９ｃｍ３程度の低濃度不純物領域１０５を形成する。
【０１１１】
次に、図２３を参照して、第１のゲート電極５２１Ａの両側壁に、シリコン酸化膜またはシリコン窒化酸化膜からなるサイドウォール絶縁膜１１２を形成する。その後、半導体基板１０１の主表面および一方のサイドウォール絶縁膜１１２を覆うように、第２のゲート電極５２２Ａを形成する。この第２のゲート電極５２２Ａは、ｎ型の不純物（たとえばリン）を含んだ、不純物濃度が約１×１０２０ｃｍ３程度のポリシリコンからなり、厚さ（ｔ）は、約５００Å〜２０００Åに形成される。
【０１１２】
次に、図２４を参照して、第１のゲート電極５２１Ａの一部上面、第２のゲート電極５２２Ａ、および半導体基板１０１の主表面を覆うように、レジスト膜１１５を形成する。その後、このレジスト膜１１５をマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、一方の領域に不純物濃度が約１×１０２０ｃｍ３程度の高濃度不純物領域１０６を形成する。
【０１１３】
次に、図２５を参照して、レジスト膜１１５を除去した後、第１のゲート電極５２１Ａの一部上面、第２のゲート電極５２２Ａ、サイドウォール絶縁膜１１２および半導体基板１０１の一部主表面を覆うように、レジスト膜１１７を形成する。その後、このレジスト膜１１７をマスクにして、半導体基板１０１の主表面にｎ型の不純物を導入し、他方の領域に不純物濃度が約１×１０２０ｃｍ３程度の高濃度不純物領域１０６を形成する。
【０１１４】
以上により、図２０に示すアクセストランジスタ５２Ａが完成する。なお、アクセストランジスタ５２Ｂも同様に形成される。
【０１１５】
上記構成からなるアクセストランジスタ５２Ａ，５２Ｂを採用した半導体記憶装置においても、上記実施の形態１における半導体記憶装置と同様の作用効果を得ることが可能となる。また、本実施の形態によれば、ノードに接続される第２のゲート電極５２２Ａが複数に分散されないため、デザインルールの最小の単位をその電極に用いた場合、複数に分散するもの（Ｌ（最小サイズ：電気的にトランジスタの制御可能なもしくは製造上可能な最小サイズ）×Ｎ個）に比べ、サイズを小さくすることができる（Ｌ×１個）。また、ゲート電極５２２Ａが複数に分散されないため、各電極の接続が複雑になることを回避できる。
【０１１６】
なお、上記の実施の形態１〜３においては、リークによってキャパシタ５４Ａ，５４Ｂから消失する電荷を補填する電荷補填回路としてｐチャネルＴＦＴ５６Ａ，５６Ｂが用いられたが、ｐチャネルＴＦＴに代えてポリシリコンからなる抵抗素子を用いてもよい。抵抗素子としては、キャパシタからのリーク電流よりも十分大きい電流を供給でき、かつ、リークモード時にアクセストランジスタがリークする電流よりも小さい電流を供給するように、適切な抵抗値のものが選択される。
【０１１７】
また、上記の実施の形態１〜３において、上記第１のゲート電極５２１Ａおよび第２のゲート電極５２２Ａとの間においてワード線とノードの機能を入替えることが可能であり、同様に上記第１のゲート電極５２１Ｂおよび第２のゲート電極５２２Ｂとの間においてワード線とノードの機能を入替えることが可能である。また、アクセストランジスタのＯＮ／ＯＦＦ電流を安定させる観点からは、ワード線側のゲート長が、横のゲート長よりも長い方が好ましい。
【０１１８】
また、上記においては、記憶データに対応する電荷を保持するためにキャパシタ５４Ａ，５４Ｂが設けられたが、ノード６０，６２の容量が大きく、ノード６０，６２のみでそれぞれキャパシタ５４Ａ，５４Ｂが設けられたときと同等の容量が確保できれば、キャパシタ５４Ａ，５４Ｂを別途備えなくてもよい。
【０１１９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２０】
【発明の効果】
この発明によれば、電荷補填回路を備えるメモリセルを構成し、リークモードで動作可能なアクセストランジスタを備えるので、１ビット当りのバルクトランジスタ数が２つとなり、かつ、リフレッシュ動作が不要になる。したがって、従来のＤＲＡＭに近い高集積化・大容量化が可能であり、さらに、リフレッシュ動作が不要になるという点で高速化・低消費電力化が可能な半導体記憶装置が実現できる。
【図面の簡単な説明】
【図１】この発明に基づいた実施の形態１における半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示すメモリセルアレイにおいて行列状に配置されるメモリセルの構成を示す回路図である。
【図３】この発明に基づいた実施の形態１における半導体記憶装置に適用されるアクセストランジスタの構造を示す断面図である。
【図４】（Ａ）および（Ｂ）は、この発明に基づいた実施の形態１におけるアクセストランジスタの動作原理を説明するための模式図である。
【図５】実施の形態１におけるアクセストランジスタのＶｔｈとＬｅｆｆとの関係を示す図である。
【図６】実施の形態１におけるアクセストランジスタのＶｇ−Ｉｄ特性を示す図である。
【図７】実施の形態１におけるアクセストランジスタの製造工程を示す第１工程断面図である。
【図８】実施の形態１におけるアクセストランジスタの製造工程を示す第２工程断面図である。
【図９】実施の形態１におけるアクセストランジスタの製造工程を示す第３工程断面図である。
【図１０】実施の形態１におけるアクセストランジスタの製造工程を示す第４工程断面図である。
【図１１】図１に示すメモリセルアレイにおいて行列状に配置されるメモリセルの他の構成を示す回路図である。
【図１２】この発明に基づいた実施の形態２における半導体記憶装置に適用されるアクセストランジスタの構造を示す断面図である。
【図１３】実施の形態２におけるアクセストランジスタの製造工程を示す第１工程断面図である。
【図１４】実施の形態２におけるアクセストランジスタの製造工程を示す第２工程断面図である。
【図１５】実施の形態２におけるアクセストランジスタの製造工程を示す第３工程断面図である。
【図１６】実施の形態２におけるアクセストランジスタの製造工程を示す第４工程断面図である。
【図１７】実施の形態２におけるアクセストランジスタの製造工程を示す第５工程断面図である。
【図１８】実施の形態２におけるアクセストランジスタの製造工程を示す第６工程断面図である。
【図１９】実施の形態２におけるアクセストランジスタの製造工程を示す第７工程断面図である。
【図２０】この発明に基づいた実施の形態３における半導体記憶装置に適用されるアクセストランジスタの構造を示す断面図である。
【図２１】実施の形態３におけるアクセストランジスタの製造工程を示す第１工程断面図である。
【図２２】実施の形態３におけるアクセストランジスタの製造工程を示す第２工程断面図である。
【図２３】実施の形態３におけるアクセストランジスタの製造工程を示す第３工程断面図である。
【図２４】実施の形態３におけるアクセストランジスタの製造工程を示す第４工程断面図である。
【図２５】実施の形態３におけるアクセストランジスタの製造工程を示す第５工程断面図である。
【符号の説明】
１０ 半導体記憶装置、１２ 制御信号端子、１４ クロック端子、１６ アドレス端子、１８ データ入出力端子、２０ 制御信号バッファ、２２ クロックバッファ、２４ アドレスバッファ、２６ 入出力バッファ、２８ 制御回路、３０ 行アドレスデコーダ、３２ 列アドレスデコーダ、３４ センスアンプ／入出力制御回路、３６ メモリセルアレイ、５０，５１ メモリセル、５０Ａ，５０Ｂ データ保持部、５２Ａ，５２Ｂ アクセストランジスタ、５４Ａ，５４Ｂ キャパシタ、５６Ａ，５６Ｂ ｐチャネルＴＦＴ、６０，６２ ノード、６４，６６ ワード線、６８Ａ，６８Ｂ ビット線、７０ セルプレート、７２電源ノード、１０１ 半導体基板、１０３ ゲート絶縁膜、１０４ 絶縁膜、１０５ ソース／ドレイン領域、低濃度不純物領域、１０６ ソース／ドレイン領域、高濃度不純物領域、１０７ シリコン酸化膜、１０９，１１２ サイドウォール絶縁膜、５２１Ａ，５２１Ｂ 第１のゲート電極、５２２Ａ，５２２Ｂ 第２のゲート電極、Ｃ チャネル形成領域。
Claims (15)
- データを記憶するメモリセルと、
前記メモリセルに接続されるビット線対および少なくとも１つのワード線とを備え、
前記メモリセルは、
前記データに応じた電荷および前記データが反転された反転データに応じた電荷をそれぞれ保持する第１および第２の電荷保持回路と、
前記ビット線対の一方と前記第１の電荷保持回路との間、ならびに前記ビット線対の他方と前記第２の電荷保持回路との間にそれぞれ設けられ、各々が第１および第２のゲート電極を有する第１および第２のアクセストランジスタと、
前記第１の電荷保持回路から漏洩する電荷および前記第２の電荷保持回路から漏洩する電荷をそれぞれ補填する第１および第２の電荷補填回路とを含み、
前記第１および第２のアクセストランジスタの前記第１のゲート電極の各々は、対応するワード線に接続され、
前記第１のアクセストランジスタの前記第２のゲート電極は、前記第２の電荷補填回路、前記第２の電荷保持回路および前記第２のアクセストランジスタを相互に接続する第１のノードに接続され、
前記第２のアクセストランジスタの前記第２のゲート電極は、前記第１の電荷補填回路、前記第１の電荷保持回路および前記第１のアクセストランジスタを相互に接続する第２のノードに接続され、
前記第１のアクセストランジスタは、前記第１のゲート電極が活性化されているとき、前記ビット線対の一方と前記第１の電荷保持回路との間で前記データに対応する電荷をやり取りし、前記第１のゲート電極が不活性化され、かつ、前記第２のゲート電極が活性化されているとき、前記第１の電荷保持回路に漏洩する電荷を前記ビット線対の一方に放電し、
前記第２のアクセストランジスタは、前記第１のゲート電極が活性化されているとき、前記ビット線対の他方と前記第２の電荷保持回路との間で前記反転データに対応する電荷をやり取りし、前記第１のゲート電極が不活性化され、かつ、前記第２のゲート電極が活性化されているとき、前記第２の電荷保持回路に漏洩する電荷を前記ビット線対の他方に放電する、半導体記憶装置。 - 前記第１のゲート電極が不活性化されているとき、前記ビット線対は、接地電位に設定される、請求項１に記載の半導体記憶装置。
- 活性化された前記第１および第２の電荷補填回路の各々は、前記第１および第２のゲート電極がいずれも不活性化されているときに前記第１または第２のアクセストランジスタから漏洩する第１の電流よりも大きい電流を前記第１または第２のノードへ供給し、
前記第１および第２のアクセストランジスタの各々は、前記第１のゲート電極が不活性化され、かつ、前記第２のゲート電極が活性化されているとき、不活性化された前記第１または第２の電荷補填回路から漏洩する第２の電流よりも大きい電流を前記第１または第２のノードから対応する前記ビット線へ流す、請求項１または請求項２に記載の半導体記憶装置。 - 前記第１および第２の電荷補填回路の各々は、活性化時、前記第１の電流の１０倍以上の電流能力を有し、
前記第１および第２のアクセストランジスタの各々は、前記第１のゲート電極が不活性化され、かつ、前記第２のゲート電極が活性化されているとき、前記第２の電流の１０倍以上の電流能力を有する、請求項３に記載の半導体記憶装置。 - 前記第１および第２のアクセストランジスタの各々は、前記第１のゲート電極が不活性化され、かつ、前記第２のゲート電極が活性化されているとき、１０−１２〜１０−９アンペアの電流能力を有する、請求項３または請求項４に記載の半導体記憶装置。
- 前記第１の電荷保持回路、前記第１のアクセストランジスタおよび前記第１の電荷補填回路からなる第１のデータ保持部、ならびに前記第２の電荷保持回路、前記第２のアクセストランジスタおよび前記第２の電荷補填回路からなる第２のデータ保持部は、同一のワード線に沿って配置され、
前記第１および第２のアクセストランジスタの各々の第１のゲート電極は、前記同一のワード線に接続される、請求項１から請求項５のいずれか１項に記載の半導体記憶装置。 - 前記第１および第２の電荷補填回路の各々は、ポリシリコンで形成された抵抗素子からなる、請求項１から請求項６のいずれか１項に記載の半導体記憶装置。
- 前記第１および第２の電荷補填回路は、それぞれ前記第１および第２のノードにゲート電極が接続される第１および第２のｐチャネル薄膜トランジスタからなる、請求項７に記載の半導体記憶装置。
- ワード線と、ビット線と、ノードに電荷を補填可能なように接続される電荷補填回路と、前記ビット線と前記電荷補填回路との間に接続されるアクセストランジスタとを備える半導体記憶装置であって、
前記アクセストランジスタは、
半導体基板上の主表面において、チャネル形成領域を規定するように所定の間隔を隔てて配置される一対の不純物領域と、
前記半導体基板の上にゲート絶縁膜を介在し、前記チャネル形成領域に対向して設けられる第１のゲート電極と、
前記第１のゲート電極に隣接して配置され、前記半導体基板の上にゲート絶縁膜を介在し、前記チャネル形成領域に対向して設けられる第２のゲート電極とを備え、
前記アクセストランジスタの一方の不純物領域は、前記ビット線に接続され、前記アクセストランジスタの他方の不純物領域は、前記ノードに接続され、
前記第１のゲート電極は、前記ワード線に接続され、
前記第２のゲート電極は、前記電荷補填回路のＯＮ／ＯＦＦ制御電極に接続される、半導体記憶装置。 - 前記第２のゲート電極は、前記第１のゲート電極の側壁領域に対して絶縁膜を介在して設けられる、請求項９に記載の半導体記憶装置。
- 前記第２のゲート電極は、前記第１のゲート電極の両側の側壁領域にそれぞれ設けられる、請求項１０に記載の半導体記憶装置。
- 前記第１のゲート電極のゲート長は、前記第２のゲート電極のゲート長よりも長く設けられる、請求項９から請求項１１のいずれか１項に記載の半導体記憶装置。
- 前記第１のゲート電極は、矩形断面形状を有し、
前記第２のゲート電極は、断面が前記半導体基板側に向かうにしたがって幅が大きくなる断面形状を有する、請求項９から請求項１２のいずれか１項に記載の半導体記憶装置。 - 前記第１のゲート電極は、前記半導体基板側に向かうにしたがって幅が狭くなるように両側面が傾斜する断面形状を有し、
前記第２のゲート電極は、前記第１のゲート電極の前記側面に対向する面が前記第２のゲート電極の形状に沿って傾斜し、前記半導体基板側に向かうにしたがって幅が広くなる断面形状を有する、請求項９から請求項１２のいずれか１項に記載の半導体記憶装置。 - 前記第１のゲート電極は、矩形断面形状を有し、
前記第２のゲート電極は、前記第１のゲート電極の一方の側壁側において、前記第１のゲート電極の上方にまで乗り上げる断面形状を有する、請求項９から請求項１２のいずれか１項に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176906A JP4524735B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体記憶装置 |
| TW093116314A TWI237266B (en) | 2003-06-20 | 2004-06-07 | Semiconductor memory device |
| US10/867,787 US7141835B2 (en) | 2003-06-20 | 2004-06-16 | Semiconductor memory device having memory cells requiring no refresh operation |
| KR1020040045019A KR100641262B1 (ko) | 2003-06-20 | 2004-06-17 | 리프레쉬 동작이 불필요한 메모리 셀을 포함하는 반도체기억 장치 |
| CNB2004100600011A CN100474443C (zh) | 2003-06-20 | 2004-06-18 | 具有无需更新动作的存储单元的半导体存储装置 |
| US11/594,800 US7265412B2 (en) | 2003-06-20 | 2006-11-09 | Semiconductor memory device having memory cells requiring no refresh operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176906A JP4524735B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005012109A true JP2005012109A (ja) | 2005-01-13 |
| JP2005012109A5 JP2005012109A5 (ja) | 2006-07-27 |
| JP4524735B2 JP4524735B2 (ja) | 2010-08-18 |
Family
ID=33516269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003176906A Expired - Fee Related JP4524735B2 (ja) | 2003-06-20 | 2003-06-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7141835B2 (ja) |
| JP (1) | JP4524735B2 (ja) |
| KR (1) | KR100641262B1 (ja) |
| CN (1) | CN100474443C (ja) |
| TW (1) | TWI237266B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048772A (ja) * | 2008-12-05 | 2009-03-05 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183169B1 (en) * | 2005-03-07 | 2007-02-27 | Advanced Micro Devices, Inc. | Method and arrangement for reducing source/drain resistance with epitaxial growth |
| JP2007184323A (ja) * | 2006-01-04 | 2007-07-19 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| JP2010067854A (ja) * | 2008-09-11 | 2010-03-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| NZ592399A (en) * | 2008-11-05 | 2013-12-20 | Power Integrations Inc | Vertical junction field effect transistors having sloped sidewalls and methods of making |
| JP5730529B2 (ja) | 2009-10-21 | 2015-06-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2011089853A1 (en) * | 2010-01-24 | 2011-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| EP2577735A4 (en) | 2010-05-25 | 2014-07-02 | Power Integrations Inc | SELF-ALIGNED SEMICONDUCTOR SEMICONDUCTOR DEVICES WITH REDUCED GRID-SOURCE LEAKAGE UNDER REVERSE POLARIZATION, AND METHODS OF MANUFACTURE |
| JP2013009285A (ja) | 2010-08-26 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 信号処理回路及びその駆動方法 |
| TWI543158B (zh) * | 2010-10-25 | 2016-07-21 | 半導體能源研究所股份有限公司 | 半導體儲存裝置及其驅動方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116162A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| JPH03218667A (ja) * | 1989-11-01 | 1991-09-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH0430391A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | スタティック型半導体メモリ |
| JPH05326951A (ja) * | 1992-05-21 | 1993-12-10 | Matsushita Electron Corp | Ｍｉｓ型電界効果トランジスタ |
| JPH0613581A (ja) * | 1992-04-30 | 1994-01-21 | Mitsubishi Electric Corp | スタティックランダムアクセスメモリ装置 |
| JPH06188388A (ja) * | 1992-12-17 | 1994-07-08 | Hitachi Ltd | 半導体記憶装置 |
| JPH06224415A (ja) * | 1993-01-21 | 1994-08-12 | Sanyo Electric Co Ltd | 半導体デバイス |
| JP2000223700A (ja) * | 1999-01-28 | 2000-08-11 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2002198443A (ja) * | 2000-12-26 | 2002-07-12 | Nec Corp | 半導体装置及びその製造方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3876993A (en) * | 1974-03-25 | 1975-04-08 | Texas Instruments Inc | Random access memory cell |
| US5151762A (en) * | 1990-04-12 | 1992-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, fabricating method thereof and flash control device using the semiconductor device |
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
| JP3280156B2 (ja) | 1994-05-13 | 2002-04-30 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
| US5541870A (en) * | 1994-10-28 | 1996-07-30 | Symetrix Corporation | Ferroelectric memory and non-volatile memory cell for same |
| JP3183076B2 (ja) * | 1994-12-27 | 2001-07-03 | 日本電気株式会社 | 強誘電体メモリ装置 |
| US5863819A (en) * | 1995-10-25 | 1999-01-26 | Micron Technology, Inc. | Method of fabricating a DRAM access transistor with dual gate oxide technique |
| US6320782B1 (en) * | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JP3554666B2 (ja) | 1997-10-07 | 2004-08-18 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP4075115B2 (ja) * | 1996-12-25 | 2008-04-16 | ソニー株式会社 | ゲート電荷蓄積形メモリセル |
| JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
| JPH11224495A (ja) * | 1998-02-05 | 1999-08-17 | Hitachi Ltd | 半導体集積回路装置 |
| US7190023B2 (en) * | 1999-09-17 | 2007-03-13 | Renesas Technology Corp. | Semiconductor integrated circuit having discrete trap type memory cells |
| KR100308132B1 (ko) * | 1999-10-07 | 2001-11-02 | 김영환 | 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법 |
| JP3627647B2 (ja) * | 2000-10-27 | 2005-03-09 | セイコーエプソン株式会社 | 半導体メモリ装置内のワード線の活性化 |
| JP4749538B2 (ja) * | 2000-12-11 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2003078620A (ja) | 2001-09-05 | 2003-03-14 | Satoshi Osawa | 回線交換情報処理装置 |
| JP2003258129A (ja) * | 2002-03-01 | 2003-09-12 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| JP4294256B2 (ja) * | 2002-03-28 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4251815B2 (ja) * | 2002-04-04 | 2009-04-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2003323798A (ja) * | 2002-04-26 | 2003-11-14 | Fujitsu Ltd | 半導体記憶装置、およびその制御方法 |
| JP2004079843A (ja) | 2002-08-20 | 2004-03-11 | Renesas Technology Corp | 半導体記憶装置 |
-
2003
- 2003-06-20 JP JP2003176906A patent/JP4524735B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-07 TW TW093116314A patent/TWI237266B/zh not_active IP Right Cessation
- 2004-06-16 US US10/867,787 patent/US7141835B2/en not_active Expired - Fee Related
- 2004-06-17 KR KR1020040045019A patent/KR100641262B1/ko not_active IP Right Cessation
- 2004-06-18 CN CNB2004100600011A patent/CN100474443C/zh not_active Expired - Fee Related
-
2006
- 2006-11-09 US US11/594,800 patent/US7265412B2/en not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116162A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| JPH03218667A (ja) * | 1989-11-01 | 1991-09-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH0430391A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | スタティック型半導体メモリ |
| JPH0613581A (ja) * | 1992-04-30 | 1994-01-21 | Mitsubishi Electric Corp | スタティックランダムアクセスメモリ装置 |
| JPH05326951A (ja) * | 1992-05-21 | 1993-12-10 | Matsushita Electron Corp | Ｍｉｓ型電界効果トランジスタ |
| JPH06188388A (ja) * | 1992-12-17 | 1994-07-08 | Hitachi Ltd | 半導体記憶装置 |
| JPH06224415A (ja) * | 1993-01-21 | 1994-08-12 | Sanyo Electric Co Ltd | 半導体デバイス |
| JP2000223700A (ja) * | 1999-01-28 | 2000-08-11 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2002198443A (ja) * | 2000-12-26 | 2002-07-12 | Nec Corp | 半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048772A (ja) * | 2008-12-05 | 2009-03-05 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7141835B2 (en) | 2006-11-28 |
| US7265412B2 (en) | 2007-09-04 |
| CN1574080A (zh) | 2005-02-02 |
| US20070058418A1 (en) | 2007-03-15 |
| JP4524735B2 (ja) | 2010-08-18 |
| TW200502966A (en) | 2005-01-16 |
| CN100474443C (zh) | 2009-04-01 |
| US20040256663A1 (en) | 2004-12-23 |
| KR20040111117A (ko) | 2004-12-31 |
| TWI237266B (en) | 2005-08-01 |
| KR100641262B1 (ko) | 2006-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7265412B2 (en) | Semiconductor memory device having memory cells requiring no refresh operation | |
| US6384445B1 (en) | Semiconductor memory device including memory cell transistors formed on SOI substrate and having fixed body regions | |
| US8867262B2 (en) | Semiconductor memory device | |
| KR100646972B1 (ko) | 게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법 | |
| US6016268A (en) | Three transistor multi-state dynamic memory cell for embedded CMOS logic applications | |
| KR960008455B1 (ko) | 개량된 단일 비트선 구성의 정적램(sram) 장치 | |
| US20050281110A1 (en) | Semiconductor integrated circuit device | |
| US7613057B2 (en) | Circuit and method for a sense amplifier | |
| KR20070038015A (ko) | 반도체기억장치 | |
| JP2001053167A (ja) | 半導体記憶装置 | |
| JP4251815B2 (ja) | 半導体記憶装置 | |
| WO2000021092A1 (en) | Semiconductor device | |
| JPH10106272A (ja) | 半導体記憶装置 | |
| JP4294256B2 (ja) | 半導体記憶装置 | |
| US6859386B2 (en) | Semiconductor memory device with memory cell having low cell ratio | |
| JP2004241473A (ja) | 半導体記憶装置 | |
| US6438042B1 (en) | Arrangement of bitline boosting capacitor in semiconductor memory device | |
| US6765253B2 (en) | Semiconductor memory device | |
| JP4339766B2 (ja) | 半導体装置 | |
| JP2005018825A (ja) | 半導体記憶装置 | |
| JP2658932B2 (ja) | 半導体記憶装置 | |
| JP2006093313A (ja) | 半導体装置およびその製造方法 | |
| JPS60258795A (ja) | ダイナミツク型半導体記憶装置 | |
| JP2009076200A (ja) | 半導体記憶装置 | |
| JP2009048772A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060613 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060613 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100412 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100511 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100520 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4524735 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140611 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |