CN1574080A - 具有无需更新动作的存储单元的半导体存储装置 - Google Patents

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Abstract

存储单元(50)，具有保持存储数据及其反转数据的第1及第2数据保持部(50A、50B)。第1及第2p沟道TFT(56A、56B)，对分别从第1及第2电容器(54A、54B)泄漏的电荷进行填补。第1(第2)存取晶体管(52A(52B))，具有分别与第1(第2)字线(64(66))及第2(第1)节点(62(60))连接的第1及第2栅电极(521A，522A(521B，522B))。第1(第2)存取晶体管(52A(52B))，在第1(第2)字线(64(66))非激活而且第2(第1)节点(62(60))处于H电平的泄漏模式时，从电源节点(72)，介于OFF状态的第1(第2)p沟道TFT(56A(56B))，使所泄漏的电荷向第1(第2)位线(68A(68B))放电。

Description

具有无需更新动作的存储单元的半导体存储装置
技术领域
本发明涉及半导体存储装置，尤其涉及由电荷保持电路是否保持电荷来对存储信息进行存储而且无需更新动作的半导体存储装置。
背景技术
在作为代表性半导体存储装置之一的DRAM(Dynamic RandomAccess Memory)中，由1个晶体管及1个电容器来构成存储单元，由于存储单元本身的结构简单，因而作为最适合于半导体装置的高集成化·大容量化的装置，在当今被用于各种电子设备。
在DRAM的存储单元中，与存储数据相当的电容器的电荷因各种原因而泄漏，并逐渐流失。即随着时间的消逝，存储数据将会消失。为此在DRAM中，实施一种所谓「更新动作」，即在数据读出中，在不再能检测出与存储数据对应在位线上出现的电压变化之前，一次性读出数据并再次写入。
由于有必要对所有存储单元经常周期性地进行这种更新动作，因而DRAM在这一点上存在着针对高速化·低电耗化的不足，与无需更新动作的SRAM(Static Random Access Memory)等相比，从高速化·低电耗化观点来看是不好的。但是如上所述，DRAM的存储单元结构简单，可实现高集成化，因而每1位的成本比其它存储装置低廉，成为现今RAM的主流。
另一方面，与DRAM并列成为代表性半导体存储装置之一的SRAM，如上所述，是一种无需在DRAM中是不可或缺的更新动作的RAM。
SRAM的存储单元构成为：2个反相器交叉连接的双稳态多谐振荡器介于晶体管来与位线对连接。该双稳态多谐振荡器中存储的数据，是一种双稳定状态，只要提供规定的电源电压，其状态便可得到持续维持，因而在这一点上，SRAM与电容器中存储的电荷随时间而消失的DRAM在本质上是不同的。
这样，由于SRAM不需要更新动作，因而电耗较少，从无需更新动作这一点看，可期待比DRAM更高的速度。
另一方面，SRAM的存储单元一般包含6个容积型晶体管，即使在负荷元件由薄膜晶体管(TFT(Thin Film Transistor)：以下也将薄膜晶体管称为「TFT」。)来构成的场合下，也包含4个容积型晶体管。这里的所谓「容积型」，意味着相对TFT在基片上形成，在硅基片中制作晶体管。以下，相对TFT之类在基片上形成的薄膜元件，将在硅基片中制作的晶体管称为「容积型晶体管」。
这样，包含6个或4个容积型晶体管的SRAM存储单元，与包含1个容积型晶体管的DRAM存储单元相比体积较大，两种存储单元产生10倍左右的面积差。
作为比DRAM更能实现低电耗及高集成化的半导体存储装置，在特开平7-307445号公报中，披露了一种涉及具有构成导电性侧壁，将其用作栅电极，利用库仑遮蔽现象，[无需更新动作，以低电压来动作的]存储单元的半导体存储装置的技术。
如上所述，尽管目前主流的DRAM因其存储单元结构简单而适于高集成化·大容量化，但妨碍高速化·低电耗化的更新动作却是不可缺少的。
另一方面，虽然SRAM不需要更新动作，但需要6个或4个容积型晶体管。此外为使动作稳定，SRAM有必要使驱动晶体管与存取晶体菅的电流驱动能力比(也称为「单元比」和「β比」。)达到2～3以上，并有必要将驱动晶体管的栅幅设计得较大。因此从这一点来看，SRAM的存储单元同样体积较大，传统的SRAM不可能与高集成化·大容量化相对应。
这样，传统的DRAM及SRAM在其特性及结构方面均有长短处。今后随着I T技术的进一步发展，对满足高性能(高速化·低电耗化)及高集成化·大容量化的半导体存储装置的期待将很大。
虽然特开平7-307445号公报中记载的半导体存储装置，被作为与DRAM相比可实现低电耗及高集成化的装置来被期待，但如果基于在目前半导体存储装置中成为主流的DRAM及SRAM，并利用其中所发展起来的技术来开发能解决上述课题的半导体存储装置，则在开发成本及制造成本、互换性及其它多个方面会有极大的益处。
发明内容
为此，本发明旨在解决上述课题，其目的在于提供一种具有无需更新动作，并可实现高集成化·大容量化的存储单元的半导体存储装置。
根据本发明，半导体存储装置具有：存储数据的存储单元；与存储单元连接的位线对及至少1个字线，存储单元包含第1及第2电荷保持电路，其分别保持与数据对应的电荷及与数据被反转了的反转数据对应的电荷；第1及第2存取晶体管，其分别设置于位线对的一方与第1电荷保持电路之间、以及位线对的另一方与第2电荷保持电路之间，各自具有第1及第2栅电极；第1及第2电荷填补电路，其分别填补从第1电荷保持电路泄漏的电荷及从第2电荷保持电路泄漏的电荷，第1及第2存取晶体管的各第1栅电极与对应的字线连接，第1存取晶体管的第2栅电极，与相互连接第2电荷填补电路、第2电荷保持电路及第2存取晶体管的第1节点连接，第2存取晶体管的第2栅电极，与相互连接第1电荷填补电路、第1电荷保持电路及第1存取晶体管的第2节点连接，第1存取晶体菅在第1栅电极激活时，在位线对的一方与第1电荷保持电路之间交换与数据对应的电荷，在第1栅电极非激活且第2栅电极激活时，使泄漏到第1电荷保持电路的电荷向位线对的一方放电，第2存取晶体菅在第1栅电极激活时，在位线对的另一方与第2电荷保持电路之间交换与反转数据对应的电荷，在第1栅电极非激活且第2栅电极激活时，使泄漏到第2电荷保持电路的电荷向位线对的另一方放电。
根据本发明，半导体存储装置是具有字线、位线、可填补电荷地连接到节点的电荷填补电路、在位线与电荷填补电路之间连接的存取晶体管的半导体存储装置，其中，存取晶体管具有一对杂质区，其在半导体基片上的主表面，相隔规定的间隔配置以便规定沟道形成区；第1栅电极，其在半导体基片上介于栅绝缘膜，与沟道形成区对置设置；第2栅电极，其与第1栅电极邻接配置，在半导体基片上介于栅绝缘膜，与沟道形成区对置设置，存取晶体管的一方杂质区与位线连接，存取晶体管的另一方杂质区与节点连接，第1栅电极与字线连接，第2栅电极，与电荷填补电路的ON/OFF控制电极连接。
因此根据本发明，由于具有构成具有电荷填补电路的存储单元，可以以泄漏模式来动作的存取晶体管，因而，每1位的容积型晶体管数达到2个，而且无需更新动作。其结果是，可实现一种可达到接近于传统DRAM的高集成化·大容量化，而且由无需更新动作这一点而可达到高速化·低电耗化的半导体存储装置。
根据涉及结合附图来理解的本发明的以下详细说明，可理解本发明的上述及其它目的、特征、局面及长处。
附图说明
图1是表示基于本发明的实施方式1中半导体存储装置的整体结构的概略框图。
图2是表示在图1所示的存储单元阵列中配置成行列状的存储单元的结构的电路图。
图3是表示适用于基于本发明的实施方式1中半导体存储装置的存取晶体管的结构的断面图。
图4是用于说明基于本发明的实施方式1中存取晶体管的动作原理的第1模式图。
图5是用于说明基于本发明的实施方式1中存取晶体管的动作原理的第2模式图。
图6是表示实施方式1中存取晶体管的Vth与Leff的关系的附图。
图7是表示实施方式1中存取晶体管的Vg-Id特性的附图。
图8是表示实施方式1中存取晶体菅的制造工序的第1工序断面图。
图9是表示实施方式1中存取晶体管的制造工序的第2工序断面图。
图10是表示实施方式1中存取晶体管的制造工序的第3工序断面图。
图11是表示实施方式1中存取晶体管的制造工序的第4工序断面图。
图12是表示在图1所示的存储单元阵列中配置成行列状的存储单元的其它结构的电路图。
图13是表示适用于基于本发明的实施方式2中半导体存储装置的存取晶体管的结构的断面图。
图14是表示实施方式2中存取晶体管的制造工序的第1工序断面图。
图15是表示实施方式2中存取晶体管的制造工序的第2工序断面图。
图16是表示实施方式2中存取晶体管的制造工序的第3工序断面图。
图17是表示实施方式2中存取晶体管的制造工序的第4工序断面图。
图18是表示实施方式2中存取晶体管的制造工序的第5工序断面图。
图19是表示实施方式2中存取晶体管的制造工序的第6工序断面图。
图20是表示实施方式2中存取晶体管的制造工序的第7工序断面图。
图21是表示适用于基于本发明的实施方式3中半导体存储装置的存取晶体管的结构的断面图。
图22是表示实施方式3中存取晶体管的制造工序的第1工序断面图。
图23是表示实施方式3中存取晶体管的制造工序的第2工序断面图。
图24是表示实施方式3中存取晶体管的制造工序的第3工序断面图。
图25是表示实施方式3中存取晶体管的制造工序的第4工序断面图。
图26是表示实施方式3中存取晶体菅的制造工序的第5工序断面图。
具体实施方式
以下参照附图，对本发明的各实施方式作详细说明。此外对图中同一或相当的部分附加同一符号，不重复其说明。
实施方式1
以下参照附图，对基于本发明的半导体存储装置的实施方式1作以说明。首先，图1是表示基于本发明的半导体存储装置的整体结构的概略框图。
参照图1，半导体存储装置10具有控制信号端子12、时钟端子14、地址端子16、数据输入输出端子18。此外半导体存储装置10具有控制信号缓冲器20、时钟缓冲器22、地址缓冲器24、输入输出缓冲器26。半导体存储装置10还具有控制电路28、行地址解码器30、列地址解码器32、传感放大器/输入输出控制电路34、存储单元阵列36。
图1中，对半导体存储装置10，只代表性地示出了有关数据输入输出的主要部分。
控制信号端子12接收芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS以及写入启动信号/WE的指令控制信号。时钟端子14接收外部时钟CLK及时钟启动信号CKE。地址端子16接收地址信号A0～An(n为自然数)。
时钟缓冲器22接收外部时钟CLK，发生内部时钟，并向控制信号缓冲器20、地址缓冲器24、输入输出缓冲器26、控制电路28输出。控制信号缓冲器20根据从时钟缓冲器22接收的内部时钟，取入并闩锁芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS以及写入启动信号/WE，并向控制电路28输出。地址缓冲器24根据从时钟缓冲器22接收的内部时钟，取入并闩锁地址信号A0～An，发生内部地址信号，并向行地址解码器30及列地址解码器32输出。
数据输入输出端子18是与外部交换在半导体存储装置10中读写的数据的端子，在数据写入时从外部接收所输入的数据DQ0～DQi(i是自然数)，在数据读出时向外部输出数据DQ0～DQi。
输入输出缓冲器26在数据写入时，根据从时钟缓冲器22接收的内部时钟，取入并闩锁数据DQ0～DQi，向传感放大器/输入输出控制电路34输出内部数据IDQ。另一方面，输入输出缓冲器26在数据读出时，根据从时钟缓冲器22接收的内部时钟，将从传感放大器/输入输出控制电路34接收的内部数据IDQ向数据输入输出端子18输出。
控制电路28根据从时钟缓冲器22接收的内部时钟，从控制信号缓冲器20取入指令控制信号，基于所取入的指令控制信号，来控制行地址解码器30、列地址解码器32及输入输出缓冲器26。由此来进行对存储单元阵列36的数据DQ0～DQi读写。
行地址解码器30基于来自控制电路28的指示，选择与地址信号A0～An对应的存储单元阵列36上的字线，由未图示的字驱动器，来激活所选择的字线。列地址解码器32基于来自控制电路28的指示，选择与地址信号A0～An对应的存储单元阵列36上的位线对。
传感放大器/输入输出控制电路34在数据写入时，根据从输入输出缓冲器26接收的内部数据IDQ的逻辑电平，将由列地址解码器32选择的位线对，预先充电至电源电压Vcc或接地电压GND。由此，在连接由行地址解码器30激活的字线及由列地址解码器32选择并由传感放大器/输入输出控制电路34预充电的位线对的存储单元阵列36上的存储单元中，进行内部数据IDQ的写入。
另一方面，传感放大器/输入输出控制电路34在数据读出时，将在数据读出前由列地址解码器32选择的位线对，预先充电至接地电压GND，对在所选择的位线对中与读出数据对应来发生的微小电压变化进行检测/放大，判定读出数据的逻辑电平，并向输入输出缓冲器26输出。
在对存储单元阵列36不进行数据读写的待机时，传感放大器/输入输出控制电路34不激活，所有的位线对均被固定到接地电位GND。
存储单元阵列36是后述的存储单元被行列状配置的存储元件组。存储单元阵列36介于与各行对应的字线来与行地址解码器30连接，并介于与各列对应的位线对来与传感放大器/输入输出控制电路34连接。
图2是表示在图1所示的存储单元阵列36中配置成行列状的存储单元的结构的电路图。
参照图2，存储单元50包含2个数据保持部50A、50B，其对1位数据，分别存储该数据及该数据被反转了的反转数据，并与行方向邻接。数据保持部50A由存取晶体管52A、电容器54A、p沟道TFT56A来组成，数据保持部50B由存取晶体管52B、电容器54B、p沟道TFT56B来组成。
存取晶体管52A、52B是n沟道型MOS晶体管，分别具有第1栅电极521A、521B以及第2栅电极522A、522B。第1栅电极521A、521B构成与字线连接的普通栅电极，第2栅电极522A、522B在存取晶体管52A、52B中，作为另一个栅电极来起作用。在第1栅电极521A、521B处于L(逻辑低)电平的状态下对第2栅电极522A、522B施加电压后，在漏极-源极之间形成不完全的沟道，远远小于晶体管ON状态但大于正常OFF状态的漏电流在漏极-源极之间流动(详细原理后述)。由此，在正常的ON状态下，流动大约1μA(μ安培)以上的电流，在正常的OFF状态下，只流动大约10fA以下的电流。另一方面，这里的漏电流(刚好处于ON状态)，意味着大约1pA～大约10nA范围内的电流在漏极-源极之间流动。
以下，将第1及第2栅电极分别处于L电平、H(逻辑高)电平的状态还称为「泄漏模式」。
对存取晶体管52A、52B的结构，在后文利用附图做详细说明。
存取晶体管52A被连接于位线68A与节点60之间，第1栅电极521A与字线64连接。存取晶体管52A的第2栅电极522A与节点62连接。存取晶体管52A在字线64激活后处于ON状态，在字线64非激活时处于OFF状态。这里，在字线64非激活时而且节点62处于H电平后，存取晶体管52A成为泄漏模式，电荷从节点60向被固定到接地电位的位线68A放电。
电容器54A根据是否存储电荷，来存储二进制信息“1”或“0”。电容器54A被连接于节点60与单元片70之间。这样，与二进制信息“1”、“0”对应的电压介于存取晶体管52A及节点60，被从位线68A施加到电容器54A，由此来进行电容器54A的充放电，以进行数据的写入。此外电容器54A构成「第1电荷保持电路」。
p沟道TFT56A被连接于电源节点72与节点60之间，ON/OFF控制电极即栅极与节点62连接。p沟道TFT56A，构成填补从电容器54A泄漏的电荷的「第1电荷填补电路」。
p沟道TFT56A及后述的p沟道TFT56B，是由多晶硅组成的具有开关功能的电阻元件，是具有T(兆兆，「T」表示1012。)Ω级OFF电阻及G(千兆，「G」表示109。)Ω级ON电阻的高电阻元件。此外在本发明中，在只称电阻元件的场合下，表示具有开关功能的元件及定电阻元件这双方。
存取晶体管52B被连接于与位线对68A组成对的位线68B与节点62之间，第1栅电极521B与字线66连接。存取晶体管52B的第2栅电极522B与节点60连接。存取晶体管52B在字线66激活后处于ON状态，在字线66非激活后处于OFF状态。这里，在字线66非激活时而且节点60处于H电平后，存取晶体管52B成为泄漏模式，电荷从节点62向被固定到接地电位的位线68B放电。
电容器54B根据是否存储电荷，来存储电容器54A中存储的数据被反转了的反转数据。电容器54B被连接于节点62与单元片70之间。这样，与二进制信息“1”、“0”对应的电压介于存取晶体管52B及节点62，被从位线68B施加到电容器54B，由此来进行电容器54B的充放电，以进行数据的写入。此外电容器54B构成「第2电荷保持电路」。
p沟道TFT56B被连接于电源节点72与节点62之间，ON/OFF控制电极即栅极与节点60连接。p沟道TFT56B，构成填补从电容器54B泄漏的电荷的「第2电荷填补电路」。
由多晶硅构成的p沟道TFT56A、56B及电容器54A、54B，可在容积型晶体管即存取晶体管52A、52B的上部层叠来形成。因此，该半导体存储装置10中每1位的存储单元的大小，由2个存取晶体管52A、52B及节点60、62所占有的面积来大致决定。
接下来参照图3，对图2所示的存取晶体管52A、52B的结构作以说明。图3是表示存取晶体菅52A、52B的结构的断面图。
存取晶体管52A，首先具有作为半导体区的p型半导体基片101及设置于该半导体基片101的主表面，并相隔规定的间隔配置以便规定沟道形成区C的一对源极/漏极区105、106。源极/漏极区105、106具有LDD构造，包含n型低浓度杂质区105及n型高浓度杂质区106。
在半导体基片101上，介于栅绝缘膜103，与沟道形成区C对置来设置具有矩形断面形状的第1栅电极521A。此外在第1栅电极521A两侧的侧壁区域，在与同一沟道形成区C对置的位置，介于绝缘膜104，来分别设置第2栅电极522A。该第2栅电极522A与一般由绝缘膜组成的侧壁绝缘膜同样，具有随着朝向半导体基片101侧而幅度增大，同时外表面平缓倾斜的断面形状。此外第1栅电极521A的栅长，被设置为长于第2栅电极522A的栅长。
存取晶体管52B也由与存取晶体管52A同样的结构来组成，在p型半导体基片101的主表面，设有一对源极/漏极区105、106。在半导体基片101上，介于栅绝缘膜103，与沟道形成区C对置来设置矩形断面形状的第1栅电极521B，在该第1栅电极521B两侧的侧壁区域，在与同一沟道形成区C对置的位置，介于绝缘膜104，来分别设置第2栅电极522B。该第2栅电极522B与一般由绝缘膜组成的侧壁绝缘膜同样，具有随着朝向半导体基片101侧而幅度增大，同时外表面平缓倾斜的断面形状。此外第1栅电极521B的栅长，被设置为长于第2栅电极522B的栅长。
存取晶体管52A的第2栅电极522A与节点62连接，一方的源极/漏极区105、106与节点60连接，另一方的源极/漏极区105、106与位线68A连接。存取晶体管52B的第2栅电极522B与节点60连接，一方的源极/漏极区105、106与节点62连接，另一方的源极/漏极区105、106与位线68B连接。
这里参照图4及图5，对由上述构成所组成的存取晶体管52A、52B中，「ON状态」及「泄漏模式(刚好处于ON状态)」中的沟道形成区C的状态作以说明。由于存取晶体管52A及存取晶体管52B的动作原理相同，因而利用存取晶体管52A来作说明，
图4表示字线64被激活(H电平)，存取晶体管52A处于「ON状态」的场合。节点60为H电平，节点62为L电平，位线68A为H电平。在该状态下，耗尽层A大大延伸，导电型反转了的反转区B在沟道形成区C中形成。其结果是，一对源极/漏极区105、106成为完全导通状态。
图5表示字线64非激活(L电平)，存取晶体管52A处于「泄漏模式(刚好处于ON状态)」的场合。节点60为L电平，节点62为H电平，位线68A为L电平。在该状态下，由于耗尽层A未极大延伸，因而沟道形成区C中未形成导电型反转了的反转区。但由于节点62的电压被施加到第2栅电极522A下部的沟道形成区C，因而第2栅电极522A的下部受其影响，产生漏电流。其结果是，电荷可从节点60向被固定到接地电位的位线68A放电。
这里，图6表示Vth(存取晶体管52A的阈值电压)与Leff(存取晶体管52A的具有电效果的栅长)的关系。该图表示：存取晶体菅52A刚好处于ON状态时(节点62处于H电平时)，由第2栅电极522A的影响，使第2栅电极522A下部的电场受到影响，Leff(具有电效果的栅长)变短，阈值电压(Vth)下降。在图6中的点P1及P2，字线64的电位相同，节点60的电位也相同。节点62的电位在点P1为H电平，在点P2为L电平。因此，与点P2相比，Leff在点P1缩短，由此可理解阈值电压(Vth)的降低。
图6中所示纵轴的Vth是基于恒流电源的电压，表示栅幅为10μm、漏电流为1μA时的字线电压。实际采用的存取晶体管的栅幅为1μm以下。
图7表示用于表示数据保持时的单元特性的Vg-Id特性。[字线64为H电平，位线68A为L电平，节点60为H电平，节点62为L电平时]，或者[字线64为H电平，位线68A为L电平，节点60为L电平，节点62为H电平时]，是读出时，[字线64为L电平，位线68A为L电平，节点60为H电平，节点62为L电平时]，或者[字线64为L电平，位线68A为L电平，节点60为L电平，节点62为H电平时]，是存储保持时。
以下特性是必要的：即，在Vg为0V的情况下，节点60为0.1V，节点62为H电平时的电流量(图7中的点β)大于节点60为H电平，节点62为L电平时的电流量(图7中的点α)。之所以将节点60设到0.1V，是因为在0V时电流不流动，因而考虑这种L电平侧的电位上升比如0.1V的场合。即使假如点α与点β的电流量逆转，如果TFT的ON电流超过α2个数位，而且TFT的OFF电流小于β2个数位，则各节点的电位便可稳定，因而不成问题。此外该「2个数位」考虑到了制造偏差。
这样，可使数据保持达到稳定。此外即使在点β与点α相比，漏电流多的场合下，在对存储节点进行电荷充电的负荷侧，如果TFT能比存储节点L更多地对H提供电流，则H侧的节点不下降到L。
如上所述，在正常的ON状态下，流动大约1μA以上的电流，在正常的OFF状态下，只流动大约10fA以下的电流，大约1pA～10nA范围内的漏电流(刚好处于ON状态)在漏极-源极之间流动。如图4所示，当节点60为H电平，节点62为L电平时，由于第2栅电极522A的影响，与正常相比电流将减少。然而，由于在第1栅电极521A与第2栅电极522A之间，设有绝缘膜104，因而当使字线64达到H电平时，第2栅电极522A的电位由电容耦合而上升。其结果是，即使在第2栅电极522A的电位达到L电平的场合下，电流减少的影响也较小。
此外为实现有效的「泄漏模式(刚好处于ON状态)」，最好在第1栅电极521A的栅长(L1)为大约0.2μm的场合下，使第2栅电极522A的栅长(L2)达到大约0.04μm～大约0.1μm(参照图5)。
以下再次参照图2，对该存储单元的动作做以说明。
(1)数据的写入
假设在电容器54A中存储电荷，在电容器54B中不存储电荷这种状态与数据“1”对应。在进行数据“1”的写入时，位线68A、68B分别被预充电到电源电位Vcc及接地电位GND，字线64、66被激活。这样，存取晶体管52A、52B处于ON状态，从位线68A，介于存取晶体管52A及节点60，向电容器54A施加电源电位Vcc的电压，在电容器54A中存储电荷。另一方面，从位线68B，介于存取晶体管52B及节点62，向电容器54B施加接地电位GND的电压，电荷被从电容器54B向位线68B放电。
此外由于数据保持部50A、50B的电路构成相同，因而在写入数据“0”时，只需互相交替上述数据保持部50A、50B的动作，便可进行与上述同样的动作，所以不再重复其说明。
(2)数据的保持
在该存储单元50中，p沟道TFT56A、56B的ON电流及OFF电流，分别为1×10-11A及1×10-13A。另一方面，基于容积型晶体管即存取晶体管的OFF电流(不是泄漏模式)的来自节点60、62的漏电流为1×10-15A。这样，由于p沟道TFT56A、56B的ON电流分别超过来自节点60、62的漏电流4个数位，因而可以从电源节点72来对节点60、62及分别与其相接的电容器54A、54B充电。
这里所示的各电流值不限定于这些数值，只表示是这些程度的次数。
这里，p沟道TFT56A、56B的OFF电流也分别超过分别来自节点60、62的漏电流。由于在该存储单元50中，不像传统的SRAM那样设有使处于L电平的节点及电容器的电荷放电的驱动晶体管，因而在这种现状下，处于L电平的节点的电位会上升，使存储数据被破坏。
然而在该存储单元50中，由于由泄漏模式，处于L电平的节点的电荷被介于存取晶体管来向对应的位线放电，因而可保持存储数据。以下对保持数据“1”的场合作具体说明。
在数据保持时，位线68A、68B被固定到接地电位，字线64、66不激活。在数据“1”写入后，电容器54A及节点60处于充电状态(H电平)，电容器54B及节点62处于放电状态(L电平)。这里，虽然存取晶体管52A处于OFF状态，但如上所述，即使在OFF状态，也会流动1×10-15A的电流，充电到电容器54A及节点60的电荷，介于存取晶体管52A来泄漏。
然而，基于该泄漏的电荷减少量，从处于ON状态的p沟道TFT56A来填补。这样如上所述，由于p沟道TFT56A的ON电流即充电电流为1×10-11A左右，超过存取晶体管52A的OFF电流即放电电流4个数位，因而电容器54A及节点60的充电状态得以维持。
基于该p沟道TFT56A的充电电流，最好至少超过基于存取晶体管52A的放电电流1个数位以上。如果假设充电电流是放电电流的n倍(n小于10)，则处于H电平的节点的电位将只下降1/(1+n)Vcc，对这种降低是不能忽视的。
另一方面，由于节点60为H电平，因而存取晶体菅52B成为泄漏模式，从电源节点72，介于处于OFF状态的p沟道TFT56B来泄漏到节点62的电荷，将介于存取晶体管52B来泄漏到位线68B。这里的条件是：为使电容器54B及节点62的电位不上升，处于泄漏模式的存取晶体管52B的漏电流大于p沟道TFT56B的OFF电流。在该存储单元50中，由于泄漏模式时的存取晶体管52B的漏电流为1×10-11A左右，超过p沟道TFT56B的OFF电流1×10-13A，因而电容器54B及节点62的电位不上升，电容器54B及节点62的放电状态得以维持。这样，存储单元50可保持数据“1”。
泄漏模式时的存取晶体管52B的漏电流，最好至少超过p沟道TFT56B的OFF电流1个数位以上。如果低于1个数位，则会出现不能忽视的电容器54B及节点62的电位上升。
此外对于数据“0”的保持，只需互相交替上述数据保持部50A、50B的动作，便可进行与上述同样的动作，所以不再重复其说明。
虽然上述中，在数据保持时，位线68A、68B的电位被固定到接地电位，但该电位不限于接地电位，比如也可以是负电位。
(3)数据的读出
假设在存储单元50中存储数据“1”。位线68A、68B被预先充电到接地电位，在数据读出时，字线64、66被激活。存取晶体管52A、52B由此而处于ON状态，电荷被从处于充电状态的电容器54A介于存取晶体管52A来向位线68A放电，位线68A的电位上升。
另一方面，由于电容器54B处于放电状态，因而位线68B的电位保持接地电位不变。因此位线68A、68B中发生电位差，该电位差由未图示的传感放大器来比较，位线68A的电位被放大到电源电位Vcc。这样使该位线68A、68B的电位分别处于电源电位Vcc及接地电位GND的状态与数据“1”对应，读出数据“1”。
在读出数据后，在位线对68A、68B的电位分别处于电源电位Vcc及接地电位GND的状态下，字线64、66再次被激活。这样，存取晶体管52A、52B处于ON状态，从位线对68A、68B，分别介于存取晶体管52A、52B来向电容器54A、54B再次充电，进行在数据读出时被破坏的存储数据的重写。
此外对于数据“0”的读出，只需互相交替上述数据保持部50A、50B的动作，便可进行与上述同样的动作，所以不再重复其说明。
接下来参照图8～图11，对图3所示的存取晶体管52A、52B的制造方法作以说明。由于存取晶体管52A及存取晶体管52B的制造方法相同，因而利用存取晶体管52A来做说明。
参照图8，在p型半导体基片101的主表面，形成厚度大约为25～50的由氧化硅膜或氮化氧化硅膜组成的栅绝缘膜103。然后，形成在上面具有氧化硅膜107的第1栅电极521A。第1栅电极521A由2层结构来组成，下层有厚度约为250～500的多晶硅层，上层有厚度约为250～500的硅化物层(省略图示)。然后，以氧化硅膜107及第1栅电极521A作为掩膜，在半导体基片101的主表面导入n型杂质，形成杂质浓度约为1×1022cm3～1×1019cm3的低浓度杂质区105。
接下来参照图9，在第1栅电极521A的两个侧面，形成厚度大约为25～50的由氧化硅膜或氮化氧化硅膜组成的绝缘膜104。
接下来参照图10，在第1栅电极521A的两个侧面，形成覆盖绝缘膜104的第2栅电极522A。该第2栅电极522A由包含n型杂质(比如磷)，杂质浓度约为1×1020cm3左右的多晶硅来组成，所形成的高度为大约500～1000，幅度(栅长)为大约0.04μm～大约0.1μm。
接下来参照图11，以第1栅电极521A及第2栅电极522A作为掩膜，在半导体基片101的主表面导入n型杂质，形成杂质浓度约为1×1020cm3的高浓度杂质区106。
通过上述过程，完成图3所示的存取晶体管52A。此外存取晶体管52B也同样形成。
上述中，数据保持部50A、50B构成为在行方向邻接，但数据保持部50A、50B也可以在列方向邻接来构成存储单元。
图12是表示在图1所示的存储单元阵列36中配置成行列状的存储单元其它结构的电路图。
参照图12，构成存储单元51的2个数据保持部50A、50B在列方向邻接来配置，数据保持部50A、50B与共通的字线64连接。数据保持部50B，对数据保持部50A所存储的数据被反转了的反转数据进行存储。对于其它构成，与图2所示的存储单元的构成相同。
即使是这种构成，也可具有与图2所示的存储单元同样的功能。在该场合下，由于对1个存储单元有1个字线便足够，因而可使按行列来配置多个存储单元的存储单元阵列36中的配线节距等得到缓和。
如上所述，根据基于本实施方式1的半导体存储装置10，由于构成具有作为电荷填补电路来动作的p沟道TFT56A、56B的存储单元，并具有可按泄漏模式来动作的存取晶体管52A、52B，因而每1位的容积型晶体管数为2个，而且无需更新动作。因此，可实现一种可达到接近于传统DRAM的高集成化·大容量化，而且由无需更新动作这一点而可达到高速化·低电耗化的半导体存储装置。
实施方式2
接下来参照附图，对基于本发明的半导体存储装置的实施方式2作以说明。本实施方式的特征，存在于作为用于图1所示的半导体存储装置10的存储单元50的半导体元件的存取晶体菅52A、52B的结构中。存取晶体管52A、52B的动作原理与上述实施方式1的场合相同。因此这里只对本实施方式中存取晶体管52A、52B的构造及其制造方法作以说明。
参照图13，对本实施方式的存取晶体菅52A、52B的结构作以说明。对于与上述实施方式1的存取晶体管52A、52B的结构相同或相当的部分，附加同一参照号，不重复说明。
作为本实施方式中存取晶体管52A的特征构成，有以下几点：即，设有第1栅电极521A，其具有两侧面倾斜为随着断面朝向半导体基片101侧而幅度变窄的形状(略为V型)，在该第1栅电极521A两侧的侧壁部分，介于绝缘膜104，设有第2栅电极522A。该第2栅电极522A，具有与第1栅电极521A对置的面沿着第1栅电极521A的形状来倾斜，而且随着朝向半导体基片101侧而幅度变宽的断面形状。此外，第1栅电极521A的栅长，被设置得短于第2栅电极522A的栅长。
其结果是，与上述实施方式1中的存取晶体菅52A相比，第2栅电极522A与沟道形成区C对置的区域被设置得较大。此外在该第2栅电极522A的侧面，设有由绝缘膜组成的侧壁绝缘膜109。存取晶体管52B的结构与存取晶体管52A相同。
该存取晶体菅52A、52B中同样，存取晶体管52A的第2栅电极522A与节点62连接，一方源极/漏极区105、106与节点60连接，另一方源极/漏极区105、106与位线68A连接。存取晶体菅52B的第2栅电极522B与节点60连接，一方源极/漏极区105、106与节点62连接，另一方源极/漏极区105、106与位线68B连接。
接下来参照图14～图20，对图13所示的存取晶体管52A、52B的制造方法作以说明。由于存取晶体菅52A及存取晶体管52B的制造方法相同，因而利用存取晶体管52A来做说明。
参照图14，在p型半导体基片101的主表面，形成厚度大约为25～50的由氧化硅膜或氮化氧化硅膜组成的栅绝缘膜103。然后，形成在上面具有氧化硅膜107的第2栅电极522A。该第2栅电极522A由包含n型杂质(比如磷)，杂质浓度约为1×1020cm3左右的多晶硅来组成。
参照图15，在氧化硅膜107及栅绝缘膜103的上面，形成第2栅电极522A的上面侧中央区被开口了的抗蚀膜110。然后参照图16，以抗蚀膜110作为掩膜，进行氧化硅膜107、第2栅电极522A及栅绝缘膜103的蚀刻。在蚀刻中采用各向异性蚀刻，以使第2栅电极522A的开口幅度随着朝向基片侧而变小(蚀刻端面成为锥面状)。
接下来参照图17，在除去了抗蚀膜110后，在露出的全部表面，形成厚度大约为25～50的由氧化硅膜或氮化氧化硅膜组成的绝缘膜104。
接下来参照图18，全面形成第1栅电极521A，以覆盖绝缘膜104。第1栅电极521A由2层结构来组成，下层有厚度约为250～500的多晶硅层，上层有厚度约为250～500的硅化物层。然后在沟道形成区C的上方，即第1栅电极521A的上面，形成用于使第1栅电极521A形成图案的抗蚀膜111。
接下来以抗蚀膜111作为掩膜，形成第1栅电极521A的图案，同时除去露出的绝缘膜104。然后以抗蚀膜111及第2栅电极522A作为掩膜，在半导体基片101的主表面导入n型杂质，形成杂质浓度约为1×1011cm3～1×1019cm3的低浓度杂质区105。
接下来在第2栅电极522A的侧壁部分，形成由氧化硅膜或氮化氧化硅膜组成的侧壁绝缘膜109。然后以第1栅电极521A、第2栅电极522A及侧壁绝缘膜109作为掩膜，在半导体基片101的主表面导入n型杂质，形成杂质浓度约为1×1020cm3的高浓度杂质区106。
通过上述过程，完成图13所示的存取晶体管52A。此外存取晶体管52B也同样形成。
在采用了由上述结构来构成的存取晶体管52A、52B的半导体存储装置中，也可得到与上述实施方式1中的半导体存储装置同样的作用效果。
在本实施方式中，由于侧壁绝缘膜109由通常的绝缘膜结构来组成，因而该侧壁绝缘膜109成为保护膜，可避免发生连接到高浓度杂质区106等的触点与第1栅电极521A及第2栅电极522A的短路。
实施方式3
接下来参照附图，对基于本发明的半导体存储装置的实施方式3作以说明。本实施方式的特征，存在于作为用于图1所示的半导体存储装置10的存储单元50的半导体元件的存取晶体管52A、52B的结构中。存取晶体管52A、52B的动作原理与上述实施方式1的场合相同。因此这里只对本实施方式中存取晶体管52A、52B的构造及其制造方法作以说明。
参照图2，对本实施方式的存取晶体管52A、52B的结构作以说明。对于与上述实施方式1的存取晶体管52A、52B的结构相同或相当的部分，附加同一参照号，不重复说明。
作为本实施方式的存取晶体管52A的特征构成，有以下方面：即，只在矩形断面形状的第1栅电极521A的一方侧壁侧，设置覆盖侧壁绝缘膜112，并延伸到第1栅电极521A的上方的断面形状的第2栅电极522A。此外第1栅电极521A的栅长，被设置得长于第2栅电极522A的栅长。存取晶体管52B的结构也与存取晶体管52A相同。
该存取晶体管52A、52B中，存取晶体管52A的第2栅电极522A与节点60连接，一方源极/漏极区105、106与节点62连接，另一方源极/漏极区105、106与位线68A连接。存取晶体管52B的第2栅电极522B与节点62连接，一方源极/漏极区105、106与节点60连接，另一方源极/漏极区105、106与位线68B连接。
接下来参照图22～图26，对图21所示的存取晶体菅52A、52B的制造方法作以说明。由于存取晶体管52A及存取晶体管52B的制造方法相同，因而利用存取晶体管52A来做说明。
参照图22，在p型半导体基片101的主表面，形成厚度大约为25～50的由氧化硅膜或氮化氧化硅膜组成的栅绝缘膜103。然后，形成在上面具有氧化硅膜107的第1栅电极521A。第1栅电极521A由2层结构来组成，下层有厚度约为250～500的多晶硅层，上层有厚度约为250～500的硅化物层。
接下来参照图23，形成覆盖第1栅电极521A的一方侧面侧及与一方侧面侧连续的半导体基片101的主表面的抗蚀膜113。然后以第1栅电极521A及抗蚀膜113作为掩膜，在半导体基片101的主表面导入n型杂质，形成杂质浓度约为1×1011cm3～1×1019cm3的低浓度杂质区105。
接下来参照图24，在第1栅电极521A的两侧壁，形成由氧化硅膜或氮化氧化硅膜组成的侧壁绝缘膜112。然后形成第2栅电极522A，以覆盖半导体基片101的主表面及一方侧壁绝缘膜112。该第2栅电极522A由包含n型杂质(比如磷)，杂质浓度约为1×1020cm3左右的多晶硅来组成，厚度(t)形成为大约500～2000。
接下来参照图25，形成覆盖第1栅电极521A的一部上面、第2栅电极522A及半导体基片101的主表面的抗蚀膜115。然后以该抗蚀膜115作为掩膜，在半导体基片101的主表面导入n型杂质，在一方区域内形成杂质浓度约为1×1020cm3的高浓度杂质区106。
接下来参照图26，在除去了抗蚀膜115后，形成覆盖第1栅电极521A的一部上面、第2栅电极522A、侧壁绝缘膜112及半导体基片101的部分主表面的抗蚀膜117。然后以该抗蚀膜117作为掩膜，在半导体基片101的主表面导入n型杂质，在另一方区域内形成杂质浓度约为1×1020cm3的高浓度杂质区106。
通过上述过程，完成图21所示的存取晶体管52A。此外存取晶体管52B也同样形成。
在采用了由上述结构所组成的存取晶体管52A、52B的半导体存储装置中，也可以获得与上述实施方式1中的半导体存储装置同样的作用效果。根据本实施方式，由于与节点连接的第2栅电极522A不被分散成多个，因而在将设计规定的最小单位用于该电极的场合下，与分散成多个(L(最小尺寸：可对晶体管进行电控制或制造上的最小可能尺寸)×N个)的情况相比，可缩小尺寸(L×1个)。此外由于栅电极522A未分散成多个，因而可避免各电极的连接变得复杂。
此外在上述实施方式1～3中，虽然作为填补由泄漏而从电容器54A、54B消失的电荷的电荷填补电路，采用了p沟道TFT56A、56B，但也可以取代p沟道TFT，而采用由多晶硅来组成的电阻元件。作为电阻元件，可选择可提供远大于来自电容器的漏电流的电流，而且可提供小于在泄漏模式时存取晶体管所泄漏的电流的电流，并具有适当的电阻值的电阻。
在上述实施方式1～3中，可在上述第1栅电极521A与第2栅电极522A之间交换字线与节点的功能，同样可在上述第1栅电极521B与第2栅电极522B之间交换字线与节点的功能。此外从使存取晶体管的ON/OFF电流稳定的观点出发，字线侧栅长最好长于横向栅长。
在上述中，虽然为保持与存储数据对应的电荷而设置了电容器54A、54B，但如果节点60、62的电容较大，而且只由节点60、62便可确保与分别设置了电容器54A、54B时同等的电容，则也可以不另外配备电容器54A、54B。
尽管对本发明作了详细说明，但这只用于例示，不构成限定，发明的精神及范围只由后文的权利要求范围来限定，对此应明确地理解。

Claims (15)

1.一种半导体存储装置，具有
存储数据的存储单元；
与上述存储单元连接的位线对及至少1个字线，
其中，
上述存储单元包含
第1及第2电荷保持电路，其分别保持与上述数据对应的电荷及与上述数据被反转了的反转数据对应的电荷；
第1及第2存取晶体管，其分别设置于上述位线对的一方与上述第1电荷保持电路之间、以及上述位线对的另一方与上述第2电荷保持电路之间，各自具有第1及第2栅电极；
第1及第2电荷填补电路，其分别填补从上述第1电荷保持电路泄漏的电荷及从上述第2电荷保持电路泄漏的电荷，
上述第1及第2存取晶体管的上述各第1栅电极与对应的字线连接，
上述第1存取晶体管的上述第2栅电极，与相互连接上述第2电荷填补电路、上述第2电荷保持电路及上述第2存取晶体管的第1节点连接，
上述第2存取晶体管的上述第2栅电极，与相互连接上述第1电荷填补电路、上述第1电荷保持电路及上述第1存取晶体管的第2节点连接，
上述第1存取晶体管在上述第1栅电极激活时，在上述位线对的一方与上述第1电荷保持电路之间交换与上述数据对应的电荷，在上述第1栅电极非激活且上述第2栅电极激活时，使泄漏到上述第1电荷保持电路的电荷向上述位线对的一方放电，
上述第2存取晶体管在上述第1栅电极激活时，在上述位线对的另一方与上述第2电荷保持电路之间交换与上述反转数据对应的电荷，在上述第1栅电极非激活且上述第2栅电极激活时，使泄漏到上述第2电荷保持电路的电荷向上述位线对的另一方放电。
2.权利要求1中记载的半导体存储装置，其中，
在上述第1栅电极非激活时，上述位线对被设定为接地电位。
3.权利要求1中记载的半导体存储装置，其中，
被激活的上述第1及第2电荷填补电路，各自在上述第1及第2栅电极均未激活时，将大于从上述第1或第2存取晶体管泄漏的第1电流的电流提供给上述第1或第2节点，
上述第1及第2存取晶体管，各自在上述第1栅电极非激活且上述第2栅电极激活时，使大于从非激活的上述第1或第2电荷填补电路泄漏的第2电流的电流从上述第1或第2节点向对应的上述位线流动。
4.权利要求3中记载的半导体存储装置，其中，
上述第1及第2电荷填补电路，各自在激活时具有上述第1电流10倍以上的电流能力，
上述第1及第2存取晶体管，各自在上述第1栅电极非激活且上述第2栅电极激活时，具有上述第2电流10倍以上的电流能力。
5.权利要求3中记载的半导体存储装置，其中，
上述第1及第2存取晶体管，各自在上述第1栅电极非激活且上述第2栅电极激活时，具有10-12～10-9安培的电流能力。
6.权利要求1中记载的半导体存储装置，其中，
由上述第1电荷保持电路、上述第1存取晶体管及上述第1电荷填补电路来组成的第1数据保持部以及由上述第2电荷保持电路、上述第2存取晶体管及上述第2电荷填补电路来组成的第2数据保持部，沿同一字线来配置，
上述第1及第2存取晶体管各自的第1栅电极，与上述同一字线连接。
7.权利要求1中记载的半导体存储装置，其中，
上述第1及第2电荷填补电路，各自由多晶硅所形成的电阻元件来组成。
8.权利要求7中记载的半导体存储装置，其中，
上述第1及第2电荷填补电路，分别由栅电极与上述第1及第2节点连接的第1及第2p沟道薄膜晶体管来组成。
9.一种半导体存储装置，是具有字线、位线、可填补电荷地连接到节点的电荷填补电路、在上述位线与上述电荷填补电路之间连接的存取晶体管的半导体存储装置，
其中，
上述存取晶体管具有
一对杂质区，其在半导体基片上的主表面，相隔规定的间隔配置以便规定沟道形成区；
第1栅电极，其在上述半导体基片上介于栅绝缘膜，与上述沟道形成区对置设置；
第2栅电极，其与上述第1栅电极邻接配置，在上述半导体基片上介于栅绝缘膜，与上述沟道形成区对置设置，
上述存取晶体管的一方杂质区与上述位线连接，上述存取晶体管的另一方杂质区与上述节点连接，
上述第1栅电极与上述字线连接，
上述第2栅电极，与上述电荷填补电路的ON/OFF控制电极连接。
10.权利要求9中记载的半导体存储装置，其中，
上述第2栅电极，对上述第1栅电极的侧壁区介于绝缘膜来设置。
11.权利要求10中记载的半导体存储装置，其中，
上述第2栅电极，被分别设置到上述第1栅电极两侧的侧壁区。
12.权利要求9中记载的半导体存储装置，其中，
上述第1栅电极的栅长，被设置为长于上述第2栅电极的栅长。
13.权利要求9中记载的半导体存储装置，其中，
上述第1栅电极具有矩形断面形状，
上述第2栅电极，具有断面幅度随着朝向上述半导体基片侧而增大的断面形状。
14.权利要求9中记载的半导体存储装置，其中，
上述第1栅电极，具有两侧面倾斜为随着朝向上述半导体基片侧而幅度变窄的断面形状，
上述第2栅电极，具有与上述第1栅电极的上述侧面对置的面沿着上述第1栅电极的形状来倾斜，而且随着朝向上述半导体基片侧而幅度变宽的断面形状。
15.权利要求9中记载的半导体存储装置，其中，
上述第1栅电极具有矩形断面形状，
上述第2栅电极，具有在上述第1栅电极的一方侧壁侧，延伸到上述第1栅电极的上方的断面形状。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7183169B1 (en) * 2005-03-07 2007-02-27 Advanced Micro Devices, Inc. Method and arrangement for reducing source/drain resistance with epitaxial growth
JP2007184323A (ja) * 2006-01-04 2007-07-19 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2010067854A (ja) * 2008-09-11 2010-03-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP5735429B2 (ja) * 2008-11-05 2015-06-17 パワー・インテグレーションズ・インコーポレーテッド スロープの側壁を有する垂直接合型電界効果トランジスタ、及びその製造方法
JP2009048772A (ja) * 2008-12-05 2009-03-05 Renesas Technology Corp 半導体記憶装置
KR101751908B1 (ko) 2009-10-21 2017-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전압 조정 회로
KR20200088506A (ko) * 2010-01-24 2020-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011149768A2 (en) 2010-05-25 2011-12-01 Ss Sc Ip, Llc Self-aligned semiconductor devices with reduced gate-source leakage under reverse bias and methods of making
JP2013009285A (ja) 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
TWI543158B (zh) * 2010-10-25 2016-07-21 半導體能源研究所股份有限公司 半導體儲存裝置及其驅動方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3876993A (en) * 1974-03-25 1975-04-08 Texas Instruments Inc Random access memory cell
JPH02116162A (ja) * 1988-10-25 1990-04-27 Nec Corp 半導体記憶装置
JPH03218667A (ja) * 1989-11-01 1991-09-26 Hitachi Ltd 半導体記憶装置
US5151762A (en) * 1990-04-12 1992-09-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, fabricating method thereof and flash control device using the semiconductor device
JP2557553B2 (ja) * 1990-05-28 1996-11-27 株式会社東芝 スタティック型半導体メモリ
JP2829156B2 (ja) * 1991-07-25 1998-11-25 株式会社東芝 不揮発性半導体記憶装置の冗長回路
JP2905647B2 (ja) * 1992-04-30 1999-06-14 三菱電機株式会社 スタティックランダムアクセスメモリ装置
JPH05326951A (ja) * 1992-05-21 1993-12-10 Matsushita Electron Corp Ｍｉｓ型電界効果トランジスタ
JPH06188388A (ja) * 1992-12-17 1994-07-08 Hitachi Ltd 半導体記憶装置
JPH06224415A (ja) * 1993-01-21 1994-08-12 Sanyo Electric Co Ltd 半導体デバイス
JP3280156B2 (ja) 1994-05-13 2002-04-30 株式会社日立製作所 半導体記憶装置及びその製造方法
US5541870A (en) * 1994-10-28 1996-07-30 Symetrix Corporation Ferroelectric memory and non-volatile memory cell for same
JP3183076B2 (ja) * 1994-12-27 2001-07-03 日本電気株式会社 強誘電体メモリ装置
US5863819A (en) * 1995-10-25 1999-01-26 Micron Technology, Inc. Method of fabricating a DRAM access transistor with dual gate oxide technique
US6320782B1 (en) * 1996-06-10 2001-11-20 Kabushiki Kaisha Toshiba Semiconductor memory device and various systems mounting them
JP3554666B2 (ja) 1997-10-07 2004-08-18 株式会社日立製作所 半導体メモリ装置
TW353809B (en) * 1996-12-25 1999-03-01 Sony Corp Gate charge storage type memory cells and process for making the same
JP3604524B2 (ja) * 1997-01-07 2004-12-22 東芝マイクロエレクトロニクス株式会社 不揮発性強誘電体メモリ
JPH11224495A (ja) * 1998-02-05 1999-08-17 Hitachi Ltd 半導体集積回路装置
JP2000223700A (ja) * 1999-01-28 2000-08-11 Sharp Corp 半導体装置及びその製造方法
US7190023B2 (en) * 1999-09-17 2007-03-13 Renesas Technology Corp. Semiconductor integrated circuit having discrete trap type memory cells
KR100308132B1 (ko) * 1999-10-07 2001-11-02 김영환 비휘발성 메모리소자와 그의 셀어레이 및 그의 데이타 센싱방법
JP3627647B2 (ja) * 2000-10-27 2005-03-09 セイコーエプソン株式会社 半導体メモリ装置内のワード線の活性化
JP4749538B2 (ja) * 2000-12-11 2011-08-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2002198443A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置及びその製造方法
JP2003078620A (ja) 2001-09-05 2003-03-14 Satoshi Osawa 回線交換情報処理装置
JP2003258129A (ja) * 2002-03-01 2003-09-12 Seiko Epson Corp 不揮発性記憶装置の製造方法
JP4294256B2 (ja) * 2002-03-28 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
JP4251815B2 (ja) * 2002-04-04 2009-04-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2003323798A (ja) * 2002-04-26 2003-11-14 Fujitsu Ltd 半導体記憶装置、およびその制御方法
JP2004079843A (ja) 2002-08-20 2004-03-11 Renesas Technology Corp 半導体記憶装置

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