JP2003323798A - 半導体記憶装置、およびその制御方法 - Google Patents
半導体記憶装置、およびその制御方法Info
- Publication number
- JP2003323798A JP2003323798A JP2002127552A JP2002127552A JP2003323798A JP 2003323798 A JP2003323798 A JP 2003323798A JP 2002127552 A JP2002127552 A JP 2002127552A JP 2002127552 A JP2002127552 A JP 2002127552A JP 2003323798 A JP2003323798 A JP 2003323798A
- Authority
- JP
- Japan
- Prior art keywords
- address
- operation mode
- refresh
- bus
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 安定した低消費電流動作によりリフレッシュ
動作サイクルを短縮してデータアクセスの高速化やデー
タ転送レートの向上を図ることのできる半導体記憶装
置、およびその制御方法を提供すること 【解決手段】 リフレッシュ動作モード信号Ｍ（Ｉ）に
対して、制御信号ＳＷが先行して出力され、各切り替え
部１３、１４は各保持部１１、１２からの保持アドレス
バスＬＡｄｄおよび保持冗長判定結果バスＬＪを選択し
てリフレッシュ動作対象であるアドレス情報をワード線
駆動系回路６４に出力する。各保時部１１、１２からの
アドレス情報の出力後、制御信号ＬＣＨが出力され、ア
ドレス切り替え部１０は、次のリフレッシュ動作の対象
となるリフレッシュアドレスバスＡｄｄ（Ｉ）を選択
し、各保持部１１、１２は、内部アドレスバスＩＡｄｄ
に取り込まれたアドレスＡｄｄ（Ｉ）およびその冗長判
定結果ＲＪ（Ｉ）を保持する。
動作サイクルを短縮してデータアクセスの高速化やデー
タ転送レートの向上を図ることのできる半導体記憶装
置、およびその制御方法を提供すること 【解決手段】 リフレッシュ動作モード信号Ｍ（Ｉ）に
対して、制御信号ＳＷが先行して出力され、各切り替え
部１３、１４は各保持部１１、１２からの保持アドレス
バスＬＡｄｄおよび保持冗長判定結果バスＬＪを選択し
てリフレッシュ動作対象であるアドレス情報をワード線
駆動系回路６４に出力する。各保時部１１、１２からの
アドレス情報の出力後、制御信号ＬＣＨが出力され、ア
ドレス切り替え部１０は、次のリフレッシュ動作の対象
となるリフレッシュアドレスバスＡｄｄ（Ｉ）を選択
し、各保持部１１、１２は、内部アドレスバスＩＡｄｄ
に取り込まれたアドレスＡｄｄ（Ｉ）およびその冗長判
定結果ＲＪ（Ｉ）を保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、リフレッシュ動作
を備える半導体記憶装置、およびその制御方法に関する
ものであり、特に、リフレッシュ動作時間の短縮を低消
費電流動作により実現することのできる半導体記憶装
置、およびその制御方法に関するものである。
を備える半導体記憶装置、およびその制御方法に関する
ものであり、特に、リフレッシュ動作時間の短縮を低消
費電流動作により実現することのできる半導体記憶装
置、およびその制御方法に関するものである。
【０００２】
【従来の技術】近年、携帯機器の普及に伴い機器に要求
される機能が増大してきた結果、従来から搭載されてい
たスタティックランダムアクセスメモリ(以下、ＳＲＡ
Ｍと略記する)に代えて、更に大容量の半導体メモリが
要求されるに至っている。そこで、ＳＲＡＭメモリセル
に比して高集積なＤＲＡＭメモリセルを使用しながら、
ＤＲＡＭメモリセルに特有なリフレッシュ動作に関する
制御を内蔵することによりリフレッシュコントローラ等
の外部制御回路を不要として、ＳＲＡＭと同等なデータ
アクセス動作を有する、いわゆる擬似ＳＲＡＭといわれ
るリフレッシュ機能内蔵のＤＲＡＭが使用されてきてい
る。
される機能が増大してきた結果、従来から搭載されてい
たスタティックランダムアクセスメモリ(以下、ＳＲＡ
Ｍと略記する)に代えて、更に大容量の半導体メモリが
要求されるに至っている。そこで、ＳＲＡＭメモリセル
に比して高集積なＤＲＡＭメモリセルを使用しながら、
ＤＲＡＭメモリセルに特有なリフレッシュ動作に関する
制御を内蔵することによりリフレッシュコントローラ等
の外部制御回路を不要として、ＳＲＡＭと同等なデータ
アクセス動作を有する、いわゆる擬似ＳＲＡＭといわれ
るリフレッシュ機能内蔵のＤＲＡＭが使用されてきてい
る。
【０００３】擬似ＳＲＡＭでは、データアクセス動作と
これに引き続くプリチャージ動作とを１動作サイクルと
して外部制御されるデータアクセス動作サイクルと、リ
フレッシュ動作とこれに引き続くプリチャージ動作とを
１動作サイクルとして内部制御されるリフレッシュ動作
サイクルとが、共に独立して随時実行される。そのた
め、リフレッシュ動作サイクルがデータアクセス動作サ
イクルと競合したり、リフレッシュ動作サイクルを連続
したデータアクセス動作サイクルに割り込ませる必要が
ある。すなわち、リフレッシュ動作サイクルが、外部制
御によるデータアクセス動作サイクルの要求に関わりな
く実行されることとなる。従って、データアクセス動作
の高速化を図り、またはデータ転送レートの向上を図る
ために、リフレッシュ動作サイクルの短縮を図る必要が
ある。
これに引き続くプリチャージ動作とを１動作サイクルと
して外部制御されるデータアクセス動作サイクルと、リ
フレッシュ動作とこれに引き続くプリチャージ動作とを
１動作サイクルとして内部制御されるリフレッシュ動作
サイクルとが、共に独立して随時実行される。そのた
め、リフレッシュ動作サイクルがデータアクセス動作サ
イクルと競合したり、リフレッシュ動作サイクルを連続
したデータアクセス動作サイクルに割り込ませる必要が
ある。すなわち、リフレッシュ動作サイクルが、外部制
御によるデータアクセス動作サイクルの要求に関わりな
く実行されることとなる。従って、データアクセス動作
の高速化を図り、またはデータ転送レートの向上を図る
ために、リフレッシュ動作サイクルの短縮を図る必要が
ある。
【０００４】ここで、リフレッシュ動作サイクルでは、
内蔵されたアドレスカウンタ等により出力されるリフレ
ッシュアドレスＡｄｄ（Ｉ）に対応するメモリセルに対
してリフレッシュ動作が行なわれる。また、データアク
セス動作サイクルでは、外部から入力されるデータアク
セスアドレスＡｄｄ（Ｏ）に対応するメモリセルに対し
てデータアクセス動作が行なわれる。
内蔵されたアドレスカウンタ等により出力されるリフレ
ッシュアドレスＡｄｄ（Ｉ）に対応するメモリセルに対
してリフレッシュ動作が行なわれる。また、データアク
セス動作サイクルでは、外部から入力されるデータアク
セスアドレスＡｄｄ（Ｏ）に対応するメモリセルに対し
てデータアクセス動作が行なわれる。
【０００５】図１９は、リフレッシュ動作サイクルの短
縮を図った従来技術である。特開平１１−１２０７９０
号公報に開示されている第３の実施例の冗長判別回路７
００ｃを備えた回路ブロック図を示す。図１９は、デー
タアクセスアドレスＡｄｄ（Ｏ）またはリフレッシュア
ドレスＡｄｄ（Ｉ）の何れかを選択して、アドレスレジ
スタ４００を介してアドレスデコーダ３００にアドレス
を供給する回路ブロックである。
縮を図った従来技術である。特開平１１−１２０７９０
号公報に開示されている第３の実施例の冗長判別回路７
００ｃを備えた回路ブロック図を示す。図１９は、デー
タアクセスアドレスＡｄｄ（Ｏ）またはリフレッシュア
ドレスＡｄｄ（Ｉ）の何れかを選択して、アドレスレジ
スタ４００を介してアドレスデコーダ３００にアドレス
を供給する回路ブロックである。
【０００６】冗長判別回路７００ｃは以下の構成を備え
ている。選択回路７６０の入力端子Ａにデータアクセス
アドレスＡｄｄ（Ｏ）が入力され、入力端子Ｂにリフレ
ッシュアドレスＡｄｄ（Ｉ）が入力される。選択回路７
６０の選択制御信号入力端子ＳＢに内部命令信号ｃｐｆ
が入力される。選択回路７６０の出力信号ｎ００は、冗
長アドレスと共に一致検出回路７７０入力される。一致
検出回路７７０の出力信号ｎ１００は、フリップフロッ
プ７８０の入力端子Ｄおよび選択回路７９０の入力端子
Ａに入力される。フリップフロップ７８０は、クロック
信号ＣＬＫに応じて動作タイミングが制御される。ま
た、ロード入力信号ＬＤに内部命令信号ｃｐｆが入力さ
れ、その出力信号ｎ２００は、選択回路７９０の入力端
子Ｂに入力される。選択回路７９０の選択制御信号入力
端子ＳＢに内部命令信号ｒｅｆが入力される。
ている。選択回路７６０の入力端子Ａにデータアクセス
アドレスＡｄｄ（Ｏ）が入力され、入力端子Ｂにリフレ
ッシュアドレスＡｄｄ（Ｉ）が入力される。選択回路７
６０の選択制御信号入力端子ＳＢに内部命令信号ｃｐｆ
が入力される。選択回路７６０の出力信号ｎ００は、冗
長アドレスと共に一致検出回路７７０入力される。一致
検出回路７７０の出力信号ｎ１００は、フリップフロッ
プ７８０の入力端子Ｄおよび選択回路７９０の入力端子
Ａに入力される。フリップフロップ７８０は、クロック
信号ＣＬＫに応じて動作タイミングが制御される。ま
た、ロード入力信号ＬＤに内部命令信号ｃｐｆが入力さ
れ、その出力信号ｎ２００は、選択回路７９０の入力端
子Ｂに入力される。選択回路７９０の選択制御信号入力
端子ＳＢに内部命令信号ｒｅｆが入力される。
【０００７】また、アドレスレジスタ４００は以下の構
成を備えている。データアクセスアドレスＡｄｄ（Ｏ）
およびリフレッシュアドレスＡｄｄ（Ｉ）の各々は、選
択スイッチの一端に入力される。選択スイッチの他端
は、共にインバータゲート等で構成されるラッチ回路に
入力される。ラッチ回路からの出力は、必要に応じて備
えられる論理レベルの調整用インバータゲートを介し
て、アドレスデコーダ３００に接続されている。選択ス
イッチは、冗長判別回路７００ｃの出力信号により制御
される。
成を備えている。データアクセスアドレスＡｄｄ（Ｏ）
およびリフレッシュアドレスＡｄｄ（Ｉ）の各々は、選
択スイッチの一端に入力される。選択スイッチの他端
は、共にインバータゲート等で構成されるラッチ回路に
入力される。ラッチ回路からの出力は、必要に応じて備
えられる論理レベルの調整用インバータゲートを介し
て、アドレスデコーダ３００に接続されている。選択ス
イッチは、冗長判別回路７００ｃの出力信号により制御
される。
【０００８】図２０に動作波形を示す。リフレッシュ動
作サイクル（Ｒｅｆ１）が開始されるクロック信号ＣＬ
Ｋの第１サイクルの開始後、内部命令信号ｒｅｆがハイ
レベル遷移すると、選択回路７９０の入力端子Ｂが選択
され（Ａ−１）アドレスの冗長判定の一致検出結果であ
る信号ｎ２００が出力される。（Ａ−１）アドレスが冗
長アドレスとは一致しない検出結果である場合、出力さ
れた信号ｎ２００とリフレッシュ動作モードの制御信号
（不図示）とによりアドレスレジスタ４００の選択スイ
ッチが制御されて、リフレッシュアドレスＡｄｄ（Ｉ）
が取り込まれる。
作サイクル（Ｒｅｆ１）が開始されるクロック信号ＣＬ
Ｋの第１サイクルの開始後、内部命令信号ｒｅｆがハイ
レベル遷移すると、選択回路７９０の入力端子Ｂが選択
され（Ａ−１）アドレスの冗長判定の一致検出結果であ
る信号ｎ２００が出力される。（Ａ−１）アドレスが冗
長アドレスとは一致しない検出結果である場合、出力さ
れた信号ｎ２００とリフレッシュ動作モードの制御信号
（不図示）とによりアドレスレジスタ４００の選択スイ
ッチが制御されて、リフレッシュアドレスＡｄｄ（Ｉ）
が取り込まれる。
【０００９】クロック信号ＣＬＫの第２サイクルの開始
後、内部命令信号ｒｅｆがローレベル遷移して選択回路
７９０を非活性化する。また、内部命令信号ｃｐｆがハ
イレベル遷移して選択回路７６０の入力端子Ｂを選択す
る。これにより、既にカウントアップされている（Ａ）
アドレスのリフレッシュアドレスＡｄｄ（Ｉ）を一致検
出回路７７０に取り込み、一致検出結果を出力信号ｎ１
００として出力する。このとき得られる出力信号ｎ１０
０の一致検出結果は（Ａ）アドレスに対する結果であ
る。この結果は、クロック信号ＣＬＫの第３サイクルの
立ち上がりに同期してフリップフロップ７８０に取り込
まれる。フリップフロップ７８０に取り込まれた（Ａ）
アドレスのリフレッシュアドレスＡｄｄ（Ｉ）の一致検
出結果は、次サイクルのリフレッシュ動作（Ｒｅｆ２）
の開始サイクルであるクロック信号ＣＬＫの第１サイク
ルの開始後に取り出される。
後、内部命令信号ｒｅｆがローレベル遷移して選択回路
７９０を非活性化する。また、内部命令信号ｃｐｆがハ
イレベル遷移して選択回路７６０の入力端子Ｂを選択す
る。これにより、既にカウントアップされている（Ａ）
アドレスのリフレッシュアドレスＡｄｄ（Ｉ）を一致検
出回路７７０に取り込み、一致検出結果を出力信号ｎ１
００として出力する。このとき得られる出力信号ｎ１０
０の一致検出結果は（Ａ）アドレスに対する結果であ
る。この結果は、クロック信号ＣＬＫの第３サイクルの
立ち上がりに同期してフリップフロップ７８０に取り込
まれる。フリップフロップ７８０に取り込まれた（Ａ）
アドレスのリフレッシュアドレスＡｄｄ（Ｉ）の一致検
出結果は、次サイクルのリフレッシュ動作（Ｒｅｆ２）
の開始サイクルであるクロック信号ＣＬＫの第１サイク
ルの開始後に取り出される。
【００１０】ここで、内部命令信号ｃｐｆは、冗長判別
回路７００ｃにおいて、データアクセスアドレスＡｄｄ
（Ｏ）またはリフレッシュアドレスＡｄｄ（Ｉ）の何れ
のアドレスを選択するかを制御する信号であり、ローレ
ベル状態でデータアクセスアドレスＡｄｄ（Ｏ）を選択
し、ハイレベル状態でリフレッシュアドレスＡｄｄ
（Ｉ）を選択する。従って、各動作サイクルに略同期し
て信号遷移を行なう信号である。すなわち、データアク
セス動作サイクルにおいてはローレベル状態であり、リ
フレッシュ動作サイクルにおいてはハイレベル状態であ
る。
回路７００ｃにおいて、データアクセスアドレスＡｄｄ
（Ｏ）またはリフレッシュアドレスＡｄｄ（Ｉ）の何れ
のアドレスを選択するかを制御する信号であり、ローレ
ベル状態でデータアクセスアドレスＡｄｄ（Ｏ）を選択
し、ハイレベル状態でリフレッシュアドレスＡｄｄ
（Ｉ）を選択する。従って、各動作サイクルに略同期し
て信号遷移を行なう信号である。すなわち、データアク
セス動作サイクルにおいてはローレベル状態であり、リ
フレッシュ動作サイクルにおいてはハイレベル状態であ
る。
【００１１】リフレッシュ動作に伴うリフレッシュアド
レスＡｄｄ（Ｉ）について１動作サイクル先行させて冗
長アドレスとの一致検出を行ない、リフレッシュ動作サ
イクル時に一致検出動作を行なうことはない。
レスＡｄｄ（Ｉ）について１動作サイクル先行させて冗
長アドレスとの一致検出を行ない、リフレッシュ動作サ
イクル時に一致検出動作を行なうことはない。
【００１２】
【発明が解決しようとする課題】しかしながら、図１
９、２０に示した従来技術では、リフレッシュ動作開始
後の内部命令信号ｒｅｆのハイレベル遷移によって、ア
ドレスレジスタ４００内の選択スイッチが選択され、ア
ドレスレジスタ４００へのリフレッシュアドレスＡｄｄ
（Ｉ）のアドレス経路が確立する。このため、アドレス
レジスタ４００内のラッチ部の書き換えはリフレッシュ
動作開始後に行なわれることとなる。擬似ＳＲＡＭ等の
ように、データアクセス動作モードとリフレッシュ動作
モードとが独立して要求される動作仕様を有する半導体
メモリにおいては、リフレッシュ動作サイクルの開始前
がデータアクセス動作サイクルである場合もあり、この
場合には、選択スイッチの切り替え動作をする必要があ
る。次サイクルのリフレッシュ動作サイクルにおけるリ
フレッシュアドレスＡｄｄ（Ｉ）が先行して確定されて
いるにも関わらず、アドレスレジスタ４００へのリフレ
ッシュアドレスＡｄｄ（Ｉ）のラッチ動作を先行させる
ことができない。リフレッシュ動作サイクルの時間を短
縮することができず問題である。
９、２０に示した従来技術では、リフレッシュ動作開始
後の内部命令信号ｒｅｆのハイレベル遷移によって、ア
ドレスレジスタ４００内の選択スイッチが選択され、ア
ドレスレジスタ４００へのリフレッシュアドレスＡｄｄ
（Ｉ）のアドレス経路が確立する。このため、アドレス
レジスタ４００内のラッチ部の書き換えはリフレッシュ
動作開始後に行なわれることとなる。擬似ＳＲＡＭ等の
ように、データアクセス動作モードとリフレッシュ動作
モードとが独立して要求される動作仕様を有する半導体
メモリにおいては、リフレッシュ動作サイクルの開始前
がデータアクセス動作サイクルである場合もあり、この
場合には、選択スイッチの切り替え動作をする必要があ
る。次サイクルのリフレッシュ動作サイクルにおけるリ
フレッシュアドレスＡｄｄ（Ｉ）が先行して確定されて
いるにも関わらず、アドレスレジスタ４００へのリフレ
ッシュアドレスＡｄｄ（Ｉ）のラッチ動作を先行させる
ことができない。リフレッシュ動作サイクルの時間を短
縮することができず問題である。
【００１３】リフレッシュ動作モードの動作要求とデー
タアクセス動作モードの動作要求とが同時に発生した場
合にリフレッシュ動作サイクルが優先して行なわれる動
作仕様では、データアクセス動作サイクルはリフレッシ
ュ動作サイクルの終了後に行なわれる。リフレッシュ動
作サイクルが短縮されないことによりデータアクセスタ
イムが短縮されず、高速なデータアクセスを実現するこ
とができないため問題である。また、データアクセス動
作サイクルが優先して実行される動作仕様の場合も含
め、リフレッシュ動作サイクルとデータアクセス動作サ
イクルとを１対として構成されるサイクルタイムや、リ
フレッシュ動作サイクルと連続した複数のデータアクセ
ス動作サイクルとを１組として構成されるサイクルタイ
ムを短縮することができない。データ転送レートを向上
させることができず問題である。
タアクセス動作モードの動作要求とが同時に発生した場
合にリフレッシュ動作サイクルが優先して行なわれる動
作仕様では、データアクセス動作サイクルはリフレッシ
ュ動作サイクルの終了後に行なわれる。リフレッシュ動
作サイクルが短縮されないことによりデータアクセスタ
イムが短縮されず、高速なデータアクセスを実現するこ
とができないため問題である。また、データアクセス動
作サイクルが優先して実行される動作仕様の場合も含
め、リフレッシュ動作サイクルとデータアクセス動作サ
イクルとを１対として構成されるサイクルタイムや、リ
フレッシュ動作サイクルと連続した複数のデータアクセ
ス動作サイクルとを１組として構成されるサイクルタイ
ムを短縮することができない。データ転送レートを向上
させることができず問題である。
【００１４】また、冗長判別回路７００ｃのフリップフ
ロップ７８０では、リフレッシュ動作サイクル（Ｒｅｆ
１）における第２サイクルのクロック信号ＣＬＫの立上
り後にハイレベル遷移した内部命令信号ｃｐｆを受け
て、リフレッシュ動作期間中である、第３〜第９サイク
ルのクロック信号ＣＬＫの立上り遷移ごとに信号ｎ１０
０の取り込み動作が繰り返し行なわれる。リフレッシュ
動作では、ワード線の活性化とビット線対の差動増幅、
およびその後のワード線の非活性化とビット線対のイコ
ライズが行なわれるが、このとき駆動すべきワード線お
よびビット線には多数のメモリセルが接続されており配
線長も長大である。このため、寄生容量や配線容量の総
和として多大な負荷容量を充放電しなければならず充放
電時のピーク電流は大きなものとなってしまう。信号ｎ
１００の取り込み動作は繰り返し行なわれるため、一致
検出回路７７０やフリップフロップ７８０等が、多大な
ピーク電流による電源電圧や接地電圧等の電圧変動によ
り悪影響を受ける可能性は大きなものとなり、信号ｎ１
００の電圧レベルや回路閾値レベルの変動が発生してフ
リップフロップ７８０への誤ラッチが発生してしまうお
それがあり問題である。
ロップ７８０では、リフレッシュ動作サイクル（Ｒｅｆ
１）における第２サイクルのクロック信号ＣＬＫの立上
り後にハイレベル遷移した内部命令信号ｃｐｆを受け
て、リフレッシュ動作期間中である、第３〜第９サイク
ルのクロック信号ＣＬＫの立上り遷移ごとに信号ｎ１０
０の取り込み動作が繰り返し行なわれる。リフレッシュ
動作では、ワード線の活性化とビット線対の差動増幅、
およびその後のワード線の非活性化とビット線対のイコ
ライズが行なわれるが、このとき駆動すべきワード線お
よびビット線には多数のメモリセルが接続されており配
線長も長大である。このため、寄生容量や配線容量の総
和として多大な負荷容量を充放電しなければならず充放
電時のピーク電流は大きなものとなってしまう。信号ｎ
１００の取り込み動作は繰り返し行なわれるため、一致
検出回路７７０やフリップフロップ７８０等が、多大な
ピーク電流による電源電圧や接地電圧等の電圧変動によ
り悪影響を受ける可能性は大きなものとなり、信号ｎ１
００の電圧レベルや回路閾値レベルの変動が発生してフ
リップフロップ７８０への誤ラッチが発生してしまうお
それがあり問題である。
【００１５】従来技術では、データアクセス動作の高速
化を図るため、リフレッシュ動作サイクル（Ｒｅｆ１）
終了後のプリチャージ期間（ＰＲＥ）において（クロッ
ク信号ＣＬＫの第９サイクル）、内部命令信号ｃｐｆが
ローレベルとなり選択回路７６０はデータアクセスアド
レスＡｄｄ（Ｏ）の選択状態に遷移する。また、内部命
令信号ｒｅｆもローレベル状態を維持している。これに
より、一致検出回路７７０において不一致と検出されれ
ば、選択回路７９０を介してアドレスレジスタ４００に
はデータアクセスアドレスＡｄｄ（Ｏ）がラッチされて
しまう。しかしながら、有効なデータアクセスアドレス
Ａｄｄ（Ｏ）はデータアクセス動作サイクルの開始後に
入力されるので、この場合のデータアクセスアドレスＡ
ｄｄ（Ｏ）は有効なアドレス情報ではない。従って、次
サイクルがデータアクセス動作サイクルである場合、ま
た、リフレッシュ動作サイクル（Ｒｅｆ２）である場合
（図２０、参照）、アドレスレジスタ４００のラッチ情
報を書き換えると共に、一致検出回路７７０における一
致検出をやり直すことが必要となる。有効な動作期間の
間に入力される無効なデータアクセスアドレスＡｄｄ
（Ｏ）により、不要な冗長アドレスとの一致検出動作お
よびアドレスラッチ動作が行なわれることとなり電流消
費の低減を図ることができず問題である。アドレスビッ
ト数や冗長構成の増大に伴い不要な電流消費は増大せざ
るを得ず、大容量化の進展に伴い益々問題となる。
化を図るため、リフレッシュ動作サイクル（Ｒｅｆ１）
終了後のプリチャージ期間（ＰＲＥ）において（クロッ
ク信号ＣＬＫの第９サイクル）、内部命令信号ｃｐｆが
ローレベルとなり選択回路７６０はデータアクセスアド
レスＡｄｄ（Ｏ）の選択状態に遷移する。また、内部命
令信号ｒｅｆもローレベル状態を維持している。これに
より、一致検出回路７７０において不一致と検出されれ
ば、選択回路７９０を介してアドレスレジスタ４００に
はデータアクセスアドレスＡｄｄ（Ｏ）がラッチされて
しまう。しかしながら、有効なデータアクセスアドレス
Ａｄｄ（Ｏ）はデータアクセス動作サイクルの開始後に
入力されるので、この場合のデータアクセスアドレスＡ
ｄｄ（Ｏ）は有効なアドレス情報ではない。従って、次
サイクルがデータアクセス動作サイクルである場合、ま
た、リフレッシュ動作サイクル（Ｒｅｆ２）である場合
（図２０、参照）、アドレスレジスタ４００のラッチ情
報を書き換えると共に、一致検出回路７７０における一
致検出をやり直すことが必要となる。有効な動作期間の
間に入力される無効なデータアクセスアドレスＡｄｄ
（Ｏ）により、不要な冗長アドレスとの一致検出動作お
よびアドレスラッチ動作が行なわれることとなり電流消
費の低減を図ることができず問題である。アドレスビッ
ト数や冗長構成の増大に伴い不要な電流消費は増大せざ
るを得ず、大容量化の進展に伴い益々問題となる。
【００１６】また、良好なデータ保持特性を有するメモ
リセルに対しては、リフレッシュ要求毎にリフレッシュ
動作は行なわず、所定回数ごとに１回のリフレッシュ動
作を行なうように設定し、所定時間あたりのリフレッシ
ュ動作回数を減少させてリフレッシュ動作時の消費電流
を低減する、いわゆる間引きリフレッシュ機能を備える
半導体メモリが提案されている。しかしながら、従来技
術では、間引きされてリフレッシュ動作が行なわれない
リフレッシュアドレスＡｄｄ（Ｉ）に対しても、先行し
て冗長アドレスとの一致検出動作が行なわれてしまう。
不要な回路動作により電流消費の低減を図ることができ
ず問題である。大容量化の進展に伴い冗長構成も増大す
るため、不要な回路動作も多大となり問題である。
リセルに対しては、リフレッシュ要求毎にリフレッシュ
動作は行なわず、所定回数ごとに１回のリフレッシュ動
作を行なうように設定し、所定時間あたりのリフレッシ
ュ動作回数を減少させてリフレッシュ動作時の消費電流
を低減する、いわゆる間引きリフレッシュ機能を備える
半導体メモリが提案されている。しかしながら、従来技
術では、間引きされてリフレッシュ動作が行なわれない
リフレッシュアドレスＡｄｄ（Ｉ）に対しても、先行し
て冗長アドレスとの一致検出動作が行なわれてしまう。
不要な回路動作により電流消費の低減を図ることができ
ず問題である。大容量化の進展に伴い冗長構成も増大す
るため、不要な回路動作も多大となり問題である。
【００１７】本発明は前記従来技術の問題点を解消する
ためになされたものであり、ノイズの影響を受けること
なく安定した低消費電流動作により、リフレッシュ動作
サイクルを短縮してデータアクセスの高速化やデータ転
送レートの向上を図ることのできる半導体記憶装置、お
よびその制御方法を提供することを目的とする。
ためになされたものであり、ノイズの影響を受けること
なく安定した低消費電流動作により、リフレッシュ動作
サイクルを短縮してデータアクセスの高速化やデータ転
送レートの向上を図ることのできる半導体記憶装置、お
よびその制御方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体記憶装置は、アクセスごとに
アクセス対象となる第１アドレスが指定されてアクセス
動作を行なう第１動作モードと、第１動作モードとは非
同期に実行され、予め定められた所定順序に従い、アク
セスごとにアクセス対象となる第２アドレスが指定され
てアクセス動作を行なう第２動作モードとを備えてお
り、内部アドレスバス、冗長判定結果バスに接続され、
次回の第２動作モードに先立つ制御信号により次回の第
２動作モードにおける第２アドレス、その冗長判定結果
を格納するアドレス保持部、冗長判定結果保持部と、第
１または第２動作モードでのアクセスの際、内部アドレ
スバスまたはアドレス保持部、および冗長判定結果バス
または冗長判定結果保持部を選択する第１および第２切
り替え部とを備えることを特徴とする。
に、請求項１に係る半導体記憶装置は、アクセスごとに
アクセス対象となる第１アドレスが指定されてアクセス
動作を行なう第１動作モードと、第１動作モードとは非
同期に実行され、予め定められた所定順序に従い、アク
セスごとにアクセス対象となる第２アドレスが指定され
てアクセス動作を行なう第２動作モードとを備えてお
り、内部アドレスバス、冗長判定結果バスに接続され、
次回の第２動作モードに先立つ制御信号により次回の第
２動作モードにおける第２アドレス、その冗長判定結果
を格納するアドレス保持部、冗長判定結果保持部と、第
１または第２動作モードでのアクセスの際、内部アドレ
スバスまたはアドレス保持部、および冗長判定結果バス
または冗長判定結果保持部を選択する第１および第２切
り替え部とを備えることを特徴とする。
【００１９】請求項１の半導体記憶装置では、第１また
は第２動作モードでのアクセスの際、第１切り替え部に
より、内部アドレスバス上の第１アドレスまたはアドレ
ス保持部に予め格納されている第２アドレスの何れかを
選択し、第２切り替え部により、冗長判定結果バス上の
第１アドレスの冗長判定結果または冗長判定結果保持部
に予め格納されている第２アドレスの冗長判定結果の何
れかを選択する。アドレス保持部および冗長判定結果保
持部には、次回の第２動作モードに先立って、次回の第
２動作モードにおける第２アドレスおよびその冗長判定
結果が、内部アドレスバスおよび冗長判定結果バスから
格納される。
は第２動作モードでのアクセスの際、第１切り替え部に
より、内部アドレスバス上の第１アドレスまたはアドレ
ス保持部に予め格納されている第２アドレスの何れかを
選択し、第２切り替え部により、冗長判定結果バス上の
第１アドレスの冗長判定結果または冗長判定結果保持部
に予め格納されている第２アドレスの冗長判定結果の何
れかを選択する。アドレス保持部および冗長判定結果保
持部には、次回の第２動作モードに先立って、次回の第
２動作モードにおける第２アドレスおよびその冗長判定
結果が、内部アドレスバスおよび冗長判定結果バスから
格納される。
【００２０】また、請求項８に係る半導体記憶装置の制
御方法では、第１または第２動作モードにおけるアクセ
ス対象として、第１アドレスおよび第１アドレスの冗長
判定結果、または予め保持されている第２アドレスおよ
びその冗長判定結果を選択するアクセス対象選択ステッ
プと、アクセス対象選択ステップのうち、第２動作モー
ドの選択以後、次回の第２動作モードにおけるアクセス
対象として、第２アドレスとその冗長判定結果とを予め
保持する動作対象保持ステップとを有することを特徴と
する。
御方法では、第１または第２動作モードにおけるアクセ
ス対象として、第１アドレスおよび第１アドレスの冗長
判定結果、または予め保持されている第２アドレスおよ
びその冗長判定結果を選択するアクセス対象選択ステッ
プと、アクセス対象選択ステップのうち、第２動作モー
ドの選択以後、次回の第２動作モードにおけるアクセス
対象として、第２アドレスとその冗長判定結果とを予め
保持する動作対象保持ステップとを有することを特徴と
する。
【００２１】これにより、予め定められた所定順序に従
い指定されていく第２アドレスについては、次回の第２
動作モードに先行してアクセス対象となる第２アドレス
を確定することができるので、予め次回の第２動作モー
ドでの第２アドレスと、このアドレスに対して冗長判定
を行った冗長判定結果を保持しておくことができ、第２
動作モードの開始時に第２アドレスの確定動作、第２ア
ドレスの冗長判定動作、および冗長判定結果の確定動作
を行なう必要がない。従って、第２動作モードの動作期
間を短縮することができる。
い指定されていく第２アドレスについては、次回の第２
動作モードに先行してアクセス対象となる第２アドレス
を確定することができるので、予め次回の第２動作モー
ドでの第２アドレスと、このアドレスに対して冗長判定
を行った冗長判定結果を保持しておくことができ、第２
動作モードの開始時に第２アドレスの確定動作、第２ア
ドレスの冗長判定動作、および冗長判定結果の確定動作
を行なう必要がない。従って、第２動作モードの動作期
間を短縮することができる。
【００２２】第１動作モードと第２動作モードとを１対
のアクセス動作とする際、サイクルタイムの短縮を図る
ことができ、第２動作モードが優先される場合、第１動
作モードのアクセスタイムの短縮を図ることができる。
また、第１動作モード間に必要に応じて第２動作モード
を行なう場合、第１動作モードの占有率を向上させるこ
とができる。
のアクセス動作とする際、サイクルタイムの短縮を図る
ことができ、第２動作モードが優先される場合、第１動
作モードのアクセスタイムの短縮を図ることができる。
また、第１動作モード間に必要に応じて第２動作モード
を行なう場合、第１動作モードの占有率を向上させるこ
とができる。
【００２３】また、請求項２に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第１または
第２アドレスの少なくとも何れか一方をプリデコードす
るプリデコード部を備え、内部アドレスバスおよび冗長
判定結果バスには、プリデコードされたアドレスおよび
その冗長判定結果が出力されることを特徴とする。
請求項１に記載の半導体記憶装置において、第１または
第２アドレスの少なくとも何れか一方をプリデコードす
るプリデコード部を備え、内部アドレスバスおよび冗長
判定結果バスには、プリデコードされたアドレスおよび
その冗長判定結果が出力されることを特徴とする。
【００２４】請求項２の半導体記憶装置では、第１また
は第２アドレスのうち少なくとも何れか一方がプリデコ
ード部によりプリデコードされて内部アドレスバスに伝
えられ、プリデコードされた第２アドレスおよびその冗
長判定結果が、内部アドレスバスおよび冗長判定結果バ
スからアドレス保持部および冗長判定結果保持部に格納
される。
は第２アドレスのうち少なくとも何れか一方がプリデコ
ード部によりプリデコードされて内部アドレスバスに伝
えられ、プリデコードされた第２アドレスおよびその冗
長判定結果が、内部アドレスバスおよび冗長判定結果バ
スからアドレス保持部および冗長判定結果保持部に格納
される。
【００２５】これにより、第２動作モードに先立って、
予め第２アドレスのプリデコード処理も行なっておくこ
とができるので、第２動作モードの動作期間を更に短縮
することができる。
予め第２アドレスのプリデコード処理も行なっておくこ
とができるので、第２動作モードの動作期間を更に短縮
することができる。
【００２６】また、請求項３に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第１または
第２動作モードの動作期間と動作期間の終了から次の動
作期間の開始までの非動作期間とを１単位として構成さ
れる動作サイクルごとに、第１または第２動作モードの
設定が行なわれ、第１または第２アドレスを内部アドレ
スバスに出力するアドレス経路を確立するアドレス切り
替え部を備え、アドレス切り替え部は、第１または第２
動作モード間で動作モードが切り替えられる際、動作サ
イクル開始以後の第１切り替えタイミングにおいての
み、アドレス経路の切り替えを行なうことを特徴とす
る。
請求項１に記載の半導体記憶装置において、第１または
第２動作モードの動作期間と動作期間の終了から次の動
作期間の開始までの非動作期間とを１単位として構成さ
れる動作サイクルごとに、第１または第２動作モードの
設定が行なわれ、第１または第２アドレスを内部アドレ
スバスに出力するアドレス経路を確立するアドレス切り
替え部を備え、アドレス切り替え部は、第１または第２
動作モード間で動作モードが切り替えられる際、動作サ
イクル開始以後の第１切り替えタイミングにおいての
み、アドレス経路の切り替えを行なうことを特徴とす
る。
【００２７】また、請求項４に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第１または
第２アドレスを取り込んでラッチし、内部アドレスバス
に出力するアドレス切り替え部を備え、アドレス切り替
え部は、動作サイクル開始以後の第１取込タイミングに
おいてのみ、第１または第２アドレスを取り込んでラッ
チすることを特徴とする。
請求項１に記載の半導体記憶装置において、第１または
第２アドレスを取り込んでラッチし、内部アドレスバス
に出力するアドレス切り替え部を備え、アドレス切り替
え部は、動作サイクル開始以後の第１取込タイミングに
おいてのみ、第１または第２アドレスを取り込んでラッ
チすることを特徴とする。
【００２８】請求項３の半導体記憶装置では、動作モー
ドが切り替えられる動作サイクル開始以後の第１切り替
えタイミングにおいてのみ、アドレス切り替え部により
アドレス経路が切り替えられ、請求項４の半導体記憶装
置では、動作サイクル開始以後の第１取込タイミングに
おいてのみ、アドレス切り替え部において第１または第
２アドレスが取り込まれラッチされる。
ドが切り替えられる動作サイクル開始以後の第１切り替
えタイミングにおいてのみ、アドレス切り替え部により
アドレス経路が切り替えられ、請求項４の半導体記憶装
置では、動作サイクル開始以後の第１取込タイミングに
おいてのみ、アドレス切り替え部において第１または第
２アドレスが取り込まれラッチされる。
【００２９】また、請求項５に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第１または
第２動作モードの動作期間と動作期間の終了から次の動
作期間の開始までの非動作期間とを１単位として構成さ
れる動作サイクルごとに、第１または第２動作モードの
設定が行なわれ、第１および第２切り替え部は、第１ま
たは第２動作モード間で動作モードが切り替えられる
際、動作サイクル開始以後の第２切り替えタイミングに
おいてのみ、内部アドレスバスまたはアドレス保持部、
および冗長判定結果バスまたは冗長判定結果保持部の選
択の切り替えを行なうことを特徴とする。
請求項１に記載の半導体記憶装置において、第１または
第２動作モードの動作期間と動作期間の終了から次の動
作期間の開始までの非動作期間とを１単位として構成さ
れる動作サイクルごとに、第１または第２動作モードの
設定が行なわれ、第１および第２切り替え部は、第１ま
たは第２動作モード間で動作モードが切り替えられる
際、動作サイクル開始以後の第２切り替えタイミングに
おいてのみ、内部アドレスバスまたはアドレス保持部、
および冗長判定結果バスまたは冗長判定結果保持部の選
択の切り替えを行なうことを特徴とする。
【００３０】また、請求項６に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第１および
第２切り替え部は、内部アドレスバスまたはアドレス保
持部、および冗長判定結果バスまたは冗長判定結果保持
部からの出力を取り込んでラッチする第１および第２ラ
ッチ部を備え、動作サイクル開始以後の第２取込タイミ
ングにおいてのみ、内部アドレスバスまたはアドレス保
持部、および冗長判定結果バスまたは冗長判定結果保持
部を選択することを特徴とする。
請求項１に記載の半導体記憶装置において、第１および
第２切り替え部は、内部アドレスバスまたはアドレス保
持部、および冗長判定結果バスまたは冗長判定結果保持
部からの出力を取り込んでラッチする第１および第２ラ
ッチ部を備え、動作サイクル開始以後の第２取込タイミ
ングにおいてのみ、内部アドレスバスまたはアドレス保
持部、および冗長判定結果バスまたは冗長判定結果保持
部を選択することを特徴とする。
【００３１】請求項５の半導体記憶装置では、動作モー
ドが切り替えられる動作サイクル開始以後の第２切り替
えタイミングにおいてのみ、第１および第２切り替え部
により内部アドレスバスまたはアドレス保持部、および
冗長判定結果バスまたは冗長判定結果保持部の選択が切
り替えられ、請求項６の半導体記憶装置では、動作サイ
クル開始以後の第２取込タイミングにおいてのみ、第１
および第２切り替え部において、内部アドレスバスまた
はアドレス保持部、および冗長判定結果バスまたは冗長
判定結果保持部が選択されて取り込まれ第１および第２
ラッチ部でラッチされる。
ドが切り替えられる動作サイクル開始以後の第２切り替
えタイミングにおいてのみ、第１および第２切り替え部
により内部アドレスバスまたはアドレス保持部、および
冗長判定結果バスまたは冗長判定結果保持部の選択が切
り替えられ、請求項６の半導体記憶装置では、動作サイ
クル開始以後の第２取込タイミングにおいてのみ、第１
および第２切り替え部において、内部アドレスバスまた
はアドレス保持部、および冗長判定結果バスまたは冗長
判定結果保持部が選択されて取り込まれ第１および第２
ラッチ部でラッチされる。
【００３２】また、請求項９に係る半導体記憶装置の制
御方法は、請求項８に記載の半導体記憶装置の制御方法
において、アクセス対象選択ステップへの第１アドレス
の供給、または動作対象保持ステップへの第２アドレス
の供給を切り替えて行なうアドレス供給ステップを有
し、動作モードが切り替えられる動作サイクル開始以後
においてのみ、アクセス対象選択ステップにおける選択
の切り替え、またはアドレス供給ステップにおける供給
の切り替えのうち少なくとも一方を行なうことを特徴と
する。
御方法は、請求項８に記載の半導体記憶装置の制御方法
において、アクセス対象選択ステップへの第１アドレス
の供給、または動作対象保持ステップへの第２アドレス
の供給を切り替えて行なうアドレス供給ステップを有
し、動作モードが切り替えられる動作サイクル開始以後
においてのみ、アクセス対象選択ステップにおける選択
の切り替え、またはアドレス供給ステップにおける供給
の切り替えのうち少なくとも一方を行なうことを特徴と
する。
【００３３】これにより、非動作期間にアドレス設定が
不定となり、不要なアドレスの入力および冗長判定動作
が行なわれることはなく、不要な回路動作に伴う不要な
電流消費を抑えることができる。大容量化に伴いアドレ
スビット数や冗長構成が増大した場合に有効に電流消費
を低減することができる。
不定となり、不要なアドレスの入力および冗長判定動作
が行なわれることはなく、不要な回路動作に伴う不要な
電流消費を抑えることができる。大容量化に伴いアドレ
スビット数や冗長構成が増大した場合に有効に電流消費
を低減することができる。
【００３４】また、請求項７に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第２アドレ
スごとに第２動作モードの実行の可否を判定する実行可
否判定部を備え、実行可否判定部により非実行の判定を
受けた第２アドレスについては、第２アドレスの内部ア
ドレスバスへの供給を禁止し、制御信号を非活性化する
と共に、非実行の第２動作モードの際、第１および第２
切り替え部の選択が禁止されることを特徴とする。
請求項１に記載の半導体記憶装置において、第２アドレ
スごとに第２動作モードの実行の可否を判定する実行可
否判定部を備え、実行可否判定部により非実行の判定を
受けた第２アドレスについては、第２アドレスの内部ア
ドレスバスへの供給を禁止し、制御信号を非活性化する
と共に、非実行の第２動作モードの際、第１および第２
切り替え部の選択が禁止されることを特徴とする。
【００３５】また、請求項１０に係る半導体記憶装置の
制御方法は、請求項８に記載の半導体記憶装置の制御方
法において、第２アドレスごとに第２動作モードの実行
の可否を判定する実行可否判定ステップを有し、実行可
否判定ステップにより非実行の判定を受けた第２アドレ
スについては、アクセス対象選択ステップおよび動作対
象保持ステップが禁止されることを特徴とする。
制御方法は、請求項８に記載の半導体記憶装置の制御方
法において、第２アドレスごとに第２動作モードの実行
の可否を判定する実行可否判定ステップを有し、実行可
否判定ステップにより非実行の判定を受けた第２アドレ
スについては、アクセス対象選択ステップおよび動作対
象保持ステップが禁止されることを特徴とする。
【００３６】これにより、非実行の判定を受けた第２ア
ドレスに対しては、第２動作モードは行なわれないの
で、第２動作モードに先立つ、第２アドレスのアドレス
保持部への格納、第２アドレスの冗長判定、および第２
アドレスの冗長判定結果の冗長判定結果保持部への格納
を禁止し、第１および第２切り替え部の選択も禁止する
ことができ、不要な回路動作による電流消費を低減する
ことができる。大容量化に伴いアドレスビット数や冗長
構成が増大した場合に有効に電流消費を低減することが
できる。
ドレスに対しては、第２動作モードは行なわれないの
で、第２動作モードに先立つ、第２アドレスのアドレス
保持部への格納、第２アドレスの冗長判定、および第２
アドレスの冗長判定結果の冗長判定結果保持部への格納
を禁止し、第１および第２切り替え部の選択も禁止する
ことができ、不要な回路動作による電流消費を低減する
ことができる。大容量化に伴いアドレスビット数や冗長
構成が増大した場合に有効に電流消費を低減することが
できる。
【００３７】
【発明の実施の形態】以下、本発明の半導体記憶装置、
およびその制御方法について具体化した第１乃至第４実
施形態を図１乃至図１８に基づき図面を参照しつつ詳細
に説明する。
およびその制御方法について具体化した第１乃至第４実
施形態を図１乃至図１８に基づき図面を参照しつつ詳細
に説明する。
【００３８】図１に示す第１実施形態は、内蔵されたリ
フレッシュ動作と外部からのデータアクセス動作とを互
いに随時のタイミングで独立して動作させる動作仕様の
半導体記憶装置に本発明を適用した場合である。リフレ
ッシュ動作モードとデータアクセス動作モードとを互い
に独立して動作させることができるため、リフレッシュ
動作のための外部コントローラが不要となり、擬似ＳＲ
ＡＭ等のＳＲＡＭ等への互換性をより完全なものとした
半導体記憶装置である。尚、図１では、ロウアドレス系
に関する部分のみを示している。
フレッシュ動作と外部からのデータアクセス動作とを互
いに随時のタイミングで独立して動作させる動作仕様の
半導体記憶装置に本発明を適用した場合である。リフレ
ッシュ動作モードとデータアクセス動作モードとを互い
に独立して動作させることができるため、リフレッシュ
動作のための外部コントローラが不要となり、擬似ＳＲ
ＡＭ等のＳＲＡＭ等への互換性をより完全なものとした
半導体記憶装置である。尚、図１では、ロウアドレス系
に関する部分のみを示している。
【００３９】所定の制御端子５０はＩ／Ｏ制御部５４に
接続され、制御端子５０から入力される制御信号に応じ
て外部アクセス要求信号ＲＥＱ（Ｏ）を出力する。外部
アクセス要求信号ＲＥＱ（Ｏ）は、所定ビット数のアド
レス端子５０から入力されるアドレス信号と共に、ロウ
アドレスバッファ５２に接続され、データアクセスアド
レスＡｄｄ（Ｏ）をアドレス切り替え部１０に出力す
る。
接続され、制御端子５０から入力される制御信号に応じ
て外部アクセス要求信号ＲＥＱ（Ｏ）を出力する。外部
アクセス要求信号ＲＥＱ（Ｏ）は、所定ビット数のアド
レス端子５０から入力されるアドレス信号と共に、ロウ
アドレスバッファ５２に接続され、データアクセスアド
レスＡｄｄ（Ｏ）をアドレス切り替え部１０に出力す
る。
【００４０】また、内蔵されているリフレッシュタイミ
ング計時部５６から所定時間ごとに出力されるリフレッ
シュ要求信号ＲＥＱ（Ｉ）は、リフレッシュアドレスカ
ウンタ５３に入力される。リフレッシュアドレスカウン
タ５３からはリフレッシュアドレスＡｄｄ（Ｉ）がアド
レス切り替え部１０に入力される。
ング計時部５６から所定時間ごとに出力されるリフレッ
シュ要求信号ＲＥＱ（Ｉ）は、リフレッシュアドレスカ
ウンタ５３に入力される。リフレッシュアドレスカウン
タ５３からはリフレッシュアドレスＡｄｄ（Ｉ）がアド
レス切り替え部１０に入力される。
【００４１】Ｉ／Ｏ制御部５４から出力される外部アク
セス要求信号ＲＥＱ（Ｏ）は、リフレッシュ要求信号Ｒ
ＥＱ（Ｉ）と共にアクセスアービタ６０に入力される。
アクセスアービタ６０は、レベル信号またはパルス信号
として入力される要求信号ＲＥＱ（Ｏ）、ＲＥＱ（Ｉ）
のレベル遷移を検出することにより、発生する要求信号
間の信号の先後を検出することができる。アクセスアー
ビタ６０からは、信号の先後の検出結果として、外部ア
クセス要求信号ＲＥＱ（Ｏ）を優先する場合にはデータ
アクセス動作モード信号Ｍ（Ｏ）が、リフレッシュ要求
信号ＲＥＱ（Ｉ）を優先する場合にはリフレッシュ動作
モード信号Ｍ（Ｉ）が、モード判定部６２に出力され
る。
セス要求信号ＲＥＱ（Ｏ）は、リフレッシュ要求信号Ｒ
ＥＱ（Ｉ）と共にアクセスアービタ６０に入力される。
アクセスアービタ６０は、レベル信号またはパルス信号
として入力される要求信号ＲＥＱ（Ｏ）、ＲＥＱ（Ｉ）
のレベル遷移を検出することにより、発生する要求信号
間の信号の先後を検出することができる。アクセスアー
ビタ６０からは、信号の先後の検出結果として、外部ア
クセス要求信号ＲＥＱ（Ｏ）を優先する場合にはデータ
アクセス動作モード信号Ｍ（Ｏ）が、リフレッシュ要求
信号ＲＥＱ（Ｉ）を優先する場合にはリフレッシュ動作
モード信号Ｍ（Ｉ）が、モード判定部６２に出力され
る。
【００４２】モード判定部６２では、入力される動作モ
ード信号Ｍ（Ｏ）、Ｍ（Ｉ）に応じて、制御信号ＬＣ
Ｈ、ＳＷが出力される。制御信号ＬＣＨは、アドレス切
り替え部１０に入力され、内部アドレスバスＩＡｄｄに
供給すべきアドレスを、データアクセスアドレスＡｄｄ
（Ｏ）、リフレッシュアドレスＡｄｄ（Ｉ）間で切り替
える制御を行なう。
ード信号Ｍ（Ｏ）、Ｍ（Ｉ）に応じて、制御信号ＬＣ
Ｈ、ＳＷが出力される。制御信号ＬＣＨは、アドレス切
り替え部１０に入力され、内部アドレスバスＩＡｄｄに
供給すべきアドレスを、データアクセスアドレスＡｄｄ
（Ｏ）、リフレッシュアドレスＡｄｄ（Ｉ）間で切り替
える制御を行なう。
【００４３】更に、内部アドレス保持部１１および内部
アドレス冗長判定結果保持部１２に入力されており、内
部アドレスバスＩＡｄｄにリフレッシュアドレスＡｄｄ
（Ｉ）が供給された際に、各保時部１１、１２への格納
動作を制御する。内部アドレス保持部１１には内部アド
レスバスＩＡｄｄが接続されており、制御信号ＬＣＨに
より制御されて内部アドレスバスＩＡｄｄに供給される
リフレッシュアドレスＡｄｄ（Ｉ）が保持される。内部
アドレス冗長判定結果保持部１２には内部アドレスバス
ＩＡｄｄに接続されている冗長判定部１５からの冗長判
定結果バスＲＪが入力されており、制御信号ＬＣＨによ
り制御されて内部アドレスバスＩＡｄｄに供給されるリ
フレッシュアドレスＡｄｄ（Ｉ）に対する冗長判定結果
ＲＪ（Ｉ）が保持される。
アドレス冗長判定結果保持部１２に入力されており、内
部アドレスバスＩＡｄｄにリフレッシュアドレスＡｄｄ
（Ｉ）が供給された際に、各保時部１１、１２への格納
動作を制御する。内部アドレス保持部１１には内部アド
レスバスＩＡｄｄが接続されており、制御信号ＬＣＨに
より制御されて内部アドレスバスＩＡｄｄに供給される
リフレッシュアドレスＡｄｄ（Ｉ）が保持される。内部
アドレス冗長判定結果保持部１２には内部アドレスバス
ＩＡｄｄに接続されている冗長判定部１５からの冗長判
定結果バスＲＪが入力されており、制御信号ＬＣＨによ
り制御されて内部アドレスバスＩＡｄｄに供給されるリ
フレッシュアドレスＡｄｄ（Ｉ）に対する冗長判定結果
ＲＪ（Ｉ）が保持される。
【００４４】制御信号ＳＷは、切り替え部Ａ（１３）お
よび切り替え部Ｊ（１４）に入力され、各々、内部アド
レスバスＩＡｄｄに供給されるデータアクセスアドレス
Ａｄｄ（Ｏ）または内部アドレス保持部１１に格納され
ているリフレッシュアドレスＡｄｄ（Ｉ）、および冗長
判定部１５からのデータアクセスアドレスＡｄｄ（Ｏ）
の冗長判定結果ＲＪ（Ｏ）または内部アドレス冗長判定
結果保持部１２に格納されている保持冗長判定結果ＬＪ
（Ｉ）の何れか一方を選択して、アクセス対象アドレス
バスＭＡｄｄおよびアクセス対象冗長判定結果バスＭＪ
に出力される。
よび切り替え部Ｊ（１４）に入力され、各々、内部アド
レスバスＩＡｄｄに供給されるデータアクセスアドレス
Ａｄｄ（Ｏ）または内部アドレス保持部１１に格納され
ているリフレッシュアドレスＡｄｄ（Ｉ）、および冗長
判定部１５からのデータアクセスアドレスＡｄｄ（Ｏ）
の冗長判定結果ＲＪ（Ｏ）または内部アドレス冗長判定
結果保持部１２に格納されている保持冗長判定結果ＬＪ
（Ｉ）の何れか一方を選択して、アクセス対象アドレス
バスＭＡｄｄおよびアクセス対象冗長判定結果バスＭＪ
に出力される。
【００４５】アクセス対象アドレスバスＭＡｄｄおよび
アクセス対象冗長判定結果バスＭＪは、ワード線駆動系
回路６４に接続されている。ワード線駆動系回路６４で
は、入力されるアクセス対象のアドレスおよびその冗長
判定結果（以下、両者を纏めてアドレス情報と記す）に
対してデコード処理等を行なうことにより、該当するワ
ード線ＷＬ０〜ＷＬｎ（以下、総称としてＷＬｓと記
す）を選択活性化する。この場合、入力される冗長判定
結果ＲＪ（Ｏ）、ＲＪ（Ｉ）によっては、ワード線ＷＬ
０〜ＷＬｎに代えて冗長ワード線ＳＷＬ０〜ＳＷＬｍ
（以下、総称としてＳＷＬｓと記す）を選択活性化す
る。選択活性化されたワード線ＷＬｓあるいは冗長ワー
ド線ＳＷＬｓは、メモリセルアレイ６６に入力され、ア
クセス対象となるメモリセルを選択する。
アクセス対象冗長判定結果バスＭＪは、ワード線駆動系
回路６４に接続されている。ワード線駆動系回路６４で
は、入力されるアクセス対象のアドレスおよびその冗長
判定結果（以下、両者を纏めてアドレス情報と記す）に
対してデコード処理等を行なうことにより、該当するワ
ード線ＷＬ０〜ＷＬｎ（以下、総称としてＷＬｓと記
す）を選択活性化する。この場合、入力される冗長判定
結果ＲＪ（Ｏ）、ＲＪ（Ｉ）によっては、ワード線ＷＬ
０〜ＷＬｎに代えて冗長ワード線ＳＷＬ０〜ＳＷＬｍ
（以下、総称としてＳＷＬｓと記す）を選択活性化す
る。選択活性化されたワード線ＷＬｓあるいは冗長ワー
ド線ＳＷＬｓは、メモリセルアレイ６６に入力され、ア
クセス対象となるメモリセルを選択する。
【００４６】第１実施形態の半導体記憶装置では、制御
端子５０からの制御信号の入力により要求されるデータ
アクセス動作モードと、内蔵のリフレッシュタイミング
計時部５６から所定時間ごとに要求されるリフレッシュ
動作モードとは、互いに独立に動作が要求される。そこ
で、アクセスアービタ６０により、要求信号ＲＥＱ
（Ｏ）、ＲＥＱ（Ｉ）間の調整を行なった上で実行すべ
き動作を決定する。具体的には、制御端子５０から入力
される制御信号は、Ｉ／Ｏ制御部５４に入力されて外部
アクセス要求信号ＲＥＱ（Ｏ）としてアクセスアービタ
６０に外部データアクセスの要求が出力される。リフレ
ッシュタイミング計時部５６からは、リフレッシュトリ
ガ要求ＲＥＱ（Ｉ）が出力され、アクセスアービタ６０
にリフレッシュ動作の要求が出力される。
端子５０からの制御信号の入力により要求されるデータ
アクセス動作モードと、内蔵のリフレッシュタイミング
計時部５６から所定時間ごとに要求されるリフレッシュ
動作モードとは、互いに独立に動作が要求される。そこ
で、アクセスアービタ６０により、要求信号ＲＥＱ
（Ｏ）、ＲＥＱ（Ｉ）間の調整を行なった上で実行すべ
き動作を決定する。具体的には、制御端子５０から入力
される制御信号は、Ｉ／Ｏ制御部５４に入力されて外部
アクセス要求信号ＲＥＱ（Ｏ）としてアクセスアービタ
６０に外部データアクセスの要求が出力される。リフレ
ッシュタイミング計時部５６からは、リフレッシュトリ
ガ要求ＲＥＱ（Ｉ）が出力され、アクセスアービタ６０
にリフレッシュ動作の要求が出力される。
【００４７】アクセスアービタ６０では、外部アクセス
要求信号ＲＥＱ（Ｏ）とリフレッシュ要求信号ＲＥＱ
（Ｉ）との何れか一方の要求信号が出力される場合に
は、要求されている動作に対応して、データアクセス動
作モード信号Ｍ（Ｏ）またはリフレッシュ動作モード信
号Ｍ（Ｉ）の何れか一方の動作モード信号が出力され
る。動作要求が競合する場合には、外部アクセス要求信
号ＲＥＱ（Ｏ）とリフレッシュ要求信号ＲＥＱ（Ｉ）と
の調整が行なわれ、動作モード信号Ｍ（Ｏ）またはＭ
（Ｉ）の何れか一方が優先されて出力された後、当該動
作の終了に引き続いて他方の動作である動作モード信号
Ｍ（Ｉ）またはＭ（Ｏ）の何れか一方が出力される。デ
ータの消失回避を優先してリフレッシュ動作を先行させ
る制御、または外部アクセスの応答を優先して外部デー
タアクセス動作を先行させる制御の何れの制御を先行し
て選択することもできる。動作シーケンスの順序に関わ
らず、連続する両動作でサイクルタイムｔＣＥが規定さ
れる。
要求信号ＲＥＱ（Ｏ）とリフレッシュ要求信号ＲＥＱ
（Ｉ）との何れか一方の要求信号が出力される場合に
は、要求されている動作に対応して、データアクセス動
作モード信号Ｍ（Ｏ）またはリフレッシュ動作モード信
号Ｍ（Ｉ）の何れか一方の動作モード信号が出力され
る。動作要求が競合する場合には、外部アクセス要求信
号ＲＥＱ（Ｏ）とリフレッシュ要求信号ＲＥＱ（Ｉ）と
の調整が行なわれ、動作モード信号Ｍ（Ｏ）またはＭ
（Ｉ）の何れか一方が優先されて出力された後、当該動
作の終了に引き続いて他方の動作である動作モード信号
Ｍ（Ｉ）またはＭ（Ｏ）の何れか一方が出力される。デ
ータの消失回避を優先してリフレッシュ動作を先行させ
る制御、または外部アクセスの応答を優先して外部デー
タアクセス動作を先行させる制御の何れの制御を先行し
て選択することもできる。動作シーケンスの順序に関わ
らず、連続する両動作でサイクルタイムｔＣＥが規定さ
れる。
【００４８】アクセスアービタ６０よりデータアクセス
動作モード信号Ｍ（Ｏ）が出力されると、モード判定部
６２から出力される制御信号ＬＣＨにより、アドレス切
り替え部１０はデータアクセスアドレスバスＡｄｄ
（Ｏ）を選択して、内部アドレスバスＩＡｄｄにはロウ
アドレスバッファ５２からのデータアクセスアドレスＡ
ｄｄ（Ｏ）が取り込まれる。また、内部アドレス保持部
１１および内部アドレス冗長判定結果保持部１２は保持
状態に維持されており、内部アドレスバスＩＡｄｄに取
り込まれたデータアクセスアドレスＡｄｄ（Ｏ）および
冗長判定部１５により出力されるデータアクセスアドレ
スＡｄｄ（Ｏ）の冗長判定結果ＲＪ（Ｏ）が新たに格納
されることはない。
動作モード信号Ｍ（Ｏ）が出力されると、モード判定部
６２から出力される制御信号ＬＣＨにより、アドレス切
り替え部１０はデータアクセスアドレスバスＡｄｄ
（Ｏ）を選択して、内部アドレスバスＩＡｄｄにはロウ
アドレスバッファ５２からのデータアクセスアドレスＡ
ｄｄ（Ｏ）が取り込まれる。また、内部アドレス保持部
１１および内部アドレス冗長判定結果保持部１２は保持
状態に維持されており、内部アドレスバスＩＡｄｄに取
り込まれたデータアクセスアドレスＡｄｄ（Ｏ）および
冗長判定部１５により出力されるデータアクセスアドレ
スＡｄｄ（Ｏ）の冗長判定結果ＲＪ（Ｏ）が新たに格納
されることはない。
【００４９】また、モード判定部６２から出力される制
御信号ＳＷにより、切り替え部Ａ（１３）および切り替
え部Ｊ（１４）は、内部アドレスバスＩＡｄｄおよび冗
長判定結果バスＲＪを選択して、アクセス対象アドレス
バスＭＡｄｄにはデータアクセスアドレスＡｄｄ（Ｏ）
が取り込まれ、アクセス対象冗長判定結果バスＭＪには
冗長判定結果ＲＪ（Ｏ）が取り込まれる。
御信号ＳＷにより、切り替え部Ａ（１３）および切り替
え部Ｊ（１４）は、内部アドレスバスＩＡｄｄおよび冗
長判定結果バスＲＪを選択して、アクセス対象アドレス
バスＭＡｄｄにはデータアクセスアドレスＡｄｄ（Ｏ）
が取り込まれ、アクセス対象冗長判定結果バスＭＪには
冗長判定結果ＲＪ（Ｏ）が取り込まれる。
【００５０】アドレス端子５０から入力されるアドレス
信号が、ロウアドレスバッファ５２を介してデータアク
セスアドレスＡｄｄ（Ｏ）として、アドレス切り替え部
１０で選択されて内部アドレスバスＩＡｄｄに取り込ま
れ、更に切り替え部Ａ（１３）により選択されてアクセ
ス対象アドレスバスＭＡｄｄに取り込まれる。内部アド
レスバスＩＡｄｄに取り込まれたデータアクセスアドレ
スＡｄｄ（Ｏ）は、同時に冗長判定部１５で冗長判定さ
れ、冗長判定結果ＲＪ（Ｏ）が、切り替え部Ｊ（１４）
で選択されてアクセス対象冗長判定結果バスＭＪに取り
込まれる。
信号が、ロウアドレスバッファ５２を介してデータアク
セスアドレスＡｄｄ（Ｏ）として、アドレス切り替え部
１０で選択されて内部アドレスバスＩＡｄｄに取り込ま
れ、更に切り替え部Ａ（１３）により選択されてアクセ
ス対象アドレスバスＭＡｄｄに取り込まれる。内部アド
レスバスＩＡｄｄに取り込まれたデータアクセスアドレ
スＡｄｄ（Ｏ）は、同時に冗長判定部１５で冗長判定さ
れ、冗長判定結果ＲＪ（Ｏ）が、切り替え部Ｊ（１４）
で選択されてアクセス対象冗長判定結果バスＭＪに取り
込まれる。
【００５１】モード判定部６２は、動作モード信号Ｍ
（Ｏ）、Ｍ（Ｉ）の切り替わりごとに制御信号ＬＣＨ、
ＳＷを切り替えるので、データアクセス動作モード信号
Ｍ（Ｏ）が一旦入力されると、リフレッシュ動作モード
信号Ｍ（Ｉ）が入力されるまで制御信号ＬＣＨ、ＳＷは
上記の状態に維持され、各アドレスバスＩＡｄｄ、ＭＡ
ｄｄにはデータアクセスアドレスＡｄｄ（Ｏ）が伝播さ
れるアドレス経路が確立される。
（Ｏ）、Ｍ（Ｉ）の切り替わりごとに制御信号ＬＣＨ、
ＳＷを切り替えるので、データアクセス動作モード信号
Ｍ（Ｏ）が一旦入力されると、リフレッシュ動作モード
信号Ｍ（Ｉ）が入力されるまで制御信号ＬＣＨ、ＳＷは
上記の状態に維持され、各アドレスバスＩＡｄｄ、ＭＡ
ｄｄにはデータアクセスアドレスＡｄｄ（Ｏ）が伝播さ
れるアドレス経路が確立される。
【００５２】アクセスアービタ６０よりリフレッシュ動
作モード信号Ｍ（Ｉ）が出力されると、モード判定部６
２から出力される制御信号ＬＣＨにより、アドレス切り
替え部１０はリフレッシュアドレスバスＡｄｄ（Ｉ）を
選択して、内部アドレスバスＩＡｄｄにはリフレッシュ
アドレスカウンタ５３からのリフレッシュアドレスＡｄ
ｄ（Ｉ）が取り込まれる。また、内部アドレス保持部１
１および内部アドレス冗長判定結果保持部１２はアドレ
ス情報の格納状態となり、内部アドレスバスＩＡｄｄに
取り込まれたリフレッシュアドレスＡｄｄ（Ｉ）および
冗長判定部１５により出力されるリフレッシュアドレス
Ａｄｄ（Ｉ）の冗長判定結果ＲＪ（Ｉ）が格納される。
作モード信号Ｍ（Ｉ）が出力されると、モード判定部６
２から出力される制御信号ＬＣＨにより、アドレス切り
替え部１０はリフレッシュアドレスバスＡｄｄ（Ｉ）を
選択して、内部アドレスバスＩＡｄｄにはリフレッシュ
アドレスカウンタ５３からのリフレッシュアドレスＡｄ
ｄ（Ｉ）が取り込まれる。また、内部アドレス保持部１
１および内部アドレス冗長判定結果保持部１２はアドレ
ス情報の格納状態となり、内部アドレスバスＩＡｄｄに
取り込まれたリフレッシュアドレスＡｄｄ（Ｉ）および
冗長判定部１５により出力されるリフレッシュアドレス
Ａｄｄ（Ｉ）の冗長判定結果ＲＪ（Ｉ）が格納される。
【００５３】また、モード判定部６２から出力される制
御信号ＳＷにより、切り替え部Ａ（１３）および切り替
え部Ｊ（１４）は、内部アドレス保持部１１および内部
アドレス冗長判定結果保持部１２からの保持アドレスバ
スＬＡｄｄおよび保持冗長判定結果バスＬＪを選択し
て、アクセス対象アドレスバスＭＡｄｄには内部アドレ
ス保持部１１に格納されているリフレッシュアドレスＡ
ｄｄ（Ｉ）が取り込まれ、アクセス対象冗長判定結果バ
スＭＪには内部アドレス冗長判定結果保持部１２に格納
されているリフレッシュアドレスＡｄｄ（Ｉ）の冗長判
定結果ＲＪ（Ｉ）が取り込まれる。
御信号ＳＷにより、切り替え部Ａ（１３）および切り替
え部Ｊ（１４）は、内部アドレス保持部１１および内部
アドレス冗長判定結果保持部１２からの保持アドレスバ
スＬＡｄｄおよび保持冗長判定結果バスＬＪを選択し
て、アクセス対象アドレスバスＭＡｄｄには内部アドレ
ス保持部１１に格納されているリフレッシュアドレスＡ
ｄｄ（Ｉ）が取り込まれ、アクセス対象冗長判定結果バ
スＭＪには内部アドレス冗長判定結果保持部１２に格納
されているリフレッシュアドレスＡｄｄ（Ｉ）の冗長判
定結果ＲＪ（Ｉ）が取り込まれる。
【００５４】ここで、内部アドレス保持部１１に格納さ
れているリフレッシュアドレスＡｄｄ（Ｉ）および内部
アドレス冗長判定結果保持部１２に格納されている冗長
判定結果ＲＪ（Ｉ）は、リフレッシュ動作が開始される
と直ちにアクセス対象アドレスバスＭＡｄｄおよびアク
セス対象冗長判定結果バスＭＪに取り込まれ、取り込み
完了後、次のリフレッシュ動作が行なわれるまでに、内
部アドレス保持部１１および内部アドレス冗長判定結果
保持部１２への格納を完了する必要がある。
れているリフレッシュアドレスＡｄｄ（Ｉ）および内部
アドレス冗長判定結果保持部１２に格納されている冗長
判定結果ＲＪ（Ｉ）は、リフレッシュ動作が開始される
と直ちにアクセス対象アドレスバスＭＡｄｄおよびアク
セス対象冗長判定結果バスＭＪに取り込まれ、取り込み
完了後、次のリフレッシュ動作が行なわれるまでに、内
部アドレス保持部１１および内部アドレス冗長判定結果
保持部１２への格納を完了する必要がある。
【００５５】アクセスアービタ６０によりリフレッシュ
要求信号ＲＥＱ（Ｉ）に調整され、リフレッシュ動作モ
ード信号Ｍ（Ｉ）が出力されると、モード判定部６２か
らは先行して制御信号ＳＷが出力され、切り替え部Ａ
（１３）および切り替え部Ｊ（１４）により保持アドレ
スバスＬＡｄｄおよび保持冗長判定結果バスＬＪが選択
されて、リフレッシュ動作が開始される。各保時部１
１、１２からは、リフレッシュ動作の対象であるアドレ
ス情報として、リフレッシュアドレスＡｄｄ（Ｉ）およ
びその冗長判定結果ＲＪ（Ｉ）がワード線駆動系回路６
４に取り込まれる。
要求信号ＲＥＱ（Ｉ）に調整され、リフレッシュ動作モ
ード信号Ｍ（Ｉ）が出力されると、モード判定部６２か
らは先行して制御信号ＳＷが出力され、切り替え部Ａ
（１３）および切り替え部Ｊ（１４）により保持アドレ
スバスＬＡｄｄおよび保持冗長判定結果バスＬＪが選択
されて、リフレッシュ動作が開始される。各保時部１
１、１２からは、リフレッシュ動作の対象であるアドレ
ス情報として、リフレッシュアドレスＡｄｄ（Ｉ）およ
びその冗長判定結果ＲＪ（Ｉ）がワード線駆動系回路６
４に取り込まれる。
【００５６】各保時部１１、１２に格納されているアド
レス情報が出力された後には、格納されている内容の更
新を行なう必要がある。すなわち、次のリフレッシュ動
作の対象となるアドレス情報に更新する必要がある。こ
の更新は、モード判定部６２からの制御信号ＬＣＨによ
り行なわれる。この更新のタイミングは、次の動作モー
ドが開始される前であれば何れのタイミングでも可能で
ある。現在のリフレッシュ動作が行なわれている動作期
間中であっても、現在のリフレッシュ動作が完了した後
のプリチャージ期間中であってもよい。次の動作モード
が開始されるまでの期間内であれば、アクセスアービタ
６０から次の動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）が出力
されることはない。次の動作モードがリフレッシュ動作
である場合に、各保持部１１、１２から未更新のアドレ
ス情報がワード線駆動系回路６４に取り込まれることは
ない。また、次の動作モードがデータアクセス動作モー
ドである場合に、アドレス切り替え部１０によりデータ
アクセスアドレスバスＡｄｄ（Ｏ）が選択されてしま
い、リフレッシュアドレスカウンタ５３からの更新すべ
きリフレッシュアドレスＡｄｄ（Ｉ）が供給できないこ
ともない。
レス情報が出力された後には、格納されている内容の更
新を行なう必要がある。すなわち、次のリフレッシュ動
作の対象となるアドレス情報に更新する必要がある。こ
の更新は、モード判定部６２からの制御信号ＬＣＨによ
り行なわれる。この更新のタイミングは、次の動作モー
ドが開始される前であれば何れのタイミングでも可能で
ある。現在のリフレッシュ動作が行なわれている動作期
間中であっても、現在のリフレッシュ動作が完了した後
のプリチャージ期間中であってもよい。次の動作モード
が開始されるまでの期間内であれば、アクセスアービタ
６０から次の動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）が出力
されることはない。次の動作モードがリフレッシュ動作
である場合に、各保持部１１、１２から未更新のアドレ
ス情報がワード線駆動系回路６４に取り込まれることは
ない。また、次の動作モードがデータアクセス動作モー
ドである場合に、アドレス切り替え部１０によりデータ
アクセスアドレスバスＡｄｄ（Ｏ）が選択されてしま
い、リフレッシュアドレスカウンタ５３からの更新すべ
きリフレッシュアドレスＡｄｄ（Ｉ）が供給できないこ
ともない。
【００５７】更新された各保時部１１、１２のリフレッ
シュアドレスＡｄｄ（Ｉ）および冗長判定結果ＲＪ
（Ｉ）は、次のリフレッシュ動作までの間の動作状態に
関わらず、各保持部１１、１２において保持し続けられ
る。
シュアドレスＡｄｄ（Ｉ）および冗長判定結果ＲＪ
（Ｉ）は、次のリフレッシュ動作までの間の動作状態に
関わらず、各保持部１１、１２において保持し続けられ
る。
【００５８】尚、図示はしていないが、リフレッシュタ
イミング計時部５６からリフレッシュ要求信号ＲＥＱ
（Ｉ）に先行する所定タイミングの制御信号を出力する
ことにより、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）が出力
されていない期間において、制御信号ＬＣＨを出力して
リフレッシュアドレスＡｄｄ（Ｉ）およびその冗長判定
結果ＲＪ（Ｉ）を各保持部１１、１２に取り込むような
構成とすることも可能である。
イミング計時部５６からリフレッシュ要求信号ＲＥＱ
（Ｉ）に先行する所定タイミングの制御信号を出力する
ことにより、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）が出力
されていない期間において、制御信号ＬＣＨを出力して
リフレッシュアドレスＡｄｄ（Ｉ）およびその冗長判定
結果ＲＪ（Ｉ）を各保持部１１、１２に取り込むような
構成とすることも可能である。
【００５９】ここで、制御信号ＬＣＨによるリフレッシ
ュアドレスバスＡｄｄ（Ｉ）の選択に先立ち、リフレッ
シュアドレスカウンタ５３のカウント値を更新しておく
べきことは言うまでもない。
ュアドレスバスＡｄｄ（Ｉ）の選択に先立ち、リフレッ
シュアドレスカウンタ５３のカウント値を更新しておく
べきことは言うまでもない。
【００６０】リフレッシュアドレスカウンタ５３からの
リフレッシュアドレスＡｄｄ（Ｉ）は、リフレッシュ動
作に並行して更新される。そして、更新されたリフレッ
シュアドレスＡｄｄ（Ｉ）は、そのＡｄｄ（Ｉ）に対応
するリフレッシュ動作の開始前に、制御信号ＬＣＨによ
り、アドレス切り替え部１０で選択されて内部アドレス
バスＩＡｄｄに取り込まれると共に内部アドレス保持部
１１に格納される。同時に、冗長判定部１５により冗長
判定が行なわれ、冗長判定結果ＲＪ（Ｉ）が内部アドレ
ス冗長判定結果保持部１２に格納される。これらのアド
レス情報は、対応するリフレッシュ動作の開始まで保持
される。
リフレッシュアドレスＡｄｄ（Ｉ）は、リフレッシュ動
作に並行して更新される。そして、更新されたリフレッ
シュアドレスＡｄｄ（Ｉ）は、そのＡｄｄ（Ｉ）に対応
するリフレッシュ動作の開始前に、制御信号ＬＣＨによ
り、アドレス切り替え部１０で選択されて内部アドレス
バスＩＡｄｄに取り込まれると共に内部アドレス保持部
１１に格納される。同時に、冗長判定部１５により冗長
判定が行なわれ、冗長判定結果ＲＪ（Ｉ）が内部アドレ
ス冗長判定結果保持部１２に格納される。これらのアド
レス情報は、対応するリフレッシュ動作の開始まで保持
される。
【００６１】対応するリフレッシュ動作の開始時には、
制御信号ＳＷにより、各保持部１１、１２に保持されて
いるリフレッシュアドレスＡｄｄ（Ｉ）および冗長判定
結果ＲＪ（Ｉ）が、切り替え部Ａ（１３）および切り替
え部Ｊ（１４）により選択されて、アクセス対象アドレ
スバスＭＡｄｄおよびアクセス対象冗長判定結果バスＭ
Ｊに取り込まれ、ワード線駆動系回路６４でのデコード
処理等の後、ワード線ＷＬｓまたは冗長ワード線ＳＷＬ
ｓとしてメモリセルアレイ６６に出力される。
制御信号ＳＷにより、各保持部１１、１２に保持されて
いるリフレッシュアドレスＡｄｄ（Ｉ）および冗長判定
結果ＲＪ（Ｉ）が、切り替え部Ａ（１３）および切り替
え部Ｊ（１４）により選択されて、アクセス対象アドレ
スバスＭＡｄｄおよびアクセス対象冗長判定結果バスＭ
Ｊに取り込まれ、ワード線駆動系回路６４でのデコード
処理等の後、ワード線ＷＬｓまたは冗長ワード線ＳＷＬ
ｓとしてメモリセルアレイ６６に出力される。
【００６２】モード判定部６２は、動作モード信号Ｍ
（Ｏ）、Ｍ（Ｉ）の切り替わりごとに制御信号ＬＣＨ、
ＳＷが切り替えられるので、リフレッシュ動作モード信
号Ｍ（Ｉ）が一旦入力されると、データアクセス動作モ
ード信号Ｍ（Ｏ）が入力されるまで制御信号ＬＣＨ、Ｓ
Ｗは上記の状態に維持され、内部アドレスバスＩＡｄｄ
にはリフレッシュアドレスＡｄｄ（Ｉ）が伝播される。
また、アクセス対象アドレスバスＭＡｄｄおよびアクセ
ス対象冗長判定結果バスＭＪには、保持アドレスバスＬ
Ａｄｄおよび保持冗長判定結果バスＬＪが選択されるた
め、予め保持されているリフレッシュアドレスＡｄｄ
（Ｉ）および冗長判定結果ＲＪ（Ｉ）を、ワード線駆動
系回路６４に供給することができ、アドレス情報の供給
時間を短縮することができる。
（Ｏ）、Ｍ（Ｉ）の切り替わりごとに制御信号ＬＣＨ、
ＳＷが切り替えられるので、リフレッシュ動作モード信
号Ｍ（Ｉ）が一旦入力されると、データアクセス動作モ
ード信号Ｍ（Ｏ）が入力されるまで制御信号ＬＣＨ、Ｓ
Ｗは上記の状態に維持され、内部アドレスバスＩＡｄｄ
にはリフレッシュアドレスＡｄｄ（Ｉ）が伝播される。
また、アクセス対象アドレスバスＭＡｄｄおよびアクセ
ス対象冗長判定結果バスＭＪには、保持アドレスバスＬ
Ａｄｄおよび保持冗長判定結果バスＬＪが選択されるた
め、予め保持されているリフレッシュアドレスＡｄｄ
（Ｉ）および冗長判定結果ＲＪ（Ｉ）を、ワード線駆動
系回路６４に供給することができ、アドレス情報の供給
時間を短縮することができる。
【００６３】図２には、第１実施形態のアドレス切り替
え部１０から後段の回路構成についての具体例を示す。
アドレス切り替え部１０は、アドレスビットごとに切り
替え回路１０１を備えて構成されており、各切り替え回
路１０１は、データアクセスアドレスＡｄｄ（Ｏ）の各
アドレスビット情報とリフレッシュアドレスＡｄｄ
（Ｉ）の各アドレスビット情報との切り替えを行なうス
イッチ部ＳＷ１、ＳＷ２と、制御信号ＬＣＨの論理反転
を行なうインバータゲートＩ４とにより構成されてい
る。
え部１０から後段の回路構成についての具体例を示す。
アドレス切り替え部１０は、アドレスビットごとに切り
替え回路１０１を備えて構成されており、各切り替え回
路１０１は、データアクセスアドレスＡｄｄ（Ｏ）の各
アドレスビット情報とリフレッシュアドレスＡｄｄ
（Ｉ）の各アドレスビット情報との切り替えを行なうス
イッチ部ＳＷ１、ＳＷ２と、制御信号ＬＣＨの論理反転
を行なうインバータゲートＩ４とにより構成されてい
る。
【００６４】冗長判定部１５は、データアクセスアドレ
スＡｄｄ（Ｏ）またはリフレッシュアドレスＡｄｄ
（Ｉ）として設定されるアドレス情報ごとに冗長判定回
路１５１を備えて構成されている。各冗長判定回路１５
１には、データアクセスアドレスＡｄｄ（Ｏ）またはリ
フレッシュアドレスＡｄｄ（Ｉ）として設定されたアド
レス情報について、アドレスビット情報ごとに比較手段
ＣＰ１が備えられ、各アドレスビット情報と図示しない
冗長アドレス情報の各アドレスビット情報とがビット毎
に比較される。冗長判定結果バスＲＪには、データアク
セスアドレスＡｄｄ（Ｏ）またはリフレッシュアドレス
Ａｄｄ（Ｉ）が冗長アドレスと一致したか否かの判定結
果として冗長判定結果ＲＪ（Ｏ）またはＲＪ（Ｉ）が出
力される。アドレス情報が一致する場合に出力される冗
長判定結果ＲＪ（Ｏ）またはＲＪ（Ｉ）により冗長構成
が選択される。冗長判定回路１５１は、置き換え可能な
冗長構成の数に対応して冗長アドレスごとに備えられて
いる。
スＡｄｄ（Ｏ）またはリフレッシュアドレスＡｄｄ
（Ｉ）として設定されるアドレス情報ごとに冗長判定回
路１５１を備えて構成されている。各冗長判定回路１５
１には、データアクセスアドレスＡｄｄ（Ｏ）またはリ
フレッシュアドレスＡｄｄ（Ｉ）として設定されたアド
レス情報について、アドレスビット情報ごとに比較手段
ＣＰ１が備えられ、各アドレスビット情報と図示しない
冗長アドレス情報の各アドレスビット情報とがビット毎
に比較される。冗長判定結果バスＲＪには、データアク
セスアドレスＡｄｄ（Ｏ）またはリフレッシュアドレス
Ａｄｄ（Ｉ）が冗長アドレスと一致したか否かの判定結
果として冗長判定結果ＲＪ（Ｏ）またはＲＪ（Ｉ）が出
力される。アドレス情報が一致する場合に出力される冗
長判定結果ＲＪ（Ｏ）またはＲＪ（Ｉ）により冗長構成
が選択される。冗長判定回路１５１は、置き換え可能な
冗長構成の数に対応して冗長アドレスごとに備えられて
いる。
【００６５】内部アドレス保持部１１は、アドレスビッ
トごとに保持回路１１１を備えて構成されており、各保
持回路１１１は、内部アドレスバスＩＡｄｄ上のリフレ
ッシュアドレスＡｄｄ（Ｉ）の各アドレスビット情報を
取り込むスイッチ部ＳＷ３と、取り込まれたリフレッシ
ュアドレスＡｄｄ（Ｉ）のアドレスビット情報をラッチ
するラッチ部とを備えている。ラッチ部は、インバータ
ゲートＩ５、Ｉ６の入出力端子間が相互に接続されて構
成されている。ラッチ部の出力端子にはインバータゲー
トＩ７が接続されており、インバータゲートＩ７の出力
端子が保持アドレスバスＬＡｄｄを構成している。
トごとに保持回路１１１を備えて構成されており、各保
持回路１１１は、内部アドレスバスＩＡｄｄ上のリフレ
ッシュアドレスＡｄｄ（Ｉ）の各アドレスビット情報を
取り込むスイッチ部ＳＷ３と、取り込まれたリフレッシ
ュアドレスＡｄｄ（Ｉ）のアドレスビット情報をラッチ
するラッチ部とを備えている。ラッチ部は、インバータ
ゲートＩ５、Ｉ６の入出力端子間が相互に接続されて構
成されている。ラッチ部の出力端子にはインバータゲー
トＩ７が接続されており、インバータゲートＩ７の出力
端子が保持アドレスバスＬＡｄｄを構成している。
【００６６】また、内部アドレス冗長判定結果保持部１
２は、冗長判定結果バスＲＪごとに保持回路１１１を備
えて構成されており、その出力端子が保持冗長判定結果
バスＬＪを構成している。
２は、冗長判定結果バスＲＪごとに保持回路１１１を備
えて構成されており、その出力端子が保持冗長判定結果
バスＬＪを構成している。
【００６７】切り替え部Ａ（１３）は、アドレス切り替
え部１０と同様に、アドレスビットごとに切り替え回路
１０１を備えて構成されており、各切り替え回路１０１
のスイッチ部ＳＷ１、およびＳＷ２には、各々、内部ア
ドレスバスＩＡｄｄに伝播されるデータアクセスアドレ
スＡｄｄ（Ｏ）の各アドレスビット情報、および予め保
持回路１１１に保持されており保持アドレスバスＬＡｄ
ｄに出力されているリフレッシュアドレスＡｄｄ（Ｉ）
の各アドレスビット情報とが入力されている。これらの
アドレスビット情報は制御信号ＳＷにより切り替えられ
て、アクセス対象アドレスバスＭＡｄｄに出力される。
え部１０と同様に、アドレスビットごとに切り替え回路
１０１を備えて構成されており、各切り替え回路１０１
のスイッチ部ＳＷ１、およびＳＷ２には、各々、内部ア
ドレスバスＩＡｄｄに伝播されるデータアクセスアドレ
スＡｄｄ（Ｏ）の各アドレスビット情報、および予め保
持回路１１１に保持されており保持アドレスバスＬＡｄ
ｄに出力されているリフレッシュアドレスＡｄｄ（Ｉ）
の各アドレスビット情報とが入力されている。これらの
アドレスビット情報は制御信号ＳＷにより切り替えられ
て、アクセス対象アドレスバスＭＡｄｄに出力される。
【００６８】切り替え部Ｊ（１４）は、切り替え部Ａ
（１３）と同様の構成を備えている。切り替え回路１０
１ごとに、冗長判定結果バスＲＪに出力されるデータア
クセスアドレスＡｄｄ（Ｏ）の冗長判定結果ＲＪ（Ｏ）
と、予め保持回路１１１に保持されており保持冗長判定
結果バスＬＪに出力されているリフレッシュアドレスＡ
ｄｄ（Ｉ）の冗長判定結果ＲＪ（Ｉ）とが、制御信号Ｓ
Ｗにより切り替えられて、アクセス対象冗長判定結果バ
スＭＪに出力される。
（１３）と同様の構成を備えている。切り替え回路１０
１ごとに、冗長判定結果バスＲＪに出力されるデータア
クセスアドレスＡｄｄ（Ｏ）の冗長判定結果ＲＪ（Ｏ）
と、予め保持回路１１１に保持されており保持冗長判定
結果バスＬＪに出力されているリフレッシュアドレスＡ
ｄｄ（Ｉ）の冗長判定結果ＲＪ（Ｉ）とが、制御信号Ｓ
Ｗにより切り替えられて、アクセス対象冗長判定結果バ
スＭＪに出力される。
【００６９】ワード線駆動系回路６４では、アクセス対
象アドレスバスＭＡｄｄがプリデコーダＰＤに接続さ
れ、プリデコーダＰＤがメインデコーダＭＤに接続され
ている。アクセス対象アドレスバスＭＡｄｄに伝播され
たアドレス情報がデコードされる。デコードされたアド
レス情報は、ワード線ドライバーＷＤを経て所定のワー
ド線ＷＬが選択活性化される。アクセス対象冗長判定結
果バスＭＪは、冗長ワード線ドライバーＳＷＤに接続さ
れ、またプリデコーダＰＤおよびメインデコーダＭＤの
禁止（ＩＮＨ）端子に接続されている。アクセス対象冗
長判定結果バスＭＪに伝播された冗長判定結果ＲＪ
（Ｏ）またはＲＪ（Ｉ）が冗長アドレスとの一致を示す
場合、プリデコーダＰＤおよびメインデコーダＭＤを非
活性とすると共に、冗長ワード線ドライバーＳＷＤから
所定の冗長ワード線ＳＷＬが選択活性化される。
象アドレスバスＭＡｄｄがプリデコーダＰＤに接続さ
れ、プリデコーダＰＤがメインデコーダＭＤに接続され
ている。アクセス対象アドレスバスＭＡｄｄに伝播され
たアドレス情報がデコードされる。デコードされたアド
レス情報は、ワード線ドライバーＷＤを経て所定のワー
ド線ＷＬが選択活性化される。アクセス対象冗長判定結
果バスＭＪは、冗長ワード線ドライバーＳＷＤに接続さ
れ、またプリデコーダＰＤおよびメインデコーダＭＤの
禁止（ＩＮＨ）端子に接続されている。アクセス対象冗
長判定結果バスＭＪに伝播された冗長判定結果ＲＪ
（Ｏ）またはＲＪ（Ｉ）が冗長アドレスとの一致を示す
場合、プリデコーダＰＤおよびメインデコーダＭＤを非
活性とすると共に、冗長ワード線ドライバーＳＷＤから
所定の冗長ワード線ＳＷＬが選択活性化される。
【００７０】図２の具体例では、アドレス切り替え部１
０、切り替え部Ａ（１３）、および切り替え部Ｊ（１
４）は共に、切り替え回路１０１で構成されており、制
御信号ＬＣＨ、ＳＷの論理レベルによりスイッチ部ＳＷ
１、ＳＷ２の何れか一方が静的に導通して信号経路が確
立される。確立された信号経路は、スイッチ部ＳＷ１、
ＳＷ２による再切り替えが行なわれるまでは維持されて
いる。
０、切り替え部Ａ（１３）、および切り替え部Ｊ（１
４）は共に、切り替え回路１０１で構成されており、制
御信号ＬＣＨ、ＳＷの論理レベルによりスイッチ部ＳＷ
１、ＳＷ２の何れか一方が静的に導通して信号経路が確
立される。確立された信号経路は、スイッチ部ＳＷ１、
ＳＷ２による再切り替えが行なわれるまでは維持されて
いる。
【００７１】制御信号ＬＣＨ、ＳＷは、動作モードＭ
（Ｏ）、Ｍ（Ｉ）が切り替わるタイミングで論理レベル
を反転させてアドレス経路を切り替える制御とすること
ができる。また、外部データアクセス動作についての高
速応答性を確保する場合には、標準のアドレス経路とし
てデータアクセスアドレスバスＡｄｄ（Ｏ）に対するア
ドレス経路を確立しておき、所定タイミングごとのリフ
レッシュ要求信号ＲＥＱ（Ｉ）に対するリフレッシュ動
作モードＭ（Ｉ）の発生時に、リフレッシュアドレスバ
スＡｄｄ（Ｉ）に切り替える構成とすることもできる。
この場合に伝播されるリフレッシュアドレスＡｄｄ
（Ｉ）は、次回のリフレッシュ動作に対するアドレス情
報であり、各保持部１１、１２へ予め保持するために伝
播される。リフレッシュ対象となるアドレス情報は予め
保持されている各保持部１１、１２から取り出されるた
め、リフレッシュ動作モードＭ（Ｉ）の発生時にリフレ
ッシュアドレスバスＡｄｄ（Ｉ）に切り替える構成であ
っても、アドレス情報の伝播遅延がリフレッシュ動作の
応答速度に影響することはない。
（Ｏ）、Ｍ（Ｉ）が切り替わるタイミングで論理レベル
を反転させてアドレス経路を切り替える制御とすること
ができる。また、外部データアクセス動作についての高
速応答性を確保する場合には、標準のアドレス経路とし
てデータアクセスアドレスバスＡｄｄ（Ｏ）に対するア
ドレス経路を確立しておき、所定タイミングごとのリフ
レッシュ要求信号ＲＥＱ（Ｉ）に対するリフレッシュ動
作モードＭ（Ｉ）の発生時に、リフレッシュアドレスバ
スＡｄｄ（Ｉ）に切り替える構成とすることもできる。
この場合に伝播されるリフレッシュアドレスＡｄｄ
（Ｉ）は、次回のリフレッシュ動作に対するアドレス情
報であり、各保持部１１、１２へ予め保持するために伝
播される。リフレッシュ対象となるアドレス情報は予め
保持されている各保持部１１、１２から取り出されるた
め、リフレッシュ動作モードＭ（Ｉ）の発生時にリフレ
ッシュアドレスバスＡｄｄ（Ｉ）に切り替える構成であ
っても、アドレス情報の伝播遅延がリフレッシュ動作の
応答速度に影響することはない。
【００７２】図３には、第１実施形態の動作について、
リフレッシュ動作モードＭ（Ｉ）が連続する場合の動作
波形を示す。リフレッシュタイミング計時部５６からリ
フレッシュ要求信号ＲＥＱ（Ｉ）が出力されると、リフ
レッシュアドレスカウンタ５３では、リフレッシュアド
レスＡｄｄ（Ｉ）が（００００）から（０００１）にカ
ウントアップされる。ここで、アドレス遷移が時間的に
広がりをもって示されているのは、カウンタ５３におけ
るカウントアップ動作がビットごとに順次進んでいくこ
とを示している。同期型のカウンタを使用すればアドレ
ス遷移の時間幅を圧縮させることができる。
リフレッシュ動作モードＭ（Ｉ）が連続する場合の動作
波形を示す。リフレッシュタイミング計時部５６からリ
フレッシュ要求信号ＲＥＱ（Ｉ）が出力されると、リフ
レッシュアドレスカウンタ５３では、リフレッシュアド
レスＡｄｄ（Ｉ）が（００００）から（０００１）にカ
ウントアップされる。ここで、アドレス遷移が時間的に
広がりをもって示されているのは、カウンタ５３におけ
るカウントアップ動作がビットごとに順次進んでいくこ
とを示している。同期型のカウンタを使用すればアドレ
ス遷移の時間幅を圧縮させることができる。
【００７３】出力されたリフレッシュ要求信号ＲＥＱ
（Ｉ）は、アクセスアービタ６０を経て、リフレッシュ
動作モード信号Ｍ（Ｉ）としてモード判定部６２に伝播
し、ハイレベルの制御信号ＳＷが出力される。ここで
は、制御信号ＳＷはリフレッシュ動作の動作期間中ハイ
レベルに維持されて、保持アドレスバスＬＡｄｄおよび
保持冗長判定結果バスＬＪを、アクセス対象アドレスバ
スＭＡｄｄおよびアクセス対象冗長判定結果バスＭＪに
接続し続ける場合を示している。保持アドレスバスＬＡ
ｄｄおよび保持冗長判定結果バスＬＪには、前回のリフ
レッシュ動作モード時に各保持部１１、１２に保持され
ているリフレッシュアドレス（００００）、および不一
致の冗長判定結果（Ｊｕｄｇｅ＝０）が出力されている
ので、制御信号ＳＷのハイレベル遷移に応じて、アクセ
ス対象アドレスバスＭＡｄｄおよびアクセス対象冗長判
定結果バスＭＪに、アドレス（００００）および不一致
判定（Ｊｕｄｇｅ＝０）が出力される。これらのアドレ
ス情報によりアドレス（００００）のメモリセルが選択
される。
（Ｉ）は、アクセスアービタ６０を経て、リフレッシュ
動作モード信号Ｍ（Ｉ）としてモード判定部６２に伝播
し、ハイレベルの制御信号ＳＷが出力される。ここで
は、制御信号ＳＷはリフレッシュ動作の動作期間中ハイ
レベルに維持されて、保持アドレスバスＬＡｄｄおよび
保持冗長判定結果バスＬＪを、アクセス対象アドレスバ
スＭＡｄｄおよびアクセス対象冗長判定結果バスＭＪに
接続し続ける場合を示している。保持アドレスバスＬＡ
ｄｄおよび保持冗長判定結果バスＬＪには、前回のリフ
レッシュ動作モード時に各保持部１１、１２に保持され
ているリフレッシュアドレス（００００）、および不一
致の冗長判定結果（Ｊｕｄｇｅ＝０）が出力されている
ので、制御信号ＳＷのハイレベル遷移に応じて、アクセ
ス対象アドレスバスＭＡｄｄおよびアクセス対象冗長判
定結果バスＭＪに、アドレス（００００）および不一致
判定（Ｊｕｄｇｅ＝０）が出力される。これらのアドレ
ス情報によりアドレス（００００）のメモリセルが選択
される。
【００７４】この間、制御信号ＬＣＨの論理レベルはロ
ーレベルに維持されているため、アドレス切り替え部１
０のスイッチ部ＳＷ１により、内部アドレスバスＩＡｄ
ｄはデータアクセスアドレスバスＡｄｄ（Ｏ）に接続さ
れている。内部アドレスバスＩＡｄｄは、ロウアドレス
バッファ５２を介して出力される不定のアドレス情報に
設定されている。冗長判定結果バスＲＪにはこの不定ア
ドレス情報に対する不定判定結果が設定されている。
ーレベルに維持されているため、アドレス切り替え部１
０のスイッチ部ＳＷ１により、内部アドレスバスＩＡｄ
ｄはデータアクセスアドレスバスＡｄｄ（Ｏ）に接続さ
れている。内部アドレスバスＩＡｄｄは、ロウアドレス
バッファ５２を介して出力される不定のアドレス情報に
設定されている。冗長判定結果バスＲＪにはこの不定ア
ドレス情報に対する不定判定結果が設定されている。
【００７５】リフレッシュ動作の動作期間が終了してプ
リチャージ期間に移行し、制御信号ＳＷがローレベルに
遷移したことを受けて、制御信号ＬＣＨが所定時間のハ
イレベルパルスを出力する。この間、アドレス切り替え
部１０のスイッチ部ＳＷ２により、内部アドレスバスＩ
ＡｄｄはリフレッシュアドレスバスＡｄｄ（Ｉ）に接続
される。内部アドレスバスＩＡｄｄには、リフレッシュ
要求信号ＲＥＱ（Ｉ）の出力時点で既にカウントアップ
されたリフレッシュアドレス（０００１）が設定され、
冗長判定結果バスＲＪにはアドレス（０００１）の冗長
判定結果ＲＪ（Ｉ）として一致判定（Ｊｕｄｇｅ＝１）
が出力される。更に、ハイレベルの制御信号ＬＣＨによ
り各保持部１１、１２のスイッチ部ＳＷ３も導通するの
で、アドレス（０００１）および一致判定（Ｊｕｄｇｅ
＝１）が格納される。
リチャージ期間に移行し、制御信号ＳＷがローレベルに
遷移したことを受けて、制御信号ＬＣＨが所定時間のハ
イレベルパルスを出力する。この間、アドレス切り替え
部１０のスイッチ部ＳＷ２により、内部アドレスバスＩ
ＡｄｄはリフレッシュアドレスバスＡｄｄ（Ｉ）に接続
される。内部アドレスバスＩＡｄｄには、リフレッシュ
要求信号ＲＥＱ（Ｉ）の出力時点で既にカウントアップ
されたリフレッシュアドレス（０００１）が設定され、
冗長判定結果バスＲＪにはアドレス（０００１）の冗長
判定結果ＲＪ（Ｉ）として一致判定（Ｊｕｄｇｅ＝１）
が出力される。更に、ハイレベルの制御信号ＬＣＨによ
り各保持部１１、１２のスイッチ部ＳＷ３も導通するの
で、アドレス（０００１）および一致判定（Ｊｕｄｇｅ
＝１）が格納される。
【００７６】制御信号ＬＣＨのハイレベルパルス期間の
終了に伴い、アドレス切り替え部１０のスイッチ部ＳＷ
１が導通し、内部アドレスバスＩＡｄｄは、再度データ
アクセスアドレスバスＡｄｄ（Ｏ）に接続され、内部ア
ドレスバスＩＡｄｄおよび冗長判定結果バスＲＪには不
定情報が設定される。ただし、各保持部１１、１２のス
イッチ部ＳＷ３は非道通となるので、不定情報が格納さ
れることはなく、次回のリフレッシュ動作の対象である
アドレス（０００１）および冗長判定結果（Ｊｕｄｇｅ
＝１）が保持されている。
終了に伴い、アドレス切り替え部１０のスイッチ部ＳＷ
１が導通し、内部アドレスバスＩＡｄｄは、再度データ
アクセスアドレスバスＡｄｄ（Ｏ）に接続され、内部ア
ドレスバスＩＡｄｄおよび冗長判定結果バスＲＪには不
定情報が設定される。ただし、各保持部１１、１２のス
イッチ部ＳＷ３は非道通となるので、不定情報が格納さ
れることはなく、次回のリフレッシュ動作の対象である
アドレス（０００１）および冗長判定結果（Ｊｕｄｇｅ
＝１）が保持されている。
【００７７】その後のリフレッシュ要求信号ＲＥＱ
（Ｉ）に対しても同様の動作が繰り返される。図３の回
路動作では、リフレッシュ要求信号ＲＥＱ（Ｉ）に応じ
てリフレッシュアドレスカウンタ５３がカウントアップ
され、次回のリフレッシュ動作の対象となるアドレス情
報を設定しておき、リフレッシュ動作の動作期間の終了
後のプリチャージ期間に、リフレッシュアドレスカウン
タ５３により設定されているアドレス情報を内部アドレ
ス保持部１１に格納すると共に、冗長判定部１５により
行なわれる冗長判定結果ＲＪ（Ｉ）を内部アドレス冗長
判定結果保持部１２に格納する。
（Ｉ）に対しても同様の動作が繰り返される。図３の回
路動作では、リフレッシュ要求信号ＲＥＱ（Ｉ）に応じ
てリフレッシュアドレスカウンタ５３がカウントアップ
され、次回のリフレッシュ動作の対象となるアドレス情
報を設定しておき、リフレッシュ動作の動作期間の終了
後のプリチャージ期間に、リフレッシュアドレスカウン
タ５３により設定されているアドレス情報を内部アドレ
ス保持部１１に格納すると共に、冗長判定部１５により
行なわれる冗長判定結果ＲＪ（Ｉ）を内部アドレス冗長
判定結果保持部１２に格納する。
【００７８】図４には、第１実施形態における１動作サ
イクルのリフレッシュ動作時間ｔＲＦ１の内訳を、従来
技術のリフレッシュ動作時間ｔＲＦとの比較において示
す。従来技術においては、リフレッシュアドレスのカウ
ントアップ動作、およびリフレッシュアドレスについて
の冗長判定動作を、対象となるリフレッシュ動作に先行
するリフレッシュ動作と並行して行なう。これらの先行
動作を、リフレッシュ動作期間におけるリフレッシュア
ドレスへの切り替え動作、リフレッシュアドレスのデコ
ード動作、およびメモリセルのリフレッシュ実行動作の
動作期間内に埋め込ませている。
イクルのリフレッシュ動作時間ｔＲＦ１の内訳を、従来
技術のリフレッシュ動作時間ｔＲＦとの比較において示
す。従来技術においては、リフレッシュアドレスのカウ
ントアップ動作、およびリフレッシュアドレスについて
の冗長判定動作を、対象となるリフレッシュ動作に先行
するリフレッシュ動作と並行して行なう。これらの先行
動作を、リフレッシュ動作期間におけるリフレッシュア
ドレスへの切り替え動作、リフレッシュアドレスのデコ
ード動作、およびメモリセルのリフレッシュ実行動作の
動作期間内に埋め込ませている。
【００７９】第１実施形態においては、従来技術におけ
る先行動作に加えてリフレッシュアドレスへの切り替え
動作についても、対象となるリフレッシュ動作に先行す
るリフレッシュ動作に並行して行なうことができる。こ
れにより、アドレスの切り替え動作に要する時間Δｔ１
の時間短縮を行なうことができる。リフレッシュ動作時
間ｔＲＦ１は、ｔＲＦ１＝ｔＲＦ−Δｔ１となる。
る先行動作に加えてリフレッシュアドレスへの切り替え
動作についても、対象となるリフレッシュ動作に先行す
るリフレッシュ動作に並行して行なうことができる。こ
れにより、アドレスの切り替え動作に要する時間Δｔ１
の時間短縮を行なうことができる。リフレッシュ動作時
間ｔＲＦ１は、ｔＲＦ１＝ｔＲＦ−Δｔ１となる。
【００８０】ここで、リフレッシュアドレスへの切り替
え動作とは、内部アドレスバスＩＡｄｄへの接続を、デ
ータアクセスアドレスバスＡｄｄ（Ｏ）からリフレッシ
ュアドレスバスＡｄｄ（Ｉ）へ切り替えることを示す。
内部アドレスバスＩＡｄｄの負荷容量が大きな場合も考
えられ、内部アドレスバスＩＡｄｄにリフレッシュアド
レスＡｄｄ（Ｉ）が設定されるまでの切り替え時間Δｔ
１には多大な時間を要する場合がある。内部アドレスバ
スＩＡｄｄの負荷容量としては、バス配線による寄生容
量や、各保持部１１、１２、各切り替え部１３，１４、
および冗長判定部１５の入力容量等が含まれる。このう
ち、冗長判定部１５は冗長構成に応じて備える必要があ
り、冗長構成への置き換えを可能とする冗長アドレスご
とに備えることが必要である。多数の冗長構成を有する
場合には多数の冗長判定部１５を備えることが必要とな
り、内部アドレスバスＩＡｄｄの負荷容量を増大させる
こととなる。
え動作とは、内部アドレスバスＩＡｄｄへの接続を、デ
ータアクセスアドレスバスＡｄｄ（Ｏ）からリフレッシ
ュアドレスバスＡｄｄ（Ｉ）へ切り替えることを示す。
内部アドレスバスＩＡｄｄの負荷容量が大きな場合も考
えられ、内部アドレスバスＩＡｄｄにリフレッシュアド
レスＡｄｄ（Ｉ）が設定されるまでの切り替え時間Δｔ
１には多大な時間を要する場合がある。内部アドレスバ
スＩＡｄｄの負荷容量としては、バス配線による寄生容
量や、各保持部１１、１２、各切り替え部１３，１４、
および冗長判定部１５の入力容量等が含まれる。このう
ち、冗長判定部１５は冗長構成に応じて備える必要があ
り、冗長構成への置き換えを可能とする冗長アドレスご
とに備えることが必要である。多数の冗長構成を有する
場合には多数の冗長判定部１５を備えることが必要とな
り、内部アドレスバスＩＡｄｄの負荷容量を増大させる
こととなる。
【００８１】図５には、第１実施形態の変形例を示す。
ワード線駆動系回路６４とメモリセルアレイ６６とをバ
ンクＡ〜Ｄに分割し、バンクＡ〜Ｄごとにバンク制御信
号ＢＫ０〜ＢＫ３で活性化制御する構成である。切り替
え部Ａ（１３Ａ〜１３Ｄ）および切り替え部Ｊ（１４Ａ
〜１４Ｄ）は、バンクＡ〜Ｄごとに備えられており、ナ
ンドゲート１６〜１９によりバンク制御信号ＢＫ０〜Ｂ
Ｋ３ごとに制御信号ＳＷとの間で論理積演算されて、バ
ンクＡ〜Ｄごとに活性化されて選択先を切り替える。リ
フレッシュ動作が必要となるバンクに対してのみ活性化
制御を行なえばよく、低消費電流化を図ることができ
る。
ワード線駆動系回路６４とメモリセルアレイ６６とをバ
ンクＡ〜Ｄに分割し、バンクＡ〜Ｄごとにバンク制御信
号ＢＫ０〜ＢＫ３で活性化制御する構成である。切り替
え部Ａ（１３Ａ〜１３Ｄ）および切り替え部Ｊ（１４Ａ
〜１４Ｄ）は、バンクＡ〜Ｄごとに備えられており、ナ
ンドゲート１６〜１９によりバンク制御信号ＢＫ０〜Ｂ
Ｋ３ごとに制御信号ＳＷとの間で論理積演算されて、バ
ンクＡ〜Ｄごとに活性化されて選択先を切り替える。リ
フレッシュ動作が必要となるバンクに対してのみ活性化
制御を行なえばよく、低消費電流化を図ることができ
る。
【００８２】図６は、第１実施形態の半導体記憶装置に
ついて、４つのメモリバンクＡ〜Ｄに分割された場合の
レイアウト配置例である。図６の半導体記憶装置では、
実装時の外部とのインターフェースの制約等から、アド
レス端子５０およびロウアドレスバッファ５２は、チッ
プ短辺中央付近にチップ長辺方向に沿ってチップ全体に
配置されている。この配置に合わせてリフレッシュアド
レスカウンタ５３も分散配置されている。また、アドレ
ス切り替え部１０も、ロウアドレスバッファ５２とリフ
レッシュアドレスカウンタ５３との間に分散して配置さ
れている。
ついて、４つのメモリバンクＡ〜Ｄに分割された場合の
レイアウト配置例である。図６の半導体記憶装置では、
実装時の外部とのインターフェースの制約等から、アド
レス端子５０およびロウアドレスバッファ５２は、チッ
プ短辺中央付近にチップ長辺方向に沿ってチップ全体に
配置されている。この配置に合わせてリフレッシュアド
レスカウンタ５３も分散配置されている。また、アドレ
ス切り替え部１０も、ロウアドレスバッファ５２とリフ
レッシュアドレスカウンタ５３との間に分散して配置さ
れている。
【００８３】図６の配置において、各保持部１１、１
２、または各切り替え部１３、１４は、アドレス切り替
え部１０が分散配置されているチップ長辺方向の何れか
の位置に配置することとなる。チップ長辺方向の長さは
長大であり、長距離配線の場合には寄生抵抗ＲＬＤと寄
生容量ＣＬＤは大きくなる。また、アドレス情報が入力
されるプリデコーダＰＤはアドレスビット幅に対応して
多入力の論理ゲートで構成されており、大きな入力容量
を有している。従って、これらの負荷により信号伝播遅
延が増大して高速応答性が制限されることがないような
回路配置の工夫が必要となる。
２、または各切り替え部１３、１４は、アドレス切り替
え部１０が分散配置されているチップ長辺方向の何れか
の位置に配置することとなる。チップ長辺方向の長さは
長大であり、長距離配線の場合には寄生抵抗ＲＬＤと寄
生容量ＣＬＤは大きくなる。また、アドレス情報が入力
されるプリデコーダＰＤはアドレスビット幅に対応して
多入力の論理ゲートで構成されており、大きな入力容量
を有している。従って、これらの負荷により信号伝播遅
延が増大して高速応答性が制限されることがないような
回路配置の工夫が必要となる。
【００８４】そこで図６では、各保持部１１、１２、各
切り替え部１３、１４をプリデコーダＰＤ側に配置する
ことにより、アドレス切り替え部１０から各保持部１
１、１２、各切り替え部１３、１４までの配線距離に比
して短い配線距離で、各保持部１１、１２および各切り
替え部１３、１４とプリデコーダＰＤとが接続されるよ
うに配置されている。これにより、各保持部１１、１２
および各切り替え部１３、１４とプリデコーダＰＤとの
間の配線負荷を小さくし、アドレス情報の伝播遅延時間
の低減を図っている。このとき、配線負荷がアドレス切
り替え部１０と各保持部１１、１２との間に配置される
場合があるが、各保持部１１、１２へのアドレス情報の
格納動作を充分に先行して行なってやれば、リフレッシ
ュ動作時間が増大することはない。アドレス情報の確定
までの時間短縮を図ることができ、更に動作時間の短縮
をすることができる。
切り替え部１３、１４をプリデコーダＰＤ側に配置する
ことにより、アドレス切り替え部１０から各保持部１
１、１２、各切り替え部１３、１４までの配線距離に比
して短い配線距離で、各保持部１１、１２および各切り
替え部１３、１４とプリデコーダＰＤとが接続されるよ
うに配置されている。これにより、各保持部１１、１２
および各切り替え部１３、１４とプリデコーダＰＤとの
間の配線負荷を小さくし、アドレス情報の伝播遅延時間
の低減を図っている。このとき、配線負荷がアドレス切
り替え部１０と各保持部１１、１２との間に配置される
場合があるが、各保持部１１、１２へのアドレス情報の
格納動作を充分に先行して行なってやれば、リフレッシ
ュ動作時間が増大することはない。アドレス情報の確定
までの時間短縮を図ることができ、更に動作時間の短縮
をすることができる。
【００８５】以上詳細に説明したとおり、第１実施形態
に係る半導体記憶装置、およびその制御方法によれば、
リフレッシュアドレスカウンタ５３により、予め定めら
れた所定順序に従い順次指定されていく第２アドレスで
あるリフレッシュアドレスＡｄｄ（Ｉ）については、次
回の第２動作モードであるリフレッシュ動作モードに先
行してアクセス対象となるリフレッシュアドレスＡｄｄ
（Ｉ）を確定することができるので、予め次回のリフレ
ッシュ動作モードでのリフレッシュアドレスＡｄｄ
（Ｉ）と、このアドレスＡｄｄ（Ｉ）に対して冗長判定
を行った冗長判定結果ＲＪ（Ｉ）とを保持しておくこと
ができる。リフレッシュ動作モードの開始時にリフレッ
シュアドレスＡｄｄ（Ｉ）の確定動作、リフレッシュア
ドレスＡｄｄ（Ｉ）の冗長判定動作、および冗長判定動
作の確定動作を行なう必要がない。従って、リフレッシ
ュ動作モードの動作期間を短縮することができる。
に係る半導体記憶装置、およびその制御方法によれば、
リフレッシュアドレスカウンタ５３により、予め定めら
れた所定順序に従い順次指定されていく第２アドレスで
あるリフレッシュアドレスＡｄｄ（Ｉ）については、次
回の第２動作モードであるリフレッシュ動作モードに先
行してアクセス対象となるリフレッシュアドレスＡｄｄ
（Ｉ）を確定することができるので、予め次回のリフレ
ッシュ動作モードでのリフレッシュアドレスＡｄｄ
（Ｉ）と、このアドレスＡｄｄ（Ｉ）に対して冗長判定
を行った冗長判定結果ＲＪ（Ｉ）とを保持しておくこと
ができる。リフレッシュ動作モードの開始時にリフレッ
シュアドレスＡｄｄ（Ｉ）の確定動作、リフレッシュア
ドレスＡｄｄ（Ｉ）の冗長判定動作、および冗長判定動
作の確定動作を行なう必要がない。従って、リフレッシ
ュ動作モードの動作期間を短縮することができる。
【００８６】また、第１動作モードであるデータアクセ
ス動作モードとリフレッシュ動作モードとを１対のアク
セス動作とする動作仕様において、サイクルタイムの短
縮を図ることができる。リフレッシュ動作モードが優先
される場合、データアクセス動作モードのアクセスタイ
ムの短縮を図ることができる。また、複数のデータアク
セス動作モード間に必要に応じてリフレッシュ動作モー
ドを行なう場合、データアクセス動作モードの占有率を
向上させることができる。
ス動作モードとリフレッシュ動作モードとを１対のアク
セス動作とする動作仕様において、サイクルタイムの短
縮を図ることができる。リフレッシュ動作モードが優先
される場合、データアクセス動作モードのアクセスタイ
ムの短縮を図ることができる。また、複数のデータアク
セス動作モード間に必要に応じてリフレッシュ動作モー
ドを行なう場合、データアクセス動作モードの占有率を
向上させることができる。
【００８７】また、内部アドレス保持部１１および内部
アドレス冗長判定結果保持部１２への格納が、制御信号
ＬＣＨの１ショット駆動であるハイレベルパルス信号に
より１回の格納動作で行なわれるため、電圧変動等によ
る悪影響を受ける可能性は少ない。リフレッシュ動作期
間の終了後のプリチャージ期間等の電圧変動の少ないタ
イミングで１ショット駆動を行えば、電圧変動による悪
影響を受ける可能性は更に小さなものとなり、確実に格
納動作を行なうことが可能である。
アドレス冗長判定結果保持部１２への格納が、制御信号
ＬＣＨの１ショット駆動であるハイレベルパルス信号に
より１回の格納動作で行なわれるため、電圧変動等によ
る悪影響を受ける可能性は少ない。リフレッシュ動作期
間の終了後のプリチャージ期間等の電圧変動の少ないタ
イミングで１ショット駆動を行えば、電圧変動による悪
影響を受ける可能性は更に小さなものとなり、確実に格
納動作を行なうことが可能である。
【００８８】また、ワード線駆動系回路６４とメモリセ
ルアレイ６６とをバンクＡ〜Ｄに分割し、バンクごとに
切り替え部Ａ（１３Ａ〜１３Ｄ）および切り替え部Ｊ
（１４Ａ〜１４Ｄ）を備えて、バンク制御信号ＢＫ０〜
ＢＫ３で活性化制御してやれば、リフレッシュ動作が必
要となるバンクに対してのみ動作をさせることができ、
低消費電流化を図ることができる。
ルアレイ６６とをバンクＡ〜Ｄに分割し、バンクごとに
切り替え部Ａ（１３Ａ〜１３Ｄ）および切り替え部Ｊ
（１４Ａ〜１４Ｄ）を備えて、バンク制御信号ＢＫ０〜
ＢＫ３で活性化制御してやれば、リフレッシュ動作が必
要となるバンクに対してのみ動作をさせることができ、
低消費電流化を図ることができる。
【００８９】また、各保持部１１、１２、各切り替え部
１３、１４をプリデコードＰＤ側に配置して、この間の
配線距離が短くなるように配置してやれば、配線負荷が
小さくなり、アドレス情報の伝播遅延時間の低減を図る
ことができる。アドレス情報の確定までの時間短縮を図
ることができ、更に動作時間の短縮をすることができ
る。
１３、１４をプリデコードＰＤ側に配置して、この間の
配線距離が短くなるように配置してやれば、配線負荷が
小さくなり、アドレス情報の伝播遅延時間の低減を図る
ことができる。アドレス情報の確定までの時間短縮を図
ることができ、更に動作時間の短縮をすることができ
る。
【００９０】図７に示す第２実施形態の第１具体例で
は、第１実施形態（図１）においてワード線駆動系回路
６４内に備えられていたプリデコーダＰＤに代えて、ア
ドレス切り替え部１０の後段にプリデコーダ２０を備え
ている。プリデコーダ２０の出力に接続されている内部
プリデコードアドレスバスＩＡＤが、冗長判定部１５、
および各保持部１１、１２、各切り替え部１３、１４に
接続されている構成である。
は、第１実施形態（図１）においてワード線駆動系回路
６４内に備えられていたプリデコーダＰＤに代えて、ア
ドレス切り替え部１０の後段にプリデコーダ２０を備え
ている。プリデコーダ２０の出力に接続されている内部
プリデコードアドレスバスＩＡＤが、冗長判定部１５、
および各保持部１１、１２、各切り替え部１３、１４に
接続されている構成である。
【００９１】また、図８に示す第２実施形態の第２具体
例では、第１実施形態（図１）のプリデコーダＰＤに代
えて、ロウアドレスバッファ５２およびリフレッシュア
ドレスカウンタ５３の後段に、データアクセスアドレス
Ａｄｄ（Ｏ）およびリフレッシュアドレスＡｄｄ（Ｉ）
に対して専用の第１および第２プリデコーダ２３、２４
を備えている。第１および第２プリデコーダ２３、２４
から出力される外部および内部プリデコードアドレスＡ
Ｄ（Ｏ）、ＡＤ（Ｉ）が、アドレス切り替え部１０によ
り選択される構成である。
例では、第１実施形態（図１）のプリデコーダＰＤに代
えて、ロウアドレスバッファ５２およびリフレッシュア
ドレスカウンタ５３の後段に、データアクセスアドレス
Ａｄｄ（Ｏ）およびリフレッシュアドレスＡｄｄ（Ｉ）
に対して専用の第１および第２プリデコーダ２３、２４
を備えている。第１および第２プリデコーダ２３、２４
から出力される外部および内部プリデコードアドレスＡ
Ｄ（Ｏ）、ＡＤ（Ｉ）が、アドレス切り替え部１０によ
り選択される構成である。
【００９２】図９には、第２実施形態における１動作サ
イクルのリフレッシュ動作時間ｔＲＦ２の内訳を、従来
技術および第１実施形態のリフレッシュ動作時間ｔＲＦ
およびｔＲＦ１との比較において示す。第２実施形態に
おいては、第１実施形態における先行動作に加えてリフ
レッシュアドレスのプリデコード動作についても、対象
となるリフレッシュ動作に先行するリフレッシュ動作時
に並行して行なうことができる。これにより、更にプリ
デコード動作に要する時間Δｔ２の時間短縮を行なうこ
とができる。リフレッシュ動作時間ｔＲＦ２は、ｔＲＦ
２＝ｔＲＦ−Δｔ１−Δｔ２となる。
イクルのリフレッシュ動作時間ｔＲＦ２の内訳を、従来
技術および第１実施形態のリフレッシュ動作時間ｔＲＦ
およびｔＲＦ１との比較において示す。第２実施形態に
おいては、第１実施形態における先行動作に加えてリフ
レッシュアドレスのプリデコード動作についても、対象
となるリフレッシュ動作に先行するリフレッシュ動作時
に並行して行なうことができる。これにより、更にプリ
デコード動作に要する時間Δｔ２の時間短縮を行なうこ
とができる。リフレッシュ動作時間ｔＲＦ２は、ｔＲＦ
２＝ｔＲＦ−Δｔ１−Δｔ２となる。
【００９３】図１０は、第２実施形態の第１具体例の半
導体記憶装置について、図６に示した場合と同様に４つ
のメモリバンクＡ〜Ｄに分割された場合のレイアウト配
置例である。各バンクＡ〜Ｄには、メモリセルアレイに
近接してワード線駆動系回路６４のメインデコーダＭＤ
０〜３とワード線ドライバーＷＤ０〜３とが配置されて
いる。ロウアドレスバッファ５２、リフレッシュアドレ
スカウンタ５３、およびアドレス切り替え部１０は、チ
ップ短辺中央付近にチップ長辺方向に沿ってチップ全体
に配置されているため、長距離配線の場合には、寄生抵
抗ＲＬＤと寄生容量ＣＬＤは大きくなる。また、プリデ
コーダ２０からのアドレス情報が入力されるメインデコ
ーダＭＤ０〜３はアドレスビット幅に対応して多入力の
論理ゲートで構成されており、大きな入力容量を有して
いる。従って、これらの負荷により信号伝播遅延が増大
して高速応答性が制限されることがないような回路配置
の工夫が必要となる。
導体記憶装置について、図６に示した場合と同様に４つ
のメモリバンクＡ〜Ｄに分割された場合のレイアウト配
置例である。各バンクＡ〜Ｄには、メモリセルアレイに
近接してワード線駆動系回路６４のメインデコーダＭＤ
０〜３とワード線ドライバーＷＤ０〜３とが配置されて
いる。ロウアドレスバッファ５２、リフレッシュアドレ
スカウンタ５３、およびアドレス切り替え部１０は、チ
ップ短辺中央付近にチップ長辺方向に沿ってチップ全体
に配置されているため、長距離配線の場合には、寄生抵
抗ＲＬＤと寄生容量ＣＬＤは大きくなる。また、プリデ
コーダ２０からのアドレス情報が入力されるメインデコ
ーダＭＤ０〜３はアドレスビット幅に対応して多入力の
論理ゲートで構成されており、大きな入力容量を有して
いる。従って、これらの負荷により信号伝播遅延が増大
して高速応答性が制限されることがないような回路配置
の工夫が必要となる。
【００９４】そこで図１０では、アドレス切り替え部１
０の後段に配置されるプリデコーダ２０を、各保持部１
１、１２および各切り替え部１３、１４側に配置するこ
とにより、アドレス切り替え部１０からプリデコーダ２
０までの配線距離に比して短い配線距離で接続されるよ
うに配置している。これにより、プリデコーダ２０と各
保持部１１、１２および各切り替え部１３、１４との間
の配線負荷を小さくし、アドレス情報の伝播遅延時間の
低減を図っている。このとき、配線負荷がアドレス切り
替え部１０とプリデコーダ２０との間に配置される場合
があるが、各保持部１１、１２へのアドレス情報の格納
動作を充分に先行して行なうことにより、リフレッシュ
動作時間が増大することはない。アドレス情報の確定ま
での時間短縮を図ることができ、更に動作時間の短縮を
することができる。
０の後段に配置されるプリデコーダ２０を、各保持部１
１、１２および各切り替え部１３、１４側に配置するこ
とにより、アドレス切り替え部１０からプリデコーダ２
０までの配線距離に比して短い配線距離で接続されるよ
うに配置している。これにより、プリデコーダ２０と各
保持部１１、１２および各切り替え部１３、１４との間
の配線負荷を小さくし、アドレス情報の伝播遅延時間の
低減を図っている。このとき、配線負荷がアドレス切り
替え部１０とプリデコーダ２０との間に配置される場合
があるが、各保持部１１、１２へのアドレス情報の格納
動作を充分に先行して行なうことにより、リフレッシュ
動作時間が増大することはない。アドレス情報の確定ま
での時間短縮を図ることができ、更に動作時間の短縮を
することができる。
【００９５】尚、図１０では、第２実施形態の第１具体
例について例示したが、第２具体例についても、図１０
のプリデコーダ２０が配置されている位置に、第１およ
び第２プリデコーダ２３、２４、およびアドレス切り替
え部１０を配置して、プリデコーダ２３、２４とアドレ
ス切り替え部１０との配線距離を短縮してやれば、同様
の効果を奏することは言うまでもない。
例について例示したが、第２具体例についても、図１０
のプリデコーダ２０が配置されている位置に、第１およ
び第２プリデコーダ２３、２４、およびアドレス切り替
え部１０を配置して、プリデコーダ２３、２４とアドレ
ス切り替え部１０との配線距離を短縮してやれば、同様
の効果を奏することは言うまでもない。
【００９６】以上詳細に説明したとおり、第２実施形態
に係る半導体記憶装置、およびその制御方法によれば、
第２動作モードであるリフレッシュ動作モードに先立っ
て、予め第２アドレスであるリフレッシュアドレスＡｄ
ｄ（Ｉ）のプリデコード処理も行なっておくことができ
るので、リフレッシュ動作モードの動作期間を更に短縮
することができる。
に係る半導体記憶装置、およびその制御方法によれば、
第２動作モードであるリフレッシュ動作モードに先立っ
て、予め第２アドレスであるリフレッシュアドレスＡｄ
ｄ（Ｉ）のプリデコード処理も行なっておくことができ
るので、リフレッシュ動作モードの動作期間を更に短縮
することができる。
【００９７】また、プリデコーダ２０と各保持部１１、
１２および各切り替え部１３、１４との間の配線距離、
またはプリデコーダ２３、２４とアドレス切り替え部１
０との配線距離を短縮し配線負荷を小さくしてやれば、
アドレス情報の伝播遅延時間の低減を図ることができ
る。動作時間を更に短縮をすることができる。
１２および各切り替え部１３、１４との間の配線距離、
またはプリデコーダ２３、２４とアドレス切り替え部１
０との配線距離を短縮し配線負荷を小さくしてやれば、
アドレス情報の伝播遅延時間の低減を図ることができ
る。動作時間を更に短縮をすることができる。
【００９８】図１１に示す第３実施形態では、第１実施
形態（図１）におけるモード判定部６２に代えて、履歴
保持機能付モード判定部３０を備えている。履歴保持機
能付モード判定部３０からは、制御信号ＬＣＨ（Ｏ）、
ＬＣＨ（Ｉ）、およびＳＷが出力され、各々、アドレス
切り替え部１０におけるデータアクセスアドレスバスＡ
ｄｄ（Ｏ）の選択、リフレッシュアドレスバスＡｄｄ
（Ｉ）の選択、および各切り替え部１３、１４の選択を
行なう構成である。
形態（図１）におけるモード判定部６２に代えて、履歴
保持機能付モード判定部３０を備えている。履歴保持機
能付モード判定部３０からは、制御信号ＬＣＨ（Ｏ）、
ＬＣＨ（Ｉ）、およびＳＷが出力され、各々、アドレス
切り替え部１０におけるデータアクセスアドレスバスＡ
ｄｄ（Ｏ）の選択、リフレッシュアドレスバスＡｄｄ
（Ｉ）の選択、および各切り替え部１３、１４の選択を
行なう構成である。
【００９９】履歴保持機能付モード判定部３０には、デ
ータアクセス動作モード信号Ｍ（Ｏ）とリフレッシュ動
作モード信号Ｍ（Ｉ）とが入力される。アクセスアービ
タ６０による調整によりこれらの動作モード信号Ｍ
（Ｏ）、Ｍ（Ｉ）が切り替わる場合にのみ、制御信号Ｌ
ＣＨ（Ｏ）、ＬＣＨ（Ｉ）か、または制御信号ＳＷかの
少なくともいずれか一方を制御して、アドレス切り替え
部１０、または各切り替え部１３、１４のバスの選択状
態を切り替える構成とすることができる。切り替わった
選択状態は、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）の更な
る切り変わりまで維持される。この制御を制御信号ＬＣ
Ｈ（Ｉ）について適用すれば、アドレス切り替え部１０
によりリフレッシュアドレスバスＡｄｄ（Ｉ）が選択状
態にある場合に、各保時部１１、１２は、アドレス情報
の格納可能な状態が維持され続けることとなる。この状
態は制御信号ＬＣＨ（Ｏ）が出力されるまで継続し、制
御信号ＬＣＨ（Ｏ）の出力の時点で格納されていたアド
レス情報を次のリフレッシュ動作モードまで保持するこ
ととなる。
ータアクセス動作モード信号Ｍ（Ｏ）とリフレッシュ動
作モード信号Ｍ（Ｉ）とが入力される。アクセスアービ
タ６０による調整によりこれらの動作モード信号Ｍ
（Ｏ）、Ｍ（Ｉ）が切り替わる場合にのみ、制御信号Ｌ
ＣＨ（Ｏ）、ＬＣＨ（Ｉ）か、または制御信号ＳＷかの
少なくともいずれか一方を制御して、アドレス切り替え
部１０、または各切り替え部１３、１４のバスの選択状
態を切り替える構成とすることができる。切り替わった
選択状態は、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）の更な
る切り変わりまで維持される。この制御を制御信号ＬＣ
Ｈ（Ｉ）について適用すれば、アドレス切り替え部１０
によりリフレッシュアドレスバスＡｄｄ（Ｉ）が選択状
態にある場合に、各保時部１１、１２は、アドレス情報
の格納可能な状態が維持され続けることとなる。この状
態は制御信号ＬＣＨ（Ｏ）が出力されるまで継続し、制
御信号ＬＣＨ（Ｏ）の出力の時点で格納されていたアド
レス情報を次のリフレッシュ動作モードまで保持するこ
ととなる。
【０１００】また、制御信号ＬＣＨ（Ｏ）、ＬＣＨ
（Ｉ）か、または制御信号ＳＷかの少なくともいずれか
一方の制御を、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）ごと
にパルス出力する構成とすることもできる。この場合
は、アドレス切り替え部１０、または各切り替え部１
３、１４のバスの選択を、パルス駆動により行なう構成
である。パルス駆動により取り込まれたアドレス情報を
ラッチ回路等により保持する構成とすれば、動作モード
信号Ｍ（Ｏ）、Ｍ（Ｉ）ごとに必要となるアドレス情報
を的確に取り込むことができる。
（Ｉ）か、または制御信号ＳＷかの少なくともいずれか
一方の制御を、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）ごと
にパルス出力する構成とすることもできる。この場合
は、アドレス切り替え部１０、または各切り替え部１
３、１４のバスの選択を、パルス駆動により行なう構成
である。パルス駆動により取り込まれたアドレス情報を
ラッチ回路等により保持する構成とすれば、動作モード
信号Ｍ（Ｏ）、Ｍ（Ｉ）ごとに必要となるアドレス情報
を的確に取り込むことができる。
【０１０１】図１２には、第３実施形態のアドレス切り
替え部１０から後段の回路構成についての具体例を示
す。アドレス切り替え部１０は、第１実施形態の具体例
（図２）における切り替え回路１０１代えて切り替え回
路１０２で構成されている。各切り替え回路１０２は、
データアクセスアドレスＡｄｄ（Ｏ）の各アドレスビッ
ト情報とリフレッシュアドレスＡｄｄ（Ｉ）の各アドレ
スビット情報との切り替えを行なうスイッチ部ＳＷ４、
ＳＷ５を備えており、各スイッチ部ＳＷ４、ＳＷ５は、
制御信号ＬＣＨ（Ｏ）、ＬＣＨ（Ｉ）で制御される。ス
イッチ部ＳＷ４、ＳＷ５を介して取り込まれたデータア
クセスアドレスＡｄｄ（Ｏ）、リフレッシュアドレスＡ
ｄｄ（Ｉ）は、インバータゲートＩ１、Ｉ２の入出力端
子間が相互に接続されて構成されたラッチ部にラッチさ
れる。ラッチ部にラッチされたアドレスビット情報は、
インバータゲートＩ３を介して内部アドレスバスＩＡｄ
ｄに出力される。
替え部１０から後段の回路構成についての具体例を示
す。アドレス切り替え部１０は、第１実施形態の具体例
（図２）における切り替え回路１０１代えて切り替え回
路１０２で構成されている。各切り替え回路１０２は、
データアクセスアドレスＡｄｄ（Ｏ）の各アドレスビッ
ト情報とリフレッシュアドレスＡｄｄ（Ｉ）の各アドレ
スビット情報との切り替えを行なうスイッチ部ＳＷ４、
ＳＷ５を備えており、各スイッチ部ＳＷ４、ＳＷ５は、
制御信号ＬＣＨ（Ｏ）、ＬＣＨ（Ｉ）で制御される。ス
イッチ部ＳＷ４、ＳＷ５を介して取り込まれたデータア
クセスアドレスＡｄｄ（Ｏ）、リフレッシュアドレスＡ
ｄｄ（Ｉ）は、インバータゲートＩ１、Ｉ２の入出力端
子間が相互に接続されて構成されたラッチ部にラッチさ
れる。ラッチ部にラッチされたアドレスビット情報は、
インバータゲートＩ３を介して内部アドレスバスＩＡｄ
ｄに出力される。
【０１０２】内部アドレス保持部１１の各スイッチ部Ｓ
Ｗ３、および内部アドレス冗長判定結果保持部１２の各
スイッチ部ＳＷ３は、制御信号ＬＣＨ（Ｉ）により制御
されている。アドレス切り替え部１０におけるリフレッ
シュアドレスＡｄｄ（Ｉ）の選択に同期して、アドレス
情報が格納される。
Ｗ３、および内部アドレス冗長判定結果保持部１２の各
スイッチ部ＳＷ３は、制御信号ＬＣＨ（Ｉ）により制御
されている。アドレス切り替え部１０におけるリフレッ
シュアドレスＡｄｄ（Ｉ）の選択に同期して、アドレス
情報が格納される。
【０１０３】図１３には、第３実施形態の動作につい
て、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）に対する制御信
号ＬＣＨ（Ｏ）、ＬＣＨ（Ｉ）、ＳＷの動作波形を示
す。図１３では、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）
は、ハイレベルのパルス信号として入力される。
て、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）に対する制御信
号ＬＣＨ（Ｏ）、ＬＣＨ（Ｉ）、ＳＷの動作波形を示
す。図１３では、動作モード信号Ｍ（Ｏ）、Ｍ（Ｉ）
は、ハイレベルのパルス信号として入力される。
【０１０４】リフレッシュ動作モード信号Ｍ（Ｉ）のパ
ルス信号が入力されると、制御信号ＳＷがハイレベルに
遷移し、各切り替え部１３、１４の各スイッチ部ＳＷ２
を導通状態とする。保持アドレスバスＬＡｄｄおよび保
持冗長判定結果バスＬＪから、保持されているリフレッ
シュアドレスＡｄｄ（Ｉ）および冗長判定結果ＲＪ
（Ｉ）がワード線駆動系回路６４に取り込まれる。同時
に図示しない制御回路によりリフレッシュ動作活性化信
号ＲＦＡＣＴがハイレベルに遷移してリフレッシュ動作
が開始される。リフレッシュ動作活性化信号ＲＦＡＣＴ
がローレベルに遷移してリフレッシュ動作が終了すると
制御信号ＬＣＨ（Ｉ）がパルス出力され、アドレス切り
替え部１０の各スイッチ部ＳＷ２が導通して、次のリフ
レッシュ動作に対するリフレッシュアドレスＡｄｄ
（Ｉ）がアドレス切り替え部１０の各ラッチ部に取り込
まれると共に、各保時部１１、１２の各スイッチ部ＳＷ
３が導通して各保持部１１、１２に格納される。
ルス信号が入力されると、制御信号ＳＷがハイレベルに
遷移し、各切り替え部１３、１４の各スイッチ部ＳＷ２
を導通状態とする。保持アドレスバスＬＡｄｄおよび保
持冗長判定結果バスＬＪから、保持されているリフレッ
シュアドレスＡｄｄ（Ｉ）および冗長判定結果ＲＪ
（Ｉ）がワード線駆動系回路６４に取り込まれる。同時
に図示しない制御回路によりリフレッシュ動作活性化信
号ＲＦＡＣＴがハイレベルに遷移してリフレッシュ動作
が開始される。リフレッシュ動作活性化信号ＲＦＡＣＴ
がローレベルに遷移してリフレッシュ動作が終了すると
制御信号ＬＣＨ（Ｉ）がパルス出力され、アドレス切り
替え部１０の各スイッチ部ＳＷ２が導通して、次のリフ
レッシュ動作に対するリフレッシュアドレスＡｄｄ
（Ｉ）がアドレス切り替え部１０の各ラッチ部に取り込
まれると共に、各保時部１１、１２の各スイッチ部ＳＷ
３が導通して各保持部１１、１２に格納される。
【０１０５】次の動作モードでは、データアクセス動作
モード信号Ｍ（Ｏ）のパルス信号が入力される。制御信
号ＳＷがローレベルに遷移し、各切り替え部１３、１４
の各スイッチ部ＳＷ１を導通状態とする。同時に制御信
号ＬＣＨ（Ｏ）がパルス出力されアドレス切り替え部１
０の各スイッチ部ＳＷ４が導通して、データアクセスア
ドレスＡｄｄ（Ｏ）がアドレス切り替え部１０の各ラッ
チ部に取り込まれる。データアクセスアドレスＡｄｄ
（Ｏ）、冗長判定結果ＲＪ（Ｏ）が、内部アドレスバス
ＩＡｄｄ、冗長判定結果バスＲＪを介してワード線駆動
系回路６４に取り込まれる。
モード信号Ｍ（Ｏ）のパルス信号が入力される。制御信
号ＳＷがローレベルに遷移し、各切り替え部１３、１４
の各スイッチ部ＳＷ１を導通状態とする。同時に制御信
号ＬＣＨ（Ｏ）がパルス出力されアドレス切り替え部１
０の各スイッチ部ＳＷ４が導通して、データアクセスア
ドレスＡｄｄ（Ｏ）がアドレス切り替え部１０の各ラッ
チ部に取り込まれる。データアクセスアドレスＡｄｄ
（Ｏ）、冗長判定結果ＲＪ（Ｏ）が、内部アドレスバス
ＩＡｄｄ、冗長判定結果バスＲＪを介してワード線駆動
系回路６４に取り込まれる。
【０１０６】次に、リフレッシュ動作が連続して行なわ
れる場合である。リフレッシュ動作モード信号Ｍ（Ｉ）
のパルス信号が連続して出力される。これにより、制御
信号ＳＷはハイレベルを維持し、保持アドレスバスＬＡ
ｄｄ、保持冗長判定結果バスＬＪを選択し続ける。この
状態は、データアクセス動作モード信号Ｍ（Ｏ）が入力
されて、制御信号ＳＷがローレベルに遷移されるまで継
続する。制御信号ＬＣＨ（Ｉ）は、動作モード信号Ｍ
（Ｉ）ごとにパルス出力される。リフレッシュ動作ごと
にリフレッシュアドレスＡｄｄ（Ｉ）を更新して、各保
持部１１、１２に格納するためである。
れる場合である。リフレッシュ動作モード信号Ｍ（Ｉ）
のパルス信号が連続して出力される。これにより、制御
信号ＳＷはハイレベルを維持し、保持アドレスバスＬＡ
ｄｄ、保持冗長判定結果バスＬＪを選択し続ける。この
状態は、データアクセス動作モード信号Ｍ（Ｏ）が入力
されて、制御信号ＳＷがローレベルに遷移されるまで継
続する。制御信号ＬＣＨ（Ｉ）は、動作モード信号Ｍ
（Ｉ）ごとにパルス出力される。リフレッシュ動作ごと
にリフレッシュアドレスＡｄｄ（Ｉ）を更新して、各保
持部１１、１２に格納するためである。
【０１０７】図１４、１５は、第３実施形態の動作につ
いて、リフレッシュ動作モードが連続する場合の動作波
形である。図１４は、リフレッシュ動作において、アド
レス切り替え部１０および各保持部１１、１２の制御を
制御信号ＬＣＨ（Ｉ）で行なう場合である。図１５は、
リフレッシュ動作モードにおいて、アドレス切り替え部
１０の制御を制御信号ＬＣＨ（Ｉ）１で行ない、各保持
部１１、１２の制御を制御信号ＬＣＨ（Ｉ）２で行なう
場合である。
いて、リフレッシュ動作モードが連続する場合の動作波
形である。図１４は、リフレッシュ動作において、アド
レス切り替え部１０および各保持部１１、１２の制御を
制御信号ＬＣＨ（Ｉ）で行なう場合である。図１５は、
リフレッシュ動作モードにおいて、アドレス切り替え部
１０の制御を制御信号ＬＣＨ（Ｉ）１で行ない、各保持
部１１、１２の制御を制御信号ＬＣＨ（Ｉ）２で行なう
場合である。
【０１０８】図１４の動作波形では、リフレッシュ動作
モードが継続している状態において、制御信号ＳＷはハ
イレベルに維持されているので、各リフレッシュ動作モ
ードの動作期間の終了後におけるプリチャージ期間にお
いても、アクセス対象アドレスバスＭＡｄｄおよびアク
セス対象冗長判定結果バスＭＪに不要なアドレス情報が
伝播されることはない。また、制御信号ＬＣＨ（Ｉ）
は、各リフレッシュ動作の動作期間の終了時にパルス駆
動されて、アドレス切り替え部１０のラッチ部にリフレ
ッシュアドレスＡｄｄ（Ｉ）がラッチされるので、プリ
チャージ期間に内部アドレスバスＩＡｄｄに不要なアド
レス情報が伝播されることはなく、更に各保持部１１、
１２へのアドレス情報の格納動作も１パルス動作で行な
われる。
モードが継続している状態において、制御信号ＳＷはハ
イレベルに維持されているので、各リフレッシュ動作モ
ードの動作期間の終了後におけるプリチャージ期間にお
いても、アクセス対象アドレスバスＭＡｄｄおよびアク
セス対象冗長判定結果バスＭＪに不要なアドレス情報が
伝播されることはない。また、制御信号ＬＣＨ（Ｉ）
は、各リフレッシュ動作の動作期間の終了時にパルス駆
動されて、アドレス切り替え部１０のラッチ部にリフレ
ッシュアドレスＡｄｄ（Ｉ）がラッチされるので、プリ
チャージ期間に内部アドレスバスＩＡｄｄに不要なアド
レス情報が伝播されることはなく、更に各保持部１１、
１２へのアドレス情報の格納動作も１パルス動作で行な
われる。
【０１０９】図１５の動作波形では、リフレッシュ動作
モードが継続している状態において、制御信号ＳＷは、
図１４の場合と同様にハイレベルに維持されて、各リフ
レッシュ動作モードの動作期間の終了後におけるプリチ
ャージ期間においても、アクセス対象アドレスバスＭＡ
ｄｄおよびアクセス対象冗長判定結果バスＭＪに不要な
アドレス情報が伝播されることはない。また、制御信号
ＬＣＨ（Ｉ）１は、各リフレッシュ動作の動作期間中に
パルス駆動されて、アドレス切り替え部１０のラッチ部
にリフレッシュアドレスＡｄｄ（Ｉ）がラッチされ、そ
の後のプリチャージ期間等に内部アドレスバスＩＡｄｄ
に不要なアドレス情報が伝播されることはない。更に、
制御信号ＬＣＨ（Ｉ）２は、図１４の制御信号ＬＣＨ
（Ｉ）と同様に各リフレッシュ動作の動作期間の終了時
にパルス駆動されて、各保持部１１、１２へのアドレス
情報の格納動作が行なわれ、その後のプリチャージ期間
等に不要なアドレス情報が格納されることはない。
モードが継続している状態において、制御信号ＳＷは、
図１４の場合と同様にハイレベルに維持されて、各リフ
レッシュ動作モードの動作期間の終了後におけるプリチ
ャージ期間においても、アクセス対象アドレスバスＭＡ
ｄｄおよびアクセス対象冗長判定結果バスＭＪに不要な
アドレス情報が伝播されることはない。また、制御信号
ＬＣＨ（Ｉ）１は、各リフレッシュ動作の動作期間中に
パルス駆動されて、アドレス切り替え部１０のラッチ部
にリフレッシュアドレスＡｄｄ（Ｉ）がラッチされ、そ
の後のプリチャージ期間等に内部アドレスバスＩＡｄｄ
に不要なアドレス情報が伝播されることはない。更に、
制御信号ＬＣＨ（Ｉ）２は、図１４の制御信号ＬＣＨ
（Ｉ）と同様に各リフレッシュ動作の動作期間の終了時
にパルス駆動されて、各保持部１１、１２へのアドレス
情報の格納動作が行なわれ、その後のプリチャージ期間
等に不要なアドレス情報が格納されることはない。
【０１１０】以上詳細に説明したとおり、第３実施形態
に係る半導体記憶装置、およびその制御方法によれば、
プリチャージ期間にアドレス設定が不定となって不要な
アドレスの入力やそのアドレスに対する冗長判定動作が
行なわれることはなく、不要な回路動作に伴う不要な電
流消費を抑えることができる。大容量化に伴いアドレス
ビット数や冗長構成が増大した場合に有効に電流消費を
低減することができる。
に係る半導体記憶装置、およびその制御方法によれば、
プリチャージ期間にアドレス設定が不定となって不要な
アドレスの入力やそのアドレスに対する冗長判定動作が
行なわれることはなく、不要な回路動作に伴う不要な電
流消費を抑えることができる。大容量化に伴いアドレス
ビット数や冗長構成が増大した場合に有効に電流消費を
低減することができる。
【０１１１】また、各保持部１１、１２へのアドレス情
報の格納動作も１パルス動作で行なわれるため、電圧変
動等の少ない適宜なタイミングにおいて格納動作を行な
うことにより、誤ったアドレス情報の格納を防止するこ
とができる。
報の格納動作も１パルス動作で行なわれるため、電圧変
動等の少ない適宜なタイミングにおいて格納動作を行な
うことにより、誤ったアドレス情報の格納を防止するこ
とができる。
【０１１２】ここで、制御信号ＬＣＨ（Ｏ）、ＬＣＨ
（Ｉ）、ＬＣＨ（Ｉ）１、ＬＣＨ（Ｉ）２の切り替わり
のタイミング、またはパルス出力のタイミングは、デー
タアクセスアドレスバスＡｄｄ（Ｏ）、リフレッシュア
ドレスバスＡｄｄ（Ｉ）、内部アドレスバスＩＡｄｄお
よび冗長判定結果バスＲＪにおけるアドレス情報が確定
した以後のタイミングであることが好ましい。また、制
御信号ＳＷの切り替わりのタイミング、またはパルス出
力のタイミングは、内部アドレスバスＩＡｄｄおよび冗
長判定結果バスＲＪにおけるアドレス情報が確定した以
後のタイミング、または各保持部１１、１２へのリフレ
ッシュアドレスＡｄｄ（Ｉ）、冗長判定結果ＲＪ（Ｉ）
の格納が完了した以後のタイミングであることが好まし
い。これにより、アドレス情報の確定または格納前の不
定なアドレス情報が伝播することはない。
（Ｉ）、ＬＣＨ（Ｉ）１、ＬＣＨ（Ｉ）２の切り替わり
のタイミング、またはパルス出力のタイミングは、デー
タアクセスアドレスバスＡｄｄ（Ｏ）、リフレッシュア
ドレスバスＡｄｄ（Ｉ）、内部アドレスバスＩＡｄｄお
よび冗長判定結果バスＲＪにおけるアドレス情報が確定
した以後のタイミングであることが好ましい。また、制
御信号ＳＷの切り替わりのタイミング、またはパルス出
力のタイミングは、内部アドレスバスＩＡｄｄおよび冗
長判定結果バスＲＪにおけるアドレス情報が確定した以
後のタイミング、または各保持部１１、１２へのリフレ
ッシュアドレスＡｄｄ（Ｉ）、冗長判定結果ＲＪ（Ｉ）
の格納が完了した以後のタイミングであることが好まし
い。これにより、アドレス情報の確定または格納前の不
定なアドレス情報が伝播することはない。
【０１１３】図１６に示す第４実施形態では、第１実施
形態（図１）に加えて、間引き判定回路４０、フリップ
フロップ回路４２、間引き制御回路４４を備えている。
間引き判定回路４０にはリフレッシュアドレスＡｄｄ
（Ｉ）が入力され、予め計測されているメモリセルのデ
ータ保持特性に応じてリフレッシュ動作を実行の可否を
判定する。データ保持特性が良好なメモリセルに対して
は、毎回リフレッシュ動作を実行する必要はなく、所定
回数のリフレッシュ要求ごとに１回のリフレッシュ動作
を実行すればよい。間引き判定回路４０は、このための
実行の可否を判定する回路である。
形態（図１）に加えて、間引き判定回路４０、フリップ
フロップ回路４２、間引き制御回路４４を備えている。
間引き判定回路４０にはリフレッシュアドレスＡｄｄ
（Ｉ）が入力され、予め計測されているメモリセルのデ
ータ保持特性に応じてリフレッシュ動作を実行の可否を
判定する。データ保持特性が良好なメモリセルに対して
は、毎回リフレッシュ動作を実行する必要はなく、所定
回数のリフレッシュ要求ごとに１回のリフレッシュ動作
を実行すればよい。間引き判定回路４０は、このための
実行の可否を判定する回路である。
【０１１４】第１判定結果信号ＴＯ１は、間引き制御回
路４４に入力されると共に、フリップフロップ回路４２
の入力端子Ｄに入力される。フリップフロップ回路４２
はＤ型フリップフロップであり、リフレッシュ要求信号
ＲＥＱ（Ｉ）をトリガとして第１判定結果信号ＴＯ１を
取り込み、第２判定結果信号ＴＯ２として間引き制御回
路４４に出力する。リフレッシュ動作要求信号ＲＥＱ
（Ｉ）の出力に対して、リフレッシュアドレスＡｄｄ
（Ｉ）は次回のリフレッシュ動作に対するリフレッシュ
アドレスＡｄｄ（Ｉ）を出力するので、第２判定結果信
号ＴＯ２は今回のリフレッシュ動作モードに対するアド
レスＡｄｄ（Ｉ）に対する判定となり、第１判定結果信
号ＴＯ１は次回のリフレッシュ動作モードに対するアド
レスＡｄｄ（Ｉ）の判定となる。
路４４に入力されると共に、フリップフロップ回路４２
の入力端子Ｄに入力される。フリップフロップ回路４２
はＤ型フリップフロップであり、リフレッシュ要求信号
ＲＥＱ（Ｉ）をトリガとして第１判定結果信号ＴＯ１を
取り込み、第２判定結果信号ＴＯ２として間引き制御回
路４４に出力する。リフレッシュ動作要求信号ＲＥＱ
（Ｉ）の出力に対して、リフレッシュアドレスＡｄｄ
（Ｉ）は次回のリフレッシュ動作に対するリフレッシュ
アドレスＡｄｄ（Ｉ）を出力するので、第２判定結果信
号ＴＯ２は今回のリフレッシュ動作モードに対するアド
レスＡｄｄ（Ｉ）に対する判定となり、第１判定結果信
号ＴＯ１は次回のリフレッシュ動作モードに対するアド
レスＡｄｄ（Ｉ）の判定となる。
【０１１５】間引き制御回路４４は、第１および第２判
定結果信号ＴＯ１、ＴＯ２に加えて、モード判定部６２
からの制御信号ＬＣＨ１、ＳＷ１が入力される。制御信
号ＬＣＨ１、ＳＷ１が第１および第２判定結果信号ＴＯ
１、ＴＯ２に制御されて、制御信号ＬＣＨ２，ＳＷ２と
して出力され、アドレス切り替え部１０、各保持部１
１、１２、および各切り替え部１３，１４が制御され
る。
定結果信号ＴＯ１、ＴＯ２に加えて、モード判定部６２
からの制御信号ＬＣＨ１、ＳＷ１が入力される。制御信
号ＬＣＨ１、ＳＷ１が第１および第２判定結果信号ＴＯ
１、ＴＯ２に制御されて、制御信号ＬＣＨ２，ＳＷ２と
して出力され、アドレス切り替え部１０、各保持部１
１、１２、および各切り替え部１３，１４が制御され
る。
【０１１６】図１７は、間引き制御回路４４の具体例で
ある。第１判定結果信号ＴＯ１はインバータゲートＩ９
に入力され、インバータゲートＩ９の出力が制御信号Ｌ
ＣＨ１と共にナンドゲートＮＡ１に入力される。ナンド
ゲートＮＡ１の出力はインバータゲートＩ１０により反
転されて制御信号ＬＣＨ２として出力される。第２判定
結果信号ＴＯ２はインバータゲートＩ１１に入力され、
インバータゲートＩ１１の出力が制御信号ＳＷ１と共に
ナンドゲートＮＡ２に入力される。ナンドゲートＮＡ２
の出力はインバータゲートＩ１２により反転されて制御
信号ＳＷ２として出力される。
ある。第１判定結果信号ＴＯ１はインバータゲートＩ９
に入力され、インバータゲートＩ９の出力が制御信号Ｌ
ＣＨ１と共にナンドゲートＮＡ１に入力される。ナンド
ゲートＮＡ１の出力はインバータゲートＩ１０により反
転されて制御信号ＬＣＨ２として出力される。第２判定
結果信号ＴＯ２はインバータゲートＩ１１に入力され、
インバータゲートＩ１１の出力が制御信号ＳＷ１と共に
ナンドゲートＮＡ２に入力される。ナンドゲートＮＡ２
の出力はインバータゲートＩ１２により反転されて制御
信号ＳＷ２として出力される。
【０１１７】図１８には、第４実施形態について、リフ
レッシュ動作モードが連続する場合の動作波形について
示す。リフレッシュ要求信号ＲＥＱ（Ｉ）に伴い、リフ
レッシュアドレスカウンタ５３がカウントアップされ、
リフレッシュアドレス（＃１００）〜（＃１０２）が出
力される。同時に、モード判定部６２から制御信号ＬＣ
Ｈ１、ＳＷ１が出力される。この場合の制御信号ＬＣＨ
１、ＳＷ１は、第１実施形態の制御信号ＬＣＨ、ＳＷと
同様な信号である。第４実施形態では、制御信号ＬＣＨ
１、ＳＷ１は、間引き制御回路４４により制御される。
レッシュ動作モードが連続する場合の動作波形について
示す。リフレッシュ要求信号ＲＥＱ（Ｉ）に伴い、リフ
レッシュアドレスカウンタ５３がカウントアップされ、
リフレッシュアドレス（＃１００）〜（＃１０２）が出
力される。同時に、モード判定部６２から制御信号ＬＣ
Ｈ１、ＳＷ１が出力される。この場合の制御信号ＬＣＨ
１、ＳＷ１は、第１実施形態の制御信号ＬＣＨ、ＳＷと
同様な信号である。第４実施形態では、制御信号ＬＣＨ
１、ＳＷ１は、間引き制御回路４４により制御される。
【０１１８】第１のリフレッシュ動作モードでは、リフ
レッシュアドレス（＃１００）が間引き対象ではないた
め、第１および第２判定結果信号ＴＯ１、ＴＯ２は共に
ローレベルである。図１７より、ナンドゲートＮＡ１、
ＮＡ２が論理反転ゲートとして機能するので、制御信号
ＬＣＨ２、ＳＷ２は、制御信号ＬＣＨ１、ＳＷ１と同相
の信号として出力され、通常のリフレッシュ動作、およ
びリフレッシュアドレス（＃１００）に関するアドレス
情報の格納動作が行なわれる。
レッシュアドレス（＃１００）が間引き対象ではないた
め、第１および第２判定結果信号ＴＯ１、ＴＯ２は共に
ローレベルである。図１７より、ナンドゲートＮＡ１、
ＮＡ２が論理反転ゲートとして機能するので、制御信号
ＬＣＨ２、ＳＷ２は、制御信号ＬＣＨ１、ＳＷ１と同相
の信号として出力され、通常のリフレッシュ動作、およ
びリフレッシュアドレス（＃１００）に関するアドレス
情報の格納動作が行なわれる。
【０１１９】次のリフレッシュ動作モードであるサイク
ルＡでは、リフレッシュアドレス（＃１０１）が間引き
アドレスであると判定される。第１判定結果信号ＴＯ１
がハイレベルに遷移し、図１７のナンドゲートＮＡ１の
出力をハイレベルに固定する。従って、制御信号ＬＣＨ
２はローレベルに固定され、アドレス切り替え部による
リフレッシュアドレス（＃１０１）の取り込み動作、お
よび各保持部１１、１２への格納動作は行なわれない。
すなわち、各保持部１１、１２には、リフレッシュアド
レス（＃１００）に関するアドレス情報が維持されたま
まとなる。このとき、第２判定結果信号ＴＯ２はローレ
ベルに維持されているので、各切り替え部１３、１４か
らリフレッシュアドレス（＃１００）が読み出され、リ
フレッシュ動作が行なわれる。
ルＡでは、リフレッシュアドレス（＃１０１）が間引き
アドレスであると判定される。第１判定結果信号ＴＯ１
がハイレベルに遷移し、図１７のナンドゲートＮＡ１の
出力をハイレベルに固定する。従って、制御信号ＬＣＨ
２はローレベルに固定され、アドレス切り替え部による
リフレッシュアドレス（＃１０１）の取り込み動作、お
よび各保持部１１、１２への格納動作は行なわれない。
すなわち、各保持部１１、１２には、リフレッシュアド
レス（＃１００）に関するアドレス情報が維持されたま
まとなる。このとき、第２判定結果信号ＴＯ２はローレ
ベルに維持されているので、各切り替え部１３、１４か
らリフレッシュアドレス（＃１００）が読み出され、リ
フレッシュ動作が行なわれる。
【０１２０】更に次のリフレッシュ動作モードであるサ
イクルＢでは、リフレッシュアドレス（＃１０２）は間
引きアドレスではないと判定される。第１判定結果信号
ＴＯ１はローレベルに遷移するが、第２判定結果信号Ｔ
Ｏ２はハイレベルに遷移する。このため、図１７のナン
ドゲートＮＡ２の出力がハイレベルに固定される。従っ
て、制御信号ＳＷ２はローレベルに固定され、各切り替
え部１３、１４からアドレス情報は読み出されず、リフ
レッシュ動作は行なわれない。このとき、第１判定結果
信号ＴＯ１はローレベルに維持されているので、アドレ
ス切り替え部１０によるリフレッシュアドレス（＃１０
２）の取り込み動作、および各保持部１１、１２への格
納動作が行なわれる。
イクルＢでは、リフレッシュアドレス（＃１０２）は間
引きアドレスではないと判定される。第１判定結果信号
ＴＯ１はローレベルに遷移するが、第２判定結果信号Ｔ
Ｏ２はハイレベルに遷移する。このため、図１７のナン
ドゲートＮＡ２の出力がハイレベルに固定される。従っ
て、制御信号ＳＷ２はローレベルに固定され、各切り替
え部１３、１４からアドレス情報は読み出されず、リフ
レッシュ動作は行なわれない。このとき、第１判定結果
信号ＴＯ１はローレベルに維持されているので、アドレ
ス切り替え部１０によるリフレッシュアドレス（＃１０
２）の取り込み動作、および各保持部１１、１２への格
納動作が行なわれる。
【０１２１】以上詳細に説明したとおり、第４実施形態
に係る半導体記憶装置、およびその制御方法によれば、
非実行の判定を受けた第２アドレスであるリフレッシュ
アドレスＡｄｄ（Ｉ）に対しては、第２動作モードであ
るリフレッシュ動作モードは行なわれないので、リフレ
ッシュ動作モードに先立つ、リフレッシュアドレスＡｄ
ｄ（Ｉ）の内部アドレス保持部１１への格納、冗長判定
部１５による冗長判定、およびリフレッシュアドレスＡ
ｄｄ（Ｉ）に対する冗長判定結果の内部アドレス冗長判
定結果保持部１２への格納動作を禁止し、第１および第
２切り替え部である切り替え部Ａ（１３）および切り替
え部Ｊ（１４）の選択も禁止することができ、不要な回
路動作による電流消費を低減することができる。大容量
化に伴いアドレスビット数や冗長構成が増大した場合に
有効に電流消費を低減することができる。
に係る半導体記憶装置、およびその制御方法によれば、
非実行の判定を受けた第２アドレスであるリフレッシュ
アドレスＡｄｄ（Ｉ）に対しては、第２動作モードであ
るリフレッシュ動作モードは行なわれないので、リフレ
ッシュ動作モードに先立つ、リフレッシュアドレスＡｄ
ｄ（Ｉ）の内部アドレス保持部１１への格納、冗長判定
部１５による冗長判定、およびリフレッシュアドレスＡ
ｄｄ（Ｉ）に対する冗長判定結果の内部アドレス冗長判
定結果保持部１２への格納動作を禁止し、第１および第
２切り替え部である切り替え部Ａ（１３）および切り替
え部Ｊ（１４）の選択も禁止することができ、不要な回
路動作による電流消費を低減することができる。大容量
化に伴いアドレスビット数や冗長構成が増大した場合に
有効に電流消費を低減することができる。
【０１２２】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、第１実施形態に示したバンクごとの制御、および第
１および第２実施形態に示したレイアウト配置例につい
ては、他の実施形態にも同様に適用することができるこ
とは言うまでもない。
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、第１実施形態に示したバンクごとの制御、および第
１および第２実施形態に示したレイアウト配置例につい
ては、他の実施形態にも同様に適用することができるこ
とは言うまでもない。
【０１２３】（付記１） アクセスごとにアクセス対象
となる第１アドレスが指定されてアクセス動作を行なう
第１動作モードと、前記第１動作モードとは非同期に実
行され、予め定められた所定順序に従い、アクセスごと
にアクセス対象となる第２アドレスが指定されてアクセ
ス動作を行なう第２動作モードとを備える半導体記憶装
置において、内部アドレスバスに接続され、次回の前記
第２動作モードに先立つ制御信号により次回の前記第２
動作モードにおける前記第２アドレスを格納するアドレ
ス保持部と、冗長判定結果バスに接続され、次回の前記
第２動作モードに先立つ制御信号により次回の前記第２
動作モードにおける前記第２アドレスの冗長判定結果を
格納する冗長判定結果保持部と、前記第１または第２動
作モードでのアクセスの際、前記内部アドレスバスまた
は前記アドレス保持部を選択する第１切り替え部と、前
記冗長判定結果バスまたは前記冗長判定結果保持部を選
択する第２切り替え部とを備えることを特徴とする半導
体記憶装置。 （付記２） 前記第２動作モードにおいて、前記第１お
よび第２切り替え部の選択以後に、前記アドレス保持部
および前記冗長判定結果保持部への格納動作が行なわれ
ることを特徴とする付記１に記載の半導体記憶装置。 （付記３） 前記第１動作モードはデータ入出力動作で
あり、前記第１アドレスは外部から入力される外部アド
レスであることを特徴とする付記１に記載の半導体記憶
装置。 （付記４） 前記第２動作モードはリフレッシュ動作で
あり、前記第２アドレスは内部で生成される内部アドレ
スであることを特徴とする付記１に記載の半導体記憶装
置。 （付記５） 前記アドレス保持部または前記冗長判定結
果保持部の少なくとも何れか一方は、回路配置の際、入
力信号経路に比して出力信号経路が短くなるように配置
されることを特徴とする付記１に記載の半導体記憶装
置。 （付記６） 前記第１切り替え部または前記第２切り替
え部の少なくとも何れか一方は、回路配置の際、入力信
号経路に比して出力信号経路が短くなるように配置され
ることを特徴とする付記１に記載の半導体記憶装置。 （付記７） 前記第１アドレスまたは前記第２アドレス
の少なくとも何れか一方をプリデコードするプリデコー
ド部を備え、前記内部アドレスバスおよび前記冗長判定
結果バスには、プリデコードされたアドレスおよび該プ
リデコードされたアドレスについての冗長判定結果が出
力されることを特徴とする付記１に記載の半導体記憶装
置。 （付記８） 前記プリデコード部は、回路配置の際、入
力信号経路に比して出力信号経路が短くなるように配置
されることを特徴とする付記７に記載の半導体記憶装
置。 （付記９） 記憶セル領域は、複数のバンクに分割され
ており、前記第１切り替え部または前記第２切り替え部
の少なくとも何れか一方は、前記バンクごとに備えら
れ、活性化される前記バンクに応じて活性化されること
を特徴とする付記１に記載の半導体記憶装置。 （付記１０） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、前記第１または第２ア
ドレスを前記内部アドレスバスに出力するアドレス経路
を確立するアドレス切り替え部を備え、前記アドレス切
り替え部は、前記第１または第２動作モード間で動作モ
ードが切り替えられる際、前記動作サイクル開始以後の
第１切り替えタイミングにおいてのみ、前記アドレス経
路の切り替えを行なうことを特徴とする付記１に記載の
半導体記憶装置。 （付記１１） 前記第１切り替えタイミングは、前記第
１動作モードへの切り替えの際には、前記アドレス切り
替え部に入力される前記第１アドレスの確定以後のタイ
ミングであり、前記第２動作モードへの切り替えの際に
は、前記第１および第２切り替え部による前記アドレス
保持部および前記冗長判定結果保持部の選択以後のタイ
ミングであることを特徴とする付記１０に記載の半導体
記憶装置。 （付記１２） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、前記第１または第２ア
ドレスを取り込んでラッチし、前記内部アドレスバスに
出力するアドレス切り替え部を備え、前記アドレス切り
替え部は、前記動作サイクル開始以後の第１取込タイミ
ングにおいてのみ、前記第１または第２アドレスを取り
込んでラッチすることを特徴とする付記１に記載の半導
体記憶装置。 （付記１３） 前記第１取込タイミングは、前記第１ア
ドレスの取り込みの際には、前記アドレス切り替え部に
入力される前記第１アドレスの確定以後のタイミングで
あり、前記第２アドレスの取り込みの際には、前記第１
および第２切り替え部による前記アドレス保持部および
前記冗長判定結果保持部の選択以後のタイミングである
ことを特徴とする付記１２に記載の半導体記憶装置。 （付記１４） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、前記第１および第２切
り替え部は、前記第１または第２動作モード間で動作モ
ードが切り替えられる際、前記動作サイクル開始以後の
第２切り替えタイミングにおいてのみ、前記内部アドレ
スバスまたは前記アドレス保持部、および前記冗長判定
結果バスまたは前記冗長判定結果保持部の選択の切り替
えを行なうことを特徴とする付記１に記載の半導体記憶
装置。 （付記１５） 前記第２切り替えタイミングは、前記第
１動作モードへの切り替えの際には、前記内部アドレス
バスおよび前記冗長判定結果バスにおける、前記第１ア
ドレスおよび該第１アドレスの冗長判定結果の確定以後
のタイミングであり、前記第２動作モードへの切り替え
の際には、前記動作サイクル開始以後のタイミングであ
ることを特徴とする付記１４に記載の半導体記憶装置。 （付記１６） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、前記第１および第２切
り替え部は、前記内部アドレスバスまたは前記アドレス
保持部、および前記冗長判定結果バスまたは前記冗長判
定結果保持部からの出力を取り込んでラッチする第１お
よび第２ラッチ部を備え、前記動作サイクル開始以後の
第２取込タイミングにおいてのみ、前記内部アドレスバ
スまたは前記アドレス保持部、および前記冗長判定結果
バスまたは前記冗長判定結果保持部を選択することを特
徴とする付記１に記載の半導体記憶装置。 （付記１７） 前記第２取込タイミングは、前記内部ア
ドレスバスおよび前記冗長判定結果バスにおける、前記
第１アドレスおよび該第１アドレスの冗長判定結果の取
り込みの際には、前記第１アドレスおよび該第１アドレ
スの冗長判定結果の確定以後のタイミングであり、前記
アドレス保持部および前記冗長判定結果保持部におけ
る、前記第２アドレスおよび該第２アドレスの冗長判定
結果の取り込みの際には、前記動作サイクルの開始以後
のタイミングであることを特徴とする付記１６に記載の
半導体記憶装置。 （付記１８） 前記第２アドレスごとに前記第２動作モ
ードの実行の可否を判定する実行可否判定部を備え、前
記実行可否判定部により非実行の判定を受けた前記第２
アドレスについては、該第２アドレスの前記内部アドレ
スバスへの供給を禁止し、前記制御信号を非活性化する
と共に、非実行の前記第２動作モードの際、前記第１お
よび第２切り替え部の選択が禁止されることを特徴とす
る付記１に記載の半導体記憶装置。 （付記１９） 外部からの外部アクセス要求に基づき行
なわれる外部アクセス動作モードと、内部で自動的に生
成される内部アクセス要求に基づき行われる内部アクセ
ス動作モードとが互いに非同期に実行される半導体記憶
装置において、前記外部アクセス要求と前記内部アクセ
ス要求との調整を行ない、前記外部または内部アクセス
動作モードに応じて、外部動作モード信号または内部動
作モード信号を出力する調整部と、前記外部または内部
動作モード信号に応じて、先行して制御される第１制御
信号と前記第１制御信号の制御後に制御される第２制御
信号との、少なくとも２つの制御信号を出力するモード
判定部と、前記第２制御信号により制御され、前記外部
アクセス動作モードにおいて設定される外部アドレス
と、予め定められた所定順序に従い前記内部アクセス動
作モードにおいて生成される内部アドレスとの何れかの
アドレスを選択し、内部アドレスバスに出力するアドレ
ス切り替え部と、前記内部アドレスバスにおける前記何
れかのアドレスについての冗長判定結果を前記冗長判定
結果バスに出力する冗長判定部と、前記内部アドレスバ
スに接続され、前記第２制御信号により前記内部アドレ
スを格納するアドレス保持部と、前記冗長判定結果バス
に接続され、前記第２制御信号により前記冗長判定結果
を格納する冗長判定結果保持部と、前記第１制御信号に
より、前記内部アドレスバスまたは前記アドレス保持部
を選択する第１切り替え部と、前記第１制御信号によ
り、前記冗長判定結果バスまたは前記冗長判定結果保持
部を選択する第２切り替え部とを備えることを特徴とす
る半導体記憶装置。 （付記２０） 前記アドレス保持部および前記冗長判定
結果保持部に保持されている前記内部アドレスおよび該
内部アドレスの冗長判定結果は、次回の前記内部アクセ
ス動作モードにおけるアクセス対象であることを特徴と
する付記１９に記載の半導体記憶装置。 （付記２１） 前記モード判定部は、更に、前記第２制
御信号による前記アドレス保持部および前記冗長判定結
果保持部への格納タイミング以前に制御される第３制御
信号を有し、前記第２制御信号に代えて、前記第３制御
信号が前記アドレス切り替え部を制御することを特徴と
する付記１９に記載の半導体記憶装置。 （付記２２） 前記アドレス切り替え部と前記内部アド
レスバスとの間に接続され、前記何れかのアドレスをプ
リデコードするプリデコード部を備えることを特徴とす
る付記１９に記載の半導体記憶装置。 （付記２３） 前記外部アドレスをプリデコードする第
１プリデコード部と、前記内部アドレスをプリデコード
する第２プリデコード部とを備え、前記アドレス切り替
え部は、前記第１プリデコード部によりプリデコードさ
れた外部プリデコードアドレスと、前記第２プリデコー
ド部によりプリデコードされた内部プリデコードアドレ
スとの何れかを選択することを特徴とする付記１９に記
載の半導体記憶装置。 （付記２４） 前記外部または内部アクセス動作モード
の動作期間と前記動作期間の終了から次の前記動作期間
の開始までの非動作期間とを１単位として構成される動
作サイクルごとに、前記外部または内部アクセス動作モ
ードの設定が行なわれる半導体記憶装置であって、前記
第２制御信号または前記第３制御信号は、前記外部また
は内部アクセス動作モード間で動作モードが切り替えら
れる前記動作サイクルの開始以後においてのみ切り替え
られ、前記アドレス切り替え部でのアドレス経路が切り
替えられることを特徴とする付記１９または２１に記載
の半導体記憶装置。 （付記２５） 前記外部または内部アクセス動作モード
の動作期間と前記動作期間の終了から次の前記動作期間
の開始までの非動作期間とを１単位として構成される動
作サイクルごとに、前記外部または内部アクセス動作モ
ードの設定が行なわれる半導体記憶装置であって、前記
アドレス切り替え部は、ラッチ部を備え、前記第２制御
信号または前記第３制御信号は、前記動作サイクルの開
始以後においてのみ出力され、前記外部または内部アド
レスの何れかのアドレスを前記ラッチ部に取り込んでラ
ッチすることを特徴とする付記１９または２１に記載の
半導体記憶装置。 （付記２６） 前記外部または内部アクセス動作モード
の動作期間と前記動作期間の終了から次の前記動作期間
の開始までの非動作期間とを１単位として構成される動
作サイクルごとに、前記外部または内部アクセス動作モ
ードの設定が行なわれる半導体記憶装置であって、前記
第１制御信号は、前記外部または内部アクセス動作モー
ド間で動作モードが切り替えられる前記動作サイクルの
開始以後においてのみ切り替えられ、前記内部アドレス
バスまたは前記アドレス保持部、および前記冗長判定結
果バスまたは前記冗長判定結果保持部の選択の切り替え
を行なうことを特徴とする付記１９に記載の半導体記憶
装置。 （付記２７） 前記外部または内部アクセス動作モード
の動作期間と前記動作期間の終了から次の前記動作期間
の開始までの非動作期間とを１単位として構成される動
作サイクルごとに、前記外部または内部アクセス動作モ
ードの設定が行なわれる半導体記憶装置であって、前記
第１および第２切り替え部は、前記内部アドレスバスま
たは前記アドレス保持部、および前記冗長判定結果バス
または前記冗長判定結果保持部からの出力を取り込んで
ラッチする第１および第２ラッチ部を備え、前記第１制
御信号は、前記動作サイクルの開始以後においてのみ出
力され、前記内部アドレスバスまたは前記アドレス保持
部、および前記冗長判定結果バスまたは前記冗長判定結
果保持部を選択することを特徴とする付記１９に記載の
半導体記憶装置。 （付記２８） 前記内部アドレスごとに前記内部アクセ
ス動作モードの実行の可否を判定する実行可否判定部を
備え、前記実行可否判定部により前記内部アクセス動作
モードの非実行の判定を受けた前記内部アドレスについ
ては、前記第１および第２制御信号、または第１乃至第
３制御信号が非活性化されることを特徴とする付記１９
または２１に記載の半導体記憶装置。 （付記２９） アクセスごとにアクセス対象となる第１
アドレスが指定されてアクセス動作を行なう第１動作モ
ードと、前記第１動作モードとは非同期に実行され、予
め定められた所定順序に従い、アクセスごとにアクセス
対象となる第２アドレスが指定されてアクセス動作を行
なう第２動作モードとを備える半導体記憶装置の制御方
法において、前記第１または第２動作モードにおけるア
クセス対象として、前記第１アドレスおよび該第１アド
レスの冗長判定結果、または予め保持されている前記第
２アドレスおよび該第２アドレスの冗長判定結果を選択
するアクセス対象選択ステップと、前記アクセス対象選
択ステップのうち、前記第２動作モードの選択以後、次
回の前記第２動作モードにおけるアクセス対象として、
前記第２アドレスと該第２アドレスの冗長判定結果とを
予め保持する動作対象保持ステップとを有することを特
徴とする半導体記憶装置の制御方法。 （付記３０） 前記動作対象保持ステップと、該動作対
象保持ステップに先行する前記アクセス対象選択ステッ
プとは、同一の前記第２動作モード内において行なわれ
ることを特徴とする付記２９に記載の半導体記憶装置の
制御方法。 （付記３１） 次回の前記第２動作モードでのアクセス
対象である前記第２アドレスをプリデコードするプリデ
コードステップを有し、前記動作対象保持ステップで
は、前記第２アドレスおよび該第２アドレスの冗長判定
結果に代えて、前記プリデコードステップにより得られ
る、前記第２アドレスのプリデコードアドレスおよび該
プリデコードアドレスについての冗長判定結果を保持す
ることを特徴とする付記２９に記載の半導体記憶装置の
制御方法。 （付記３２） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置の制御方法であって、前記アクセ
ス対象選択ステップへの前記第１アドレスの供給、また
は前記動作対象保持ステップへの前記第２アドレスの供
給を切り替えて行なうアドレス供給ステップを有し、前
記第１または第２動作モード間で動作モードが切り替え
られる前記動作サイクル開始以後においてのみ、前記ア
クセス対象選択ステップにおける選択の切り替え、また
は前記アドレス供給ステップにおける供給の切り替えの
うち少なくとも一方を行なうことを特徴とする付記２９
に記載の半導体記憶装置の制御方法。 （付記３３） 前記第２アドレスごとに前記第２動作モ
ードの実行の可否を判定する実行可否判定ステップを有
し、前記実行可否判定ステップにより非実行の判定を受
けた前記第２アドレスについては、前記アクセス対象選
択ステップおよび前記動作対象保持ステップが禁止され
ることを特徴とする付記２９に記載の半導体記憶装置の
制御方法。
となる第１アドレスが指定されてアクセス動作を行なう
第１動作モードと、前記第１動作モードとは非同期に実
行され、予め定められた所定順序に従い、アクセスごと
にアクセス対象となる第２アドレスが指定されてアクセ
ス動作を行なう第２動作モードとを備える半導体記憶装
置において、内部アドレスバスに接続され、次回の前記
第２動作モードに先立つ制御信号により次回の前記第２
動作モードにおける前記第２アドレスを格納するアドレ
ス保持部と、冗長判定結果バスに接続され、次回の前記
第２動作モードに先立つ制御信号により次回の前記第２
動作モードにおける前記第２アドレスの冗長判定結果を
格納する冗長判定結果保持部と、前記第１または第２動
作モードでのアクセスの際、前記内部アドレスバスまた
は前記アドレス保持部を選択する第１切り替え部と、前
記冗長判定結果バスまたは前記冗長判定結果保持部を選
択する第２切り替え部とを備えることを特徴とする半導
体記憶装置。 （付記２） 前記第２動作モードにおいて、前記第１お
よび第２切り替え部の選択以後に、前記アドレス保持部
および前記冗長判定結果保持部への格納動作が行なわれ
ることを特徴とする付記１に記載の半導体記憶装置。 （付記３） 前記第１動作モードはデータ入出力動作で
あり、前記第１アドレスは外部から入力される外部アド
レスであることを特徴とする付記１に記載の半導体記憶
装置。 （付記４） 前記第２動作モードはリフレッシュ動作で
あり、前記第２アドレスは内部で生成される内部アドレ
スであることを特徴とする付記１に記載の半導体記憶装
置。 （付記５） 前記アドレス保持部または前記冗長判定結
果保持部の少なくとも何れか一方は、回路配置の際、入
力信号経路に比して出力信号経路が短くなるように配置
されることを特徴とする付記１に記載の半導体記憶装
置。 （付記６） 前記第１切り替え部または前記第２切り替
え部の少なくとも何れか一方は、回路配置の際、入力信
号経路に比して出力信号経路が短くなるように配置され
ることを特徴とする付記１に記載の半導体記憶装置。 （付記７） 前記第１アドレスまたは前記第２アドレス
の少なくとも何れか一方をプリデコードするプリデコー
ド部を備え、前記内部アドレスバスおよび前記冗長判定
結果バスには、プリデコードされたアドレスおよび該プ
リデコードされたアドレスについての冗長判定結果が出
力されることを特徴とする付記１に記載の半導体記憶装
置。 （付記８） 前記プリデコード部は、回路配置の際、入
力信号経路に比して出力信号経路が短くなるように配置
されることを特徴とする付記７に記載の半導体記憶装
置。 （付記９） 記憶セル領域は、複数のバンクに分割され
ており、前記第１切り替え部または前記第２切り替え部
の少なくとも何れか一方は、前記バンクごとに備えら
れ、活性化される前記バンクに応じて活性化されること
を特徴とする付記１に記載の半導体記憶装置。 （付記１０） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、前記第１または第２ア
ドレスを前記内部アドレスバスに出力するアドレス経路
を確立するアドレス切り替え部を備え、前記アドレス切
り替え部は、前記第１または第２動作モード間で動作モ
ードが切り替えられる際、前記動作サイクル開始以後の
第１切り替えタイミングにおいてのみ、前記アドレス経
路の切り替えを行なうことを特徴とする付記１に記載の
半導体記憶装置。 （付記１１） 前記第１切り替えタイミングは、前記第
１動作モードへの切り替えの際には、前記アドレス切り
替え部に入力される前記第１アドレスの確定以後のタイ
ミングであり、前記第２動作モードへの切り替えの際に
は、前記第１および第２切り替え部による前記アドレス
保持部および前記冗長判定結果保持部の選択以後のタイ
ミングであることを特徴とする付記１０に記載の半導体
記憶装置。 （付記１２） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、前記第１または第２ア
ドレスを取り込んでラッチし、前記内部アドレスバスに
出力するアドレス切り替え部を備え、前記アドレス切り
替え部は、前記動作サイクル開始以後の第１取込タイミ
ングにおいてのみ、前記第１または第２アドレスを取り
込んでラッチすることを特徴とする付記１に記載の半導
体記憶装置。 （付記１３） 前記第１取込タイミングは、前記第１ア
ドレスの取り込みの際には、前記アドレス切り替え部に
入力される前記第１アドレスの確定以後のタイミングで
あり、前記第２アドレスの取り込みの際には、前記第１
および第２切り替え部による前記アドレス保持部および
前記冗長判定結果保持部の選択以後のタイミングである
ことを特徴とする付記１２に記載の半導体記憶装置。 （付記１４） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、前記第１および第２切
り替え部は、前記第１または第２動作モード間で動作モ
ードが切り替えられる際、前記動作サイクル開始以後の
第２切り替えタイミングにおいてのみ、前記内部アドレ
スバスまたは前記アドレス保持部、および前記冗長判定
結果バスまたは前記冗長判定結果保持部の選択の切り替
えを行なうことを特徴とする付記１に記載の半導体記憶
装置。 （付記１５） 前記第２切り替えタイミングは、前記第
１動作モードへの切り替えの際には、前記内部アドレス
バスおよび前記冗長判定結果バスにおける、前記第１ア
ドレスおよび該第１アドレスの冗長判定結果の確定以後
のタイミングであり、前記第２動作モードへの切り替え
の際には、前記動作サイクル開始以後のタイミングであ
ることを特徴とする付記１４に記載の半導体記憶装置。 （付記１６） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、前記第１および第２切
り替え部は、前記内部アドレスバスまたは前記アドレス
保持部、および前記冗長判定結果バスまたは前記冗長判
定結果保持部からの出力を取り込んでラッチする第１お
よび第２ラッチ部を備え、前記動作サイクル開始以後の
第２取込タイミングにおいてのみ、前記内部アドレスバ
スまたは前記アドレス保持部、および前記冗長判定結果
バスまたは前記冗長判定結果保持部を選択することを特
徴とする付記１に記載の半導体記憶装置。 （付記１７） 前記第２取込タイミングは、前記内部ア
ドレスバスおよび前記冗長判定結果バスにおける、前記
第１アドレスおよび該第１アドレスの冗長判定結果の取
り込みの際には、前記第１アドレスおよび該第１アドレ
スの冗長判定結果の確定以後のタイミングであり、前記
アドレス保持部および前記冗長判定結果保持部におけ
る、前記第２アドレスおよび該第２アドレスの冗長判定
結果の取り込みの際には、前記動作サイクルの開始以後
のタイミングであることを特徴とする付記１６に記載の
半導体記憶装置。 （付記１８） 前記第２アドレスごとに前記第２動作モ
ードの実行の可否を判定する実行可否判定部を備え、前
記実行可否判定部により非実行の判定を受けた前記第２
アドレスについては、該第２アドレスの前記内部アドレ
スバスへの供給を禁止し、前記制御信号を非活性化する
と共に、非実行の前記第２動作モードの際、前記第１お
よび第２切り替え部の選択が禁止されることを特徴とす
る付記１に記載の半導体記憶装置。 （付記１９） 外部からの外部アクセス要求に基づき行
なわれる外部アクセス動作モードと、内部で自動的に生
成される内部アクセス要求に基づき行われる内部アクセ
ス動作モードとが互いに非同期に実行される半導体記憶
装置において、前記外部アクセス要求と前記内部アクセ
ス要求との調整を行ない、前記外部または内部アクセス
動作モードに応じて、外部動作モード信号または内部動
作モード信号を出力する調整部と、前記外部または内部
動作モード信号に応じて、先行して制御される第１制御
信号と前記第１制御信号の制御後に制御される第２制御
信号との、少なくとも２つの制御信号を出力するモード
判定部と、前記第２制御信号により制御され、前記外部
アクセス動作モードにおいて設定される外部アドレス
と、予め定められた所定順序に従い前記内部アクセス動
作モードにおいて生成される内部アドレスとの何れかの
アドレスを選択し、内部アドレスバスに出力するアドレ
ス切り替え部と、前記内部アドレスバスにおける前記何
れかのアドレスについての冗長判定結果を前記冗長判定
結果バスに出力する冗長判定部と、前記内部アドレスバ
スに接続され、前記第２制御信号により前記内部アドレ
スを格納するアドレス保持部と、前記冗長判定結果バス
に接続され、前記第２制御信号により前記冗長判定結果
を格納する冗長判定結果保持部と、前記第１制御信号に
より、前記内部アドレスバスまたは前記アドレス保持部
を選択する第１切り替え部と、前記第１制御信号によ
り、前記冗長判定結果バスまたは前記冗長判定結果保持
部を選択する第２切り替え部とを備えることを特徴とす
る半導体記憶装置。 （付記２０） 前記アドレス保持部および前記冗長判定
結果保持部に保持されている前記内部アドレスおよび該
内部アドレスの冗長判定結果は、次回の前記内部アクセ
ス動作モードにおけるアクセス対象であることを特徴と
する付記１９に記載の半導体記憶装置。 （付記２１） 前記モード判定部は、更に、前記第２制
御信号による前記アドレス保持部および前記冗長判定結
果保持部への格納タイミング以前に制御される第３制御
信号を有し、前記第２制御信号に代えて、前記第３制御
信号が前記アドレス切り替え部を制御することを特徴と
する付記１９に記載の半導体記憶装置。 （付記２２） 前記アドレス切り替え部と前記内部アド
レスバスとの間に接続され、前記何れかのアドレスをプ
リデコードするプリデコード部を備えることを特徴とす
る付記１９に記載の半導体記憶装置。 （付記２３） 前記外部アドレスをプリデコードする第
１プリデコード部と、前記内部アドレスをプリデコード
する第２プリデコード部とを備え、前記アドレス切り替
え部は、前記第１プリデコード部によりプリデコードさ
れた外部プリデコードアドレスと、前記第２プリデコー
ド部によりプリデコードされた内部プリデコードアドレ
スとの何れかを選択することを特徴とする付記１９に記
載の半導体記憶装置。 （付記２４） 前記外部または内部アクセス動作モード
の動作期間と前記動作期間の終了から次の前記動作期間
の開始までの非動作期間とを１単位として構成される動
作サイクルごとに、前記外部または内部アクセス動作モ
ードの設定が行なわれる半導体記憶装置であって、前記
第２制御信号または前記第３制御信号は、前記外部また
は内部アクセス動作モード間で動作モードが切り替えら
れる前記動作サイクルの開始以後においてのみ切り替え
られ、前記アドレス切り替え部でのアドレス経路が切り
替えられることを特徴とする付記１９または２１に記載
の半導体記憶装置。 （付記２５） 前記外部または内部アクセス動作モード
の動作期間と前記動作期間の終了から次の前記動作期間
の開始までの非動作期間とを１単位として構成される動
作サイクルごとに、前記外部または内部アクセス動作モ
ードの設定が行なわれる半導体記憶装置であって、前記
アドレス切り替え部は、ラッチ部を備え、前記第２制御
信号または前記第３制御信号は、前記動作サイクルの開
始以後においてのみ出力され、前記外部または内部アド
レスの何れかのアドレスを前記ラッチ部に取り込んでラ
ッチすることを特徴とする付記１９または２１に記載の
半導体記憶装置。 （付記２６） 前記外部または内部アクセス動作モード
の動作期間と前記動作期間の終了から次の前記動作期間
の開始までの非動作期間とを１単位として構成される動
作サイクルごとに、前記外部または内部アクセス動作モ
ードの設定が行なわれる半導体記憶装置であって、前記
第１制御信号は、前記外部または内部アクセス動作モー
ド間で動作モードが切り替えられる前記動作サイクルの
開始以後においてのみ切り替えられ、前記内部アドレス
バスまたは前記アドレス保持部、および前記冗長判定結
果バスまたは前記冗長判定結果保持部の選択の切り替え
を行なうことを特徴とする付記１９に記載の半導体記憶
装置。 （付記２７） 前記外部または内部アクセス動作モード
の動作期間と前記動作期間の終了から次の前記動作期間
の開始までの非動作期間とを１単位として構成される動
作サイクルごとに、前記外部または内部アクセス動作モ
ードの設定が行なわれる半導体記憶装置であって、前記
第１および第２切り替え部は、前記内部アドレスバスま
たは前記アドレス保持部、および前記冗長判定結果バス
または前記冗長判定結果保持部からの出力を取り込んで
ラッチする第１および第２ラッチ部を備え、前記第１制
御信号は、前記動作サイクルの開始以後においてのみ出
力され、前記内部アドレスバスまたは前記アドレス保持
部、および前記冗長判定結果バスまたは前記冗長判定結
果保持部を選択することを特徴とする付記１９に記載の
半導体記憶装置。 （付記２８） 前記内部アドレスごとに前記内部アクセ
ス動作モードの実行の可否を判定する実行可否判定部を
備え、前記実行可否判定部により前記内部アクセス動作
モードの非実行の判定を受けた前記内部アドレスについ
ては、前記第１および第２制御信号、または第１乃至第
３制御信号が非活性化されることを特徴とする付記１９
または２１に記載の半導体記憶装置。 （付記２９） アクセスごとにアクセス対象となる第１
アドレスが指定されてアクセス動作を行なう第１動作モ
ードと、前記第１動作モードとは非同期に実行され、予
め定められた所定順序に従い、アクセスごとにアクセス
対象となる第２アドレスが指定されてアクセス動作を行
なう第２動作モードとを備える半導体記憶装置の制御方
法において、前記第１または第２動作モードにおけるア
クセス対象として、前記第１アドレスおよび該第１アド
レスの冗長判定結果、または予め保持されている前記第
２アドレスおよび該第２アドレスの冗長判定結果を選択
するアクセス対象選択ステップと、前記アクセス対象選
択ステップのうち、前記第２動作モードの選択以後、次
回の前記第２動作モードにおけるアクセス対象として、
前記第２アドレスと該第２アドレスの冗長判定結果とを
予め保持する動作対象保持ステップとを有することを特
徴とする半導体記憶装置の制御方法。 （付記３０） 前記動作対象保持ステップと、該動作対
象保持ステップに先行する前記アクセス対象選択ステッ
プとは、同一の前記第２動作モード内において行なわれ
ることを特徴とする付記２９に記載の半導体記憶装置の
制御方法。 （付記３１） 次回の前記第２動作モードでのアクセス
対象である前記第２アドレスをプリデコードするプリデ
コードステップを有し、前記動作対象保持ステップで
は、前記第２アドレスおよび該第２アドレスの冗長判定
結果に代えて、前記プリデコードステップにより得られ
る、前記第２アドレスのプリデコードアドレスおよび該
プリデコードアドレスについての冗長判定結果を保持す
ることを特徴とする付記２９に記載の半導体記憶装置の
制御方法。 （付記３２） 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置の制御方法であって、前記アクセ
ス対象選択ステップへの前記第１アドレスの供給、また
は前記動作対象保持ステップへの前記第２アドレスの供
給を切り替えて行なうアドレス供給ステップを有し、前
記第１または第２動作モード間で動作モードが切り替え
られる前記動作サイクル開始以後においてのみ、前記ア
クセス対象選択ステップにおける選択の切り替え、また
は前記アドレス供給ステップにおける供給の切り替えの
うち少なくとも一方を行なうことを特徴とする付記２９
に記載の半導体記憶装置の制御方法。 （付記３３） 前記第２アドレスごとに前記第２動作モ
ードの実行の可否を判定する実行可否判定ステップを有
し、前記実行可否判定ステップにより非実行の判定を受
けた前記第２アドレスについては、前記アクセス対象選
択ステップおよび前記動作対象保持ステップが禁止され
ることを特徴とする付記２９に記載の半導体記憶装置の
制御方法。
【０１２４】
【発明の効果】本発明によれば、保持部へのアドレス情
報の格納を周辺ノイズの少ないタイミングにおいて、１
回のパルス動作で行なうことができ、ノイズの影響によ
る誤った情報の格納を防止することができると共に、ア
ドレス情報の切り替え動作を必要最小限に限定すること
により低消費電流動作としながら、リフレッシュ動作サ
イクルを短縮してデータアクセスの高速化やデータ転送
レートの向上を図ることのできる半導体記憶装置、およ
びその制御方法を提供することが可能となる。
報の格納を周辺ノイズの少ないタイミングにおいて、１
回のパルス動作で行なうことができ、ノイズの影響によ
る誤った情報の格納を防止することができると共に、ア
ドレス情報の切り替え動作を必要最小限に限定すること
により低消費電流動作としながら、リフレッシュ動作サ
イクルを短縮してデータアクセスの高速化やデータ転送
レートの向上を図ることのできる半導体記憶装置、およ
びその制御方法を提供することが可能となる。
【図１】第１実施形態の回路ブロック図である。
【図２】第１実施形態の具体例の回路ブロック図であ
る。
る。
【図３】第１実施形態の動作波形図である。
【図４】第１実施形態によるリフレッシュ動作時間の短
縮効果を示す模式図である。
縮効果を示す模式図である。
【図５】第１実施形態の変形例を示す回路ブロック図で
ある。
ある。
【図６】第１実施形態のレイアウト配置例を示す模式図
である。
である。
【図７】第２実施形態の第１具体例の回路ブロック図で
ある。
ある。
【図８】第２実施形態の第２具体例の回路ブロック図で
ある。
ある。
【図９】第２実施形態によるリフレッシュ動作時間の短
縮効果を示す模式図である。
縮効果を示す模式図である。
【図１０】第２実施形態のレイアウト配置例を示す模式
図である。
図である。
【図１１】第３実施形態の回路ブロック図である。
【図１２】第３実施形態の具体例の回路ブロック図であ
る。
る。
【図１３】第３実施形態における動作モードの切り替え
を示す動作波形図である。
を示す動作波形図である。
【図１４】第３実施形態におけるリフレッシュ動作モー
ドの連続する場合の動作波形図（１）である。
ドの連続する場合の動作波形図（１）である。
【図１５】第３実施形態におけるリフレッシュ動作モー
ドの連続する場合の動作波形図（２）である。
ドの連続する場合の動作波形図（２）である。
【図１６】第４実施形態の回路ブロック図である。
【図１７】間引き制御回路の具体例を示す回路図であ
る。
る。
【図１８】第４実施形態の動作波形図である。
【図１９】従来技術の回路ブロック図である。
【図２０】従来技術の動作波形図である。
１０ アドレス切り替え部
１１ 内部アドレス保持部
１２ 内部アドレス冗長判定結果
保持部 １３、１３Ａ〜１３Ｄ 切り替え部Ａ １４、１４Ａ〜１４Ｄ 切り替え部Ｊ １５ 冗長判定部 ２０、ＰＤ プリデコーダ ２３ 第１プリデコーダ ２４ 第２プリデコーダ ３０ 履歴保持機能付モード判定
部 ５０ 制御端子、アドレス端子 ５２ ロウアドレスバッファ ５３ リフレッシュアドレスカウ
ンタ ５４ Ｉ／Ｏ制御部 ５６ リフレッシュタイミング計
時部 ６０ アクセスアービタ ６２ モード判定部 ６４ ワード線駆動系回路 ６６ メモリセルアレイ ＩＡｄｄ 内部アドレスバス ＩＡＤ 内部プリデコードアドレス
バス ＬＡｄｄ 保持アドレスバス ＬＪ 保持冗長判定結果バス ＭＡｄｄ アクセス対象アドレスバス ＭＪ アクセス対象冗長判定結果
バス Ａｄｄ（Ｉ） リフレッシュアドレス Ａｄｄ（Ｏ） データアクセスアドレス ＬＣＨ、ＬＣＨ（Ｏ）、ＬＣＨ（Ｉ）、ＬＣＨ（Ｉ）
１、ＬＣＨ（Ｉ）２、ＳＷ制御信号 Ｍ（Ｉ） リフレッシュ動作モード信
号 Ｍ（Ｏ） データアクセス動作モード
信号 ＲＥＱ（Ｉ） リフレッシュ要求信号 ＲＥＱ（Ｏ） 外部アクセス要求信号 ＲＪ（Ｉ）、ＲＪ（Ｏ） 冗長判定結果
保持部 １３、１３Ａ〜１３Ｄ 切り替え部Ａ １４、１４Ａ〜１４Ｄ 切り替え部Ｊ １５ 冗長判定部 ２０、ＰＤ プリデコーダ ２３ 第１プリデコーダ ２４ 第２プリデコーダ ３０ 履歴保持機能付モード判定
部 ５０ 制御端子、アドレス端子 ５２ ロウアドレスバッファ ５３ リフレッシュアドレスカウ
ンタ ５４ Ｉ／Ｏ制御部 ５６ リフレッシュタイミング計
時部 ６０ アクセスアービタ ６２ モード判定部 ６４ ワード線駆動系回路 ６６ メモリセルアレイ ＩＡｄｄ 内部アドレスバス ＩＡＤ 内部プリデコードアドレス
バス ＬＡｄｄ 保持アドレスバス ＬＪ 保持冗長判定結果バス ＭＡｄｄ アクセス対象アドレスバス ＭＪ アクセス対象冗長判定結果
バス Ａｄｄ（Ｉ） リフレッシュアドレス Ａｄｄ（Ｏ） データアクセスアドレス ＬＣＨ、ＬＣＨ（Ｏ）、ＬＣＨ（Ｉ）、ＬＣＨ（Ｉ）
１、ＬＣＨ（Ｉ）２、ＳＷ制御信号 Ｍ（Ｉ） リフレッシュ動作モード信
号 Ｍ（Ｏ） データアクセス動作モード
信号 ＲＥＱ（Ｉ） リフレッシュ要求信号 ＲＥＱ（Ｏ） 外部アクセス要求信号 ＲＪ（Ｉ）、ＲＪ（Ｏ） 冗長判定結果
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 川本 悟
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
Ｆターム(参考） 5L106 AA01 CC02 CC11 CC17 CC22
FF02 GG03
5M024 AA04 AA22 AA50 BB22 BB39
DD62 DD72 DD83 DD95 DD99
EE05 EE17 EE29 EE30 JJ02
KK22 MM12 MM15 PP01 PP02
PP07 PP10
Claims (10)
- 【請求項１】 アクセスごとにアクセス対象となる第１
アドレスが指定されてアクセス動作を行なう第１動作モ
ードと、前記第１動作モードとは非同期に実行され、予
め定められた所定順序に従い、アクセスごとにアクセス
対象となる第２アドレスが指定されてアクセス動作を行
なう第２動作モードとを備える半導体記憶装置におい
て、 内部アドレスバスに接続され、次回の前記第２動作モー
ドに先立つ制御信号により次回の前記第２動作モードに
おける前記第２アドレスを格納するアドレス保持部と、 冗長判定結果バスに接続され、次回の前記第２動作モー
ドに先立つ制御信号により次回の前記第２動作モードに
おける前記第２アドレスの冗長判定結果を格納する冗長
判定結果保持部と、 前記第１または第２動作モードでのアクセスの際、 前記内部アドレスバスまたは前記アドレス保持部を選択
する第１切り替え部と、 前記冗長判定結果バスまたは前記冗長判定結果保持部を
選択する第２切り替え部とを備えることを特徴とする半
導体記憶装置。 - 【請求項２】 前記第１アドレスまたは前記第２アドレ
スの少なくとも何れか一方をプリデコードするプリデコ
ード部を備え、 前記内部アドレスバスおよび前記冗長判定結果バスに
は、プリデコードされたアドレスおよび該プリデコード
されたアドレスについての冗長判定結果が出力されるこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、 前記第１または第２アドレスを前記内部アドレスバスに
出力するアドレス経路を確立するアドレス切り替え部を
備え、 前記アドレス切り替え部は、前記第１または第２動作モ
ード間で動作モードが切り替えられる際、前記動作サイ
クル開始以後の第１切り替えタイミングにおいてのみ、
前記アドレス経路の切り替えを行なうことを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項４】 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、 前記第１または第２アドレスを取り込んでラッチし、前
記内部アドレスバスに出力するアドレス切り替え部を備
え、 前記アドレス切り替え部は、前記動作サイクル開始以後
の第１取込タイミングにおいてのみ、前記第１または第
２アドレスを取り込んでラッチすることを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項５】 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、 前記第１および第２切り替え部は、前記第１または第２
動作モード間で動作モードが切り替えられる際、前記動
作サイクル開始以後の第２切り替えタイミングにおいて
のみ、前記内部アドレスバスまたは前記アドレス保持
部、および前記冗長判定結果バスまたは前記冗長判定結
果保持部の選択の切り替えを行なうことを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項６】 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置であって、 前記第１および第２切り替え部は、前記内部アドレスバ
スまたは前記アドレス保持部、および前記冗長判定結果
バスまたは前記冗長判定結果保持部からの出力を取り込
んでラッチする第１および第２ラッチ部を備え、 前記動作サイクル開始以後の第２取込タイミングにおい
てのみ、前記内部アドレスバスまたは前記アドレス保持
部、および前記冗長判定結果バスまたは前記冗長判定結
果保持部を選択することを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項７】 前記第２アドレスごとに前記第２動作モ
ードの実行の可否を判定する実行可否判定部を備え、 前記実行可否判定部により非実行の判定を受けた前記第
２アドレスについては、該第２アドレスの前記内部アド
レスバスへの供給を禁止し、前記制御信号を非活性化す
ると共に、 非実行の前記第２動作モードの際、 前記第１および第２切り替え部の選択が禁止されること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項８】 アクセスごとにアクセス対象となる第１
アドレスが指定されてアクセス動作を行なう第１動作モ
ードと、前記第１動作モードとは非同期に実行され、予
め定められた所定順序に従い、アクセスごとにアクセス
対象となる第２アドレスが指定されてアクセス動作を行
なう第２動作モードとを備える半導体記憶装置の制御方
法において、 前記第１または第２動作モードにおけるアクセス対象と
して、前記第１アドレスおよび該第１アドレスの冗長判
定結果、または予め保持されている前記第２アドレスお
よび該第２アドレスの冗長判定結果を選択するアクセス
対象選択ステップと、 前記アクセス対象選択ステップのうち、前記第２動作モ
ードの選択以後、次回の前記第２動作モードにおけるア
クセス対象として、前記第２アドレスと該第２アドレス
の冗長判定結果とを予め保持する動作対象保持ステップ
とを有することを特徴とする半導体記憶装置の制御方
法。 - 【請求項９】 前記第１または第２動作モードの動作期
間と前記動作期間の終了から次の前記動作期間の開始ま
での非動作期間とを１単位として構成される動作サイク
ルごとに、前記第１または第２動作モードの設定が行な
われる半導体記憶装置の制御方法であって、 前記アクセス対象選択ステップへの前記第１アドレスの
供給、または前記動作対象保持ステップへの前記第２ア
ドレスの供給を切り替えて行なうアドレス供給ステップ
を有し、 前記第１または第２動作モード間で動作モードが切り替
えられる前記動作サイクル開始以後においてのみ、 前記アクセス対象選択ステップにおける選択の切り替
え、または前記アドレス供給ステップにおける供給の切
り替えのうち少なくとも一方を行なうことを特徴とする
請求項８に記載の半導体記憶装置の制御方法。 - 【請求項１０】 前記第２アドレスごとに前記第２動作
モードの実行の可否を判定する実行可否判定ステップを
有し、 前記実行可否判定ステップにより非実行の判定を受けた
前記第２アドレスについては、前記アクセス対象選択ス
テップおよび前記動作対象保持ステップが禁止されるこ
とを特徴とする請求項８に記載の半導体記憶装置の制御
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002127552A JP2003323798A (ja) | 2002-04-26 | 2002-04-26 | 半導体記憶装置、およびその制御方法 |
| US10/299,775 US6956777B2 (en) | 2002-04-26 | 2002-11-20 | Semiconductor memory device and control method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002127552A JP2003323798A (ja) | 2002-04-26 | 2002-04-26 | 半導体記憶装置、およびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003323798A true JP2003323798A (ja) | 2003-11-14 |
Family
ID=29243840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002127552A Pending JP2003323798A (ja) | 2002-04-26 | 2002-04-26 | 半導体記憶装置、およびその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6956777B2 (ja) |
| JP (1) | JP2003323798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327382A (ja) * | 2004-05-14 | 2005-11-24 | Fujitsu Ltd | 半導体メモリ |
| US7643361B2 (en) | 2007-05-10 | 2010-01-05 | Hynix Semiconductor, Inc. | Redundancy circuit capable of reducing time for redundancy discrimination |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4524735B2 (ja) * | 2003-06-20 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2006073062A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体記憶装置 |
| JP2006073041A (ja) * | 2004-08-31 | 2006-03-16 | Seiko Epson Corp | 半導体メモリ装置および電子機器 |
| KR100668510B1 (ko) * | 2005-06-30 | 2007-01-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP4652409B2 (ja) * | 2005-08-25 | 2011-03-16 | スパンション エルエルシー | 記憶装置、および記憶装置の制御方法 |
| DE102006028483B4 (de) * | 2006-06-21 | 2010-04-08 | Qimonda Ag | Verfahren zum Zugreifen auf einen Speicher |
| KR100748460B1 (ko) * | 2006-08-16 | 2007-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리 및 그 제어방법 |
| JP2011192343A (ja) * | 2010-03-12 | 2011-09-29 | Elpida Memory Inc | 半導体装置及びそのリフレッシュ制御方法並びにコンピュータシステム |
| US8548639B2 (en) * | 2010-07-15 | 2013-10-01 | Seagate Technology Llc | Temperature monitoring systems and methods |
| CA3049535A1 (en) | 2016-07-15 | 2018-01-18 | VICIS, Inc. | Modular liner system for protective helmets |
| US10497420B1 (en) * | 2018-05-08 | 2019-12-03 | Micron Technology, Inc. | Memory with internal refresh rate control |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11120790A (ja) | 1997-10-14 | 1999-04-30 | Sony Corp | 半導体記憶装置 |
| JPH11353893A (ja) * | 1998-06-08 | 1999-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2002
- 2002-04-26 JP JP2002127552A patent/JP2003323798A/ja active Pending
- 2002-11-20 US US10/299,775 patent/US6956777B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327382A (ja) * | 2004-05-14 | 2005-11-24 | Fujitsu Ltd | 半導体メモリ |
| US7099208B2 (en) | 2004-05-14 | 2006-08-29 | Fujitsu Limited | Semiconductor memory automatically carrying out refresh operation |
| JP4566621B2 (ja) * | 2004-05-14 | 2010-10-20 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US7643361B2 (en) | 2007-05-10 | 2010-01-05 | Hynix Semiconductor, Inc. | Redundancy circuit capable of reducing time for redundancy discrimination |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030202413A1 (en) | 2003-10-30 |
| US6956777B2 (en) | 2005-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7206246B2 (en) | Semiconductor memory device, refresh control method thereof, and test method thereof | |
| US5471430A (en) | Test circuit for refresh counter of clock synchronous type semiconductor memory device | |
| JP5063041B2 (ja) | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ | |
| JP4249412B2 (ja) | 半導体記憶装置 | |
| KR100376599B1 (ko) | 용장판정회로를 갖는 반도체 메모리 | |
| KR100779871B1 (ko) | 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법 | |
| JP3305056B2 (ja) | ダイナミックｒａｍ | |
| KR101027181B1 (ko) | 메모리의 제어 방법 및 메모리 시스템 | |
| JP2003123470A (ja) | 半導体記憶装置 | |
| US20050117414A1 (en) | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency | |
| EP1113449A1 (en) | Semiconductor memory device having row-related circuit operating at high speed | |
| WO2002059901A1 (en) | Single-port multi-bank memory system having read and write buffers and method of operating same | |
| JP2000137983A (ja) | 半導体記憶装置 | |
| JP2003323798A (ja) | 半導体記憶装置、およびその制御方法 | |
| JP2004310879A (ja) | 半導体記憶装置 | |
| US7440335B2 (en) | Contention-free hierarchical bit line in embedded memory and method thereof | |
| JP2003068071A (ja) | 半導体メモリ | |
| US20100182864A1 (en) | Semiconductor memory device requiring refresh operation | |
| JP5101123B2 (ja) | 半導体メモリ装置のバースト読み出し回路及びバーストデータ出力方法 | |
| JP2004134069A (ja) | 部分活性化構造を有してページモード動作が可能な半導体メモリ装置及びその動作方法 | |
| KR19990068072A (ko) | 메모리 제어기 및 메모리 액세스 방법 | |
| US6775741B2 (en) | Cache system with limited number of tag memory accesses | |
| US8045408B2 (en) | Semiconductor integrated circuit with multi test | |
| US6731549B2 (en) | Semiconductor memory device | |
| US5737566A (en) | Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050323 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070914 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070925 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071126 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080304 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080402 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080513 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080520 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20081024 |