JP4310544B2 - 低電力・高ライトレイテンシモードおよび高電力・低ライトレイテンシモードならびに／あるいは独立して選択可能なライトレイテンシを備える記憶装置および方法 - Google Patents

低電力・高ライトレイテンシモードおよび高電力・低ライトレイテンシモードならびに／あるいは独立して選択可能なライトレイテンシを備える記憶装置および方法 Download PDF

Info

Publication number
JP4310544B2
JP4310544B2 JP2004558629A JP2004558629A JP4310544B2 JP 4310544 B2 JP4310544 B2 JP 4310544B2 JP 2004558629 A JP2004558629 A JP 2004558629A JP 2004558629 A JP2004558629 A JP 2004558629A JP 4310544 B2 JP4310544 B2 JP 4310544B2
Authority
JP
Japan
Prior art keywords
signal
power
write
mode
storage device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004558629A
Other languages
English (en)
Other versions
JP2006515453A (ja
Inventor
クリストファー エス． ジョンソン，
ブライアン ジョンソン，
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2006515453A publication Critical patent/JP2006515453A/ja
Application granted granted Critical
Publication of JP4310544B2 publication Critical patent/JP4310544B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Description

（技術分野）
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関し、特に、低電力・高ライトレイテンシモード又は高電力・低ライトレイテンシモードのいずれかでＤＲＡＭを作動させる回路及び方法に関する。
（発明の背景）
集積回路が消費する電力は、あるアプリケーションにおいては集積回路の実用性に関して重要な要因となり得る。たとえば、携帯型パーソナルコンピュータで使用される記憶装置が消費する電力は、該コンピュータに給電するためのバッテリーを充電することなくコンピュータが使用可能である期間に大きな影響を与える。消費電力は、記憶装置がバッテリーから給電されない場合においても重要であるが、その理由は記憶装置から発生した熱を制限する必要があるためである。
一般に、記憶装置の消費電力は記憶装置の容量と作動速度の両方と共に増加する。記憶装置の容量が増加すると、たとえば、記憶装置は、定期的にリフレッシュすべきより多くのメモリセルを含み、受信され且つ処理されるべきアドレスビット数が増加する。記憶装置の速度が増加すると、記憶装置内の多数の信号線はより急速に状態を変化させ、状態が変化するごとに電力を消費する。記憶装置の消費電力を低下させるため様々なアプローチが試みられている。たとえば、他の記憶装置がアクセスされているときに、記憶装置の所要リフレッシュレートを低下させる技術、記憶装置の全部又は一部を作動させるために必要な電圧の大きさを減少させる技術、記憶装置が消費する電力を低下させる技術が開発されている。たとえば、消費電力は、あるＤＲＡＭリフレッシュモードの間に、ＤＲＡＭが該モードで作動しているときに入力バッファへの電力を取り除くことにより低下させられている。
周知のように、記憶装置は、一般に、バスアーキテクチャにおいて、メモリコントローラ又はシステムコントローラ等の制御装置に接続される。バスアーキテクチャでは、複数の記憶装置が互いに並列接続され、且つ制御装置に接続される。その結果として、制御装置がアドレス又はデータを１個の記憶装置へ供給するとき、他の記憶装置のすべてがそのアドレス又はデータを同様に受信する。アドレス及びデータは、従来的には、単なるインバータであってもよいレシーバ又は入力バッファを介してデータバス及びアドレスバスへ結合される。これらのレシーバのうちの１個へ結合されるデータビット又はアドレスビットが状態を変化させると、そのたびにレシーバが切り換わり、それによって電力を消費する。それでも、これらのデータ又はアドレスを使用する記憶装置は１個だけである。他のすべての記憶装置のレシーバを切り換えることによって消費される電力は、したがって、電力の浪費である。
非アクティブ状態の記憶装置が消費する電力を低下させるため使用されている一つの技術は非アクティブ状態の記憶装置内のデータバッファから電力を除去することである。このアプローチを使用して、各記憶装置は記憶装置にアクセスするためにコマンドが発行されるときを決めるべくコマンドをデコードする。各記憶装置はまたメモリアクセスがその特定の記憶装置へ向けられるときを検出するためアドレスをデコードする。記憶装置内の制御回路は、その特定の記憶装置へ向けられた書き込みアクセスが検出されるまで、すべてのデータ入力バッファ（ライトレシーバとしても知られている）への電力を除去する。同様に、制御回路は、その特定の記憶装置へ向けられた読み出しアクセスが検出されるまで、すべてのデータ出力バッファ（リードトランスミッタとしても知られている）への電力を除去する。書き込みアクセス又は読み出しアクセスがそれぞれその特定の記憶装置へ向けられるまで、ライトレシーバ及びリードトランスミッタへの電力を除去することにより、記憶装置が消費する電力の著しい低下が達成される。
記憶装置が非アクティブ状態であるときにデータレシーバ及びデータトランスミッタから電力を除去することが可能であるが、コマンドレシーバ及びアドレスレシーバは読み出し又は書き込みアクセスがその記憶装置へ向けられるときを検出するためにアクティブ状態でなくてはならないので、同じように電力を除去することは不可能である。電力がコマンドバッファ及びアドレスバッファから除去される場合、それらはコマンド信号及びアドレス信号を、その記憶装置へ向けられた読み出しアクセス又は書き込みアクセスを検出する内部回路へ結合できない。
ライトレシーバ及びリードトランスミッタへの電力を選択的に除去することは消費電力を低下させる利点があるが、この利点はデータアクセス速度の低下を犠牲にして得られる。より詳細には、記憶装置がその記憶装置へ向けられた書き込みコマンド及びアドレスをデコードするまで従来の記憶装置のライトレシーバへ電力は供給され始めない。電力がライトレシーバへ完全に供給されるまで、ライトレシーバは書き込みデータを記憶装置内の回路へ結合できない。従来の記憶装置では記憶装置内のライトレシーバを十分にパワーアップするため、典型的に６〜８ｎｓを必要とする。たとえば、３００ＭＨｚのクロック信号で作動するとき、ライトレシーバが書き込みデータを内部回路へ結合できるようになる前に２クロックサイクルを要する。その結果として、該記憶装置の最小ライトレイテンシは２クロックサイクルである。しかし、多くの場合、ライトレイテンシは２クロックサイクルよりも短くすることが望ましい。記憶装置のライトレイテンシは通常様々な技術を使用して設定される。ある種の記憶装置の場合、ライトレイテンシはないか、又は、ライトレイテンシは１クロックサイクル等の所定のクロックサイクル数に固定される。他の記憶装置の場合、ライトレイテンシはユーザがモードレジスタをプログラミングすることによって設定される。さらに別の記憶装置では、ライトレイテンシは記憶装置のリードレイテンシを選択することによって設定される。ライトレイテンシは、たとえば、リードレイテンシよりも１〜２クロックサイクルだけ短い。この例では、２クロックサイクルの最小ライトレイテンシは、リードレイテンシを３〜４クロックサイクルに制限する。この大きさのレイテンシは従来の記憶装置の作動速度を著しく低下させることがある。
記憶装置内のライトレシーバへの電力を選択的に除去することは記憶装置のライトレイテンシに悪影響を与えるが、記憶装置内のリードトランスミッタへの電力の選択的除去は記憶装置のリードレイテンシに悪影響を与えない。この差の主な理由は、読み出しデータは最初にメモリセルのアレイからアクセスされ、次に記憶装置のデータバス端子へ結合される必要があるので、読み出しデータは読み出しコマンド及び読み出しアドレスが記憶装置へ結合された後に十分に時間が経過するまで記憶装置から結合されないからである。対照的に、書き込みデータは、書き込みコマンド及び書き込みアドレスが記憶装置へ結合されたときに、同時に又は直後に、記憶装置のデータバス端子へ結合することができるが、その理由は、書き込みデータが後にメモリセルのアレイへ結合されるからである。このように、レシーバ又はトランスミッタへの電力を選択的に除去することによって生じるレイテンシ増加の問題はライトレシーバへの電力を除去する場合に限り存在する。
したがって、記憶装置が低電力モードで作動することを許可し、さらに、最小ライトレイテンシを実現することが省電力を実現することよりも重要である状況でライトレイテンシに悪影響を与えない回路及び方法が必要である。
（発明の要旨）
記憶装置のための方法及び回路は、記憶装置が、記憶装置のライトレイテンシを増加させる低電力モード、又は、記憶装置のライトレイテンシを最小化する高電力モードのいずれかで作動することを許可する。低電力モードでは、記憶装置は、記憶装置がその記憶装置への書き込みアクセスを検出したときを除いて記憶装置内のライトレシーバへの電力を除去するため上記の従来形式で作動する。高電力モードでは、電力は殆どの状況下でライトレシーバから除去されないので、ライトレシーバは書き込みデータを内部回路へ直ちに結合可能であり、それによって、低電力モードで作動するときに生じることがあるライトレイテンシの増加を回避する。しかし、高電力モードであっても、電力は、好ましくは、記憶装置内のメモリセルにアクティブ状態である行が存在しないときにライトレシーバから除去される。また、記憶装置のリードトランスミッタがアクティブ状態である高電力モードにおいても、ライトレシーバから電力を除去することが好ましい。記憶装置が低電力モード又は高電力モードのいずれかで作動することを許可する方法及び回路は、好ましくは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において使用され、該ＤＲＡＭ装置はコンピュータシステム又はその他の電子システムで使用される。
（発明の詳細な説明）
図１は本発明の一実施例によるデュアルパワーシステムを利用可能である従来の同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）２のブロック図である。しかし、本発明の種々の実施形態が他のタイプのＤＲＡＭ又は他のタイプの記憶装置で使用可能であることが理解される。
ＳＤＲＡＭ２の作動は、制御バス６上で受信されたハイレベルコマンド信号に応答して、コマンドデコーダ４が制御する。典型的にはメモリコントローラ（図１に示されない）が生成するこれらのハイレベルコマンド信号は、クロックイネーブル信号ＣＫＥ*、クロック信号ＣＬＫ、チップセレクト信号ＣＳ*、ライトイネーブル信号ＷＥ*、行アドレスストローブ信号ＲＡＳ*、列アドレスストローブ信号ＣＡＳ*、及び、データマスク信号ＤＭであり、ここで、「*」はアクティブローである信号を指定する。コマンドデコーダ４は、一括して参照番号１０で示される複数の入力バッファ又はコマンドレシーバを含み、それらを介してハイレベルコマンド信号が結合される。既に説明したように、コマンドレシーバ１０は通常は実質的に常時給電されるので、記憶装置２へ向けられたメモリコマンドは検出できる。コマンドデコーダ４は、ハイレベルコマンド信号のそれぞれによって指定された機能（たとえば、読み出し又は書き込み）を実行するためハイレベルコマンド信号に応答してコマンド信号の系列を生成する。これらのコマンド信号、ならびに、コマンド信号がそれらのそれぞれの機能を達成する方法は従来どおりである。したがって、簡略にするため、これらのコマンド信号についてのこれ以上の説明は省略する。コマンドデコーダ４は、ＳＤＲＡＭ２の作動モード、たとえば、そのリードレイテンシを制御するためプログラム可能であるモードレジスタ１１をさらに含む。
ＳＤＲＡＭ２は、アドレスバス１４を介して行アドレス及び列アドレスを受信するアドレスレジスタ１２を含む。アドレスバス１４は一般にメモリコントローラ（図１に示されない）に結合される。アドレスレジスタ１２は、一括して参照番号１６によって示される複数の入力バッファ又はアドレスレシーバを含む。アドレスレシーバ１６のそれぞれは、それぞれのアドレスビットをアドレスレジスタ１２内の回路に結合する。同様に既に説明したように、アドレスレシーバ１６は通常は実質的に常時給電されるので、ＳＤＲＡＭ２は特定のメモリコマンドがそこへ向けられていることを判定可能である。行アドレスは一般に最初にアドレスレジスタ１２によって受信され、行アドレスマルチプレクサ１８へ供給される。行アドレスマルチプレクサ１８は、行アドレスを、行アドレスの一部を形成するバンクアドレスビットの状態に応じて、２個のメモリバンク２０、２２のいずれか一方に関連した多数のコンポーネントへ結合する。メモリバンク２０、２２のそれぞれには、行アドレスを記憶するそれぞれの行アドレスラッチ２６と、行アドレスをデコードし対応する信号をアレイ２０又は２２の一方へ供給する行デコーダ２８とが関連付けられる。行アドレスマルチプレクサ１８はまたアレイ２０、２２内のメモリセルをリフレッシュする目的で行アドレスを行アドレスラッチ２６へ結合する。行アドレスはリフレッシュカウンタ３０によってリフレッシュの目的のため発生させられ、そのリフレッシュカウンタはリフレッシュコントローラ３２が制御する。リフレッシュコントローラ３２はまたコマンドデコーダ４によって制御される。
行アドレスがアドレスレジスタ１２へ供給され、行アドレスラッチ２６の一方に記憶された後、列アドレスがアドレスレジスタ１２へ供給される。アドレスレジスタ１２は列アドレスを列アドレスラッチ４０へ供給する。ＳＤＲＡＭ２の作動モードに応じて、列アドレスは、バーストカウンタ４２を介して列アドレスバッファ４４へ結合されるか、又は、アドレスレジスタ１２が出力した列アドレスから始めて列アドレスの系列を列アドレスバッファ４４へ供給するバーストカウンタ４２へ結合される。いずれの場合においても、列アドレスバッファ４４は列アドレスを列デコーダ４８へ供給し、該列デコーダ４８は、それぞれのアレイ２０、２２の一方のための対応するセンス増幅器及び関連した列回路５０、５２へ種々の列信号を供給する。
アレイ２０、２２の一方から読み出されるべきデータは、アレイ２０、２２の一方のための列回路５０、５２へそれぞれ結合される。データは次にデータ出力レジスタ５６へ結合され、該データ出力レジスタ５６は、一括して参照番号５７によって示された複数のリードトランスミッタを含む。リードトランスミッタ５７のそれぞれは、それぞれのデータビットをデータバス５８のそれぞれの導体へ供給する。電力は通常では、そのＳＤＲＡＭ２へのメモリ読み出しアクセスの検出に応答してリードトランスミッタ５７が読み出しデータをデータバス５８へ結合するため要求されるときに限り、リードトランスミッタ５７へ供給される。アレイ２０、２２の一方へ書き込まれるべきデータはデータバス５８からデータ入力レジスタ６０を介して結合される。データ入力レジスタ６０は、データバス４８からの書き込みデータのそれぞれのビットをデータ入力レジスタ６０の内部回路へ結合する複数のライトレシーバ６２を含む。次いで、ライトデータは、列回路５０、５２へ結合され、ここで、ライトデータはそれぞれアレイ２０、２２の一方へ送信される。マスクレジスタ６４は、たとえば、アレイ２０、２２から読み出されるデータを選択的にマスクすることにより、列回路５０、５２へのデータの流入及び流出を選択的に変更するためデータマスクＤＭ信号に応答する。上述のように、従来のＳＤＲＡＭ２では、電力は通常においてはそのＳＤＲＡＭ２へのメモリ書き込みアクセスが検出されたときに限りライトレシーバ６２へ供給される。
図１のＳＤＲＡＭ２又は他の記憶装置が低電力・高ライトレイテンシモード、又は、高電力・低ライトレイテンシモードで作動することを許可するシステム１００の一実施形態を図２に示す。
図２に示すシステム１００は、電力がライトレシーバ６２（図１）へ供給されるべきときに、レシーバイネーブル信号「ＲXＥN」を発生させるため多数の入力信号を受信する論理回路１１０を含む。論理回路１１０は、これらの入力信号のある組合わせをデコードするため本質的に機能する。そのため、論理回路１１０は、好ましくは、コマンドデコーダ４の一部であるが、ＳＤＲＡＭ２の他のコンポーネントの一部であってもよく、あるいは、ＳＤＲＡＭ２又は他の記憶装置の別個のコンポーネントであってもよい。
論理回路１１０に供給される入力信号は、アクティブ状態になるとシステム１００が上記の高電力・低ライトレイテンシモードで作動することを許可する「低ライトレイテンシ」信号を含む。この低ライトレイテンシ信号は、好ましくは、従来の方法でこのモードを選択するためプログラムされたコマンドデコーダ４（図１）のモードレジスタ１１によって与えられる。しかし、低ライトレイテンシ信号は、その代わりに、ＳＤＲＡＭ２内の他のコンポーネントによって供給してもよい。たとえば、それは高電力・低ライトレイテンシモードを選択する論理回路（図示せず）によって供給され、そのようにするならば、記憶装置がユーザによって選択されたライトレイテンシ、又は、リードレイテンシに基づいてレイテンシ値を獲得することを可能にさせる。さらなる一例として、低ライトレイテンシ信号は、ＳＤＲＡＭ２の外部からアクセス可能な端子に供給してもよく、それによって、高電力・低ライトレイテンシモード、又は、低電力・高ライトレイテンシモードのいずれかがＳＤＲＡＭ２の外部にある装置によって直接的に選択可能になる。たとえば、モードは、実行中のソフトウェアの性質に基づいてマイクロプロセッサによって選択可能である。
論理回路１１０によってデコードされる他の入力信号は、バンク０ ２０（図１）又はバンク１ ２２のいずれかの行を示す「バンクアクティブ」信号である。周知のように、メモリセルの行がアクティブ状態にされなければ、データはメモリセルのバンク２０、２２のいずれかから読み出し、又は、書き込むことができない。ＳＤＲＡＭ２にアクティブ状態の行が存在しない場合、電力をライトレシーバ６２へ供給する必要は書き込みアクセス時間を制限しないが、その理由は、書き込みアクセス時間がＳＤＲＡＭ２の行をアクティブ状態にするためにはライトレシーバ６２をパワーアップするために要する時間よりも遙かに長い時間を要するからである。バンクアクティブ信号は、通常は他の目的のためＳＤＲＡＭ２に存在する。しかし、それがＳＤＲＡＭ２に既に存在しない場合、従来手段によって供給することが可能である。
論理回路１１０に供給される他の入力信号は、同様に通常ＳＤＲＡＭ２に存在している「パワーダウン」信号である。パワーダウン信号は、ＳＤＲＡＭ２が相当な期間に亘って非アクティブ状態にされるとき、電力がＳＤＲＡＭ２内の殆どの回路から除去されるべきであることを示すためアクティブ状態になる。たとえば、コンピュータシステムが非アクティブ状態である「スリープ」モードを有するコンピュータシステムにおいて、ＳＤＲＡＭ２は通常では、メモリバンク２０、２２内のメモリセルを定期的にリフレッシュすることを除いて非アクティブ状態である。パワーダウン信号は通常では、コマンドデコーダ４内のクロックイネーブル回路（図示せず）によって供給されるが、その代わりに、ＳＤＲＡＭ２内、あるいは従来方法で他の場所の他の回路によって供給してもよく、又は、何らかの他の手段によって供給してもよい。
論理回路への最後の入力信号は、通常では従来方法でライトレシーバ６２から電力を除去するためコマンドデコーダ４によって供給されるレシーバイネーブル「ＲXＥN ∧」信号である。上記のように、ＲＸＥＮ ∧信号は、通常ではコマンドデコーダ４がメモリ書き込みアクセスに対応するコマンドを検出し、行デコーダ２８がＳＤＲＡＭ２へのアクセスを検出するときはいつでもアクティブ状態である。
論理回路１１０の作動は以下の真理値表から明らかであり、表中、「１」はアクティブ状態を表し、「０」は非アクティブ状態を表し、Ｘは他の信号が表示された状態を有するときに信号が使用されない「ドントケア」状態を表す。
Figure 0004310544
 この真理値表は、該表に示された機能を実現するように論理回路１１０を簡単に設計するため当業者によって使用される。
上記の真理値表からわかるように、高電力・低ライトレイテンシモードでは、ＲXＥN信号は、ＳＤＲＡＭ２内のバンク２０、２２がアクティブ状態であり、ＳＤＲＡＭ２がそのパワーダウンモードに切り換えられていないときはいつでも、コマンドデコーダ４が電力をライトレシーバ６２から除去するか、又は、ライトレシーバ６２へ供給しようとしているかとは無関係に、電力をライトレシーバ６２へ供給するためアクティブ状態である。低電力・高ライトレイテンシモードでは、コマンドデコーダ４からのＲＸＥＮ ∧信号は、ＳＤＲＡＭ２内のバンク２０、２２がアクティブ状態であり、ＳＤＲＡＭ２がそのパワーダウンモードへ切り換えられていない限り、電力をライトレシーバ６２へ供給するためＲＸＥＮ信号をアクティブ状態にする。しかし、いずれのモードでも、ＳＤＲＡＭ２内のバンク２０、２２が非アクティブ状態であるか、又は、ＳＤＲＡＭ２がそのパワーダウンモードへ切り換えられていない場合、電力がライトレシーバ６２へ供給されることはない。
図２をさらに参照すると、システム１００はまた、論理回路１１０からＲＸＥＮ信号と「レシーバオフ」ＲＸＯｆｆ信号を受信するレシーバイネーブル論理回路１２０を含む。ＲＸＯｆｆ信号は、リードトランスミッタ５７が読み出しデータをデータバス５８へ供給することを許可するため電力がリードトランスミッタ５７（図１）へ供給されるときはいつでもアクティブ状態である。ＲＸＯｆｆ信号は、好ましくは、電力をリードトランスミッタ５７へ供給するため使用されるＳＤＲＡＭ２内の従来の回路によって供給される。この理由のため、レシーバイネーブル論理回路１２０は、好ましくは、典型的にＳＤＲＡＭ２のデータバス端子の非常に近傍に作製されるライトレシーバ６２及びリードトランスミッタ５７の近くに配置される。このレシーバイネーブル論理回路１２０のライトレシーバ６２及びリードトランスミッタ５７への近接性は、レシーバイネーブル論理回路１２０が図２において論理回路１１０の一部として示されていない理由である。しかし、レシーバイネーブル論理回路１２０及び論理回路１１０は単一の論理回路に組み合わせてもよく、レシーバイネーブル論理回路１２０又は論理回路１１０のいずれかを２個以上の別個の論理回路に分割してもよいことが理解される。
作動時、レシーバイネーブル論理回路１２０は、ＲＸＯｆｆ信号がアクティブ状態でない限り、ＲＸＥＮ信号がアクティブ状態であるときにはいつでも、アクティブ状態の電力信号「ＰＷＲ」を出力する。このように、ＲＸＯｆｆ信号はＰＷＲ信号よりも優先される。電力がリードトランスミッタ５７から除去されると直ちに、ＲＸＯｆｆ信号は非アクティブ状態へ遷移し、レシーバイネーブル論理回路１２０がアクティブ状態のＰＷＲ信号を出力することを許可する。
図２にさらに示すように、レシーバイネーブル論理回路１２０からのＰＷＲ信号は、２個が図２に示される、ライトレシーバ６２のパワーイネーブル入力へ結合される。ライトレシーバ６２は、データバス５８からそれぞれの書き込みデータビットを受信し、従来設計でもよいそれぞれのデータキャッシュ回路１３０へ書き込みデータビットを供給する。書き込みデータは、データキャッシュ回路１３０に記憶され、続いて適当なデータパス回路（図示せず）を介してメモリセルのバンク２０、２２へ結合される。書き込みデータは、当然のことながら、代替的に他の手段を用いてライトレシーバ６２からメモリバンク２０、２２へ結合してもよい。
上記のように、レイテンシモードは適当な方法でモードレジスタ１１（図１）をプログラミングすることにより選択可能である。しかし、高電力・低ライトレイテンシモード又は低電力・高レイテンシモードを選択するためその他の技術が使用可能である。たとえば、論理回路１１０は、外部からアクセス可能な端子を介してＳＤＲＡＭ２へ供給された信号に応じて、低電力・高ライトレイテンシモード又は高電力・低ライトレイテンシモードのいずれかを選択するように設計される。外部信号は、実行中のソフトウェアの性質に応じて、プロセッサ（図２に示されない）又はその他の回路によって供給することができる。プロセッサがグラフィックスプログラム等のメモリ集約的なアプリケーションを実行中である場合、プロセッサは高電力・低レイテンシモードを選択可能である。プロセッサが、スプレッドシートのように計算集約的なプログラム等のメモリ集約的ではないアプリケーションを実行中である場合、プロセッサは低電力・高ライトレイテンシモードを選択可能である。
ライトレイテンシは、当然ながら、リードレイテンシに応じてライトレイテンシを選択することにより従来通りの方法で決定され得る。たとえば、３クロックサイクルのリードレイテンシが選択される場合、ライトレイテンシは適当な手段によって自動的に（ライトレイテンシがリードレイテンシよりも１クロックサイクル短い場合には）２クロックサイクルに、（ライトレイテンシがリードレイテンシよりも２クロックサイクル短い場合には）１クロックサイクルに設定される。ライトレイテンシがリードレイテンシよりも２クロックサイクル短い場合には、論理回路１１０は、高電力・低ライトレイテンシモードを自動的に選択し、ＳＤＲＡＭ２が１クロックサイクルのライトレイテンシで作動することを許可するように設計される。ライトレイテンシがリードレイテンシよりも１クロックサイクル短い場合には、ＳＤＲＡＭ２が２クロックサイクルで作動するならば、高電力モードを使用することによって利益が得られないので、論理回路１１０は低電力・高ライトレイテンシモードを選択する。その他の技術を使用してライトレイテンシを、及び／又は、高電力・低ライトレイテンシが使用されるかどうかを選択してもよい。
図３は、低電力モード若しくは高電力モードのいずれかによる作動を許可するシステム１００を含むＳＤＲＡＭ２若しくはその他の記憶装置を使用するコンピュータシステム４００の一実施形態、又は、本発明によるシステムのその他の実施形態を示す図である。コンピュータシステム４００は、特定の計算又はタスクを実行するために特定のプログラムを実行するような種々のコンピューティング機能を実行するプロセッサ４０２を含む。プロセッサ４０２は、通常ではアドレスバス、制御バス、及びデータバスを含むプロセッサバス４０４を備える。その上、コンピュータシステム４００は、プロセッサ４０２に接続され、オペレータがコンピュータシステム４００と連動することを可能にさせるキーボード又はマウス等の１個以上の入力装置４１４を含む。典型的に、コンピュータシステム４００はまた、プロセッサ４０２に接続された、典型的にプリンタ又はビデオ端末である出力装置等の１個以上の出力装置４１６を含む。１個以上のデータ記憶装置４１８はまた典型的にプロセッサ４０２に接続され、外部記憶媒体（図示せず）にデータを蓄積し、外部記憶媒体からデータを取り出す。典型的な記憶装置４１８の例には、ハードディスク、フレキシブルディスク、テープカセット、及び、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）が含まれる。プロセッサ４０２はまた、典型的に、一般にスタティックランダムアクセスメモリ（ＳＲＡＭ）であるキャッシュメモリ４２６に接続され、メモリコントローラ４３０を介してＳＤＲＡＭ２に接続される。メモリコントローラ４３０は、行アドレス及び列アドレスをＤＲＡＭ２へ結合するためアドレスバス１４（図１）に接続されたアドレスバスを含む。メモリコントローラ４３０はまた、コマンド信号をＳＤＲＡＭ２の制御バス６へ結合する制御バスを含む。ＳＤＲＡＭ２の外部データバス５８は、プロセッサ４０２のデータバスへ直接的に、又は、メモリコントローラ４３０を介して接続される。
以上の説明から明らかであるように、本発明の特定の実施形態が例示の目的のため本明細書に記載されているが、様々な実施形態が本発明の精神及び範囲を逸脱することなく構成される。したがって、本発明は特許請求の範囲に記載された事項だけによって制限される。
図１は、本発明の一実施形態に従って低電力モード又は高電力モードのいずれかで作動するように変更可能である従来の記憶装置のブロック図である。 図２は、図１の記憶装置が低電力モード又は高電力モードのいずれかで作動することを可能にする、本発明によるシステムの一実施形態のブロック図である。 図３は、図２のデュアルモードシステムを含む図１の記憶装置を使用するコンピュータシステムのブロック図である。

Claims (37)

  1. 複数のライトレシーバが高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動する記憶装置で使用されるライトレシーバ制御回路であって、
    該ライトレシーバ制御回路は、該高電力・低ライトレイテンシモードと該低電力・高ライトレイテンシモードとのどちらでの作動を許可するかを示す第１の信号、リードトランスミッタがアクティブ状態であるかどうかを示す第２の信号、及び、該記憶装置への書き込みアクセスを検出したかどうかを示す第３の信号を受信して、該ライトレシーバへの電力供給を制御するための電力アクティブ信号を出力する論理回路を備え、
    該論理回路は、
    該第１の信号が該高電力・低ライトレイテンシモードでの作動の許可を示している場合に、
    該リードトランスミッタがアクティブ状態ではないことを該第２の信号が示しているときには、該ライトレシーバへ電力を供給するように制御する該電力アクティブ信号を、該第３の信号の状態とは無関係に出力し、該リードトランスミッタがアクティブ状態であることを該第２の信号が示しているときには、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を、該第３の信号の状態とは無関係に出力し、
    該第１の信号が該低電力・高ライトレイテンシモードでの作動の許可を示している場合に、
    該リードトランスミッタがアクティブ状態ではないことを該第２の信号が示しており且つ該記憶装置への書き込みアクセスを検出したことを該第３の信号が示しているときには、該ライトレシーバへ電力を供給するように制御する該電力アクティブ信号を出力し、該リードトランスミッタがアクティブ状態であることを該第２の信号が示しており又は該記憶装置への書き込みアクセスを検出していないことを該第３の信号が示しているときには、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    ライトレシーバ制御回路。
  2. 該論理回路は、該記憶装置の備えているメモリセルの行がアクティブ状態であるかどうかを示す第４の信号をさらに受信し、
    該論理回路は、該メモリセルの行がアクティブ状態ではないことを該第４の信号が示しているときには、該第１の信号及び該第３の信号の状態とは無関係に、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    請求項１に記載のライトレシーバ制御回路。
  3. 該論理回路は、該記憶装置を構成する幾つかの回路への電力を除去する動作モードであるパワーダウンモードがアクティブ状態であるかどうかを示す第４の信号をさらに受信し、
    該論理回路は、該パワーダウンモードがアクティブ状態であることを該第４の信号が示しているときには、該第１の信号及び該第３の信号の状態とは無関係に、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    請求項１に記載のライトレシーバ制御回路。
  4. 該第１の信号を発生するモードレジスタをさらに備え、
    該モードレジスタは、
    第１の状態において該第１の信号によって該高電力・低ライトレイテンシモードでの作動が許可されていることを示し、
    第２の状態において該第１の信号によって該低電力・高ライトレイテンシモードでの作動が許可されていることを示す
    ようにプログラムされる、
    請求項１に記載のライトレシーバ制御回路。
  5. 該モードレジスタが、信号の組み合わせをデコードすることによってプログラムされる、請求項４に記載のライトレシーバ制御回路。
  6. 該第１の信号を発生するモード制御回路をさらに備え、
    該モード制御回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが該ライトレシーバを該低電力・高ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも短いかどうかに応じて該第１の信号を発生する、
    請求項１に記載のライトレシーバ制御回路。
  7. 該モード制御回路が、リードレイテンシを示す第４の信号を受信し、
    該モード制御回路が、該第４の信号によって示される該リードレイテンシに応じて該ライトレイテンシを決定する、
    請求項６に記載のライトレシーバ制御回路。
  8. 記憶装置であって、以下：
    記憶装置の外部アドレス端子に供給された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路；
    該外部アドレス端子に供給された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路；
    該デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ；
    該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であり、それぞれが該外部データ端子の一つずつに接続された複数のライトレシーバ及びそれぞれが該外部データ端子の一つずつに接続された複数のリードトランスミッタを含むデータパス回路；
    該記憶装置のそれぞれの外部コマンド端子に供給された複数のコマンド信号をデコードするよう作動可能であり、該デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ；
    該ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させ、該高電力・低ライトレイテンシモードと該低電力・高ライトレイテンシモードとのどちらでの作動を許可するかを示す第１の信号、リードトランスミッタがアクティブ状態であるかどうかを示す第２の信号、及び、該記憶装置への書き込みアクセスを検出したかどうかを示す第３の信号を受信して、該ライトレシーバへの電力供給を制御するための電力アクティブ信号を出力する論理回路を備えたライトレシーバ制御回路であって、
    該論理回路が、
    該第１の信号が該高電力・低ライトレイテンシモードでの作動の許可を示している場合に、
    該リードトランスミッタがアクティブ状態ではないことを該第２の信号が示しているときには、該ライトレシーバへ電力を供給するように制御する該電力アクティブ信号を、該第３の信号の状態とは無関係に出力し、該リードトランスミッタがアクティブ状態であることを該第２の信号が示しているときには、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を、該第３の信号の状態とは無関係に出力し、
    該第１の信号が該低電力・高ライトレイテンシモードでの作動の許可を示している場合に、
    該リードトランスミッタがアクティブ状態ではないことを該第２の信号が示しており且つ該記憶装置への書き込みアクセスを検出したことを該第３の信号が示しているときには、該ライトレシーバへ電力を供給するように制御する該電力アクティブ信号を出力し、該リードトランスミッタがアクティブ状態であることを該第２の信号が示しており又は該記憶装置への書き込みアクセスを検出していないことを該第３の信号が示しているときには、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    該ライトレシーバ制御回路；および
    該ライトレシーバ制御回路に接続され、該第１の信号を発生し、該第１の信号を該ライトレシーバ制御回路へ供給するモード制御回路
    を備える、記憶装置。
  9. 該論理回路は、該アレイ内のメモリセルの行がアクティブ状態であるかどうかを示す第４の信号をさらに受信し、
    該論理回路は、該メモリセルの行がアクティブ状態ではないことを該第４の信号が示しているときには、該第１の信号及び該第３の信号の状態とは無関係に、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    請求項８に記載の記憶装置。
  10. 該論理回路は、該記憶装置を構成する幾つかの回路への電力を除去する動作モードであるパワーダウンモードで該記憶装置が作動されているかどうかを示す第４の信号をさらに受信し、
    該論理回路は、該記憶装置が該パワーダウンモードで作動されていることを該第４の信号が示しているときには、該第１の信号及び該第３の信号の状態とは無関係に、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    請求項８に記載の記憶装置。
  11. 該モード制御回路が、該第１の信号を発生するモードレジスタを備え、
    該モードレジスタは、
    第１の状態において該第１の信号によって該高電力・低ライトレイテンシモードでの作動が許可されていることを示し、
    第２の状態において該第１の信号によって該低電力・高ライトレイテンシモードでの作動が許可されていることを示す
    ようにプログラムされる、
    請求項８に記載の記憶装置。
  12. 該モードレジスタが、該コマンドデコーダに組み込まれ、該モードレジスタが、複数の該コマンド信号をデコードすることによってプログラムされる、請求項１１に記載の記憶装置。
  13. 該モード制御回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが該ライトレシーバを該低電力・高ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも短いかどうかに応じて該第１の信号を発生する、
    請求項８に記載の記憶装置。
  14. 該モード制御回路が、リードレイテンシを示す第４の信号を受信し、
    該モード制御回路が、該第４の信号によって示される該リードレイテンシに応じて該ライトレイテンシを決定する、
    請求項１３に記載の記憶装置。
  15. 該モード制御回路が、該記憶装置の外部からアクセス可能な端子から該論理回路までの信号パスを備え、該第１の信号が該記憶装置の外部からアクセス可能な端子を介して該論理回路へ供給される信号を含む、請求項８に記載の記憶装置。
  16. ダイナミックランダムアクセスメモリ装置を備える、請求項８に記載の記憶装置。
  17. 該論理回路が、該記憶装置の作動パラメータを示す第４の信号をさらに受信し、該論理回路が、該第１の信号、該第２の信号及び該第４の信号に応じて電力を該ライトレシーバへ供給するよう作動可能である、請求項８に記載の記憶装置。
  18. 該論理回路が、
    該第１の信号及び該第４の信号に応じてレシーバイネーブル信号を発生する第１の回路、および
    該レシーバイネーブル信号及び該第２の信号に応じて電力を該ライトレシーバへ供給する第２の回路
    を備える、請求項１７に記載の記憶装置。
  19. コンピュータシステムであって、以下：
    プロセッサバスを有するプロセッサ；
    該プロセッサに接続され、データが該コンピュータシステムへ入力されることを可能にする入力装置；
    該プロセッサに接続され、データが該コンピュータシステムから出力されることを可能にする出力装置；
    該プロセッサに接続され、データが大容量記憶装置から読み出されることを可能にするデータ記憶装置；
    該プロセッサバスを介して該プロセッサに接続されたメモリコントローラ；および
    該メモリコントローラに接続された記憶装置
    を備え、該記憶装置が、以下：
    該記憶装置の外部アドレス端子に供給された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路；
    該外部アドレス端子に供給された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路；
    該デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ；
    該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であり、それぞれが該外部データ端子の一つずつに接続された複数のライトレシーバ及びそれぞれが該外部データ端子の一つずつに接続された複数のリードトランスミッタを含むデータパス回路；
    該記憶装置のそれぞれの外部コマンド端子に供給された複数のコマンド信号をデコードするよう作動可能であり、該デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ；
    該ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させ、該高電力・低ライトレイテンシモードと該低電力・高ライトレイテンシモードとのどちらでの作動を許可するかを示す第１の信号、リードトランスミッタがアクティブ状態であるかどうかを示す第２の信号、及び、該記憶装置への書き込みアクセスを検出したかどうかを示す第３の信号を受信して、該ライトレシーバへの電力供給を制御するための電力アクティブ信号を出力する論理回路を備えたライトレシーバ制御回路であって、
    該論理回路が、
    該第１の信号が該高電力・低ライトレイテンシモードでの作動の許可を示している場合に、
    該リードトランスミッタがアクティブ状態ではないことを該第２の信号が示しているときには、該ライトレシーバへ電力を供給するように制御する該電力アクティブ信号を、該第３の信号の状態とは無関係に出力し、該リードトランスミッタがアクティブ状態であることを該第２の信号が示しているときには、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を、該第３の信号の状態とは無関係に出力し、
    該第１の信号が該低電力・高ライトレイテンシモードでの作動の許可を示している場合に、
    該リードトランスミッタがアクティブ状態ではないことを該第２の信号が示しており且つ該記憶装置への書き込みアクセスを検出したことを該第３の信号が示しているときには、該ライトレシーバへ電力を供給するように制御する該電力アクティブ信号を出力し、該リードトランスミッタがアクティブ状態であることを該第２の信号が示しており又は該記憶装置への書き込みアクセスを検出していないことを該第３の信号が示しているときには、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    該ライトレシーバ制御回路；および
    該ライトレシーバ制御回路に接続され、該第１の信号を発生し、該第１の信号を該ライトレシーバ制御回路へ供給するモード制御回路
    を備える、
    コンピュータシステム。
  20. 該論理回路は、該アレイ内のメモリセルの行がアクティブ状態であるかどうかを示す第４の信号をさらに受信し、
    該論理回路は、該メモリセルの行がアクティブ状態ではないことを該第４の信号が示しているときには、該第１の信号及び該第３の信号の状態とは無関係に、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    請求項１９に記載のコンピュータシステム。
  21. 該論理回路は、該記憶装置を構成する幾つかの回路への電力を除去する動作モードであるパワーダウンモードで該記憶装置が作動されているかどうかを示す第４の信号をさらに受信し、
    該論理回路は、該記憶装置が該パワーダウンモードで作動されていることを該第４の信号が示しているときには、該第１の信号及び該第３の信号の状態とは無関係に、該ライトレシーバへの電力を除去するように制御する該電力アクティブ信号を出力する、
    請求項１９に記載のコンピュータシステム。
  22. 該モード制御回路が、該第１の信号を発生するモードレジスタを備え、
    該モードレジスタは、
    第１の状態において該第１の信号によって該高電力・低ライトレイテンシモードでの作動が許可されていることを示し、
    第２の状態において該第１の信号によって該低電力・高ライトレイテンシモードでの作動が許可されていることを示す
    ようにプログラムされる、
    請求項１９に記載のコンピュータシステム。
  23. 該モードレジスタが、該コマンドデコーダに組み込まれ、該モードレジスタが、複数の該コマンド信号をデコードすることによってプログラムされる、請求項２２に記載のコンピュータシステム。
  24. 該モード制御回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが該ライトレシーバを該低電力・高ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも短いかどうかに応じて該第１の信号を発生する、
    請求項１９に記載のコンピュータシステム。
  25. 該モード制御回路が、リードレイテンシを示す第４の信号をさらに受信し、
    該モード制御回路が、該第４の信号によって示される該リードレイテンシに応じて該ライトレイテンシを決定する、
    請求項２４に記載のコンピュータシステム。
  26. 該モード制御回路が、該記憶装置の外部からアクセス可能な端子から該論理回路までの信号パスを備え、該第１の信号が該記憶装置の外部からアクセス可能な端子を介して該論理回路へ供給される信号を含む、請求項１９に記載のコンピュータシステム。
  27. 該記憶装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項１９に記載のコンピュータシステム。
  28. 該論理回路が、該記憶装置の作動パラメータを示す第４の信号をさらに受信し、該論理回路が、該第１の信号、該第２の信号及び該第４の信号に応じて電力を該ライトレシーバへ供給するよう作動可能である、請求項１９に記載のコンピュータシステム。
  29. 該論理回路が、
    該第１の信号及び該第４の信号に応じてレシーバイネーブル信号を発生する第１の回路、および
    該レシーバイネーブル信号及び該第２の信号に応じて電力を該ライトレシーバへ供給する第２の回路
    を備える、請求項２８に記載のコンピュータシステム。
  30. データバスからそれぞれのデータビットを受信する複数のライトレシーバとデータバスにそれぞれのデータビットを供給する複数のリードトランスミッタとを有する記憶装置において、該ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させる方法であって、以下：
    該ライトレシーバが該高電力・低ライトレイテンシモードでの作動が許可されていて該リードトランスミッタがアクティブ状態ではないことを検出している場合に、該記憶装置への書き込みアクセスを検出したかどうかとは無関係に、該ライトレシーバへ電力を供給する工程；
    該ライトレシーバが該高電力・低ライトレイテンシモードでの作動が許可されていて該リードトランスミッタがアクティブ状態であることを検出している場合に、該記憶装置への書き込みアクセスを検出したかどうかとは無関係に、該ライトレシーバへの電力を除去する工程；
    該ライトレシーバが該低電力・高ライトレイテンシモードでの作動が許可されていて該リードトランスミッタがアクティブ状態ではないことを検出している場合であって、且つ該記憶装置への書き込みアクセスを検出している場合に、該ライトレシーバへ電力を供給する工程；および
    該ライトレシーバが該低電力・高ライトレイテンシモードでの作動が許可されている場合であって、該リードトランスミッタがアクティブ状態であること検出している場合又は該記憶装置への書き込みアクセスを検出していない場合に、該ライトレシーバへの電力を除去する工程
    を包含する、方法。
  31. 請求項３０に記載の方法であって、以下：
    該記憶装置の備えているメモリセルの行がアクティブ状態であるかどうかを判定する工程：および
    該メモリセルの行がアクティブ状態ではないと判定された場合において、該ライトレシーバの作動について許可されているのが該高電力・低ライトレイテンシモードと低電力・高ライトレイテンシモードとのどちらであるかとは無関係に、且つ、該記憶装置への書き込みアクセスの検出の有無とは無関係に、該ライトレシーバへの電力を除去する工程
    をさらに包含する、方法。
  32. 請求項３０に記載の方法であって、以下：
    該記憶装置を構成する幾つかの回路への電力を除去する動作モードであるパワーダウンモードで該記憶装置が作動しているかどうかを判定する工程；および
    該パワーダウンモードで該記憶装置が作動していると判定された場合において、該ライトレシーバの作動について許可されているのが該高電力・低ライトレイテンシモードと低電力・高ライトレイテンシモードとのどちらであるかとは無関係に、且つ、該記憶装置への書き込みアクセスの検出の有無とは無関係に、該ライトレシーバへの電力を除去する工程
    をさらに包含する、方法。
  33. 請求項３０に記載の方法であって、該記憶装置内のモードレジスタをプログラミングすることにより、該ライトレシーバの作動を許可するモードとして、該高電力・低ライトレイテンシモード又は該低電力・高ライトレイテンシモードのいずれかを選択する工程をさらに包含する、方法。
  34. 請求項３０に記載の方法であって、該記憶装置の外部からアクセス可能な端子へ信号を供給することにより、該ライトレシーバの作動を許可するモードとして、該高電力・低ライトレイテンシモード又は該低電力・高ライトレイテンシモードのいずれかを選択する工程をさらに包含する、方法。
  35. 請求項３０に記載の方法であって、以下：
    ライトレイテンシを決定する工程；
    該決定されたライトレイテンシが該ライトレシーバを該高電力・低ライトレイテンシモードで作動させるために必要とするライトレイテンシよりも大きい場合に、該低電力・高ライトレイテンシモードでの該ライトレシーバの作動を許可する工程；および
    該決定されたライトレイテンシが該ライトレシーバを該高電力・低ライトレイテンシモードで作動させるために必要とするライトレイテンシ以下である場合に、該高電力・低ライトレイテンシモードでの該ライトレシーバの作動を許可する工程
    をさらに包含する、方法。
  36. 該ライトレイテンシを決定する工程は、該記憶装置のリードレイテンシに応じて該ライトレイテンシを決定する工程を包含する、請求項３５に記載の方法。
  37. 該記憶装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項３０に記載の方法。
JP2004558629A 2002-12-11 2003-12-09 低電力・高ライトレイテンシモードおよび高電力・低ライトレイテンシモードならびに／あるいは独立して選択可能なライトレイテンシを備える記憶装置および方法 Expired - Fee Related JP4310544B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/317,429 US6934199B2 (en) 2002-12-11 2002-12-11 Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
PCT/US2003/039187 WO2004053879A2 (en) 2002-12-11 2003-12-09 Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency

Publications (2)

Publication Number Publication Date
JP2006515453A JP2006515453A (ja) 2006-05-25
JP4310544B2 true JP4310544B2 (ja) 2009-08-12

Family

ID=32506119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004558629A Expired - Fee Related JP4310544B2 (ja) 2002-12-11 2003-12-09 低電力・高ライトレイテンシモードおよび高電力・低ライトレイテンシモードならびに／あるいは独立して選択可能なライトレイテンシを備える記憶装置および方法

Country Status (8)

Country Link
US (7) US6934199B2 (ja)
EP (1) EP1573270A4 (ja)
JP (1) JP4310544B2 (ja)
KR (1) KR100929333B1 (ja)
CN (1) CN1748261B (ja)
AU (1) AU2003296420A1 (ja)
TW (1) TWI314736B (ja)
WO (1) WO2004053879A2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6934199B2 (en) * 2002-12-11 2005-08-23 Micron Technology, Inc. Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
JP2004351732A (ja) * 2003-05-29 2004-12-16 Oki Data Corp 画像処理装置及び画像形成装置
US7535772B1 (en) * 2003-06-27 2009-05-19 Cypress Semiconductor Corporation Configurable data path architecture and clocking scheme
JP4316399B2 (ja) * 2004-02-18 2009-08-19 インターナショナル・ビジネス・マシーンズ・コーポレーション プログラム、記録媒体、制御方法、及び情報処理装置
US7099221B2 (en) * 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
JP2005352568A (ja) * 2004-06-08 2005-12-22 Hitachi-Lg Data Storage Inc アナログ信号処理回路、並びに、そのデータレジスタ書換方法とそのデータ通信方法
US20060010339A1 (en) * 2004-06-24 2006-01-12 Klein Dean A Memory system and method having selective ECC during low power refresh
US7340668B2 (en) * 2004-06-25 2008-03-04 Micron Technology, Inc. Low power cost-effective ECC memory system and method
US7116602B2 (en) * 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7496777B2 (en) * 2005-10-12 2009-02-24 Sun Microsystems, Inc. Power throttling in a memory system
KR100753412B1 (ko) * 2006-01-13 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 커맨드 디코더 회로
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR101312281B1 (ko) 2007-11-06 2013-09-30 재단법인서울대학교산학협력재단 프로세서 및 메모리 제어 방법
US9405683B2 (en) * 2007-11-06 2016-08-02 Samsung Electronics Co., Ltd. Processor and memory control method for allocating instructions to a cache and a scratch pad memory
US8149643B2 (en) * 2008-10-23 2012-04-03 Cypress Semiconductor Corporation Memory device and method
US7990795B2 (en) 2009-02-19 2011-08-02 Freescale Semiconductor, Inc. Dynamic random access memory (DRAM) refresh
US10049724B2 (en) * 2016-06-07 2018-08-14 Intel Corporation Aging tolerant register file
US10580104B2 (en) * 2017-04-17 2020-03-03 Intel Corporation Read/write modes for reducing power consumption in graphics processing units

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6468141A (en) 1987-09-09 1989-03-14 Unie Data Syst Kk Optical communication system
US5933608A (en) * 1988-02-04 1999-08-03 The City University Multiway signal switching device including a WSIC and optical communication ports
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
JPH08293836A (ja) 1995-04-21 1996-11-05 Hitachi Ltd 二次元自由空間双方向光接続装置
US6100026A (en) * 1995-04-25 2000-08-08 Irori Matrices with memories and uses thereof
US6810449B1 (en) 1995-10-19 2004-10-26 Rambus, Inc. Protocol for communication with dynamic memory
TW318933B (en) 1996-03-08 1997-11-01 Hitachi Ltd Semiconductor IC device having a memory and a logic circuit implemented with a single chip
US5953278A (en) 1996-07-11 1999-09-14 Texas Instruments Incorporated Data sequencing and registering in a four bit pre-fetch SDRAM
US5966343A (en) 1997-01-02 1999-10-12 Texas Instruments Incorporated Variable latency memory circuit
US6044429A (en) * 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
JPH1139069A (ja) 1997-07-15 1999-02-12 Fuji Xerox Co Ltd バスモジュールおよび演算装置
US6442644B1 (en) 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
NO308149B1 (no) * 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
US6453377B1 (en) * 1998-06-16 2002-09-17 Micron Technology, Inc. Computer including optical interconnect, memory unit, and method of assembling a computer
JP2000137983A (ja) 1998-08-26 2000-05-16 Toshiba Corp 半導体記憶装置
US6424034B1 (en) * 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
JP2000163965A (ja) 1998-11-27 2000-06-16 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4056173B2 (ja) * 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法
KR100322530B1 (ko) 1999-05-11 2002-03-18 윤종용 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법
JP3820843B2 (ja) * 1999-05-12 2006-09-13 株式会社日立製作所 方向性結合式メモリモジュール
JP4707204B2 (ja) 1999-10-08 2011-06-22 富士通セミコンダクター株式会社 半導体記憶装置
JP4421036B2 (ja) * 1999-11-17 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
JP4090165B2 (ja) * 1999-11-22 2008-05-28 富士通株式会社 半導体記憶装置
TW522399B (en) 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
US6681332B1 (en) * 2000-03-13 2004-01-20 Analog Devices, Inc. System and method to place a device in power down modes/states and restore back to first mode/state within user-controlled time window
US6516121B2 (en) * 2000-04-26 2003-02-04 Interconnect Technology Llc Configuring optical fibers in a multi-chip module
JP4015346B2 (ja) * 2000-05-30 2007-11-28 富士通株式会社 半導体メモリ
JP4569915B2 (ja) 2000-08-11 2010-10-27 エルピーダメモリ株式会社 半導体記憶装置
US6745268B1 (en) * 2000-08-11 2004-06-01 Micron Technology, Lnc. Capacitive multidrop bus compensation
US6868504B1 (en) * 2000-08-31 2005-03-15 Micron Technology, Inc. Interleaved delay line for phase locked and delay locked loops
KR100340203B1 (ko) * 2000-09-19 2002-06-15 오길록 파장분할 다중화 방식 광전송 시스템의 광성능 감시장치
JP2002109880A (ja) * 2000-09-28 2002-04-12 Toshiba Corp クロック同期回路
US6731515B2 (en) * 2001-03-30 2004-05-04 Intel Corporation Riser assembly and method for coupling peripheral cards to a motherboard
JP2002342109A (ja) 2001-05-18 2002-11-29 Fuji Xerox Co Ltd インサーキットエミュレータ装置
US6697926B2 (en) * 2001-06-06 2004-02-24 Micron Technology, Inc. Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device
DE10137344A1 (de) * 2001-07-31 2003-02-20 Infineon Technologies Ag Speicherschaltung mit einem optischen Ein-/Ausgang
KR100448702B1 (ko) * 2001-08-01 2004-09-16 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법
JP2003068077A (ja) 2001-08-28 2003-03-07 Mitsubishi Electric Corp 半導体記憶装置
DE10210726B4 (de) * 2002-03-12 2005-02-17 Infineon Technologies Ag Latenz-Zeitschaltung für ein S-DRAM
JP4141724B2 (ja) 2002-04-05 2008-08-27 株式会社ルネサステクノロジ 半導体記憶装置
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US6754117B2 (en) * 2002-08-16 2004-06-22 Micron Technology, Inc. System and method for self-testing and repair of memory modules
US7149874B2 (en) * 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
US7149376B2 (en) * 2002-08-27 2006-12-12 Ibiden Co., Ltd. Embedded optical coupling in circuit boards
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US7501747B2 (en) * 2002-11-05 2009-03-10 Lightfleet Corporation Integrated circuit optical signal emitters
US6811320B1 (en) * 2002-11-13 2004-11-02 Russell Mistretta Abbott System for connecting a fiber optic cable to an electronic device
US6934199B2 (en) 2002-12-11 2005-08-23 Micron Technology, Inc. Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
US6756681B1 (en) * 2002-12-23 2004-06-29 Nokia Corporation Radio frequency integrated circuit having increased substrate resistance enabling three dimensional interconnection with feedthroughs
US6793408B2 (en) * 2002-12-31 2004-09-21 Intel Corporation Module interface with optical and electrical interconnects
US6961259B2 (en) * 2003-01-23 2005-11-01 Micron Technology, Inc. Apparatus and methods for optically-coupled memory systems
US6869320B2 (en) * 2003-04-23 2005-03-22 Hewlett-Packard Development Company, L.P. Portable modular electronic system with symmetrical connections
US6982892B2 (en) * 2003-05-08 2006-01-03 Micron Technology, Inc. Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules
US7227759B2 (en) * 2004-04-01 2007-06-05 Silicon Pipe, Inc. Signal-segregating connector system

Also Published As

Publication number Publication date
KR100929333B1 (ko) 2009-12-03
US20050117414A1 (en) 2005-06-02
US20110038217A1 (en) 2011-02-17
US7254067B2 (en) 2007-08-07
EP1573270A4 (en) 2009-07-22
CN1748261B (zh) 2010-05-26
US6934199B2 (en) 2005-08-23
US20060152983A1 (en) 2006-07-13
US20040114448A1 (en) 2004-06-17
AU2003296420A8 (en) 2004-06-30
TWI314736B (en) 2009-09-11
US8164965B2 (en) 2012-04-24
US20050122797A1 (en) 2005-06-09
WO2004053879A3 (en) 2005-07-07
KR20050085606A (ko) 2005-08-29
US20070268756A1 (en) 2007-11-22
US7450447B2 (en) 2008-11-11
EP1573270A2 (en) 2005-09-14
AU2003296420A1 (en) 2004-06-30
JP2006515453A (ja) 2006-05-25
US7027337B2 (en) 2006-04-11
US7826283B2 (en) 2010-11-02
US20090067267A1 (en) 2009-03-12
TW200511317A (en) 2005-03-16
WO2004053879A2 (en) 2004-06-24
CN1748261A (zh) 2006-03-15
US7149141B2 (en) 2006-12-12

Similar Documents

Publication Publication Date Title
US7027337B2 (en) Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
KR100779871B1 (ko) 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법
US7072231B2 (en) Reduced power registered memory module and method
KR100963702B1 (ko) 명령 신호 및 동작 상태에 기초하여 명령을 디코딩하기위한 시스템 및 방법
US6751159B2 (en) Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
JP2003297081A (ja) 半導体記憶装置
US20030084235A1 (en) Synchronous DRAM controller and control method for the same
US6931479B2 (en) Method and apparatus for multi-functional inputs of a memory device

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071010

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080603

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080603

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080603

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080630

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080630

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090331

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090424

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees