JP2003297081A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 行列状に配置される複数のメモリセルを含む
メモリセルアレイを備える半導体記憶装置において、リ
フレッシュ動作の安定性を確保する。 【解決手段】 複数のメモリセルが保持するデータを、
外部から命令されることなくリフレッシュするリフレッ
シュ制御回路は、第１ト第２のリフレッシュサイクルを
発生するリフレッシュサイクル発生回路を備え、リフレ
ッシュ実行回路は、第１リフレッシュサイクル発生回路
により発生される第１リフレッシュサイクル時間より長
い期間リフレッシュ動作をしていない場合、その長い期
間内またはその長い期間の終了時にまとめて、第２リフ
レッシュサイクル発生回路により発生される第２のリフ
レッシュサイクルを起点として、連続的にリフレッシュ
動作を実施する。
メモリセルアレイを備える半導体記憶装置において、リ
フレッシュ動作の安定性を確保する。 【解決手段】 複数のメモリセルが保持するデータを、
外部から命令されることなくリフレッシュするリフレッ
シュ制御回路は、第１ト第２のリフレッシュサイクルを
発生するリフレッシュサイクル発生回路を備え、リフレ
ッシュ実行回路は、第１リフレッシュサイクル発生回路
により発生される第１リフレッシュサイクル時間より長
い期間リフレッシュ動作をしていない場合、その長い期
間内またはその長い期間の終了時にまとめて、第２リフ
レッシュサイクル発生回路により発生される第２のリフ
レッシュサイクルを起点として、連続的にリフレッシュ
動作を実施する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、外部からの入力信号に依存せ
ずリフレッシュ動作を行うことが可能な半導体記憶装置
に関する。
に関し、さらに詳しくは、外部からの入力信号に依存せ
ずリフレッシュ動作を行うことが可能な半導体記憶装置
に関する。
【０００２】
【従来の技術】携帯電話などの携帯端末においては、外
部クロックの供給の必要のない非同期の汎用スタティッ
ク型半導体記憶装置(以下、ＳＲＡＭと称する)が広く採
用されている。ＳＲＡＭはリフレッシュ動作が不要であ
ることから、リフレッシュ動作中のメモリヘのアクセス
をリフレッシュサイクルが終了するまで待つ制御などの
複雑な制御が不要である。よってＳＲＡＭを用いれば、
システム構成の簡略化が可能であり、ＳＲＡＭは携帯端
末での使用に適していた。
部クロックの供給の必要のない非同期の汎用スタティッ
ク型半導体記憶装置(以下、ＳＲＡＭと称する)が広く採
用されている。ＳＲＡＭはリフレッシュ動作が不要であ
ることから、リフレッシュ動作中のメモリヘのアクセス
をリフレッシュサイクルが終了するまで待つ制御などの
複雑な制御が不要である。よってＳＲＡＭを用いれば、
システム構成の簡略化が可能であり、ＳＲＡＭは携帯端
末での使用に適していた。
【０００３】しかし、近年では携帯端末の機能が大幅に
向上してきており、携帯端末でも大容量のメモリ機能が
必要になってきている。ＳＲＡＭのメモリセルサイズは
ダイナミック型半導体記憶装置(以下、ＤＲＡＭと称す
る)のメモリセルサイズと比較して１０倍程度あること
から、ＳＲＡＭでは、大容量メモリになるとチップの価
格が大幅に上昇し、その結果、携帯端末の価格が上昇し
てしまう。したがってメモリの単位ビット当りのコスト
が低いＤＲＡＭをＳＲＡＭの代わりに携帯端末に使用す
る考えが生まれてきた。
向上してきており、携帯端末でも大容量のメモリ機能が
必要になってきている。ＳＲＡＭのメモリセルサイズは
ダイナミック型半導体記憶装置(以下、ＤＲＡＭと称す
る)のメモリセルサイズと比較して１０倍程度あること
から、ＳＲＡＭでは、大容量メモリになるとチップの価
格が大幅に上昇し、その結果、携帯端末の価格が上昇し
てしまう。したがってメモリの単位ビット当りのコスト
が低いＤＲＡＭをＳＲＡＭの代わりに携帯端末に使用す
る考えが生まれてきた。
【０００４】ＤＲＡＭは、データの読出および書込を実
行することが可能な動作状態と、データを保持するスタ
ンバイ状態とを有し、リフレッシュ動作により記憶状態
を維持する必要がある。したがって、ＤＲＡＭでは、リ
フレッシュ動作を行うための複雑なメモリ制御が必要で
ある。よって、今までＳＲＡＭをメモリとしてシステム
を設計してきた携帯端末メーカにとって、ＤＲＡＭをＳ
ＲＡＭの代替メモリとして採用することは容易ではな
い。
行することが可能な動作状態と、データを保持するスタ
ンバイ状態とを有し、リフレッシュ動作により記憶状態
を維持する必要がある。したがって、ＤＲＡＭでは、リ
フレッシュ動作を行うための複雑なメモリ制御が必要で
ある。よって、今までＳＲＡＭをメモリとしてシステム
を設計してきた携帯端末メーカにとって、ＤＲＡＭをＳ
ＲＡＭの代替メモリとして採用することは容易ではな
い。
【０００５】このため、メモリ自体はＤＲＡＭだが外部
的にはＳＲＡＭとして動作する新しい半導体記憶装置の
開発が各半導体メーカで盛んに行われ始めた。この新し
い半導体記憶装置に関しては、KAZUHIRO SAWADA et a
l., IEEE J0URNAL 0F SOLID‐STATE CIRCUITS, VOL. 2
3, N0, 1, FEBRUARY 1998, p12‐19にて報告されてい
る。
的にはＳＲＡＭとして動作する新しい半導体記憶装置の
開発が各半導体メーカで盛んに行われ始めた。この新し
い半導体記憶装置に関しては、KAZUHIRO SAWADA et a
l., IEEE J0URNAL 0F SOLID‐STATE CIRCUITS, VOL. 2
3, N0, 1, FEBRUARY 1998, p12‐19にて報告されてい
る。
【０００６】この新しい半導体記憶装置は、内部のメモ
リセルはＤＲＡＭにおけるメモリセルと同じものを使用
する。一方、この半導体記憶装置に入力される制御信
号、アドレス信号などの外部インターフェースはＳＲＡ
Ｍとほぼ同じである。また、この半導体記憶装置のリフ
レッシュ動作は、従来のＤＲＡＭのリフレッシュ動作ま
たはセルフリフレッシュ動作のように外部からの信号に
より制御されるものではなく、半導体記憶装置内部のリ
フレッシュ回路から周期的に出力されるリフレッシュ活
性化信号に基づき行われる。以上に説明した新しい半導
体記憶装置は、外部からの入力信号に依存せずリフレッ
シュ動作を行うことが可能であり、その機能に基づき、
完全ヒドゥンリフレッシュ機能付ＤＲＡＭと称する。
（「ヒドゥン」は、外部から隠されたとの意味であ
る。）リフレッシュ回路は、リング発振器であるタイマ
回路を含み、タイマ回路により周期的に出力されるサイ
クル信号に応答してリフレッシュ活性化信号を出力す
る。タイマ回路は常時サイクル信号を出力するため、こ
の新しいＤＲＡＭは、読出動作または書込動作を実行可
能な動作状態のときも、スタンバイ状態のときも周期的
にリフレッシュ動作を実行する。この完全ヒドゥンリフ
レッシュ機能付ＤＲＡＭの開発により、携帯端末の高機
能化への対応が可能となっている。
リセルはＤＲＡＭにおけるメモリセルと同じものを使用
する。一方、この半導体記憶装置に入力される制御信
号、アドレス信号などの外部インターフェースはＳＲＡ
Ｍとほぼ同じである。また、この半導体記憶装置のリフ
レッシュ動作は、従来のＤＲＡＭのリフレッシュ動作ま
たはセルフリフレッシュ動作のように外部からの信号に
より制御されるものではなく、半導体記憶装置内部のリ
フレッシュ回路から周期的に出力されるリフレッシュ活
性化信号に基づき行われる。以上に説明した新しい半導
体記憶装置は、外部からの入力信号に依存せずリフレッ
シュ動作を行うことが可能であり、その機能に基づき、
完全ヒドゥンリフレッシュ機能付ＤＲＡＭと称する。
（「ヒドゥン」は、外部から隠されたとの意味であ
る。）リフレッシュ回路は、リング発振器であるタイマ
回路を含み、タイマ回路により周期的に出力されるサイ
クル信号に応答してリフレッシュ活性化信号を出力す
る。タイマ回路は常時サイクル信号を出力するため、こ
の新しいＤＲＡＭは、読出動作または書込動作を実行可
能な動作状態のときも、スタンバイ状態のときも周期的
にリフレッシュ動作を実行する。この完全ヒドゥンリフ
レッシュ機能付ＤＲＡＭの開発により、携帯端末の高機
能化への対応が可能となっている。
【０００７】
【発明が解決しようとする課題】しかし、この完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭでは、動作状態でもス
タンバイ状態でもリフレッシュ動作が実施されることか
ら、リフレッシュ活性化信号と書込または読出動作の要
求信号とが同じタイミングで活性化された場合、誤動作
を引き起こす。これについて以下に説明する。
ゥンリフレッシュ機能付ＤＲＡＭでは、動作状態でもス
タンバイ状態でもリフレッシュ動作が実施されることか
ら、リフレッシュ活性化信号と書込または読出動作の要
求信号とが同じタイミングで活性化された場合、誤動作
を引き起こす。これについて以下に説明する。
【０００８】図１９は、完全ヒドゥンリフレッシュ機能
付ＤＲＡＭで誤動作が起こる場合のタイミングチャート
である。チップイネーブル信号/CEは、外部から入力さ
れる制御信号である。（以下の説明では、記号の前に付
した記号／は負論理信号を表す。）チップイネーブル信
号/CEが活性状態の場合は、ＤＲＡＭが動作状態とな
り、チップイネーブル信号/CEが非活性状態の場合は、
ＤＲＡＭはスタンバイ状態となる。図１９に示したタイ
ミングチャートにおいて、時刻t4まではチップイネーブ
ル信号/CEは非活性状態(Ｈレベル)であることから、Ｄ
ＲＡＭはスタンバイ状態となっている。スタンバイ状態
において、時刻t1、t3ではリフレッシュサイクル信号/R
efcycの活性化に応答してリフレッシュ活性化信号/REFE
が活性化され、リフレッシュ動作が行われる。一方、リ
フレッシュサイクル信号/Refcycが非活性状態である時
刻t2では、リフレッシュ活性化信号/REFEが非活性状態
のため、リフレッシュ動作を実施しない。続いて、時刻
t4でチップイネーブル信号/CEが活性状態(Ｌレベル)と
なった時、ＤＲＡＭは動作状態となる。よって、時刻t5
のように、リフレッシュ活性化信号/REFEが活性化され
たときに、外部から書込または読出動作を要求する信号
が入力される場合が生じる。このような場合に、ＤＲＡ
Ｍは誤動作を行う。
付ＤＲＡＭで誤動作が起こる場合のタイミングチャート
である。チップイネーブル信号/CEは、外部から入力さ
れる制御信号である。（以下の説明では、記号の前に付
した記号／は負論理信号を表す。）チップイネーブル信
号/CEが活性状態の場合は、ＤＲＡＭが動作状態とな
り、チップイネーブル信号/CEが非活性状態の場合は、
ＤＲＡＭはスタンバイ状態となる。図１９に示したタイ
ミングチャートにおいて、時刻t4まではチップイネーブ
ル信号/CEは非活性状態(Ｈレベル)であることから、Ｄ
ＲＡＭはスタンバイ状態となっている。スタンバイ状態
において、時刻t1、t3ではリフレッシュサイクル信号/R
efcycの活性化に応答してリフレッシュ活性化信号/REFE
が活性化され、リフレッシュ動作が行われる。一方、リ
フレッシュサイクル信号/Refcycが非活性状態である時
刻t2では、リフレッシュ活性化信号/REFEが非活性状態
のため、リフレッシュ動作を実施しない。続いて、時刻
t4でチップイネーブル信号/CEが活性状態(Ｌレベル)と
なった時、ＤＲＡＭは動作状態となる。よって、時刻t5
のように、リフレッシュ活性化信号/REFEが活性化され
たときに、外部から書込または読出動作を要求する信号
が入力される場合が生じる。このような場合に、ＤＲＡ
Ｍは誤動作を行う。
【０００９】このような誤動作の発生を防止するため、
従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭはアー
ビトレーション回路を設置している。アービトレーショ
ン回路は、同期信号であるリフレッシュ活性化信号/REF
Eと外部から入力される書込または読出動作の要求信号
とを比較し、その動作順序を調整する回路である。具体
的には、リフレッシュ活性化信号/REFEと書込または読
出動作の要求信号とが同じタイミングで活性化された場
合、アービトレーション回路はより速く活性化した信号
の動作を先に実行させ、その後、他方の信号の動作を実
行させるように調整する。これによりリフレッシュ活性
化信号/REFEと書込または読出動作の要求信号とが同じ
タイミングで活性化された場合でも、ＤＲＡＭの誤動作
をある程度防止できる。
従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭはアー
ビトレーション回路を設置している。アービトレーショ
ン回路は、同期信号であるリフレッシュ活性化信号/REF
Eと外部から入力される書込または読出動作の要求信号
とを比較し、その動作順序を調整する回路である。具体
的には、リフレッシュ活性化信号/REFEと書込または読
出動作の要求信号とが同じタイミングで活性化された場
合、アービトレーション回路はより速く活性化した信号
の動作を先に実行させ、その後、他方の信号の動作を実
行させるように調整する。これによりリフレッシュ活性
化信号/REFEと書込または読出動作の要求信号とが同じ
タイミングで活性化された場合でも、ＤＲＡＭの誤動作
をある程度防止できる。
【００１０】しかし、アービトレーション回路がリフレ
ッシュ動作後に書込または読出動作を実施するように調
整した場合、アクセス速度が大幅に遅れる確率が高くな
る。また、リフレッシュ活性化信号/REFEと書込または
読出動作の要求信号とが全く同じタイミングで活性化さ
れた場合は、アービトレーション回路で調整できなくな
る。
ッシュ動作後に書込または読出動作を実施するように調
整した場合、アクセス速度が大幅に遅れる確率が高くな
る。また、リフレッシュ活性化信号/REFEと書込または
読出動作の要求信号とが全く同じタイミングで活性化さ
れた場合は、アービトレーション回路で調整できなくな
る。
【００１１】以上の問題点により、従来の完全ヒドゥン
リフレッシュ機能付ＤＲＡＭでは、リフレッシュ動作の
安定性を確保することが困難である。
リフレッシュ機能付ＤＲＡＭでは、リフレッシュ動作の
安定性を確保することが困難である。
【００１２】この発明の目的は、データの読出および書
込を実行することが可能な動作状態と、データを保持す
るスタンバイ状態とを有する半導体記憶装置において、
リフレッシュ動作の安定性を確保することである。
込を実行することが可能な動作状態と、データを保持す
るスタンバイ状態とを有する半導体記憶装置において、
リフレッシュ動作の安定性を確保することである。
【００１３】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、データの読出動作および書込動作を実行するこ
とが可能な動作状態と、前記データを保持するスタンバ
イ状態とを有する半導体記憶装置であって、行列状に配
置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルが保持するデータを、外部から命
令されることなくリフレッシュするリフレッシュ制御回
路とを備える。リフレッシュ制御回路は、第１リフレッ
シュサイクルを発生する第１リフレッシュサイクル発生
回路と、第１リフレッシュサイクル時間より短い周期の
第２リフレッシュサイクルを発生する第２リフレッシュ
サイクル発生回路と、リフレッシュ実行回路とを備え、
リフレッシュ実行回路は、第１リフレッシュサイクル発
生回路により第１リフレッシュサイクルを発生された後
でリフレッシュ動作が可能になるとリフレッシュ動作を
実行し、かつ、第１リフレッシュサイクル発生回路によ
り発生される第１リフレッシュサイクル時間より長い期
間リフレッシュ動作をしていない場合、その長い期間内
またはその長い期間の終了時にまとめて、第２リフレッ
シュサイクル発生回路により発生される第２リフレッシ
ュサイクルを基にして、連続的にリフレッシュ動作を実
施する。
装置は、データの読出動作および書込動作を実行するこ
とが可能な動作状態と、前記データを保持するスタンバ
イ状態とを有する半導体記憶装置であって、行列状に配
置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルが保持するデータを、外部から命
令されることなくリフレッシュするリフレッシュ制御回
路とを備える。リフレッシュ制御回路は、第１リフレッ
シュサイクルを発生する第１リフレッシュサイクル発生
回路と、第１リフレッシュサイクル時間より短い周期の
第２リフレッシュサイクルを発生する第２リフレッシュ
サイクル発生回路と、リフレッシュ実行回路とを備え、
リフレッシュ実行回路は、第１リフレッシュサイクル発
生回路により第１リフレッシュサイクルを発生された後
でリフレッシュ動作が可能になるとリフレッシュ動作を
実行し、かつ、第１リフレッシュサイクル発生回路によ
り発生される第１リフレッシュサイクル時間より長い期
間リフレッシュ動作をしていない場合、その長い期間内
またはその長い期間の終了時にまとめて、第２リフレッ
シュサイクル発生回路により発生される第２リフレッシ
ュサイクルを基にして、連続的にリフレッシュ動作を実
施する。
【００１４】前記の半導体記憶装置において、好ましく
は、前記のリフレッシュ実行回路は、さらに、第１リフ
レッシュサイクル時間より長い期間リフレッシュ動作を
していないことを検知する検知回路を備える。好ましく
は、前記の検知回路は、リフレッシュ動作が要求されて
いる状態で第１リフレッシュサイクルをカウントするカ
ウンタを備え、カウンタが所定回数以上第１リフレッシ
ュサイクルをカウントした場合、前記の長い期間である
と検知する。
は、前記のリフレッシュ実行回路は、さらに、第１リフ
レッシュサイクル時間より長い期間リフレッシュ動作を
していないことを検知する検知回路を備える。好ましく
は、前記の検知回路は、リフレッシュ動作が要求されて
いる状態で第１リフレッシュサイクルをカウントするカ
ウンタを備え、カウンタが所定回数以上第１リフレッシ
ュサイクルをカウントした場合、前記の長い期間である
と検知する。
【００１５】前記の半導体記憶装置は、たとえば、外部
のアウトプットイネーブル信号またはライトイネーブル
信号を受けてメモリセルアレイ内部ロウ系動作が開始さ
れる半導体記憶装置であり、リフレッシュ実行回路は、
外部のアウトプットイネーブル信号またはライトイネー
ブル信号が長い期間活性状態が続いて、第１リフレッシ
ュサイクル発生回路により発生される第１リフレッシュ
サイクル時間より長い期間リフレッシュ動作をしていな
い場合、外部のアウトプットイネーブル信号またはライ
トイネーブル信号が非活性状態になり、内部ロウ系動作
が非活性になる期間に、第１リフレッシュサイクルを基
とするリフレッシュ動作をスキップした分まとめて第２
リフレッシュサイクルを基にしてリフレッシュ動作を実
施する。
のアウトプットイネーブル信号またはライトイネーブル
信号を受けてメモリセルアレイ内部ロウ系動作が開始さ
れる半導体記憶装置であり、リフレッシュ実行回路は、
外部のアウトプットイネーブル信号またはライトイネー
ブル信号が長い期間活性状態が続いて、第１リフレッシ
ュサイクル発生回路により発生される第１リフレッシュ
サイクル時間より長い期間リフレッシュ動作をしていな
い場合、外部のアウトプットイネーブル信号またはライ
トイネーブル信号が非活性状態になり、内部ロウ系動作
が非活性になる期間に、第１リフレッシュサイクルを基
とするリフレッシュ動作をスキップした分まとめて第２
リフレッシュサイクルを基にしてリフレッシュ動作を実
施する。
【００１６】前記の半導体記憶装置において、好ましく
は、リフレッシュ実行回路は、第２リフレッシュサイク
ルを基にしてまとめて実施する前記のリフレッシュ動作
を、外部のアウトプットイネーブル信号またはライトイ
ネーブル信号の不活性化の後にて活性化するとともに、
外部のアウトプットイネーブル信号またはライトイネー
ブル信号が、不活性化の後に所定期間より速く活性化さ
れた場合に実施しない。
は、リフレッシュ実行回路は、第２リフレッシュサイク
ルを基にしてまとめて実施する前記のリフレッシュ動作
を、外部のアウトプットイネーブル信号またはライトイ
ネーブル信号の不活性化の後にて活性化するとともに、
外部のアウトプットイネーブル信号またはライトイネー
ブル信号が、不活性化の後に所定期間より速く活性化さ
れた場合に実施しない。
【００１７】前記の第２リフレッシュサイクル発生回路
は、たとえば、第１リフレッシュサイクル発生回路によ
り発生される第１リフレッシュサイクル時間より長い期
間リフレッシュ動作をしていない場合に、リフレッシュ
動作が実施されるときにリフレッシュサイクルを発生す
る。
は、たとえば、第１リフレッシュサイクル発生回路によ
り発生される第１リフレッシュサイクル時間より長い期
間リフレッシュ動作をしていない場合に、リフレッシュ
動作が実施されるときにリフレッシュサイクルを発生す
る。
【００１８】前記の半導体記憶装置は、たとえば、外部
アドレス変化を受けてメモリセルアレイの内部ロウ系動
作が開始される半導体記憶装置であり、リフレッシュ実
行回路は、アドレスが変化しない状態が続き、第１リフ
レッシュサイクル発生回路により発生される第１リフレ
ッシュサイクル時間より長い期間リフレッシュ動作をし
ていない場合、外部のアウトプットイネーブル信号また
はライトイネーブル信号が非活性状態になり、内部ロウ
系動作が非活性になる期間に、第１リフレッシュサイク
ルを基とするリフレッシュ動作をスキップした分まとめ
て第２リフレッシュサイクルを基にしてリフレッシュ動
作を実施する。
アドレス変化を受けてメモリセルアレイの内部ロウ系動
作が開始される半導体記憶装置であり、リフレッシュ実
行回路は、アドレスが変化しない状態が続き、第１リフ
レッシュサイクル発生回路により発生される第１リフレ
ッシュサイクル時間より長い期間リフレッシュ動作をし
ていない場合、外部のアウトプットイネーブル信号また
はライトイネーブル信号が非活性状態になり、内部ロウ
系動作が非活性になる期間に、第１リフレッシュサイク
ルを基とするリフレッシュ動作をスキップした分まとめ
て第２リフレッシュサイクルを基にしてリフレッシュ動
作を実施する。
【００１９】前記の半導体記憶装置において、好ましく
は、リフレッシュ実行回路は、アドレスが変化しない状
態が続き、第１リフレッシュサイクル発生回路により発
生される第１リフレッシュサイクル時間より長い期間リ
フレッシュ動作をしていない場合、外部のアウトプット
イネーブル信号またはライトイネーブル信号が非活性状
態になると、内部ロウ系動作を停止させる。
は、リフレッシュ実行回路は、アドレスが変化しない状
態が続き、第１リフレッシュサイクル発生回路により発
生される第１リフレッシュサイクル時間より長い期間リ
フレッシュ動作をしていない場合、外部のアウトプット
イネーブル信号またはライトイネーブル信号が非活性状
態になると、内部ロウ系動作を停止させる。
【００２０】前記の半導体記憶装置において、好ましく
は、リフレッシュ実行回路は、アドレスが変化しない状
態が続き、第１リフレッシュサイクル発生回路により発
生される第１リフレッシュサイクルより長い期間リフレ
ッシュ動作をしていない場合、外部のアウトプットイネ
ーブル信号またはライトイネーブル信号が非活性状態に
なると、第１リフレッシュサイクルを基とするリフレッ
シュ動作をスキップした分まとめて第２リフレッシュサ
イクルを基にしてリフレッシュ動作を実施し、その回数
分終了するとこれを基にロウ系動作を再活性する。
は、リフレッシュ実行回路は、アドレスが変化しない状
態が続き、第１リフレッシュサイクル発生回路により発
生される第１リフレッシュサイクルより長い期間リフレ
ッシュ動作をしていない場合、外部のアウトプットイネ
ーブル信号またはライトイネーブル信号が非活性状態に
なると、第１リフレッシュサイクルを基とするリフレッ
シュ動作をスキップした分まとめて第２リフレッシュサ
イクルを基にしてリフレッシュ動作を実施し、その回数
分終了するとこれを基にロウ系動作を再活性する。
【００２１】前記の半導体記憶装置において、好ましく
は、リフレッシュ実行回路は、第２リフレッシュサイク
ルを基にしてまとめて実施する前記のリフレッシュ動作
が、外部のアウトプットイネーブル信号またはライトイ
ネーブル信号の不活性化の後にて活性化されるととも
に、外部のアウトプットイネーブル信号またはライトイ
ネーブル信号が、不活性化の後に所定期間より速く活性
化された場合に前記のリフレッシュ動作を実施しない。
は、リフレッシュ実行回路は、第２リフレッシュサイク
ルを基にしてまとめて実施する前記のリフレッシュ動作
が、外部のアウトプットイネーブル信号またはライトイ
ネーブル信号の不活性化の後にて活性化されるととも
に、外部のアウトプットイネーブル信号またはライトイ
ネーブル信号が、不活性化の後に所定期間より速く活性
化された場合に前記のリフレッシュ動作を実施しない。
【００２２】前記の半導体記憶装置は、たとえば、外部
アドレス変化を受けてメモリセルアレイの内部ロウ系動
作が開始される半導体記憶装置であり、リフレッシュ実
行回路は、アドレスが長い期間変化しない状態が続いた
場合、その状態が認識された後に、次のアドレス変化を
基にして、第１リフレッシュサイクルを基とするリフレ
ッシュ動作をスキップした分まとめて第２リフレッシュ
サイクルを基にしてリフレッシュ動作を実施する。
アドレス変化を受けてメモリセルアレイの内部ロウ系動
作が開始される半導体記憶装置であり、リフレッシュ実
行回路は、アドレスが長い期間変化しない状態が続いた
場合、その状態が認識された後に、次のアドレス変化を
基にして、第１リフレッシュサイクルを基とするリフレ
ッシュ動作をスキップした分まとめて第２リフレッシュ
サイクルを基にしてリフレッシュ動作を実施する。
【００２３】前記の半導体記憶装置は、外部アドレス変
化を受けてメモリセルアレイの内部ロウ系動作が開始さ
れる半導体記憶装置であり、リフレッシュ実行回路は、
第２リフレッシュサイクルを基にしてまとめて実施する
前記のリフレッシュ動作を、外部のアウトプットイネー
ブル信号またはライトイネーブル信号の不活性化の後に
活性化するとともに、外部のアウトプットイネーブル信
号またはライトイネーブル信号が、不活性化の後に所定
期間より速く活性化された場合に実施しない。
化を受けてメモリセルアレイの内部ロウ系動作が開始さ
れる半導体記憶装置であり、リフレッシュ実行回路は、
第２リフレッシュサイクルを基にしてまとめて実施する
前記のリフレッシュ動作を、外部のアウトプットイネー
ブル信号またはライトイネーブル信号の不活性化の後に
活性化するとともに、外部のアウトプットイネーブル信
号またはライトイネーブル信号が、不活性化の後に所定
期間より速く活性化された場合に実施しない。
【００２４】前記の半導体記憶装置は、外部アドレス変
化を受けてメモリセルアレイの内部ロウ系動作が開始さ
れる半導体記憶装置であり、リフレッシュ実行回路は、
アドレスが変化しない状態が続き、第１リフレッシュサ
イクル発生回路により発生される第１リフレッシュサイ
クル時間より長い期間リフレッシュ動作をしていない場
合、ロウ系動作を非活性化させ、第１リフレッシュサイ
クルを基とするリフレッシュ動作をスキップした分まと
めて第２リフレッシュサイクルを基にしてリフレッシュ
動作を実施し、さらにその回数分のリフレッシュ動作を
終了すると、ロウ系動作を再活性する。なお、この発明
の以上に説明した構成要素は、可能な限り組み合わせる
ことができる。
化を受けてメモリセルアレイの内部ロウ系動作が開始さ
れる半導体記憶装置であり、リフレッシュ実行回路は、
アドレスが変化しない状態が続き、第１リフレッシュサ
イクル発生回路により発生される第１リフレッシュサイ
クル時間より長い期間リフレッシュ動作をしていない場
合、ロウ系動作を非活性化させ、第１リフレッシュサイ
クルを基とするリフレッシュ動作をスキップした分まと
めて第２リフレッシュサイクルを基にしてリフレッシュ
動作を実施し、さらにその回数分のリフレッシュ動作を
終了すると、ロウ系動作を再活性する。なお、この発明
の以上に説明した構成要素は、可能な限り組み合わせる
ことができる。
【００２５】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を説明する。なお、図面において、同じ
参照記号は同一または同等のものを示す。データの読出
および書込を実行することが可能な動作状態と、データ
を保持するスタンバイ状態とを有する半導体記憶装置に
おいて、行列状に配置される複数のメモリセルを含むメ
モリセルアレイに対して、動作状態では、データの書き
込みと読み出しが行われる。メモリセルはＤＲＡＭにお
けるメモリセルと同じものであり、メモリセルに対して
リフレッシュ動作が必要である。半導体装置の内部で
は、リフレッシュ信号を発生するための周期を表すクロ
ックサイクルが発生されていて、このクロックサイクル
により内部リフレッシュサイクル時間が規定される。メ
モリセル内のデータは、内部リフレッシュサイクル時間
内に１回リフレッシュ動作を行うことにより保持され
る。この半導体記憶装置は、外部からの入力信号に依存
せずリフレッシュ動作を行う。
明の実施の形態を説明する。なお、図面において、同じ
参照記号は同一または同等のものを示す。データの読出
および書込を実行することが可能な動作状態と、データ
を保持するスタンバイ状態とを有する半導体記憶装置に
おいて、行列状に配置される複数のメモリセルを含むメ
モリセルアレイに対して、動作状態では、データの書き
込みと読み出しが行われる。メモリセルはＤＲＡＭにお
けるメモリセルと同じものであり、メモリセルに対して
リフレッシュ動作が必要である。半導体装置の内部で
は、リフレッシュ信号を発生するための周期を表すクロ
ックサイクルが発生されていて、このクロックサイクル
により内部リフレッシュサイクル時間が規定される。メ
モリセル内のデータは、内部リフレッシュサイクル時間
内に１回リフレッシュ動作を行うことにより保持され
る。この半導体記憶装置は、外部からの入力信号に依存
せずリフレッシュ動作を行う。
【００２６】外部からの入力信号に依存せずリフレッシ
ュ動作を行うことが可能な半導体記憶装置において、リ
フレッシュ動作の安定性を確保するため、本発明者は、
すでに、半導体記憶装置の状態に応じて、リフレッシュ
動作を実行することを提案している。半導体記憶装置の
状態とは、スタンバイ状態のときのほか、読出動作また
は書込動作を終了した後などである。しかし、この半導
体記憶装置には、内部リフレッシュサイクル時間（たと
えば数１０μsec）を越えた長い期間（ロングサイク
ル）で記憶装置を動作させることができないという問題
がある。図１は、読出動作または書込動作の実施の後で
リフレッシュ動作を実施する半導体記憶装置の場合に、
チップがイネーブルであるときに（/CE＝"Ｌ"）、ロン
グサイクルでリフレッシュ動作が行われない状況の１例
を示す。この例では、読出または書込状態が、内部リフ
レッシュサイクル時間trefより長い期間において続いて
いて、その間、リフレッシュ動作が行われない。その
後、リフレッシュ期間信号Refwin＝"Ｈ"の立ち上がりで
リフレッシュ動作が行われるが、読出動作または書込動
作が長い間実施されていないため、データが破壊されて
しまう。同様に、アドレスの変化に応じてメモリセルア
レイ２６のロウ（Row）系を制御するアドレストリガ方
式の構成の半導体記憶装置でも、/CE＝"Ｌ"の時にアド
レスが長い間変化しないと、リフレッシュ動作を活性化
する起点が存在しないためデータが破壊されてしまう。
したがって、外部仕様として、/CE＝"Ｈ"の期間には制
限が存在しないが、/CE＝"Ｌ"の期間中には内部リフレ
ッシュサイクル時間内に必ず読出動作または書込動作、
または、アドレス変化を実施するという制限が必要とな
る。
ュ動作を行うことが可能な半導体記憶装置において、リ
フレッシュ動作の安定性を確保するため、本発明者は、
すでに、半導体記憶装置の状態に応じて、リフレッシュ
動作を実行することを提案している。半導体記憶装置の
状態とは、スタンバイ状態のときのほか、読出動作また
は書込動作を終了した後などである。しかし、この半導
体記憶装置には、内部リフレッシュサイクル時間（たと
えば数１０μsec）を越えた長い期間（ロングサイク
ル）で記憶装置を動作させることができないという問題
がある。図１は、読出動作または書込動作の実施の後で
リフレッシュ動作を実施する半導体記憶装置の場合に、
チップがイネーブルであるときに（/CE＝"Ｌ"）、ロン
グサイクルでリフレッシュ動作が行われない状況の１例
を示す。この例では、読出または書込状態が、内部リフ
レッシュサイクル時間trefより長い期間において続いて
いて、その間、リフレッシュ動作が行われない。その
後、リフレッシュ期間信号Refwin＝"Ｈ"の立ち上がりで
リフレッシュ動作が行われるが、読出動作または書込動
作が長い間実施されていないため、データが破壊されて
しまう。同様に、アドレスの変化に応じてメモリセルア
レイ２６のロウ（Row）系を制御するアドレストリガ方
式の構成の半導体記憶装置でも、/CE＝"Ｌ"の時にアド
レスが長い間変化しないと、リフレッシュ動作を活性化
する起点が存在しないためデータが破壊されてしまう。
したがって、外部仕様として、/CE＝"Ｈ"の期間には制
限が存在しないが、/CE＝"Ｌ"の期間中には内部リフレ
ッシュサイクル時間内に必ず読出動作または書込動作、
または、アドレス変化を実施するという制限が必要とな
る。
【００２７】そこで、本発明では、外部からの入力信号
に依存せずリフレッシュ動作を行うことが可能な半導体
記憶装置において、内部リフレッシュサイクル時間より
長いロングサイクルでもデータを破壊することなく動作
を可能にする。リフレッシュ制御回路は、通常の（第
１）リフレッシュサイクルを発生する回路と、それより
速い周期の（第２）リフレッシュサイクルを発生する回
路を備える。ロングサイクルでない場合(高速アクセス
が必要な場合)は第１リフレッシュサイクルを基にして
リフレッシュ動作を実行する。一方、リフレッシュ制御
回路は、内部リフレッシュサイクル時間を越えたロング
サイクルがきた場合、必要期間（ロングサイクル内また
は終了時）において自動的に、第２リフレッシュサイク
ルを基にして、内部リフレッシュサイクルがスキップさ
れた回数だけまとめて、リフレッシュ動作を連続的に実
行する。（以下では、これをバーストリフレッシュとい
う。）このように、半導体記憶装置は、外部信号に依存
せずにリフレッシュ動作を制御できる。したがって、外
部仕様の制限を設けなくてもよい。なお、ロングサイク
ルの認識は、以下に説明する実施の実施の形態では自動
的に行うが、半導体記憶装置の外部でロングサイクルを
認識して、その結果を半導体装置に知らせてもよい。こ
の場合、半導体記憶装置は、それに対応してリフレッシ
ュ制御を実行する。
に依存せずリフレッシュ動作を行うことが可能な半導体
記憶装置において、内部リフレッシュサイクル時間より
長いロングサイクルでもデータを破壊することなく動作
を可能にする。リフレッシュ制御回路は、通常の（第
１）リフレッシュサイクルを発生する回路と、それより
速い周期の（第２）リフレッシュサイクルを発生する回
路を備える。ロングサイクルでない場合(高速アクセス
が必要な場合)は第１リフレッシュサイクルを基にして
リフレッシュ動作を実行する。一方、リフレッシュ制御
回路は、内部リフレッシュサイクル時間を越えたロング
サイクルがきた場合、必要期間（ロングサイクル内また
は終了時）において自動的に、第２リフレッシュサイク
ルを基にして、内部リフレッシュサイクルがスキップさ
れた回数だけまとめて、リフレッシュ動作を連続的に実
行する。（以下では、これをバーストリフレッシュとい
う。）このように、半導体記憶装置は、外部信号に依存
せずにリフレッシュ動作を制御できる。したがって、外
部仕様の制限を設けなくてもよい。なお、ロングサイク
ルの認識は、以下に説明する実施の実施の形態では自動
的に行うが、半導体記憶装置の外部でロングサイクルを
認識して、その結果を半導体装置に知らせてもよい。こ
の場合、半導体記憶装置は、それに対応してリフレッシ
ュ制御を実行する。
【００２８】実施の形態１．図２は、発明の実施の形態
１における外部リフレッシュ制御が不要な半導体記憶装
置（ＤＲＡＭ）の全体構成を示す。この半導体記憶装置
において、メモリセルアレイ２６は、行列状に配置され
た複数のＤＲＡＭセルからなる。外部ピン１０〜１６と
して、ＳＲＡＭと同じ制御ピンを備える。ＤＲＡＭに
は、制御信号であるチップイネーブル信号/CEとアウト
プットイネーブル信号/OEとライトイネーブル信号/WEと
制御信号/LB、/UBとを受ける入力端子群１０と、下位デ
ータ信号ＤＱ０−ＤＱ７が入出力される端子群１１と、
上位データ信号ＤＱ８−ＤＱ１５が入出力される端子群
１２と、列アドレス信号Ａ０−Ａｍ(ｍは１以上の自然
数である)が入力される端子群１５と、アドレス信号Ａ
ｍ＋1−Ａｎ(ｎは1以上の自然数である)が入力される端
子群１６と、電源電圧ＶＣＣが与えられる電源端子１３
と、接地電圧GNDが与えられる接地端子１４が設けられ
る。アドレスは、通常のＤＲＡＭとちがい、時分割方式
ではない。リフレッシュ動作は、読出動作または書込動
作の実施の後で実施する。さらに、外部からの制御なし
にリフレッシュ動作を制御するリフレッシュ制御回路４
０を備え、リフレッシュ制御回路４０の出力するリフレ
ッシュ活性化信号/REFEを基にしてリフレッシュ動作を
実施する。これにより、外部からのリフレッシュ制御は
不要となる。
１における外部リフレッシュ制御が不要な半導体記憶装
置（ＤＲＡＭ）の全体構成を示す。この半導体記憶装置
において、メモリセルアレイ２６は、行列状に配置され
た複数のＤＲＡＭセルからなる。外部ピン１０〜１６と
して、ＳＲＡＭと同じ制御ピンを備える。ＤＲＡＭに
は、制御信号であるチップイネーブル信号/CEとアウト
プットイネーブル信号/OEとライトイネーブル信号/WEと
制御信号/LB、/UBとを受ける入力端子群１０と、下位デ
ータ信号ＤＱ０−ＤＱ７が入出力される端子群１１と、
上位データ信号ＤＱ８−ＤＱ１５が入出力される端子群
１２と、列アドレス信号Ａ０−Ａｍ(ｍは１以上の自然
数である)が入力される端子群１５と、アドレス信号Ａ
ｍ＋1−Ａｎ(ｎは1以上の自然数である)が入力される端
子群１６と、電源電圧ＶＣＣが与えられる電源端子１３
と、接地電圧GNDが与えられる接地端子１４が設けられ
る。アドレスは、通常のＤＲＡＭとちがい、時分割方式
ではない。リフレッシュ動作は、読出動作または書込動
作の実施の後で実施する。さらに、外部からの制御なし
にリフレッシュ動作を制御するリフレッシュ制御回路４
０を備え、リフレッシュ制御回路４０の出力するリフレ
ッシュ活性化信号/REFEを基にしてリフレッシュ動作を
実施する。これにより、外部からのリフレッシュ制御は
不要となる。
【００２９】ＤＲＡＭにおいて、制御回路２０は、端子
群１１から入力される制御信号に応答して、書込動作モ
ードや読出動作モードといったＤＲＡＭの所定の動作モ
ードに相当する制御クロックを各ブロックに対して出力
する。制御信号について説明すると、チップイネーブル
信号/CEは、ＤＲＡＭを動作状態とする信号である。ア
ウトプットイネーブル信号/OEは、ＤＲＡＭを読出動作
モードに設定するとともに出力バッファを活性化させる
信号である。ライトイネーブル信号/WEは、ＤＲＡＭを
書込動作モードに設定する信号である。制御信号/LB
は、下位ビット側のデータ端子群１１からデータの入出
力を行うことを選択する信号であり、制御信号/UBは、
上位ビット側のデータ端子群１２からデータの入出力を
行うことを選択する信号である。なお、制御回路２０の
構成は、リフレッシュ制御以外は従来のＤＲＡＭと同様
である。
群１１から入力される制御信号に応答して、書込動作モ
ードや読出動作モードといったＤＲＡＭの所定の動作モ
ードに相当する制御クロックを各ブロックに対して出力
する。制御信号について説明すると、チップイネーブル
信号/CEは、ＤＲＡＭを動作状態とする信号である。ア
ウトプットイネーブル信号/OEは、ＤＲＡＭを読出動作
モードに設定するとともに出力バッファを活性化させる
信号である。ライトイネーブル信号/WEは、ＤＲＡＭを
書込動作モードに設定する信号である。制御信号/LB
は、下位ビット側のデータ端子群１１からデータの入出
力を行うことを選択する信号であり、制御信号/UBは、
上位ビット側のデータ端子群１２からデータの入出力を
行うことを選択する信号である。なお、制御回路２０の
構成は、リフレッシュ制御以外は従来のＤＲＡＭと同様
である。
【００３０】列（コラム）アドレスバッファ２１は、制
御回路２０の出力に応じてアドレス信号Ａ０−Ａｍを受
けて内部に伝達する。行（ロウ）アドレスバッファ２２
は、制御回路２０の出力に応じてアドレス信号Ａｍ＋１
−Ａｎを受けて内部に伝達する。列デコーダ２３は、列
アドレスバッファ２１が出力する内部アドレス信号を制
御回路２０の出力に応じて受け、列アドレスの指定を行
う。行デコーダ２４は、行アドレスバッファ２２が出力
する内部アドレス信号を制御回路２０の出力に応じて受
け、行アドレスの指定を行う。メモリセルアレイ２６
は、行列状に配置される複数のメモリセルからなる。セ
ンスアンプと入出力制御回路２５は、メモリセルアレイ
２６への書込動作を行い、また、メモリセルアレイ２６
からの出力を増幅し、読出動作を行う。
御回路２０の出力に応じてアドレス信号Ａ０−Ａｍを受
けて内部に伝達する。行（ロウ）アドレスバッファ２２
は、制御回路２０の出力に応じてアドレス信号Ａｍ＋１
−Ａｎを受けて内部に伝達する。列デコーダ２３は、列
アドレスバッファ２１が出力する内部アドレス信号を制
御回路２０の出力に応じて受け、列アドレスの指定を行
う。行デコーダ２４は、行アドレスバッファ２２が出力
する内部アドレス信号を制御回路２０の出力に応じて受
け、行アドレスの指定を行う。メモリセルアレイ２６
は、行列状に配置される複数のメモリセルからなる。セ
ンスアンプと入出力制御回路２５は、メモリセルアレイ
２６への書込動作を行い、また、メモリセルアレイ２６
からの出力を増幅し、読出動作を行う。
【００３１】さらに、下位入力バッファ２７は、制御回
路２０の出力に応じて端子群１１からデータ信号ＤＱ０
−ＤＱ７を受けて、センスアンプおよび入出力制御回路
２５に伝達する。下位出力バッファ２８は、制御回路２
０の出力に応じてセンスアンプおよび入出力制御回路２
５からの信号を受けて端子群１１にデータ信号を出力す
る。上位入力バッファ２９は、制御回路２０の出力に応
じて端子群１２からデータ信号ＤＱ８−ＤＱ１５を受け
て、センスアンプおよび入出力制御回路２５に伝達す
る。上位出力バッファ３０は、制御回路２０の出力に応
じてセンスアンプおよび入出力制御回路２５からの信号
を受けて端子群１２にデータ信号を出力する。
路２０の出力に応じて端子群１１からデータ信号ＤＱ０
−ＤＱ７を受けて、センスアンプおよび入出力制御回路
２５に伝達する。下位出力バッファ２８は、制御回路２
０の出力に応じてセンスアンプおよび入出力制御回路２
５からの信号を受けて端子群１１にデータ信号を出力す
る。上位入力バッファ２９は、制御回路２０の出力に応
じて端子群１２からデータ信号ＤＱ８−ＤＱ１５を受け
て、センスアンプおよび入出力制御回路２５に伝達す
る。上位出力バッファ３０は、制御回路２０の出力に応
じてセンスアンプおよび入出力制御回路２５からの信号
を受けて端子群１２にデータ信号を出力する。
【００３２】リフレッシュ制御回路４０は、外部からの
リフレッシュ制御なしにリフレッシュ動作を制御する。
リフレッシュ制御回路４０が、周期的に活性化される信
号であるリフレッシュ活性化信号/REFEを制御回路２０
へ出力すると、制御回路２０は、リフレッシュ活性化信
号/REFEを受け、リフレッシュ動作を実施するために各
ブロックヘ動作指示信号を出力する。以下に、リフレッ
シュ制御回路４０について詳しく説明する。
リフレッシュ制御なしにリフレッシュ動作を制御する。
リフレッシュ制御回路４０が、周期的に活性化される信
号であるリフレッシュ活性化信号/REFEを制御回路２０
へ出力すると、制御回路２０は、リフレッシュ活性化信
号/REFEを受け、リフレッシュ動作を実施するために各
ブロックヘ動作指示信号を出力する。以下に、リフレッ
シュ制御回路４０について詳しく説明する。
【００３３】図３は、リフレッシュ制御回路４０の構成
を示す。リフレッシュ制御回路４０において、リフレッ
シュフラグ発生回路１００は、チップ内部がリフレッシ
ュ動作を要求しているかを示す信号（リフレッシュフラ
グRefflag）を発生する。(リフレッシュフラグRefflag
が"Ｈ"の時はリフレッシュ要求ありを意味する。)リフ
レッシュ期間発生回路２００は、リフレッシュ動作が可
能である期間（Window）を示すリフレッシュ期間信号Re
fwinを発生する。リフレッシュ活性化信号/REFEを発生
する回路３００は、リフレッシュフラグRefflagとリフ
レッシュ期間信号Refwinの２つの信号よりリフレッシュ
活性化を制御するリフレッシュ活性化信号(/REFE)を発
生する。バーストリフレッシュ制御回路４００は、ロン
グサイクルと認識しリフレッシュ動作を複数回まとめて
連続的に実行するバーストリフレッシュを制御する制御
回路であり、バーストリフレッシュ活性化信号B_RefEを
発生する。
を示す。リフレッシュ制御回路４０において、リフレッ
シュフラグ発生回路１００は、チップ内部がリフレッシ
ュ動作を要求しているかを示す信号（リフレッシュフラ
グRefflag）を発生する。(リフレッシュフラグRefflag
が"Ｈ"の時はリフレッシュ要求ありを意味する。)リフ
レッシュ期間発生回路２００は、リフレッシュ動作が可
能である期間（Window）を示すリフレッシュ期間信号Re
fwinを発生する。リフレッシュ活性化信号/REFEを発生
する回路３００は、リフレッシュフラグRefflagとリフ
レッシュ期間信号Refwinの２つの信号よりリフレッシュ
活性化を制御するリフレッシュ活性化信号(/REFE)を発
生する。バーストリフレッシュ制御回路４００は、ロン
グサイクルと認識しリフレッシュ動作を複数回まとめて
連続的に実行するバーストリフレッシュを制御する制御
回路であり、バーストリフレッシュ活性化信号B_RefEを
発生する。
【００３４】リフレッシュフラグ発生回路１００は、通
常時に所定の周期でリフレッシュサイクル(信号名：Ref
cyc１)を出力するリング発振器を基本構成としたノーマ
ルリフレッシュトリガ発生回路１０２と、所定時期に複
数回の連続的なリフレッシュ動作(バーストリフレッシ
ュ)を実施する時のリフレッシュサイクル（信号名：Ref
cyc２）を発生するバーストリフレッシュトリガ発生回
路１０４を備える。リフレッシュサイクルRefcyc１は通
常のＤＲＡＭにおけるリフレッシュサイクル（内部リフ
レッシュサイクル時間）に対応する。バーストリフレッ
シュトリガ発生回路１０４は、図４に示すような構成を
備え、通常のリフレッシュタイマの周期に比べ短い周期
でまわるリング発振器となっている。また、バーストリ
フレッシュ（B_RefSET＝"Ｈ"）以外のモードの時にこの
リング発振器を発振させないための制御機能が付加され
ていて、低消費化を図っている。スイッチ１０６は、２
つのリフレッシュトリガ回路１０２、１０４のどちらか
から出力される周期を選択する。どちらの周期を選択す
るかは、バーストリフレッシュ制御回路４００から発生
するバーストリフレッシュ活性化信号/B_RefEで制御さ
れる。/B_RefEが活性化されると第２のリフレッシュト
リガ回路１０４の周期が選択される。スイッチ１０６に
より選択されたリフレッシュサイクル信号Refcycを基
に、フリップフロップ１０８とインバータ１１０を介し
てリフレッシュフラグRefflagを発生する。また、リフ
レッシュ動作が終了すればリフレッシュフラグRefflag
を非活性とする。このため、リフレッシュ活性化信号/R
EFEが出されなくなると、所定時間だけ遅れてリフレッ
シュフラグの発生を停止する。すなわち、リフレッシュ
活性化信号/REFE信号自体と、/REFE信号をインバータ１
１２と遅延回路１１４を通した信号とをＮＡＮＤゲート
１１６に入力し、その出力でフリップフロップ１０８を
リセットする。
常時に所定の周期でリフレッシュサイクル(信号名：Ref
cyc１)を出力するリング発振器を基本構成としたノーマ
ルリフレッシュトリガ発生回路１０２と、所定時期に複
数回の連続的なリフレッシュ動作(バーストリフレッシ
ュ)を実施する時のリフレッシュサイクル（信号名：Ref
cyc２）を発生するバーストリフレッシュトリガ発生回
路１０４を備える。リフレッシュサイクルRefcyc１は通
常のＤＲＡＭにおけるリフレッシュサイクル（内部リフ
レッシュサイクル時間）に対応する。バーストリフレッ
シュトリガ発生回路１０４は、図４に示すような構成を
備え、通常のリフレッシュタイマの周期に比べ短い周期
でまわるリング発振器となっている。また、バーストリ
フレッシュ（B_RefSET＝"Ｈ"）以外のモードの時にこの
リング発振器を発振させないための制御機能が付加され
ていて、低消費化を図っている。スイッチ１０６は、２
つのリフレッシュトリガ回路１０２、１０４のどちらか
から出力される周期を選択する。どちらの周期を選択す
るかは、バーストリフレッシュ制御回路４００から発生
するバーストリフレッシュ活性化信号/B_RefEで制御さ
れる。/B_RefEが活性化されると第２のリフレッシュト
リガ回路１０４の周期が選択される。スイッチ１０６に
より選択されたリフレッシュサイクル信号Refcycを基
に、フリップフロップ１０８とインバータ１１０を介し
てリフレッシュフラグRefflagを発生する。また、リフ
レッシュ動作が終了すればリフレッシュフラグRefflag
を非活性とする。このため、リフレッシュ活性化信号/R
EFEが出されなくなると、所定時間だけ遅れてリフレッ
シュフラグの発生を停止する。すなわち、リフレッシュ
活性化信号/REFE信号自体と、/REFE信号をインバータ１
１２と遅延回路１１４を通した信号とをＮＡＮＤゲート
１１６に入力し、その出力でフリップフロップ１０８を
リセットする。
【００３５】リフレッシュ動作の起点は、リフレッシュ
サイクル信号Refcycからセットされたリフレッシュフラ
グRefflagと、リフレッシュ動作が可能である期間を示
すリフレッシュ期間信号Refwinがともに活性化した時で
ある。リフレッシュ活性化信号/REFEを発生する回路３
００において、リフレッシュフラグ発生回路１００によ
りRefcycからセットされたフラグRefflagと、リフレッ
シュ期間発生回路３００から発生されたRefwinとは、と
もにＮＡＮＤゲート３０２に入力され、その出力信号
は、直接インバータ３０４を介して、また遅延回路３０
６を経てＮＡＮＤゲート３０８に入力されて、リフレッ
シュスタート信号/REFSを出力する。この信号はフリッ
プフロップ３１０を経て、リフレッシュ活性化信号/REF
Eとして出力される。リフレッシュ活性化信号/REFEの出
力に応じてリフレッシュ動作が実施される。リフレッシ
ュ活性化信号/REFEは、インバータ３１２により反転さ
れ、リフレッシュ動作期間分、遅延回路３１４により遅
延された後、フリップフロップ３１０に入力され、所定
時間後にリセットされる。
サイクル信号Refcycからセットされたリフレッシュフラ
グRefflagと、リフレッシュ動作が可能である期間を示
すリフレッシュ期間信号Refwinがともに活性化した時で
ある。リフレッシュ活性化信号/REFEを発生する回路３
００において、リフレッシュフラグ発生回路１００によ
りRefcycからセットされたフラグRefflagと、リフレッ
シュ期間発生回路３００から発生されたRefwinとは、と
もにＮＡＮＤゲート３０２に入力され、その出力信号
は、直接インバータ３０４を介して、また遅延回路３０
６を経てＮＡＮＤゲート３０８に入力されて、リフレッ
シュスタート信号/REFSを出力する。この信号はフリッ
プフロップ３１０を経て、リフレッシュ活性化信号/REF
Eとして出力される。リフレッシュ活性化信号/REFEの出
力に応じてリフレッシュ動作が実施される。リフレッシ
ュ活性化信号/REFEは、インバータ３１２により反転さ
れ、リフレッシュ動作期間分、遅延回路３１４により遅
延された後、フリップフロップ３１０に入力され、所定
時間後にリセットされる。
【００３６】なお、図５は、制御回路２０において、内
部ライトイネーブル信号であるint/RE（または内部ライ
トイネーブル信号であるint/WE、内部アウトプットイネ
ーブル信号であるint/OE信号）を発生する回路を示す。
外部からのチップイネーブル信号CD#とライトイネーブ
ル信号RE#（または、ライトイネーブル信号WE#またはア
ウトプットイネーブル信号/OE#）がいずれも"Ｌ"レベル
であるときに、インバータを介して反転された信号がＮ
ＡＮＤゲートに入力され、int/RE（またはint/WE、int/
OE）信号を発生する。制御回路２０は、int/RE、int/W
E、int/OE信号をリフレッシュ制御回路４０に送る。
部ライトイネーブル信号であるint/RE（または内部ライ
トイネーブル信号であるint/WE、内部アウトプットイネ
ーブル信号であるint/OE信号）を発生する回路を示す。
外部からのチップイネーブル信号CD#とライトイネーブ
ル信号RE#（または、ライトイネーブル信号WE#またはア
ウトプットイネーブル信号/OE#）がいずれも"Ｌ"レベル
であるときに、インバータを介して反転された信号がＮ
ＡＮＤゲートに入力され、int/RE（またはint/WE、int/
OE）信号を発生する。制御回路２０は、int/RE、int/W
E、int/OE信号をリフレッシュ制御回路４０に送る。
【００３７】図６は、バーストリフレッシュ制御回路４
００の構成を示す。バーストリフレッシュ制御回路４０
０は、大きく分けてロングサイクルを自動検知しバース
トリフレッシュをセットする回路と、バーストリフレッ
シュが終了したことを検知するバーストリフレッシュ停
止回路から構成される。前者のロングサイクルの自動検
知は、図７のタイムチャートを用いて説明すると、下記
に示す原理で実現される。先に説明したように、リフレ
ッシュ動作の起点は、リフレッシュサイクルRefcycから
セットされたリフレッシュフラグRefflagと、リフレッ
シュ動作が可能である期間を示すリフレッシュ期間信号
Refwinがともに活性化した時であり、リフレッシュ動作
が終了すればRefflagを非活性とする。ロングサイクル
は、通常のリフレッシュサイクルより長い周期の書込状
態などがきた場合なので、通常のリフレッシュサイクル
Refcyc１が２回以上カウントされるとロングサイクルで
あると認識できる。そこで、Refflagが活性化している
ときに（Refflag＝"Ｈ"）、ＡＮＤゲート４０２によりR
efcyc１の反転信号を出力し、カウンタ４０４によりカ
ウントする。カウンタ４０４が２回以上カウントする
と、ロングサイクルであると認識できるので、その段階
でフリップフロップ４０６をセットし、バーストリフレ
ッシュセット信号/B_RefSETを出力する。そして、内部
信号int/REまたはint/WEが出力されていないという信号
がＮＯＲゲート４０８から出されたときに（ロングサイ
クル内であって読出または書込の状態でないときに）、
ＯＲゲート４１０を介して、バーストリフレッシュ活性
化信号B_RefEとして出力する。これにより、リフレッシ
ュ期間信号Refwinが活性化され、バーストリフレッシュ
が行われる。一方、バーストリフレッシュ停止回路４２
０は、通常のリフレッシュ動作をスキップした分リフレ
ッシュ動作が行われると、バーストリフレッシュが終了
したと検知して、フリップフロップ４０６にリセット信
号を出力する。
００の構成を示す。バーストリフレッシュ制御回路４０
０は、大きく分けてロングサイクルを自動検知しバース
トリフレッシュをセットする回路と、バーストリフレッ
シュが終了したことを検知するバーストリフレッシュ停
止回路から構成される。前者のロングサイクルの自動検
知は、図７のタイムチャートを用いて説明すると、下記
に示す原理で実現される。先に説明したように、リフレ
ッシュ動作の起点は、リフレッシュサイクルRefcycから
セットされたリフレッシュフラグRefflagと、リフレッ
シュ動作が可能である期間を示すリフレッシュ期間信号
Refwinがともに活性化した時であり、リフレッシュ動作
が終了すればRefflagを非活性とする。ロングサイクル
は、通常のリフレッシュサイクルより長い周期の書込状
態などがきた場合なので、通常のリフレッシュサイクル
Refcyc１が２回以上カウントされるとロングサイクルで
あると認識できる。そこで、Refflagが活性化している
ときに（Refflag＝"Ｈ"）、ＡＮＤゲート４０２によりR
efcyc１の反転信号を出力し、カウンタ４０４によりカ
ウントする。カウンタ４０４が２回以上カウントする
と、ロングサイクルであると認識できるので、その段階
でフリップフロップ４０６をセットし、バーストリフレ
ッシュセット信号/B_RefSETを出力する。そして、内部
信号int/REまたはint/WEが出力されていないという信号
がＮＯＲゲート４０８から出されたときに（ロングサイ
クル内であって読出または書込の状態でないときに）、
ＯＲゲート４１０を介して、バーストリフレッシュ活性
化信号B_RefEとして出力する。これにより、リフレッシ
ュ期間信号Refwinが活性化され、バーストリフレッシュ
が行われる。一方、バーストリフレッシュ停止回路４２
０は、通常のリフレッシュ動作をスキップした分リフレ
ッシュ動作が行われると、バーストリフレッシュが終了
したと検知して、フリップフロップ４０６にリセット信
号を出力する。
【００３８】図８に示すように、バーストリフレッシュ
が終了したことを検知するバーストリフレッシュ停止回
路４２０は、Refflag活性時（Refflag＝"Ｈ"）に通常の
リフレッシュサイクル(Refcyc１)の回数をカウントする
カウンタ４２２と、バーストリフレッシュを開始したと
き、速いリフレッシュサイクルRefcyc２を基にリフレッ
シュ動作の回数をカウントするカウンタ４２４と備え、
ＥＸＯＲゲート４２６は、この２つのカウント数が一致
したときに、ワンショットパルス回路４２８を起動し
て、バーストリフレッシュを停止する停止信号/B_RefST
OPを発生する。これにより、通常のリフレッシュをスキ
ップした分（カウンタ４２２のカウント値）、ロングサ
イクル内（/OEまたは/WEが活性でないとき）またはロン
グサイクル終了時に、まとめてリフレッシュ動作を実施
できる。
が終了したことを検知するバーストリフレッシュ停止回
路４２０は、Refflag活性時（Refflag＝"Ｈ"）に通常の
リフレッシュサイクル(Refcyc１)の回数をカウントする
カウンタ４２２と、バーストリフレッシュを開始したと
き、速いリフレッシュサイクルRefcyc２を基にリフレッ
シュ動作の回数をカウントするカウンタ４２４と備え、
ＥＸＯＲゲート４２６は、この２つのカウント数が一致
したときに、ワンショットパルス回路４２８を起動し
て、バーストリフレッシュを停止する停止信号/B_RefST
OPを発生する。これにより、通常のリフレッシュをスキ
ップした分（カウンタ４２２のカウント値）、ロングサ
イクル内（/OEまたは/WEが活性でないとき）またはロン
グサイクル終了時に、まとめてリフレッシュ動作を実施
できる。
【００３９】図９は、リフレッシュ期間発生回路２００
の構成を示す。int/CE＝"Ｈ"の時には、ＯＲゲート２０
２を介してリフレッシュ期間信号Refwinを常時活性す
る。また、int/CE＝"Ｌ"の時は、バーストリフレッシュ
期間(/B_RefE＝"Ｌ")はＯＲゲート２０２を介してリフ
レッシュ期間信号Refwinを活性化する。また、int/REと
int/WEがどちらも活性でないとき（ＡＮＤゲート２０４
の出力＝"Ｈ"）、ＡＮＤゲート２０６を介して、遅延回
路２０８による所定の遅延時間、ＯＲゲート２０２を介
してリフレッシュ期間信号Refwinを活性化する。このよ
うに、リフレッシュ期間信号Refwinは、ロングサイクル
内またはその終了時に活性化される。これにより、バー
ストリフレッシュが活性化される。
の構成を示す。int/CE＝"Ｈ"の時には、ＯＲゲート２０
２を介してリフレッシュ期間信号Refwinを常時活性す
る。また、int/CE＝"Ｌ"の時は、バーストリフレッシュ
期間(/B_RefE＝"Ｌ")はＯＲゲート２０２を介してリフ
レッシュ期間信号Refwinを活性化する。また、int/REと
int/WEがどちらも活性でないとき（ＡＮＤゲート２０４
の出力＝"Ｈ"）、ＡＮＤゲート２０６を介して、遅延回
路２０８による所定の遅延時間、ＯＲゲート２０２を介
してリフレッシュ期間信号Refwinを活性化する。このよ
うに、リフレッシュ期間信号Refwinは、ロングサイクル
内またはその終了時に活性化される。これにより、バー
ストリフレッシュが活性化される。
【００４０】上に説明した回路構成の半導体記憶装置の
動作を説明する。まず、図１０を用いて、通常サイクル
(通常のリフレッシュサイクルより短いサイクル)でリフ
レッシュ動作を行う場合のリフレッシュ制御回路４０の
動作を説明する。ノーマルリフレッシュトリガ発生回路
１０２から所定の周期でリフレッシュサイクル信号Refc
yc１が出力され、これを基にリフレッシュフラグ発生回
路１００によりリフレッシュ要求信号Refflagが活性化
する。また、リフレッシュ期間発生回路２００は、リフ
レッシュフラグが活性化しているかどうかを確認する期
間を示すリフレッシュ期間信号Refwinを、外部信号から
読出または書込動作の終了後に活性化する。このRefwin
信号とRefflag信号が共に活性化するタイミングを基
に、リフレッシュ制御回路３００は、リフレッシュスタ
ート信号/RefSを発生し、これをもとにリフレッシュ活
性化信号/REFEを発生する。ここで、ロングサイクルと
は認識されないため、バーストリフレッシュ活性化信号
B_RefEが活性することがないため、Refcyc２も発生する
ことなく、従来どおりの動作が実施される。
動作を説明する。まず、図１０を用いて、通常サイクル
(通常のリフレッシュサイクルより短いサイクル)でリフ
レッシュ動作を行う場合のリフレッシュ制御回路４０の
動作を説明する。ノーマルリフレッシュトリガ発生回路
１０２から所定の周期でリフレッシュサイクル信号Refc
yc１が出力され、これを基にリフレッシュフラグ発生回
路１００によりリフレッシュ要求信号Refflagが活性化
する。また、リフレッシュ期間発生回路２００は、リフ
レッシュフラグが活性化しているかどうかを確認する期
間を示すリフレッシュ期間信号Refwinを、外部信号から
読出または書込動作の終了後に活性化する。このRefwin
信号とRefflag信号が共に活性化するタイミングを基
に、リフレッシュ制御回路３００は、リフレッシュスタ
ート信号/RefSを発生し、これをもとにリフレッシュ活
性化信号/REFEを発生する。ここで、ロングサイクルと
は認識されないため、バーストリフレッシュ活性化信号
B_RefEが活性することがないため、Refcyc２も発生する
ことなく、従来どおりの動作が実施される。
【００４１】次に、図１１を用いて、ロングサイクル
(通常のリフレッシュサイクルより長いサイクル)で読出
または書込サイクルが実施された場合(/CE＝"Ｈ"で/OE
または/WEでロウ系が制御される場合)について説明す
る。/OEまたは/WEが長時間"Ｌ"で固定となった場合、リ
フレッシュ期間信号Refwinが活性化することがないた
め、バーストリフレッシュ制御回路４００において、Re
fflagが活性化した状態でRefcycが２回以上まわること
が検出され、ロングサイクルが認識されると、これによ
りバーストリフレッシュセット信号/R_RefSETが活性化
される。しかし、この段階ではバーストリフレッシュは
実施されず、/OEまたは/WEが"Ｈ"となった段階でバース
トリフレッシュ活性化信号/B_RefEが活性し、バースト
リフレッシュを開始する。またRefflagが"Ｈ"の時のRef
cyc１の回数をカウントし、/OEまたは/WEが"Ｈ"となっ
た（読出または書込が行われなくなった）段階でカウン
トを停止する。バーストリフレッシュ活性化信号/B_Ref
Eが活性化すると、リフレッシュの周期がRefcyc１からR
efcyc2に変更され、この時にリフレッシュ期間信号Refw
inも活性化され、このRefcyc２(通常のRefcyc１よりか
なり短い周期)に同期して短い時間で、/OEまたは/WEが"
Ｈ"の期間でスキップしたリフレッシュ動作回数をまと
めてリフレッシュ動作を実施する。/OEまたは/WEが"Ｈ"
の期間に実施しているため、その後/OEまたは/WEが"Ｌ"
となれば通常の読出又は書込動作となり、アクセスを遅
らせることなく、次サイクルに移行できる。これによ
り、内部リフレッシュサイクル時間Refcyc１を越えたロ
ングサイクルで動作させることができないという問題は
解決される。
(通常のリフレッシュサイクルより長いサイクル)で読出
または書込サイクルが実施された場合(/CE＝"Ｈ"で/OE
または/WEでロウ系が制御される場合)について説明す
る。/OEまたは/WEが長時間"Ｌ"で固定となった場合、リ
フレッシュ期間信号Refwinが活性化することがないた
め、バーストリフレッシュ制御回路４００において、Re
fflagが活性化した状態でRefcycが２回以上まわること
が検出され、ロングサイクルが認識されると、これによ
りバーストリフレッシュセット信号/R_RefSETが活性化
される。しかし、この段階ではバーストリフレッシュは
実施されず、/OEまたは/WEが"Ｈ"となった段階でバース
トリフレッシュ活性化信号/B_RefEが活性し、バースト
リフレッシュを開始する。またRefflagが"Ｈ"の時のRef
cyc１の回数をカウントし、/OEまたは/WEが"Ｈ"となっ
た（読出または書込が行われなくなった）段階でカウン
トを停止する。バーストリフレッシュ活性化信号/B_Ref
Eが活性化すると、リフレッシュの周期がRefcyc１からR
efcyc2に変更され、この時にリフレッシュ期間信号Refw
inも活性化され、このRefcyc２(通常のRefcyc１よりか
なり短い周期)に同期して短い時間で、/OEまたは/WEが"
Ｈ"の期間でスキップしたリフレッシュ動作回数をまと
めてリフレッシュ動作を実施する。/OEまたは/WEが"Ｈ"
の期間に実施しているため、その後/OEまたは/WEが"Ｌ"
となれば通常の読出又は書込動作となり、アクセスを遅
らせることなく、次サイクルに移行できる。これによ
り、内部リフレッシュサイクル時間Refcyc１を越えたロ
ングサイクルで動作させることができないという問題は
解決される。
【００４２】実施の形態２．実施の形態１では、外部の
/OEまたは/WEのトリガでメモリセルアレイ２６のロウ系
が制御される半導体記憶装置において、ロングサイクル
内の/OEまたは/WEが"Ｈ"の期間に、または、ロングサイ
クルの終了後に、バーストリフレッシュを実施する。こ
の動作は、半導体記憶装置内のロウ系が非活性である時
にバーストリフレッシュ動作を実施することと等価であ
り、/OEまたは/WEのトリガの代わりに、半導体記憶装置
内部が非活性時を示す信号であってもいっこうにかまわ
ない。実施の形態２では、アドレスの変化に応じてメモ
リセルアレイ２６のロウ系が制御されるアドレストリガ
方式の構成の半導体記憶装置において、ロングサイクル
でのバーストリフレッシュを実現する。
/OEまたは/WEのトリガでメモリセルアレイ２６のロウ系
が制御される半導体記憶装置において、ロングサイクル
内の/OEまたは/WEが"Ｈ"の期間に、または、ロングサイ
クルの終了後に、バーストリフレッシュを実施する。こ
の動作は、半導体記憶装置内のロウ系が非活性である時
にバーストリフレッシュ動作を実施することと等価であ
り、/OEまたは/WEのトリガの代わりに、半導体記憶装置
内部が非活性時を示す信号であってもいっこうにかまわ
ない。実施の形態２では、アドレスの変化に応じてメモ
リセルアレイ２６のロウ系が制御されるアドレストリガ
方式の構成の半導体記憶装置において、ロングサイクル
でのバーストリフレッシュを実現する。
【００４３】アドレストリガでロウ系が制御される場合
は、アドレスADDの変化を検知して発生される/ATD信号
の立ち下がりでロウ系のリセット信号が発生し、前サイ
クルのロウ系をリセットし、/ATD信号の立ち上がりでロ
ウ系のセット信号を発生し、この時のアドレスに対して
ロウ系を活性化する。この２つの関係で発生した信号が
内部RAS信号int/RASであり、int/RASが"Ｌ"の期間でロ
ウ系が活性化しており、"Ｈ"の期間で非活性である。な
お、図１２は、制御回路２０における内部RAS信号int/R
ASの発生を示す。アドレス信号が変わるときに発生され
る/ATD信号の立ち上がりで、int/RAS信号を発生する。
制御回路２０は、int/RAS信号をリフレッシュ制御回路
４０に送る。リフレッシュ制御回路４０の構成は、バー
ストリフレッシュ期間発生回路２００を除いて、基本的
に実施の形態１のリフレッシュ制御回路（図３）と同じ
である。リフレッシュ期間発生回路２００では、図９の
回路とは異なり、ＮＡＮＤゲート２０４の出力の代わり
にint/RAS信号が入力される。int/RAS信号の立上りによ
り、所定時間リフレッシュフラグRefflagが活性化され
る。
は、アドレスADDの変化を検知して発生される/ATD信号
の立ち下がりでロウ系のリセット信号が発生し、前サイ
クルのロウ系をリセットし、/ATD信号の立ち上がりでロ
ウ系のセット信号を発生し、この時のアドレスに対して
ロウ系を活性化する。この２つの関係で発生した信号が
内部RAS信号int/RASであり、int/RASが"Ｌ"の期間でロ
ウ系が活性化しており、"Ｈ"の期間で非活性である。な
お、図１２は、制御回路２０における内部RAS信号int/R
ASの発生を示す。アドレス信号が変わるときに発生され
る/ATD信号の立ち上がりで、int/RAS信号を発生する。
制御回路２０は、int/RAS信号をリフレッシュ制御回路
４０に送る。リフレッシュ制御回路４０の構成は、バー
ストリフレッシュ期間発生回路２００を除いて、基本的
に実施の形態１のリフレッシュ制御回路（図３）と同じ
である。リフレッシュ期間発生回路２００では、図９の
回路とは異なり、ＮＡＮＤゲート２０４の出力の代わり
にint/RAS信号が入力される。int/RAS信号の立上りによ
り、所定時間リフレッシュフラグRefflagが活性化され
る。
【００４４】このアドレストリガ方式におけるリフレッ
シュ期間信号Refwinの活性方法では、/CE＝"Ｈ"の時は
リフレッシュ期間信号Refwinは活性したままで、リフレ
ッシュサイクルRefcycに同期してリフレッシュフラグRe
fflagが活性化されると、これを基にリフレッシュ活性
化信号/REFEを即座に活性化し、リフレッシュ動作を実
施する。また、図１３のタイミングチャートに示すよう
に、/CE＝"Ｌ"の時は、int/RASの立ち上がりの短い期間
にリフレッシュ期間信号Refwinを活性化し、この時にRe
fflagが活性化されていればリフレッシュ動作を実施す
る。
シュ期間信号Refwinの活性方法では、/CE＝"Ｈ"の時は
リフレッシュ期間信号Refwinは活性したままで、リフレ
ッシュサイクルRefcycに同期してリフレッシュフラグRe
fflagが活性化されると、これを基にリフレッシュ活性
化信号/REFEを即座に活性化し、リフレッシュ動作を実
施する。また、図１３のタイミングチャートに示すよう
に、/CE＝"Ｌ"の時は、int/RASの立ち上がりの短い期間
にリフレッシュ期間信号Refwinを活性化し、この時にRe
fflagが活性化されていればリフレッシュ動作を実施す
る。
【００４５】アドレストリガ方式の場合でも、/CE＝"
Ｌ"の時にアドレスが長い間変化しない場合にもリフレ
ッシュ動作を可能とするため、実施の形態１と同様に、
バーストリフレッシュ制御回路４００により、/CE＝"
Ｌ"の期間にアドレス変化が内部リフレッシュサイクル
以上やって来ないことを自動検知し、/OEまたは/WEが"
Ｈ"の期間にバーストリフレッシュを実施する。しか
し、アドレストリガでロウ系が制御される場合、/OEま
たは/WE信号はロウ制御に関与していない。これにより
アドレスが変化してからロウ系が非活性(int/RAS＝"
Ｈ")となる期間まで待ってバーストリフレッシュを実施
すると、既にアドレス変化前に/OEまたは/WEの立ち上が
りがある場合、アドレス変化からのアクセスが遅れてし
まう。
Ｌ"の時にアドレスが長い間変化しない場合にもリフレ
ッシュ動作を可能とするため、実施の形態１と同様に、
バーストリフレッシュ制御回路４００により、/CE＝"
Ｌ"の期間にアドレス変化が内部リフレッシュサイクル
以上やって来ないことを自動検知し、/OEまたは/WEが"
Ｈ"の期間にバーストリフレッシュを実施する。しか
し、アドレストリガでロウ系が制御される場合、/OEま
たは/WE信号はロウ制御に関与していない。これにより
アドレスが変化してからロウ系が非活性(int/RAS＝"
Ｈ")となる期間まで待ってバーストリフレッシュを実施
すると、既にアドレス変化前に/OEまたは/WEの立ち上が
りがある場合、アドレス変化からのアクセスが遅れてし
まう。
【００４６】これを解決するために、図１４のタイミン
グチャートに示すように、ロングサイクルのためバース
トリフレッシュが必要と認識すると(バーストリフレッ
シュ活性化信号/B_RefEが活性化されると)、リフレッシ
ュ制御回路４０は、ロングサイクル内であっても、アド
レス変化とは関係なしに、/OEまたは/WE信号の立ち上が
りでこのアドレスに対するロウ系動作をリセットし、そ
の後バーストリフレッシュを開始する（バーストリフレ
ッシュ活性化信号/B_RefE＝"Ｌ"）。これにより、アド
レス変化前に/OEまたは/WEの立ち上がりがある場合、ア
ドレス変化からの高速化が図れる。さらに、アドレスの
変化とは関係なしにロウ系動作を非活性としたため、バ
ーストリフレッシュ終了後にアドレス変化がなければ、
ロウ系は動作していない。従ってアドレスが変化せずに
通常の/OEまたは/WEが続いてロウ系を活性化していない
ため、メモリセルアレイ２６にアクセスできない。そこ
で、バーストリフレッシュ終了後に、自動的にロウ系を
活性化させる。この手法をとることにより次サイクルの
高速アクセスが実現できる。
グチャートに示すように、ロングサイクルのためバース
トリフレッシュが必要と認識すると(バーストリフレッ
シュ活性化信号/B_RefEが活性化されると)、リフレッシ
ュ制御回路４０は、ロングサイクル内であっても、アド
レス変化とは関係なしに、/OEまたは/WE信号の立ち上が
りでこのアドレスに対するロウ系動作をリセットし、そ
の後バーストリフレッシュを開始する（バーストリフレ
ッシュ活性化信号/B_RefE＝"Ｌ"）。これにより、アド
レス変化前に/OEまたは/WEの立ち上がりがある場合、ア
ドレス変化からの高速化が図れる。さらに、アドレスの
変化とは関係なしにロウ系動作を非活性としたため、バ
ーストリフレッシュ終了後にアドレス変化がなければ、
ロウ系は動作していない。従ってアドレスが変化せずに
通常の/OEまたは/WEが続いてロウ系を活性化していない
ため、メモリセルアレイ２６にアクセスできない。そこ
で、バーストリフレッシュ終了後に、自動的にロウ系を
活性化させる。この手法をとることにより次サイクルの
高速アクセスが実現できる。
【００４７】実施の形態３．アドレストリガ方式の構成
のＤＲＡＭに対する実施の形態２では、外部の/OEまた
は/WEが"Ｈ"となるときにロングサイクルであれば、バ
ーストリフレッシュを行う。ここで、/OEまたは/WEの"
Ｈ"の期間はロングサイクル期間にスキップしたリフレ
ッシュ回数だけバーストリフレッシュを実施しなければ
ならず、ある程度の時間が必要となる。ロングサイクル
が永遠に続く場合は、バーストリフレッシュをロングサ
イクルごとに実施しなければならない。しかし、突発的
なロングサイクルならば、バーストリフレッシュを実施
しなくてもデータ破壊は起こらない。
のＤＲＡＭに対する実施の形態２では、外部の/OEまた
は/WEが"Ｈ"となるときにロングサイクルであれば、バ
ーストリフレッシュを行う。ここで、/OEまたは/WEの"
Ｈ"の期間はロングサイクル期間にスキップしたリフレ
ッシュ回数だけバーストリフレッシュを実施しなければ
ならず、ある程度の時間が必要となる。ロングサイクル
が永遠に続く場合は、バーストリフレッシュをロングサ
イクルごとに実施しなければならない。しかし、突発的
なロングサイクルならば、バーストリフレッシュを実施
しなくてもデータ破壊は起こらない。
【００４８】そこで、実施の形態３では、図１５のタイ
ミングチャートに示すように、単発のロングサイクルに
対しては、/OEまたは/WEの"Ｈ"の期間が短く設定されれ
ば、バーストリフレッシュが必要と認識されても(バー
ストリフレッシュセット信号/B_RefSETが活性化されて
も)、バーストリフレッシュをしないようにする。すな
わち、ロングサイクルとの認識の後で、外部の/OEまた
は/WEが所定期間より短い期間で"Ｈ"（非活性）となる
場合、バーストリフレッシュを実施しない。図１５で
は、ロングサイクルであると認識されたときにバースト
リフレッシュセット信号/B_RefSETが活性化されるが、
その後、/OEまたは/WEの"Ｈ"の期間が所定期間より短い
ので、/OEまたは/WEの立下りで、バーストリフレッシュ
セット信号/B_RefSETが非活性化される。こうすると、
１回でもバーストリフレッシュ動作が開始すると、バー
ストリフレッシュが終了するまでリード／ライト動作が
できないため大きなアクセス遅延が発生するという問題
を回避でき、データ破壊をすることなくロングサイクル
後の高速アクセスが実現できる。
ミングチャートに示すように、単発のロングサイクルに
対しては、/OEまたは/WEの"Ｈ"の期間が短く設定されれ
ば、バーストリフレッシュが必要と認識されても(バー
ストリフレッシュセット信号/B_RefSETが活性化されて
も)、バーストリフレッシュをしないようにする。すな
わち、ロングサイクルとの認識の後で、外部の/OEまた
は/WEが所定期間より短い期間で"Ｈ"（非活性）となる
場合、バーストリフレッシュを実施しない。図１５で
は、ロングサイクルであると認識されたときにバースト
リフレッシュセット信号/B_RefSETが活性化されるが、
その後、/OEまたは/WEの"Ｈ"の期間が所定期間より短い
ので、/OEまたは/WEの立下りで、バーストリフレッシュ
セット信号/B_RefSETが非活性化される。こうすると、
１回でもバーストリフレッシュ動作が開始すると、バー
ストリフレッシュが終了するまでリード／ライト動作が
できないため大きなアクセス遅延が発生するという問題
を回避でき、データ破壊をすることなくロングサイクル
後の高速アクセスが実現できる。
【００４９】ここで、リフレッシュ制御回路４０の構成
は、バーストリフレッシュ制御回路４００を除いて、基
本的に実施の形態１のリフレッシュ制御回路（図３）と
同じである。バーストリフレッシュ制御回路４００で
は、図６の回路とは異なり、フリップフロップ４０６か
ら出力される出力信号は、/OEまたは/WEの"Ｈ"の期間を
所定期間と比較して短い場合にＯＲゲート４１０に信号
/B_RefSETを送る。このため、/OEまたは/WEの"Ｈ"の期
間をクロック信号でカウントするカウンタを設け、コン
パレータにより、カウンタのカウント値を、前記の所定
期間に対応するしきい値と比較する。カウント値が所定
期間より短ければ、ＯＲゲート４１０にバーストリフレ
ッシュ活性化信号/B_REFを出力させない。
は、バーストリフレッシュ制御回路４００を除いて、基
本的に実施の形態１のリフレッシュ制御回路（図３）と
同じである。バーストリフレッシュ制御回路４００で
は、図６の回路とは異なり、フリップフロップ４０６か
ら出力される出力信号は、/OEまたは/WEの"Ｈ"の期間を
所定期間と比較して短い場合にＯＲゲート４１０に信号
/B_RefSETを送る。このため、/OEまたは/WEの"Ｈ"の期
間をクロック信号でカウントするカウンタを設け、コン
パレータにより、カウンタのカウント値を、前記の所定
期間に対応するしきい値と比較する。カウント値が所定
期間より短ければ、ＯＲゲート４１０にバーストリフレ
ッシュ活性化信号/B_REFを出力させない。
【００５０】実施の形態４．/OEが"Ｈ"となると、ロン
グサイクルであれば、バーストリフレッシュを実施する
が、逆に/OEの"Ｈ"の期間の外部タイミングの制限が必
要となる。そこで、実施の形態４では、図１６のタイミ
ングチャートに示すように、/OEが"Ｌ"の状態でバース
トリフレッシュが必要と認識すると(バーストリフレッ
シュセット信号/B_RefSETが活性化されると)、/OEとは
無関係に次サイクルのアドレス変化を基に、ロウ系がリ
セットされると(int/RASが立ち上がると)、これを基に
してバーストリフレッシュ活性信号/B_RefEを活性化し
て、バーストリフレッシュを開始する。バーストリフレ
ッシュにおいて、ロングサイクルによってスキップした
回数分リフレッシュ動作が完了したら、int/RASを立ち
上げて、次サイクルに対するロウ系を活性化する。バー
ストリフレッシュに入るタイミングをアドレスの変化に
同期することにより、ロングサイクル後の/OE＝"Ｈ"の
期間という制限が不要になり、外部タイミングの自由度
があがる。なお、この制御は、メモリセルアレイ２６の
ロウ系が外部の/OEまたは/WEのトリガで制御される半導
体記憶装置においても、アドレスの変化に応じて制御さ
れるアドレストリガ方式の構成の半導体記憶装置におい
ても、適用できる。
グサイクルであれば、バーストリフレッシュを実施する
が、逆に/OEの"Ｈ"の期間の外部タイミングの制限が必
要となる。そこで、実施の形態４では、図１６のタイミ
ングチャートに示すように、/OEが"Ｌ"の状態でバース
トリフレッシュが必要と認識すると(バーストリフレッ
シュセット信号/B_RefSETが活性化されると)、/OEとは
無関係に次サイクルのアドレス変化を基に、ロウ系がリ
セットされると(int/RASが立ち上がると)、これを基に
してバーストリフレッシュ活性信号/B_RefEを活性化し
て、バーストリフレッシュを開始する。バーストリフレ
ッシュにおいて、ロングサイクルによってスキップした
回数分リフレッシュ動作が完了したら、int/RASを立ち
上げて、次サイクルに対するロウ系を活性化する。バー
ストリフレッシュに入るタイミングをアドレスの変化に
同期することにより、ロングサイクル後の/OE＝"Ｈ"の
期間という制限が不要になり、外部タイミングの自由度
があがる。なお、この制御は、メモリセルアレイ２６の
ロウ系が外部の/OEまたは/WEのトリガで制御される半導
体記憶装置においても、アドレスの変化に応じて制御さ
れるアドレストリガ方式の構成の半導体記憶装置におい
ても、適用できる。
【００５１】リフレッシュ制御回路４０の構成は、バー
ストリフレッシュ制御回路４００を除いて、基本的に実
施の形態１のリフレッシュ制御回路（図３）と同じであ
る。バーストリフレッシュ制御回路４００では、図６の
回路とは異なり、バーストリフレッシュセット信号/B_R
efSET（フリップフロップ４０６の出力）が活性化さ
れ、かつ、int/RASが立ち上がると、信号をＯＲゲート
４１０に送り、バーストリフレッシュ活性信号/B_RefE
を活性化する。たとえば、/B_RefSETとint/RAS信号をＮ
ＯＲゲートに入力し、その出力をＯＲゲート４１０に送
る。
ストリフレッシュ制御回路４００を除いて、基本的に実
施の形態１のリフレッシュ制御回路（図３）と同じであ
る。バーストリフレッシュ制御回路４００では、図６の
回路とは異なり、バーストリフレッシュセット信号/B_R
efSET（フリップフロップ４０６の出力）が活性化さ
れ、かつ、int/RASが立ち上がると、信号をＯＲゲート
４１０に送り、バーストリフレッシュ活性信号/B_RefE
を活性化する。たとえば、/B_RefSETとint/RAS信号をＮ
ＯＲゲートに入力し、その出力をＯＲゲート４１０に送
る。
【００５２】実施の形態５．実施の形態４では、アドレ
ス変化が長い期間変化しない状態が続いてロングサイク
ルと認識した後、内部ロウ系の非活性化よりバーストリ
フレッシュを実施していた。しかし、こうするとバース
トリフレッシュが次サイクルより実施されるため、次サ
イクルのアクセス遅延が生じてしまう。これを解決する
ため、実施の形態５では、ロングサイクルと認識する
と、アドレス変化を待たずに、これを基にして、自動的
にロウ系を非活性化し、リフレッシュ期間信号Refwinを
活性化する。この場合、通常のリフレッシュサイクルの
周期trefで問題がない。従って、リフレッシュ期間信号
Refwinが活性化されるため、Refcycに同期して通常のリ
フレッシュ動作が実施される(図１７参照)。通常のリフ
レッシュ動作をスキップした分まとめてリフレッシュ動
作を実施し、その回数分のリフレッシュ動作が終了する
と、これを基にロウ系を再び活性化する。この制御によ
り、ロングサイクル時に、/OEの立ち上がりに同期せず
にリフレッシュ動作を実施するので、ロングサイクル後
の/OE＝"Ｈ"の期間の制限が不要になり、外部タイミン
グの自由度があがる。
ス変化が長い期間変化しない状態が続いてロングサイク
ルと認識した後、内部ロウ系の非活性化よりバーストリ
フレッシュを実施していた。しかし、こうするとバース
トリフレッシュが次サイクルより実施されるため、次サ
イクルのアクセス遅延が生じてしまう。これを解決する
ため、実施の形態５では、ロングサイクルと認識する
と、アドレス変化を待たずに、これを基にして、自動的
にロウ系を非活性化し、リフレッシュ期間信号Refwinを
活性化する。この場合、通常のリフレッシュサイクルの
周期trefで問題がない。従って、リフレッシュ期間信号
Refwinが活性化されるため、Refcycに同期して通常のリ
フレッシュ動作が実施される(図１７参照)。通常のリフ
レッシュ動作をスキップした分まとめてリフレッシュ動
作を実施し、その回数分のリフレッシュ動作が終了する
と、これを基にロウ系を再び活性化する。この制御によ
り、ロングサイクル時に、/OEの立ち上がりに同期せず
にリフレッシュ動作を実施するので、ロングサイクル後
の/OE＝"Ｈ"の期間の制限が不要になり、外部タイミン
グの自由度があがる。
【００５３】図１８は、図１７に示した制御を実現する
リフレッシュ制御回路４０の構成を示す。リフレッシュ
制御回路４０において、リフレッシュフラグ発生回路１
００は、チップ内部がリフレッシュ動作を要求している
かを示す信号(リフレッシュフラグRefflag）を発生す
る。(リフレッシュフラグRefflagが"Ｈ"の時はリフレッ
シュ要求ありを意味する。)リフレッシュ期間発生回路
２００は、リフレッシュ動作が可能な期間を示すリフレ
ッシュ期間信号Refwinを発生する。リフレッシュ活性化
信号/REFEを発生する回路３００は、リフレッシュフラ
グRefflagとリフレッシュ期間信号Refwinの２つの信号
よりリフレッシュ活性化を制御する信号(/REFE)を発生
する。バーストリフレッシュ制御回路４００は、リフレ
ッシュ動作を複数回まとめて実行するバーストリフレッ
シュを制御する制御回路である。
リフレッシュ制御回路４０の構成を示す。リフレッシュ
制御回路４０において、リフレッシュフラグ発生回路１
００は、チップ内部がリフレッシュ動作を要求している
かを示す信号(リフレッシュフラグRefflag）を発生す
る。(リフレッシュフラグRefflagが"Ｈ"の時はリフレッ
シュ要求ありを意味する。)リフレッシュ期間発生回路
２００は、リフレッシュ動作が可能な期間を示すリフレ
ッシュ期間信号Refwinを発生する。リフレッシュ活性化
信号/REFEを発生する回路３００は、リフレッシュフラ
グRefflagとリフレッシュ期間信号Refwinの２つの信号
よりリフレッシュ活性化を制御する信号(/REFE)を発生
する。バーストリフレッシュ制御回路４００は、リフレ
ッシュ動作を複数回まとめて実行するバーストリフレッ
シュを制御する制御回路である。
【００５４】リフレッシュフラグ発生回路１００は、通
常時所定の周期でリフレッシュサイクル(信号名：Refcy
c１)を出力するリング発振器を基本構成としたノーマル
リフレッシュトリガ発生回路１０２を備える。リフレッ
シュサイクル信号Refcyc１を基に、フリップフロップ１
０８とインバータ１１０を介してリフレッシュフラグRe
fflagを発生する。また、リフレッシュ動作が終了すれ
ばリフレッシュフラグRefflagを非活性とする。このた
め、リフレッシュ活性化信号/REFEが出されなくなる
と、所定時間だけ遅れてリフレッシュフラグの発生を停
止する。すなわち、リフレッシュ活性化信号/REFE信号
自体と、/REFE信号をインバータ１１２と遅延回路１１
４を通した信号とをＮＡＮＤゲート１１６に入力し、そ
の出力でフリップフロップ１０８をリセットする。
常時所定の周期でリフレッシュサイクル(信号名：Refcy
c１)を出力するリング発振器を基本構成としたノーマル
リフレッシュトリガ発生回路１０２を備える。リフレッ
シュサイクル信号Refcyc１を基に、フリップフロップ１
０８とインバータ１１０を介してリフレッシュフラグRe
fflagを発生する。また、リフレッシュ動作が終了すれ
ばリフレッシュフラグRefflagを非活性とする。このた
め、リフレッシュ活性化信号/REFEが出されなくなる
と、所定時間だけ遅れてリフレッシュフラグの発生を停
止する。すなわち、リフレッシュ活性化信号/REFE信号
自体と、/REFE信号をインバータ１１２と遅延回路１１
４を通した信号とをＮＡＮＤゲート１１６に入力し、そ
の出力でフリップフロップ１０８をリセットする。
【００５５】リフレッシュ期間発生回路２００では、in
t/CE＝"Ｈ"の時には、ＯＲゲート２０２を介してリフレ
ッシュ期間信号Refwinを常時活性する。また、int/CE
＝"Ｌ"の時は、バーストリフレッシュ期間(/B_RefE＝"
Ｌ")はＯＲゲート２０２を介してリフレッシュ期間信号
Refwinを活性化する。また、int/RASが活性でないと
き、ＡＮＤゲート２０６を介して、遅延回路２０８によ
る所定の遅延時間、ＯＲゲート２０２を介してリフレッ
シュ期間信号Refwinを活性する。これにより、速いリフ
レッシュサイクルRefcyc２に同期してバーストリフレッ
シュが実施される。
t/CE＝"Ｈ"の時には、ＯＲゲート２０２を介してリフレ
ッシュ期間信号Refwinを常時活性する。また、int/CE
＝"Ｌ"の時は、バーストリフレッシュ期間(/B_RefE＝"
Ｌ")はＯＲゲート２０２を介してリフレッシュ期間信号
Refwinを活性化する。また、int/RASが活性でないと
き、ＡＮＤゲート２０６を介して、遅延回路２０８によ
る所定の遅延時間、ＯＲゲート２０２を介してリフレッ
シュ期間信号Refwinを活性する。これにより、速いリフ
レッシュサイクルRefcyc２に同期してバーストリフレッ
シュが実施される。
【００５６】リフレッシュ動作の起点は、Refcycからセ
ットされたリフレッシュフラグRefflagとリフレッシュ
期間信号Refwinがともに活性化した時である。リフレッ
シュ活性化信号/REFEを発生する回路３００において、
リフレッシュフラグ発生回路１００によりRefcycからセ
ットされたフラグRefflagと、リフレッシュ期間発生回
路２００から発生されたRefwinとは、ともにＮＡＮＤゲ
ート３０２に入力され、その出力信号は、直接インバー
タ３０４を介して、また遅延回路３０６を経てＮＡＮＤ
ゲート３０８に入力されて、リフレッシュスタート信号
/REFSを出力する。この信号はフリップフロップ３１０
を経て、リフレッシュ活性化信号/REFEとして出力され
る。リフレッシュ活性化信号/REFEの出力に応じてリフ
レッシュ動作が実施される。リフレッシュ活性化信号/R
EFEは、インバータ３１２により反転され、リフレッシ
ュ動作期間分、遅延回路３１４により遅延された後、フ
リップフロップ３１０に入力され、所定時間後にリセッ
トされる。
ットされたリフレッシュフラグRefflagとリフレッシュ
期間信号Refwinがともに活性化した時である。リフレッ
シュ活性化信号/REFEを発生する回路３００において、
リフレッシュフラグ発生回路１００によりRefcycからセ
ットされたフラグRefflagと、リフレッシュ期間発生回
路２００から発生されたRefwinとは、ともにＮＡＮＤゲ
ート３０２に入力され、その出力信号は、直接インバー
タ３０４を介して、また遅延回路３０６を経てＮＡＮＤ
ゲート３０８に入力されて、リフレッシュスタート信号
/REFSを出力する。この信号はフリップフロップ３１０
を経て、リフレッシュ活性化信号/REFEとして出力され
る。リフレッシュ活性化信号/REFEの出力に応じてリフ
レッシュ動作が実施される。リフレッシュ活性化信号/R
EFEは、インバータ３１２により反転され、リフレッシ
ュ動作期間分、遅延回路３１４により遅延された後、フ
リップフロップ３１０に入力され、所定時間後にリセッ
トされる。
【００５７】バーストリフレッシュ制御回路４００で
は、ロングサイクルを自動検知しバーストリフレッシュ
をセットする。ロングサイクルの自動検知のため、Reff
lagが活性化しているときに（Refflag＝"Ｈ"）、ANDゲ
ート４０２によりRefcyc１の反転信号を出力し、カウン
タ４０４によりカウントする。カウンタ４０４が２回以
上カウントすると、ロングサイクルであると検知される
ので、フリップフロップ４０６をセットし、ロングサイ
クル信号/LONGCYCLEを出力する。そして、これにより、
リフレッシュ期間信号Refwinが活性化され、バーストリ
フレッシュが行われる。一方、/ATD信号でフリップフロ
ップ４０６をリセットする。
は、ロングサイクルを自動検知しバーストリフレッシュ
をセットする。ロングサイクルの自動検知のため、Reff
lagが活性化しているときに（Refflag＝"Ｈ"）、ANDゲ
ート４０２によりRefcyc１の反転信号を出力し、カウン
タ４０４によりカウントする。カウンタ４０４が２回以
上カウントすると、ロングサイクルであると検知される
ので、フリップフロップ４０６をセットし、ロングサイ
クル信号/LONGCYCLEを出力する。そして、これにより、
リフレッシュ期間信号Refwinが活性化され、バーストリ
フレッシュが行われる。一方、/ATD信号でフリップフロ
ップ４０６をリセットする。
【００５８】
【発明の効果】本発明に係る半導体記憶装置において、
リフレッシュ実行回路は、第１リフレッシュサイクル発
生回路により第１のリフレッシュサイクルを発生された
後でリフレッシュ動作が可能になるとリフレッシュ動作
を実行し、かつ、第１リフレッシュサイクル発生回路に
より発生される第１リフレッシュサイクルより長い期間
リフレッシュ動作をしていない場合、その長い期間（ロ
ングサイクル）内またはその長い期間の終了時にまとめ
て、第２リフレッシュサイクル発生回路により発生され
る第２のリフレッシュサイクルを基にして、連続的にリ
フレッシュ動作を実施する。したがって、ロングサイク
ルでない場合(高速アクセスが必要な場合)は高速サイク
ルで、ロングサイクルでは必要期間に自動的にリフレッ
シュ動作を実行し、また、第１リフレッシュサイクル時
間以上のロングサイクルでもデータを破壊することなく
安定に動作可能となる。
リフレッシュ実行回路は、第１リフレッシュサイクル発
生回路により第１のリフレッシュサイクルを発生された
後でリフレッシュ動作が可能になるとリフレッシュ動作
を実行し、かつ、第１リフレッシュサイクル発生回路に
より発生される第１リフレッシュサイクルより長い期間
リフレッシュ動作をしていない場合、その長い期間（ロ
ングサイクル）内またはその長い期間の終了時にまとめ
て、第２リフレッシュサイクル発生回路により発生され
る第２のリフレッシュサイクルを基にして、連続的にリ
フレッシュ動作を実施する。したがって、ロングサイク
ルでない場合(高速アクセスが必要な場合)は高速サイク
ルで、ロングサイクルでは必要期間に自動的にリフレッ
シュ動作を実行し、また、第１リフレッシュサイクル時
間以上のロングサイクルでもデータを破壊することなく
安定に動作可能となる。
【００５９】前記の半導体記憶装置において、好ましく
は、前記のリフレッシュ実行回路は、さらに、第１リフ
レッシュサイクルより長い期間リフレッシュ動作をして
いないことを検知する検知回路を備える。これにより、
長い期間が自動認識できる。また、好ましくは、前記の
検知回路は、リフレッシュ動作が要求されている状態で
第１リフレッシュサイクルをカウントするカウンタを備
え、カウンタが所定回数以上第１リフレッシュサイクル
をカウントした場合、前記の長い期間であると検知す
る。簡単な構成で長い期間を自動認識できる。
は、前記のリフレッシュ実行回路は、さらに、第１リフ
レッシュサイクルより長い期間リフレッシュ動作をして
いないことを検知する検知回路を備える。これにより、
長い期間が自動認識できる。また、好ましくは、前記の
検知回路は、リフレッシュ動作が要求されている状態で
第１リフレッシュサイクルをカウントするカウンタを備
え、カウンタが所定回数以上第１リフレッシュサイクル
をカウントした場合、前記の長い期間であると検知す
る。簡単な構成で長い期間を自動認識できる。
【００６０】外部のアウトプットイネーブル信号または
ライトイネーブル信号を受けてメモリセルアレイ内部ロ
ウ系動作が開始される半導体記憶装置において、たとえ
ば、リフレッシュ実行回路は、外部のアウトプットイネ
ーブル信号またはライトイネーブル信号が長い期間活性
状態が続いて、第１リフレッシュサイクル発生回路によ
り発生される第１リフレッシュサイクルより長い期間リ
フレッシュ動作をしていない場合、外部のアウトプット
イネーブル信号またはライトイネーブル信号が非活性状
態になり、内部ロウ系動作が非活性になる期間に、第１
リフレッシュサイクルを基とするリフレッシュ動作をス
キップした分まとめて第２リフレッシュサイクルを基に
してバーストリフレッシュを実施する。これにより、外
部のアウトプットイネーブル信号またはライトイネーブ
ル信号を受けて内部ロウ系動作が開始される半導体記憶
装置において、バーストリフレッシュが実行できる。
ライトイネーブル信号を受けてメモリセルアレイ内部ロ
ウ系動作が開始される半導体記憶装置において、たとえ
ば、リフレッシュ実行回路は、外部のアウトプットイネ
ーブル信号またはライトイネーブル信号が長い期間活性
状態が続いて、第１リフレッシュサイクル発生回路によ
り発生される第１リフレッシュサイクルより長い期間リ
フレッシュ動作をしていない場合、外部のアウトプット
イネーブル信号またはライトイネーブル信号が非活性状
態になり、内部ロウ系動作が非活性になる期間に、第１
リフレッシュサイクルを基とするリフレッシュ動作をス
キップした分まとめて第２リフレッシュサイクルを基に
してバーストリフレッシュを実施する。これにより、外
部のアウトプットイネーブル信号またはライトイネーブ
ル信号を受けて内部ロウ系動作が開始される半導体記憶
装置において、バーストリフレッシュが実行できる。
【００６１】第２リフレッシュサイクル発生回路は、第
１リフレッシュサイクル発生回路により発生される第１
リフレッシュサイクル時間より長い期間リフレッシュ動
作をしていない場合に、リフレッシュ動作が実施される
ときにリフレッシュサイクルを発生する。これにより、
第２リフレッシュ発生回路は必要な場合にのみ作動され
る。
１リフレッシュサイクル発生回路により発生される第１
リフレッシュサイクル時間より長い期間リフレッシュ動
作をしていない場合に、リフレッシュ動作が実施される
ときにリフレッシュサイクルを発生する。これにより、
第２リフレッシュ発生回路は必要な場合にのみ作動され
る。
【００６２】アドレストリガー型の半導体記憶装置にお
いて、たとえば、リフレッシュ実行回路は、アドレスが
変化しない状態が続き、第１リフレッシュサイクル発生
回路により発生される第１リフレッシュサイクル時間よ
り長い期間リフレッシュ動作をしていない場合、外部の
アウトプットイネーブル信号またはライトイネーブル信
号が非活性状態になり、内部ロウ系動作が非活性になる
期間に、第１リフレッシュサイクルを基とするリフレッ
シュ動作をスキップした分まとめて第２リフレッシュサ
イクルを基にしてバーストリフレッシュを実施する。こ
れにより、外部のアドレス変化を受けて内部ロウ系動作
が開始される。これにより半導体記憶装置において、バ
ーストリフレッシュが実行できる。
いて、たとえば、リフレッシュ実行回路は、アドレスが
変化しない状態が続き、第１リフレッシュサイクル発生
回路により発生される第１リフレッシュサイクル時間よ
り長い期間リフレッシュ動作をしていない場合、外部の
アウトプットイネーブル信号またはライトイネーブル信
号が非活性状態になり、内部ロウ系動作が非活性になる
期間に、第１リフレッシュサイクルを基とするリフレッ
シュ動作をスキップした分まとめて第２リフレッシュサ
イクルを基にしてバーストリフレッシュを実施する。こ
れにより、外部のアドレス変化を受けて内部ロウ系動作
が開始される。これにより半導体記憶装置において、バ
ーストリフレッシュが実行できる。
【００６３】前記の半導体記憶装置において、好ましく
は、リフレッシュ実行回路は、アドレスが変化しない状
態が続き、第１リフレッシュサイクル発生回路により発
生される第１リフレッシュサイクルより長い期間リフレ
ッシュ動作をしていない場合、外部のアウトプットイネ
ーブル信号またはライトイネーブル信号が非活性状態に
なると、内部ロウ系動作を停止させる。これにより、バ
ーストリフレッシュを早く実行できる。
は、リフレッシュ実行回路は、アドレスが変化しない状
態が続き、第１リフレッシュサイクル発生回路により発
生される第１リフレッシュサイクルより長い期間リフレ
ッシュ動作をしていない場合、外部のアウトプットイネ
ーブル信号またはライトイネーブル信号が非活性状態に
なると、内部ロウ系動作を停止させる。これにより、バ
ーストリフレッシュを早く実行できる。
【００６４】前記の半導体記憶装置において、好ましく
は、リフレッシュ実行回路は、アドレスが変化しない状
態が続き、第１リフレッシュサイクル発生回路により発
生される第１リフレッシュサイクルより長い期間リフレ
ッシュ動作をしていない場合、外部のアウトプットイネ
ーブル信号またはライトイネーブル信号が非活性状態に
なると、第１リフレッシュサイクルを基とするリフレッ
シュ動作をスキップした分まとめて第２リフレッシュサ
イクルを基にしてリフレッシュ動作を実施し、その回数
分終了するとこれを基にロウ系動作を再活性する。これ
により、次サイクルの高速アクセスを実現できる。
は、リフレッシュ実行回路は、アドレスが変化しない状
態が続き、第１リフレッシュサイクル発生回路により発
生される第１リフレッシュサイクルより長い期間リフレ
ッシュ動作をしていない場合、外部のアウトプットイネ
ーブル信号またはライトイネーブル信号が非活性状態に
なると、第１リフレッシュサイクルを基とするリフレッ
シュ動作をスキップした分まとめて第２リフレッシュサ
イクルを基にしてリフレッシュ動作を実施し、その回数
分終了するとこれを基にロウ系動作を再活性する。これ
により、次サイクルの高速アクセスを実現できる。
【００６５】アドレストリガー型の半導体記憶装置にお
いて、たとえば、リフレッシュ実行回路は、アドレスが
長い期間変化しない状態が続いた場合、その状態が認識
された後に、次サイクルのアドレス変化を基にして、第
１リフレッシュサイクルを基とするリフレッシュ動作を
スキップした分まとめて第２リフレッシュサイクルを基
にしてリフレッシュ動作を実施する。これにより、長い
期間の後の/OE＝"Ｈ"の期間という制限がなくなり、外
部タイミングの自由度が上がる。
いて、たとえば、リフレッシュ実行回路は、アドレスが
長い期間変化しない状態が続いた場合、その状態が認識
された後に、次サイクルのアドレス変化を基にして、第
１リフレッシュサイクルを基とするリフレッシュ動作を
スキップした分まとめて第２リフレッシュサイクルを基
にしてリフレッシュ動作を実施する。これにより、長い
期間の後の/OE＝"Ｈ"の期間という制限がなくなり、外
部タイミングの自由度が上がる。
【００６６】前記の半導体記憶装置において、好ましく
は、前記のリフレッシュ実行回路は、第２リフレッシュ
サイクルを基にしてまとめて実施する前記のリフレッシ
ュ動作を、外部のアウトプットイネーブル信号またはラ
イトイネーブル信号が、不活性化の後に所定期間より速
く活性化された場合に実施しない。これにより、突発的
なロングサイクルではバーストリフレッシュを行わない
ので、大きなアクセス遅延が発生するという問題を回避
できる。
は、前記のリフレッシュ実行回路は、第２リフレッシュ
サイクルを基にしてまとめて実施する前記のリフレッシ
ュ動作を、外部のアウトプットイネーブル信号またはラ
イトイネーブル信号が、不活性化の後に所定期間より速
く活性化された場合に実施しない。これにより、突発的
なロングサイクルではバーストリフレッシュを行わない
ので、大きなアクセス遅延が発生するという問題を回避
できる。
【００６７】アドレストリガー型の半導体記憶装置にお
いて、たとえば、リフレッシュ実行回路は、アドレスが
変化しない状態が続き、第１リフレッシュサイクル発生
回路により発生される第１リフレッシュサイクルより長
い期間リフレッシュ動作をしていない場合、ロウ系動作
を非活性化させ、第１リフレッシュサイクルを基とする
リフレッシュ動作をスキップした分まとめて第２リフレ
ッシュサイクルを基にしてリフレッシュ動作を実施し、
さらにその回数分のリフレッシュ動作を終了すると、ロ
ウ系動作を再活性する。これにより、長い期間の後の/O
E＝"Ｈ"の期間という制限がなくなり、外部タイミング
の自由度が上がる。
いて、たとえば、リフレッシュ実行回路は、アドレスが
変化しない状態が続き、第１リフレッシュサイクル発生
回路により発生される第１リフレッシュサイクルより長
い期間リフレッシュ動作をしていない場合、ロウ系動作
を非活性化させ、第１リフレッシュサイクルを基とする
リフレッシュ動作をスキップした分まとめて第２リフレ
ッシュサイクルを基にしてリフレッシュ動作を実施し、
さらにその回数分のリフレッシュ動作を終了すると、ロ
ウ系動作を再活性する。これにより、長い期間の後の/O
E＝"Ｈ"の期間という制限がなくなり、外部タイミング
の自由度が上がる。
【図1】 ロングサイクルとリフレッシュ動作の関連を
説明するためのタイミングチャート
説明するためのタイミングチャート
【図２】 本発明のＤＲＡＭの全体ブロック図
【図３】 第１の発明の実施の形態のリフレッシュ制御
回路の図
回路の図
【図４】 バーストリフレッシュ発生回路の図
【図５】 int/RE、int/WE、int/OE信号を発生する回路
の図
の図
【図６】 バーストリフレッシュ制御回路の図
【図７】 バーストリフレッシュ制御回路のタイミング
チャート
チャート
【図８】 バーストリフレッシュ停止回路の図
【図９】 リフレッシュ期間発生回路の回路図
【図１０】 通常サイクル時のリフレッシュ制御回路の
動作の図
動作の図
【図１１】 ロングサイクル時のリフレッシュ制御回路
の動作の図
の動作の図
【図１２】 アドレストリガ式におけるリフレッシュ期
間信号発生動作の図
間信号発生動作の図
【図１３】 int/RAS信号を発生する回路の図
【図１４】 アドレストリガー式におけるロングサイク
ル時のリフレッシュ動作を示すタイミングチャート
ル時のリフレッシュ動作を示すタイミングチャート
【図１５】 ロングサイクル後の/OEまたは/WEが"Ｈ"の
期間が所定期間より短い場合のリフレッシュ制御を示す
タイミングチャート
期間が所定期間より短い場合のリフレッシュ制御を示す
タイミングチャート
【図１６】 ロングサイクル時、/OEまたは/WE＝"Ｈ"の
期間という制限なしのリフレッシュ動作の例を示すタイ
ミングチャート
期間という制限なしのリフレッシュ動作の例を示すタイ
ミングチャート
【図１７】 ロングサイクル時、/OEまたは/WE＝"Ｈ"の
期間という制限なしのリフレッシュ動作の第２の例を示
すタイミングチャート
期間という制限なしのリフレッシュ動作の第２の例を示
すタイミングチャート
【図１８】 図１７の処理を行うリフレッシュ制御回路
の図
の図
【図１９】 従来のDRAMにおける誤動作を説明するため
のタイミングチャート
のタイミングチャート
１０ 入力端子群、 １１,１２,１５,１６ 端子
群、 ２０ 制御回路、 ２６ メモリセルアレ
イ、 ４０ リフレッシュ制御回路、 １００リフ
レッシュフラグ発生回路、 １０２ 第１バーストリ
フレッシュ発生回路、 １０４ 第２バーストリフレ
ッシュフラグ発生回路、 ２００ リフレッシュ期間
発生回路、 ３００ リフレッシュ要求発生回路、
４００バーストリフレッシュ制御回路。
群、 ２０ 制御回路、 ２６ メモリセルアレ
イ、 ４０ リフレッシュ制御回路、 １００リフ
レッシュフラグ発生回路、 １０２ 第１バーストリ
フレッシュ発生回路、 １０４ 第２バーストリフレ
ッシュフラグ発生回路、 ２００ リフレッシュ期間
発生回路、 ３００ リフレッシュ要求発生回路、
４００バーストリフレッシュ制御回路。
Claims (11)
- 【請求項１】 データの読出動作および書込動作を実行
することが可能な動作状態と、前記データを保持するス
タンバイ状態とを有する半導体記憶装置であって、 行列状に配置される複数のメモリセルを含むメモリセル
アレイと、 前記複数のメモリセルが保持するデータをリフレッシュ
するリフレッシュ制御回路とを備え、 前記リフレッシュ制御回路は、 第１リフレッシュサイクルを発生する第１リフレッシュ
サイクル発生回路と、 第１リフレッシュサイクル時間より短い周期の第２リフ
レッシュサイクルを発生する第２リフレッシュサイクル
発生回路と、 第１リフレッシュサイクル発生回路により第１リフレッ
シュサイクルを発生された後でリフレッシュ動作が可能
になるとリフレッシュ動作を実行し、かつ、第１リフレ
ッシュサイクル発生回路により発生される第１リフレッ
シュサイクル時間より長い期間リフレッシュ動作をして
いない場合、その長い期間内またはその長い期間の終了
時に、第２リフレッシュサイクル発生回路により発生さ
れる第２リフレッシュサイクルを基にして連続的にリフ
レッシュ動作を実施するリフレッシュ実行回路とを備え
ることを特徴とする半導体記憶装置。 - 【請求項２】 前記のリフレッシュ実行回路は、さら
に、第１リフレッシュサイクル時間より長い期間リフレ
ッシュ動作をしていないことを検知する検知回路を備え
ることを特徴とする請求項１に記載された半導体記憶装
置。 - 【請求項３】 前記の検知回路が、リフレッシュ動作が
要求されている状態で第１リフレッシュサイクルをカウ
ントするカウンタを備え、カウンタが所定回数以上第１
リフレッシュサイクルをカウントした場合、前記の長い
期間であると検知することを特徴とする請求項２に記載
された半導体記憶装置。 - 【請求項４】 前記の半導体記憶装置は、外部のアウト
プットイネーブル信号またはライトイネーブル信号を受
けてメモリセルアレイの内部ロウ系動作が開始される半
導体記憶装置であり、 前記のリフレッシュ実行回路は、外部のアウトプットイ
ネーブル信号またはライトイネーブル信号が長い期間活
性状態が続いて、第１リフレッシュサイクル発生回路に
より発生される第１リフレッシュサイクル時間より長い
期間リフレッシュ動作をしていない場合、外部のアウト
プットイネーブル信号またはライトイネーブル信号が非
活性状態になり、内部ロウ系動作が非活性になる期間
に、第１リフレッシュサイクルを基とするリフレッシュ
動作をスキップした分まとめて第２リフレッシュサイク
ルを基にしてリフレッシュ動作を実施することを特徴と
する請求項１〜請求項３のいずれかに記載された半導体
記憶装置。 - 【請求項５】 前記の第２リフレッシュサイクル発生回
路は、第１リフレッシュサイクル発生回路により発生さ
れる第１リフレッシュサイクル時間より長い期間リフレ
ッシュ動作をしていない場合に、リフレッシュ動作が実
施されるときに第２リフレッシュサイクルを発生するこ
とを特徴とする請求項１〜請求項３のいずれかに記載さ
れた半導体記憶装置。 - 【請求項６】 前記の半導体記憶装置は、外部アドレス
変化を受けてメモリセルアレイの内部ロウ系動作が開始
される半導体記憶装置であり、 前記のリフレッシュ実行回路は、アドレスが変化しない
状態が続き、第１リフレッシュサイクル発生回路により
発生される第１リフレッシュサイクル時間より長い期間
リフレッシュ動作をしていない場合、外部のアウトプッ
トイネーブル信号またはライトイネーブル信号が非活性
状態になり、内部ロウ系動作が非活性になる期間に、第
１リフレッシュサイクルを基とするリフレッシュ動作を
スキップした分まとめて第２リフレッシュサイクルを基
にしてリフレッシュ動作を実施することを特徴とする請
求項１〜請求項３のいずれかに記載された半導体記憶装
置。 - 【請求項７】 前記のリフレッシュ実行回路は、アドレ
スが変化しない状態が続き、第１リフレッシュサイクル
発生回路により発生される第１リフレッシュサイクル時
間より長い期間リフレッシュ動作をしていない場合、外
部のアウトプットイネーブル信号またはライトイネーブ
ル信号が非活性状態になると、内部ロウ系動作を停止さ
せることを特徴とする請求項６に記載された半導体記憶
装置。 - 【請求項８】 前記のリフレッシュ実行回路は、アドレ
スが変化しない状態が続き、第１リフレッシュサイクル
発生回路により発生される第１リフレッシュサイクル時
間より長い期間リフレッシュ動作をしていない場合、外
部のアウトプットイネーブル信号またはライトイネーブ
ル信号非活性状態になると、第１リフレッシュサイクル
を基とするリフレッシュ動作をスキップした分まとめて
第２リフレッシュサイクルを基にしてリフレッシュ動作
を実施し、その回数分終了するとこれを基にロウ系を再
活性することを特徴とする請求項６に記載された半導体
記憶装置。 - 【請求項９】 前記のリフレッシュ実行回路は、第２リ
フレッシュサイクルを基にしてまとめて実施する前記の
リフレッシュ動作を、外部のアウトプットイネーブル信
号またはライトイネーブル信号の不活性化の後にて活性
化するとともに、外部のアウトプットイネーブル信号ま
たはライトイネーブル信号が、不活性化の後に所定期間
より速く活性化された場合に実施しないことを特徴とす
る請求項４または請求項６に記載された半導体記憶装
置。 - 【請求項１０】 前記の半導体記憶装置は、外部アドレ
ス変化を受けてメモリセルアレイ内部ロウ系動作が開始
される半導体記憶装置であり、 前記のリフレッシュ実行回路は、アドレスが長い期間変
化しない状態が続いた場合、その状態が認識された後
に、次のアドレス変化を基にして、第１リフレッシュサ
イクルを基とするリフレッシュ動作をスキップした分ま
とめて第２リフレッシュサイクルを基にしてリフレッシ
ュ動作を実施することを特徴とする請求項１〜請求項３
のいずれかに記載された半導体記憶装置。 - 【請求項１１】 前記の半導体記憶装置は、外部アドレ
ス変化を受けてメモリセルアレイの内部ロウ系動作が開
始される半導体記憶装置であり、 前記のリフレッシュ実行回路は、アドレスが変化しない
状態が続き、第１リフレッシュサイクル発生回路により
発生される第１リフレッシュサイクル時間より長い期間
リフレッシュ動作をしていない場合、ロウ系動作を非活
性化させ、第１リフレッシュサイクルを基とするリフレ
ッシュ動作をスキップした分まとめて第２リフレッシュ
サイクルを基にしてリフレッシュ動作を実施し、さらに
その回数分のリフレッシュ動作を終了すると、ロウ系動
作を再活性化することを特徴とする請求項１〜請求項３
のいずれかに記載された半導体記憶装置。
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