TW569218B

TW569218B - Semiconductor memory device

Info

Publication number: TW569218B
Application number: TW091123569A
Authority: TW
Inventors: Masaki Tsukude
Original assignee: Mitsubishi Electric Corp
Priority date: 2002-03-29
Filing date: 2002-10-14
Publication date: 2004-01-01
Also published as: CN1448952A; CN1224054C; US20030185078A1; KR20030078617A; US6721225B2; JP2003297081A; KR100509088B1; JP4289825B2

Description

569218 — _ 五、發明說明（】）【發明所屬技術領域本發係闕於半導體；憶裝置，依存來自外部的輸入信號， =而言’係、關於未憶裝置。新動作的半導體ΐ 【先前技術】 ° 在灯動電話等行動終端中，廣泛的採用供應之非同步的通用靜態型半導體不需要外部時脈「SRAM」）。因為SR_需要更新動作以置（以下稱以使更新動作中之對記憶體的存取要此不需要控制等的複雜控制。所以，若採用SRAM的咭：更新週期結束造，使SRAM適於行動終端之使用。便可間化系統構但疋，近年來隨著行動終端功能之終端亦越來越需要大容量 =严汁，即便行動寸，在相較於動能刑i j L力此。SRAM記憶單元尺丁隹和奴於動怨型+導體記憶裝置（以下記憶單元尺寸之下，為立士士 m % DRAM」）之容量記憶體，晶片價柊將大:’因此若由襲形成大二以丄！以’便產生以記憶體平均單位位元成本較低之DRAM來取代SRAM而使用於行動終端之思案。 DRA! =有可執行資料之讀出與寫入的動作狀態，與保 f者―貝料的待機狀態，必須利用更新動作維持著記憶狀（態。所以’在DRAM中’便需要供執行更新動作的複雜記憶體，制。因此’截至目前對將SRAM當作記憶體而設計系統的打動終端薇商而言’要採ffiDRAM作為SRAM之替代記憶體並不容易。

第5頁 91123569.ptd 569218 五、發明說明（2) 為此，各半導體廠商正開始盛行記憶體本身雖為DRAM但外部則以SRAM動作的新型半導體記憶裝置的開發。相關此新型半導體記憶裝置，在KAZUHIR〇 sawada et al.，ieee JOURNAL OF SOLID-STATE CIRCUITS，VOL· 23，NO，l， FEBRUARY 1998’pl2〜19中便有所報告。此新型半導體記憶裝置係内部記憶單元使用與dram中記 J ϋ相同者。另—方s ’輸人於此半導體記憶裝置中的，制# 5虎、位址信號等外部介面則幾乎與別八肘相同。另 :動裝置的更新動作，並非如習知麗的更 ί?Ji作’藉由來自外部的信號進行予以控制者’而疋根據從半導辦 ^ 唬來進行。以上所說明的新型半導體記作，根據此功能，稱之二入信號便可執行更新動 …動作功能的DRA^' 涵義）。更新電路係包括;u、藏於外部的應藉計時器電路週期性/山鏈f、振盪益的叶時器電路，響號。計時器電路因為經‘：週期化’輸出更新活化信在執行讀出動作或寫^私=出週期信號，因此此新型DRAM 時，均週期性執行更新的動作狀態之時、及待機狀態 DRAM的開發，便 =作。藉由此具完全隱藏更新之【發明欲解決之3】用於行動終端的高功能化。但是，在此具完全隱狀態還是待機狀態:之DRAM中，因為無論是動作均…新動作，因此當更新活化信號

II 91123569.ptd 第6頁 569218 五、發明說明（3) 與寫入或讀出動作的要求信號，在相同時序中被活化 ’便將？|發錯誤動作。針對此點說明如下〜的情況 ν' 奴网 δ六黑// ir 机％戈口下〇圖1 9為因具完全隱藏更新功能之DRAM而引起錯誤情：的時序圖。晶片致能信號/CE係從外部所輸曰入°的上之 “唬L (在下述說明中，在元件編號前賦予「/」者上制負邏輯信號）當晶月致能信號/CE處於活化 f示 =呈，態，而當晶片致能信號上 :之6况犄，DRAM便將呈待機狀態。在圖19所示時狀中，至時間點t4為止，因為晶片致能信號/ 表 :狀態(H位準），因此_便呈待機狀態。=活 I，：:ΓΘ，點U，t3中，響應著更新週期信號/RefCycV舌，而使更新活化信號/REFE被活化，並活此外，在更斩阴细彳^咕/ D ^ 订更新動作。中，因Α yC呈非活化狀態的時間點t2 施行更新動作。接著，本在時問J ;舌化狀悲，因此並未

轉成活化狀態（L位準）之時，DR M 日日片致能信號/CE 以，如時間里占t5r Λ 4 M成動作狀態。所便產生從外部輸：要；：新：化信號/刪被活化之時，此種情況τ寫入或讀出動作之信號的情況。在別錢將執行錯誤動作。為防止此種錯誤動作的產生，羽的dram係設置調節雷 ^ 白σ八凡王隱藏更新功能化信號/REFE、盥從外：凋即電路係將同步信號的更新活信號進行比較/並調^^入或讀出動作的要求當更新活化信號/REFe /、、序的電路。具體而言，係、人寫入或讀出動作之要求信號， C:\2D-C0DE\92-0l\91123569.ptd 569218 五、發明說明（4) 依相同時序被活化的情況，調整電路便將調整為先執行較快速活化信號的動作，然後才執行其他信號的動作。藉此即便更新活化信號/REFE、與寫入或讀出動作之要求信號 =同時序被活化的情況，仍可某種程度的防止圓錯誤 # 2是，當調整電路調整為在更新動作後，才實施寫入或 =出動作的情況，存取速度大幅降低的機率頗高。此外， =f =活化信號/REFE、與寫入或讀出動作之要求信號，路2 : 3 :的時序中被活化的情況時，便無法利用調整電頗作完全隱藏更新功能的画中’ 動ί K之目的在於：在具有可執行資料的讀出及寫入之中，可ί保持著資料之待機狀態的半導體記憶裝置【發更新動作的安定性。寫記憶裝置，係具有可執行資料之讀出與體記憶裝置，保Λ著Λ述資料的待機狀態之半導元的記憶單元陣n ·//Ί狀配置之複數記憶單料，未從外部命人#、隹—Φ f述複數記憶單元所保持的資電路係具冑有生第新的更新控制電路。更新控制路；產生較第1爭#、更新週期的第1更新週期產生電 2更新週期產週期時間更短週期之第2更新週期的第產生電路，以及更新執行電路，其中，更新執 9l】23569.ptd 第8頁 5692i8

569218 五、發明說明（6) __ 時外部之輸出致能信號或寫入致後，較指定期間更快速被活仆 °§在非活化之上述第2更新週期產生電路/^\時便未實施。生電路所產生第1更新週期時:田較由第1更新週期產作之情況時，在實施更新動作θ之日期間内未執行更新動上述半導體記憶裝置係譬如=^產生更新週期。憶單元陣列之内部列系動作 2部位址變化並開始記新執行電路係當持續著位址:肢記，裝置；其中，更新週期產生電路所產生第} 文之狀態，並較經第1更執行更新動作之情況時弟巧致能信號轉成非活化狀態，、輸出致旎信號或寫入㈣間中，將略過以第!更新週 /刀進仃整合，再以第2更新其^三更新動作之部在上述半導體記憶裝置中，施更新動作。續著位址未變化之狀態，並較田更新執行電路係在持產生第1更新週期時間更長期間内並未執週，f生電路所態的話’便將使内部列系動致…呈非活化狀在上述半導體記憶裝置中，^ 生第1更新週期時間更長、。J產生電路時，若外部輸出致能Λπ --j ϊι Λ ^ ^ 進行整合，再以第2更新週期 * An 結束的話，

而將列系動作再活五、發明說明（7) 其次數部分化。便以此為基礎新執行電路係以第2 更新動作，在外部之輸之後再活化，同時當外在非活化之後，便被依便未實施上述更新動在上述半導體記憶裝置中，最好更新週期為基礎且整合實施的上述 f致能信號或寫入致能信號非活化 1 t輸出致能信號或寫人致能信號

交才曰疋期間更快速的活化之情況時作。 T 丄逑半導體記憶裝置係譬如接收外 ;單元陣列之内部列系動作的半導卜址變化並開始 :執行電路係當持續著位址長期^憶裝置；其中’ %，便在辨識此狀態之後，再以下f交化之狀態的情況略過以第1更新週_為A磔μ 位址變化為基礎，再：第…… =之部分進行整合，述半導體記憶裝置係譬如收作。 ί Γ元陣列之内部列系動作的丰ί部位址變化並開始更路係將以第2更新週期：體記憶裝置；其中’ 更新動作，在外部』為基礎而整合實施的上站 ;後；予以活化」號或寫入致能信號格 ^ i虽在非活化之後，較出致能信號或寫入致能/ 便未實施。疋期間更快速被活化的情況£ j述f導體記.憶裝置係嬖

Si…之内部列系動；的S外部位址變化並開始言錢仃電路係當持續著：導體記憶裝置；其中，Μ 文化之狀態，並較由第]更五、發明說明（8) 行更新動作^ Ηf 1更#週期時間更長期間内未執過以第1更新週Λ 歹=作非活化，並整合將略束的話，便將列系動作再活化，人數邛分的更新動作結下’可進2所說明的構成要件係在可能的範疇【實施方式】圖所Ϊ附圖示說明本發明實施形態。另外，在在“可问執：；^虎Λ表出^同或同等者。在二身料的待機狀態之半導體記，心的元’對記憶單元必須更“：：：=;=憶單 J表示供產生更新信號用之週期的時脈週期’並二：將產 ::期規定著内部更新週期時間。記憶單元内的:;=時 y内部更新週期時間内執行 =係利 :::記憶裝置並未依存著來自外部的輸入信號:;行: 在可未依存於來自外部之銓人# % π # 一 $ & ^ ^ ^ ^ i丨之輸入佗唬便執打更新動作導己憶裝置巾，為確保更新動作的安定性：. 提案配合半導體記愧裳置狀態而執行更新動作月：已 +導體記憶裝置狀態係指除待機狀態之外所謂 ^ |讀出

9】123569.jptd 第12頁 ⑽218 — 五、發明說明（9) —_ 動作或寫入動作後等。隹曰產生無法依超越内部更疋在此半導體記憶裝置中，將期間（長週期），使記憶^1期日夺間（如：數】〇州〇的較長在讀出動作或寫入動作:a產生動作的問題。圓]所示係體記憶裝置的情況，告=苑之後，再實施更新動作之半導未依長週期執行更新m屬於致能之時（/ce=”l")，並或寫入狀態係在較内犬況一例。在此例子中，讀出續著，且在此期間；週期時間咐長的期間中持間信號Rwfwin = "H"的上更新動作。然後，依更新期動作或寫入動作長期間未 > 订^新動作，但是因為讀出的，即便配合著位址之貝 '因此資料將被破壞。同樣列（Row)系的位址觸/ 而控制著記憶單元陣列26之 /CE = "P之時，位址If式構造的半導體記憶裝置，若在更新動作活化的起點間未^化的話’因為並未存在將格雖在/CE=" H„ ”.、因此貝料將遭破壞。所以，外部規中，内部更新週期曰並未存在限制’但是在/CE = "L"期間或内必須執行讀出動作或寫入動作、1 可$ > f本發明中，在可未依存來自外μ ^ ::新動作的半導體記憶裝置中，即入信號便動:間^長週期，亦可在不致破壞資;更新週 Γ;以及產生較其期之七 1更新週期為二情況(W子取的情況），传以第基礎而執行更新動作。此外，更μΛ路

第13頁 5吻18 五、發明說明（10) 5當到達超越更新週期時間的長週期之情 =間（長週期内或結束時）中，自動的以第2更 ^^要 J作僅整合略過内部更新週期的次數，而連、為基 f作。"下/稱此為「叢訊更新(burst refresh)」丁)更新更：Γ t ’半導體記憶裝置便可未依存外部信號而控制著 J新動作。所以’亦可未設置外部規格限制。另外，二 j的辨識雖在下述說明的實施形態：部進行長週期的辨二並㈡執行此情況下’半導體記憶裝置係配合此而 (實施形態1 ) 吃發明實施形態1之外部更新控制之半導體恃^(DRAM)的整體構造。在此半導體記憶裝置中“己置;；備如同SRAM的控制插腳。在繼μ中設號/ΟΕ 言號之晶片致能信號/CE、輸出致能信組群：；寫二致…:WE、控制信號/⑶，，的輸入端子出 !入下位貝料信號叫〇〜DQ7的端子組群1 j ;輸 Ϊ ίA A?料^號H〜DQl5的端子組群1 2 ;輸出入行位址 nY / 上自然數）的端子組群15;輸出入位址 ^Vcc ^ ^ ^ ^ ^16 ^ ^ 14 0 ,. +ί〜而子13，以及賦予接地電壓GND的接地端子 ,同於通常的dram，並非分時（Time_sharing)* 式。更新動作係在讀出動作或寫入動作執行後才實施。此第〗4頁 C:\2D-C0DE\92-01\91123569.ptd 五、發明說明（11) 外，更具備有在無來自外部之動作的更新控制電路40。以=制的前提下，控制著更新活化信號/REFE為基礎而實施’控制電路4〇所輸出的更新自外部的更新控制。斫動作。藉此便不需要來在DRAM中，控制電路2〇係變控制信號，將寫入動作模式^二者仉端子組群U所輸入的 DRAM指定動作模式的控制時二^ =動作权式之類相當於信號進行說明的話，便係s 2出給各區塊。若針對控制作狀態的信號。輸出致能能信號心將_當作動作模式，同時使輸出緩衝，係將DRAM設定於寫入動作虎。寫入致能信號號；控制信號/UB係選擇從下位位_订山貝料之輸出入的信資料之輸出入的俨號。另外兀鳊的端子組群12執行押制夕冰# ^ I ;u另卜，抆制電路2 〇之構造係除更新拴制之外，其餘均如同習知的DRAM。 = (c〇iumt位址緩衝器21係對應著控制電路2〇之輸出，收位址佗^A〇〜Am並傳輸給内部。列（r〇w)位址緩衝器 2對應著控制電路2〇之輸出，而接收位址信號^〜^並傳輸給内部。行解碼器23係對應著控制電路2〇之輸出，而接收行位址緩衝器21所輸出的内部位址信號，並執行行位址之指定。列解碼器24係對應著控制電路2〇之輸出，而接收列位址緩衝器2 2所輸出的内部位址信號，並執行列位址之指定。記憶單元陣列2 6係由行列狀排列的複數記憶單元所構成。感測放大器.與輸出入控制電路2 5係執行對記憶單

C:\2D-C0DE\92-01\91123569.ptd 第15頁 569218 五、發明說明（12) 且將記憶單元陣列大器與輪出入控制電路25 :=°二'’並傳輪給感測放制電路20之輸出，衝器28係對應著控路25的信號測放大器與輸出入控制電、緩衝器29係對應； = 子組群U。上位輸入；；；：^ ^ ^ . ；« Γί：；；电路2 5。上位輪屮缒來π 〇 λ ^ 人八时興輸出入控制而接收來自感測放大哭對應著控制電路20之輸出，資料信號輸出給出入控制電路25的信號，並將押ίΓ=路4°係在無來自外部的更新控制之前接下信號的更新活化二1二更/控制電路40將依週期性活化電路2〇便接收更=1,出給控制電路2。的話，控制此便對各區塊輸出ϋ=Ε，並執行更新動作，因路4〇進行詳細說明㈠ϋ下’針對更新控制電圖3顯示更新控制電中，更新旗幟產生電路°在更新控制電路4〇求更新私於μ 電路〇〇係產生指示著晶片内部是否要為η Γ虎(Λ新Amefflag)。（當更電路2 0 0係產生表亍匕未者有要求更新）。更新期間產生期間信號Refwin。產者生了更更新產生更新活化信號/REFE的電路3〇〇係利第16頁 C:\2D-CODE\92-01\91123569.ptd 569218 五、發明說明（J3) 用更新旗幟Reiflag虚 ^ 產生控制著更新活化 1』間尨號Ref win的二個信號而控制電路400係辨識為ή4活化信號（MEFE)。叢訊更新動作並連續執行之叢訊1』且控制著整合複數次更新活化信號BjefE。〇彳的控制電路，將產生叢訊更新更新旗幟產生電路期輸出更新週期（信號名：有··以在通常時便依指定週構造的正常更新觸發產名生 =:9册中，實施複數次連續更新動 ^二產士生在指定時期信號名稱：Refcyc2)的叢訊動，=新)和之更新週期（期Refcycl係對應著通當D ' ^生電路1〇4。更新週時間)。叢訊更= 造，並形成依較通常更】J備有如圖4所示構結振蘯器。此外，附加有二= = 週期循環的鏈 "H")之外的模式時，並未使功能，俾達低消耗功率化1關106係選擇從二m控制 =發產生電路102，104中任一者所輸；】 :哪-週期乃依從叢訊更新控制電路4生= ，活化信號/b—RefE而控制著。若/B_Ref E被活/的叢^更選擇第2更新觸發產生電路丨〇 4。以、更更新週期信號Refcyc為基礎，介由正選擇到的而產生更新旗幡_ag。另外便將更新旗幟Ref flag設定為非活化。因此，若出新活化信號/REFE的話，便僅延遲指定時間便停止^ = C:\2D-OODE\92-Ol\91123569.ptd 第17頁 569218 五、發明說明（14) 幟的產生。換句話說，將以及將/REFE通過反相哭]19祈活化信號/REFE信號本身、 NAND閘116，並利用其&與延遲電路的信號’輪入更新動作的起點係從更紐反為1〇8重設（reset)。旗幟Ref flag，盘表干叮p斤週期信號Refcyc所設定的更新 w心均被，舌化的表時:可更在新二乍之期間的Λ新期間信號路3 0 0中，經更靳煃糾、太生更新活化“唬/REFE的電幟Ref f lag Γ與從產丄J :二100而從Refcyc所設定的旗咖均被輸入於麵更二由反相器304，並經過延遲而；輪出#號將直接介且輸出更_始信號/REFS電擔閘308，、 ^ ^ ρ μ ^ ju 4口號係、、、呈由正反裔3 1 0 ’並田作更新活化信號/REFE而輪 /REFE之輸出而執杆f^ 才I者更新活化仏唬相哭312 @ M ^ 祈動作。更新活化信號/REFE係經反 m 而反轉’並依更新動作期間份後輸入正反器31。中’經指定時間後再重設。再者，圖5所示係控制電路2〇中，產號的int/RE(或者内部寫入致浐内〇P寫致此^5 1===)的電路。當來自外部的晶片致能信號 =Λ= ϊ信號順（或者寫入致能信號剛、或輸出均呈T位準之時’便將介由反相器而反轉 :ΐ =中’並產生int/RE(或int/WE、…) ==路2。便將 lnt/RE、int/WE、lnt/ 給更新控制電路40。圖6顯示叢訊更新控制電路4〇〇之構造。叢訊更新控制電

569218 五、發明說明（15) 路4 0 0大致可區分係由··自動檢测長週 a 電路，以及檢測叢訊更新已結束的:叹定叢訊更新的成。前者的長週期自動檢測，若接=更新止電路所構說明的話，可依下述原理達成。如妒J、所不時間表進行的起點係被更新週期信號Refc =之說明，更新動作

Ref flag，與表示可更新動作之""疋的更新旗幟

Ref wi η均被活化的時候，若更新处新期間信號 R 6 f f 1 a 0· ^ A ^ au b 乍、、、° 束的話’便將

Kef flag ,又疋為非活化。長週期：將期更長週期的寫入狀態等之情3拉田幻達較通常更新週 Refcycl計數2次以上的話，便可辨螞=此若將更新週期只以1132到達活化之時（1^“1°0長週期。其中，輸出Ref⑽的反轉信號，並利用計)，=^ND閉術而計數器404計數2次以上的話，因 404進仃計數。若階段下便設定反相器40Θ，並輸出辨識為長週期，在此 /B韻ET。然後，當未輸出=!:;·更新設定信號信號從NOR閘408中輸出之時（去在寫入狀態之時），*介由〇 R .閑;;〇在長;^期=非處於讀， /B_RefE而輸出。藉此更新期間4 ^ Λ更新活化仏號並執行叢訊更新。此外，叢訊y=ew^便將被活化’ 又新停止電路420 #告勃軒通常更新動作略過部分的更新私敉+ 士电峪便田執饤已結束，而對反相器4〇6輪;便檢測叢訊^ 42Γ圖】::Γ=訊更新已結束：叢訊更新停止電路 ’八備有：在Ref flag活化時（Reff 的更新週期⑽⑽）次數進行計數的計數器422;以及當

I 91123569.ptd 第19頁 569218 五、發明說明（16) ___ 欠：：較;r更新週期―為基係當此二個計數的3 = §十數的計數11424 °ex〇r_6 過通常更新的部分（計數器422^/B/e ST0P。精此當略 /0E或/WE未活化之時）、j2之什數值）、長週期内（當施更新動作。或長週期結束時，便可整合的實時圖9:二二新期間產生電路2°°的構造。當…/CE="r之當上由 0. ,2〇2 „ ^ ^ mt/WE均未活化之時（AND閘2〇4之輸出=此二’，ynt/RE與 AND閘206而依延遲電路2G8的指定延更人在介由 202將更新期間信號Refwin予以活化0 ，"由OR閘號Refwin便將在長週期内或結口 ’更新期間信新便將被活化。 £被/舌化°精此叢訊更針對上述所說明電路構造的半說明。首先’採用圖10，針對當置之動作進行週期更短的週期）執行更新㈣Ύ(較通常更新 _作進行說明。從正常更^^空，路期輸出更新週期信號Refcycl，然後以依彳日疋週新旗幟產生電路100將更新旗幟Ref f iag予、土礎並利用更更新期間產生電路200係將表示確認更新、化。此外’ 鄭更新期間信號Refwln ’在從外部信號進二：或之寫第20頁 C:\2D-C0DE\92-03\91123569.ptd 569218 五、發明說明（17) 入動作結束之後便予以活化。在以

Ref f lag信號均活化的時序為基礎之下*1η信號與路3 0 0便產生更新起始信號/refs 生更新控制電 <1 新活化信號/REFE。复中，1 乂此為基礎而產生更訊更新活化信號/Β、Ε並；辨因此叢 Refcyc2，而實施如同習知的動作。所以亦將不致產生其次，採用圖…斤示，針對當依期更長的週期）實施讀出或寫入的情Ά口更週依/0£或/WE控制著列李的愔、、η、隹> % 丁、田/CE- H犄，异時門"I"中拟士 π 月况）進仃說明。當/OE或/WE在

Refwin並未活化，因此在叢訊更新控制電路4〇〇;广若於 1^以卩叩活化的狀態下，檢測出1^卜7(：轉2次以上，而辨識為長週期的話，隨此叢訊更新設定信號/R — Ref set將被活化。但是，在此階段下，並未實施叢訊更新，而於/〇e或 /WE轉成"H"的階段下，叢訊更新活化信號/B RefE將活化，而開始叢訊更新。此外，計數1^;^132為”[1"之時的 Refcycl次數，並於/0E或/WE轉成"H"(轉為未執行讀出或寫入）階段下，便停止計數。當叢訊更新活化信號/BjefE 活化時，更新的週期將從Refcycl變更為Refcyc2，此時更新期間信號Ref win將被活化，並與此Ref cyc2(較通常的 Refcycl短許多的週期）同步的在短時間内，將在/〇E或/WE 為"Ηπ期間内所略過的更新動作次數進行整合並實施更新動作。因為在/ΟΕ或/WE為π Ηπ期間内實施，因此之後若/〇Ε 或/WE轉成n Ln的話，便將變成通常的讀出或寫入動作，使

569218 五、發明說明（18) 〜-------—- 存取不致延遲的移往下一调 ^ 内部更新週期Refcycl的長遇^。、隹猎此便可解決無法依超越 (實㈣㈣週期進行動作的問題。，Η % φ ’%、1巾於利用外部的/〇E或，w ，而控 ::記憶單元陣列26之列系的半導叢訊更新。此動作係血在VV/長週期結束之後才執行活化之時，便實施叢:…t: 憶裝置内的列系處於非時的信號。在實施形態2中 ^】广置内部為非活化記憶單元陣列26列系之位中址：/= 置中，達成依長週期的方式構造的半導體記憶裝當利用位址觸發控制著之變化，並利用所產生之/ 時’便檢測位址信號，並將前週期的列^早^的下降而產生列系重設上升而產生列予以重設，然後利用/atd信號的活化。利用此-者的二：’然後對此時的位址將列系予以 lnt/RAS，在 int/RAS 為” Ll，。更為内於"Η ·，期間内則非活化 ' 1丨糸將被活化，而電路2〇之内部A :;V:卜’圖12所示係 ^/ATD Γ, 〇 ^ ^ ^ ^ ^ ^ ^ 將int/RAS信號傳送仏# /int/RAS彳5號。控制電路20便得运、、，ό更新控制電路4 〇。之構造係除更新期間產 2。電路40 施形態i之更新控制電基本上均如同實；啊期間產生電路200

C:\2D-ODDE\92-01\91123569.ptd 第22頁 569218 五、發明說明（19) ^，：：：圖”斤不電路的部分’乃取代八⑽閘謝之輸 ^定時輸入int/RAS信號。藉由int/RAS信號的上升，才曰間更新旗幟Refflag將被活化。 4位址觸發方式中的更新期· 下，盥承虹、更新期間化號Refwin將於活化狀態活化的話，:R:fcyc同步的使更新旗幟Refflag被實施更新動：根::將時’於W/RAS上升的較=3門所；^序表，當勝"「之活化，若此二f 動作。 1 ag被/舌化的話，便將實施更新 P便位址觸發方式的情況，因為於/ p p „ T + 期間未變化的情況下， =CE= L t時位址長

形態1，利用叢訊更新控制電二2動#，因⑶如同實施間内位址變化並未到達^動檢測在/CE = "L"期為"H"期間内執行叢訊更斤週期以上，並於/0E或/WE 著列系的情況時，貝彳/0E 4/wev^ w利用位址觸發控制響。隨此若從位址產生變化“=對列控制造成影 (i nt/RAS = " H")的期間之更^待至列系轉成非活化在位址變化前便產生/0E或/WE'上升叢^更Λ的話，當已經化的存取將延遲。 0凊況時，來自位址變為解決此點，如圖14之時序表若辨識需要叢訊更新的話（叢不般，因為長週期因此化的話），更新控制電路4〇即便活化信號/BjefE被活長週期内亦將無關位址

C:\2D.C0DE\92.\9] 】23569.ptd 第23頁 569218 發明說明（20) 變化，而利用/OE或/WE信號的上# 收丄t 系動作予以重設，然後便開始#相對於此位址的列號/Β— Ref E = ” L")。藉此當位；;:(叢2新活化信的情況，俾可達來自位址變化：ΐ;=/〇Ε賴上升新：：位址的變化而將列系動作非活化，因此若在叢訊更因iiiif無Γ丘變化的話’歹,]系便將無動作。所以，將列系活化，因此便無法存；::二：侧之後未可實現次-週期的高速存取。]以化。错由此手法便 (實施形態3 ) 在位址觸發方式所構成DRAM的實，或/WE轉成” H"之時便為長週期的話執 =政其中，/0E或/WE的"H"期間係必須實施長週期期僅略過更新次數的叢訊更新，因此需要某種中

Ϊ ί Ϊ期永遠持續的情況時，便必須依每個長：期^ F 訊更新，亦不致引發資料破壞。更未@化叢所以，在實施形態3中，如圖15所示時序表發的長週期，若將/〇Ε或/WE的"Η"期間設定為較短的=觸即便辨識出需要叢訊更新（即便叢訊更新設定信號、， /B 一 Ref SET被活化），依設定為不要叢訊更新。換" 在辨識為長週期之後，當外部的/〇E或/WE在較指期5 ，短的期間内轉成"H"(非活化）的情況時，便未實施篆間更 569218 五、發明說明（21) 新三f圖1 5所示中，當辨識為長週期之時，便使叢訊更新设^ t就/β —Ref SET被活化，然後因為/0E或/WE的"H"期間較f ^ ^間為短’因此便依/0E 4/WE的下降’而使叢訊更新又疋L號/ B _ R e f s Ε τ被非活化。如此的話，當即便1次亦開=叢訊更新動作的話，因為直到叢訊更新結束為止均無法，出/寫入動作，因此便可規避產生較大的存取延遲之問題，俾可在貧料不致破壞的前提下實現長週期後的高速存取功效。 ”中更新控制電路4 0之構造係除叢訊更新控制電路 4 0 0 1外其餘基本上均如同實施形態1的更新控制電路 (圖3 /在叢讯更新控制電路4〇〇中不同於圖6所示電路之處，乃從反相器40 6所輸出的輸出信號，在/〇E或/WE之，，H” 义：3::、、疋期間之T ’屬於較短之情況時，便將信號一 e 傳运給0R閘41〇。為此便設置將/〇E或/WE之” η" :U::仏唬？：計數的計數器，並利用電腦將計數 ^ ^人上述指定期間所對應的臨限值進行比較。若冲數值車乂才曰疋期間為短的話，便不對〇新設定信號/B jefSET。讯m敢爪丈 (實施形態4 ) 若二轉？，的話，若為長週期的話，便實施叢訊更 ^ 、之H期間的外部時序限制。在此於貫=4中’如圖16所示時序表般，若、下，辨識需要叢訊更新的話(I叢訊更新設定：號 / — SET被活化的話），便無關

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569218 ^丨丨_— 五、發明說明（23) 新期間信號Refwin活化。此 '一^ :tref中將無問M。所以，因為新二：二新週期的通 2)。將略過通常更新動作I;部更人新動作C參照圖動作，若此次數部分的更新動作& ^ 口，而實施更新而將列系再度活化。藉此 ^ U，便以此為基礎與，上升同步的實施更：1，二長週期之時，因為並未 /0㈣期間限制，而提昇K時：:更：需要長週期的圓1 8所示係實現圖】7所示、自由度。造。在更新控制電路4〇中，^新旗^，控制電路40之構表示晶片内部是否要求你其幟產生電路〗00係產生。（更新旗幟更新旗幟新）更新期間產生電路2〇〇係產^知係意味著有要求更的更新期間信號Refwi n。二不者可更新動作之期間 3°〇係利用更新旗㈣⑴ag = =信號/咖的電路 #號而產生控制著更新活化的；“：“虎Refwin的二個訊=新控制電路400係控更=活化信號（/REFE)。叢之叢訊更新的控制電路。1 σ硬數次更新動作並執行更新旗幟產生電路1 〇〇係呈借右期輸出更新週期（信號摇i 1有·以在通常時便依指定週構造的正常更新觸發1生電』丨gc。1 )、之鍵結振盈器為基本基礎，介由正反器1〇8與。以更新週期Refcycl為

Ref i lag。此外，若 ^二110而產生更新旗幟

Ref flag非活化。，# =二束的話’便將更新旗幟因此，右未輸出更新活化信號/REFEw 569218 五、發明說明（24) $，便僅延遲指定時間便停止更新旗幟的產生。換句話况’將更新活化信號/rEFE信號本身、以及將/REFE通過反相'112與延遲電路114的信號，輸入NAND閘116，並利用其輸出將正反器1 〇 8予以重設。在更新期間產生電路2〇〇中，當丨ce/cE = n H，，之時，便介由OR閘2 0 2而將更新期間信號Refwin經常活化。而當iiU /CE = nLn之時，叢訊更新期間（/B — RefE =，，L")便介由〇R閘 2 02*將更新期間信號Ref win活化。此外，當非活化之日可，便在介由AND閘2 0 6而依延遲電路2 〇 8的指定延遲時間内’丨由⑽閘2 0 2將更新期間信號re f w丨n予以活化。藉此’便與較快速更新週期Refcyc2同步的實施叢訊更新。更新動作的起點係從Refcyc所設定的更新旗幟Refflag ’與更新期間信號Re f w i n均被活化的時候。在產生更新活化信號/REFE的電路3 0 0中，經更新旗幟產生電路1〇〇而從 Refcyc所設定的旗幟Refflag，與從產生更新期間產生電路2 0 0所產生的Refwin均被輸入於!^卵閘3〇2中，而其輸出信號將直接介由反相器304，並經過延遲電路3〇6而輸入給 NAND閘3 0 8，且輸出更新起始信號/REFS。此信號係經由正反器310，並當作更新活化信號/REFE而輸出。對應著更新活化信號/REFE之輸出而執行更新動作。更新活化作號 /REFE係經反相器312而反轉’並依更新動作期間份°由&延遲電路314延遲後’再輸入正反器310中，經指定時間後再重設。在叢訊更新控制電路40 0中，自動檢測長週期並設定叢

569218 五、發明說明（25) 二長Η週、期的自動檢測，便當Refflag處於活化之作號，並利用舛1，便經由AND閘40 2而輸出Refcycl的反轉的叶數器4〇4進行計數。若計數器4。4計數2次以上的活，便檢測眉 1似人

Refwln將被活化’並，猎此更新期間信號將反相器406予以重設執。订叢讯更新。此外’利用/ATD信號【發明效果】在本如明的半導體記憶裝置， ― 1更新週期產"路產生第】 η订電路係若由第更新動作的話，便執行更新動：週便，成可執行新週期產生電路所產生第^新週期時虽門未進λ較由第1更動作之情況時，便在此長期間(長二:間’更長期間更新期間結束時，以由第2更新週期產带或統籌於此長週期為基礎，㈣的實施更新動產電路所產生的第2更新之情況時（需要高速存取的情況），便:當非屬長週期所需期間内自動的執行更新動=依南速週期在長週期時間以上的長週期，亦可不致：壞；更新週期在上述半導體記憶裝置中， [’、、、勺女疋進行動作。具備有：檢測較第1更新週期時間更具f更新執行電路係更的檢測電4。藉此便可自動 k間未執行更新動作檢測電路係具備有：在被要求更新動1間。此外，最好上述新週期進行計數的計數器；的狀態下，將第；！ f 之第】更新週期之情況時，便檢 %上述長期間。可

C:\2D-CODE\92.〇i\9]123569 pt(j 第29頁 569218 五、發明說明（26) 依】構造自動辨識較長的，接收外部的輸出致能信 ::ί列内部列系動作的半。i ，致能信號’而開始記新執仃電路係當外部的：：體兄憶裝置中期間持續著活化狀態，且=信號或寫入致能‘號，: ，第1更新週期時間更長期内第2 f週期產生電路；產 ::狀ί使：：的輸出致能信號、或：入'新動作之情況狀心，並在内部列系動作 f寫入致能信號轉成非活過以第1更新週期為基礎之成非活化的期間巾，整合略週期為基礎而實施更新動作。的部分，再以第2更新信號或寫入致能信1，而開始；掊f接收外部的輸出致能的半導體記憶裝置中’便可=早π陣列内部列系動作第2更新週期產生電路係當較丁叢y新。產生第1更新週期時間更長，1更新週期產生電路所時，便在實施更新動作之時YBl生内/執 =更新動作之情況產生電路僅在必要時才產生動作更新週期。藉此第2更新在位址觸發型半導體記憶裝置^，链當在持續著位址未變化的狀態 =更新執行電路係電路所產生第〗更新週期時間更長^^第1^週期產生作之情況時，便使外部的輸出致並未執订更新動成非活化狀態，並在内部列系：二入致能信號轉合，再以第2更m ί 土楚的更新動作之部分進行整再以第2更新週期為基礎而實施更新部位址變化而開始内部列系動作，俾使半導體^己憶裝置 Μ 第30頁 91]23569.ptd 中 :執行叢訊更新_ 荖仞f述半導體記憶裝置中，印Λ 广未變化之狀態，並幸;子更新執行電路係當持續的話，倍：信號或寫入致能作Λ作之情況更新。便將使内部列系動作停二以活化狀態文j及早執行叢訊上述半導體記憶裝置 ^ =電路係、在持續著位址^好更新執行電路係當更新 ^新動作之情況時，^間更長期間内並未執實施更新動作，若其；第2更新週期為基礎而將歹〗系動作再活化。藉此此為基礎而效。 λ現—人一週期的高速存取功 2位址觸發型半導體續著位址長期間未變化之狀態的情況⑺ 此狀怨之後，再以下一位便在辨新週期為基礎的更新動作基；丄將略過以第！更 :為基礎而實施更新動作：i此;L心 = H"、期間之限制，而提昇外部時序的自由度。間後的上述半導體記憶裝置中’最好上述更新執將以第2更新週期為基礎而整合實施的上述更新動：仿在售

569218 五、發明說明（28) 二=輸出致能信號或寫人致能信號非活化之後 :=間更快速的活化之情況時便施‘ :的長週期中並無執行叢訊更新，因此可存取延遲之問題。、兄座生較大的在上述位址觸發型半m w 路係當持續著位址夫：裝置巾，譬如更新執行電 ,φ ^ 4 未交化之狀態，並較由第1更新调吝作6:咚所1生第1更新週期時間更長期間内未執行更新動新週期為基礎之更新動作的部分，再以第2更新週基礎而實施更新動作，若其次數部分的更新動作結束為 "舌便將列系動作再活化。藉此便將消除長期間後的、 / Ο E = Ηπ期間之限制，而提昇外部時序的自由度。【元件編號說明】 10 11 12 13 14 15 16 20 21 22 23 輸入端子組群端子組群端子組群電源端子接地端子端子組群端子組群控制電路行位址緩衝器列位址緩衝器行解碼器

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569218 五、發明說明（29) 24 列解碼器 25 出入控制電路 26 記憶單元陣列 27 下位入緩衝器 28 下位輸出緩衝器 29 上位入緩衝器 30 上位出緩衝器 40 更新控制電路 102 正常更新觸發產生電路 104 叢訊更新觸發產生電路 106 開關 108 正反器 110 反相器 112 反相器 114 延遲電路 116 NAND 閘 200 更新期間產生電路 202 OR 閘 204 AND閘 206 AND閘 208 延遲電路 300 產生更新活化信號/REFE的電路 302 NAND 閘 304 反相器

C:\2D-CODE\92-01\91123569.ptd 第33頁 569218 五、發明說明（30) 306 延遲電路 308 NAND 閘 310 正反器 312 反相器 314 延遲電路 400 叢訊更新控制電路 402 AND閘 404 計數器 406 反相器 408 _閘 410 0 R閘 420 叢訊更新停止電路 422 、424 計數器 426 EX0R 閘 428 單觸發脈衝電路 /Β_ RefE 叢訊更新活化信號 /Β_ RefSET 叢訊更新設定信號 /Β_ RefSTOP 停止信號 /CE 晶片致能信號 /LB ，/UB 控制信號 /LONGCYCLE 長週期信號 /OE# 輸出致能信號 /R_ RefSET 叢訊更新設定信號 /Ref eye 更新週期信號 Ο <1

C:\2D-C0DE\92-01\91123569.ptd 第34頁 569218

五、發明說明（31) /REFE 更新活化信號 /REFS 更新起始信號 /WE 寫入致能信號 A〇〜Am 行位址信號 Am+1 ^ An 位址信號 B.RefE 叢訊更新活化信號 CD# 晶片致能信號 DQO 〜DQ7 下位資料信號 DQ8 〜DQ15 上位資料信號 GND 接地電壓 int/RAS 内部RAS信號 int/RE, int/WE 内部信號 RE# 寫入致能信號 Re f eye 更新週期信號 Ref cycl, Ref cyc2 更新週期 Re f f 1 ag 更新旗幟 Refwin, Rwfwin 更新期間信號 t r e f 内部更新週期時間 Vcc 電源電壓 91123569.ptd 第35頁 569218 圖式簡單說明圖1為說明長週期與更薪& 同9 a + 旯新動作之關聯用的時序圖。圖2為本舍明之DRAM整體方塊圖。口=1發明之實施形態的更新控制電路圖。圖4為叢訊更新產生電路的圖。 ί ί 生1Ilt/RE、lnt/WE、int/0E 信號的電路圖。圖b為叢訊更新控制電路圖。圖7為叢訊更新控制電路的時序圖。圖8為叢訊更新停止電路圖。圖9為更新期間產生電路的電路圖。圖1 〇為通常週期時的更新控制電路之動作圖。圖11為長週期時的更新控制電路之動作圖。觸發式之更新期間信號產生動作圖。圖13為產生lnt/RAS信號的電路圖。圖圖14為顯示位址觸發式之長週期時的更。作的時序之期間較指定圖15為顯示當長週期後的/〇E或/WE為^ 期間為短之情況的更新控制的時序圖。圖16為顯示長週期時，無/〇E或/we：="h丨，新動作例之時序圖。間之限制的更限制的圖17為顯示長週期時，無/0E或/WE = n H" & 更新動作之第2例時序圖。 Θ間之圖1 8為執行圖丨7之處理的更新控制電路圖1 9為供說明習知⑽―中之錯沾圖。乍用的時序圖 91123569.ptd 第36頁

Claims

2l8 、申請專利範圍 1 ·——牙重中— 入的動作狀：體記憶裝置’係具有可執行資料之讀出與寫記慘壯要心、、以及保持著上述資料的待機狀態之半導體 ;己；；元J特徵為:具備有以及疋p列’係包含有行列狀配置之複數記憶單元；更新控制電敗 ± 以更新，，係將上述複數記憶單元所保持的資料予 =述f新控制電路，具備：更新週期之第1更新週期產生電路，週：之第=產生電路，係產生請 w之弟2更新週期；以及功盼間更短更以：；；；係在藉由第1更新週期產生電路， Λ"1 f間内尚未執行更新動電作路^ 期間結束時，以藉由第 ^兄在此長期間内或更長新週期為基礎，連續地麻r 。劝產生電路所產^ ;此長 9丄士 ± 连、，只地η靶更新動作。生的第2爭 2·如申請專利範圍第】項之半更述更新執行電路，更具備有纪铖裝置，其期間未執行更新動作的檢測電^父第1更新週期時間I上 3·如申請專利範圍第2項之半。雕日更長述檢測電路具備耻°己憶裝置，其中計數器，係在被要求更新動，上期進行計數，勺狀態下，對宽弟1更斬避

C:\2D-OODH\92-0]\91123569.ptd 第37 頁六、申請專利範圍當計數器計數第1更新況時’便檢測為屬於上計數達指定次數以上之情 4 ·如申請專利範圍第=’ B 。 “號或寫入致能信號，;；=置，為接收外部的輪出致能作的半導體記憶裝置；#σ圮fe早元陣列之内部列系動上述更新執行電路，倍告忐^號，長期間持續著活^ =的輪出致能信號或寫入致生電路所產生第i更新週大悲，且較由第1更新週期產動作之情況，使外部的輸出^長期間内尚未執行更新成非活化狀態，並在内部 =t旒、或寫入致能信號轉整合略過以第i更新週期為基礎午成為非活化的期間中，第2更新週期為基礎而實施= 更新動作的部分，再以 5_如申請專利範圍第丨至3項中任作^ 置’其中，上述第2更新週期產項之半導體記憶裝週期產生電路所產生第1更新週期日’係當較由第1更新行更新動作之情況，在實施了間更長期間内尚未執週期。 y 作之時便產生第2更新 6.如申請專利範圍第1至3項中任―工首置，其中，上述半導體記憶裝置 j之半導體記憶裝 ❶ 開始S己憶單元陣列之内部列系動^〔 “收外部位址變化並上述更新執行電路，係當持續$半導體記憶裝置；較經第1更新週期產生電路所產生址未變化之狀態，I 間内並未執行更新動作之情況，更新週期時間更長期夕部的輪出致能信號或

569218 六申請專利範圍寫入致能信號轉成非活各处能 ” 之部分進行整合，再以第 ^為基礎的更新動作作。斤週^為基礎而實施更新動 7 ·如申请專利範圍繁A 述更新執行電路，係在# θ * 體記憶裝置，其中，也Λ系 1乐在持績者位址未緣Μ卜夕此能 Γ未=產動生致能信號呈非活化狀態時，將使二的二 =;?號或寫入述更新執行電路，係者 # ,導體圮k衣置，其中，上第1更新週期產生電路田所持吝買/^立址未變化之狀態，並較嶝並未執行更新生新週料間更長期間ς 基礎的更新動作：：：；二rr以第1更新週期為礎而實施更新動作，：；；;二t以第2、更新週期為基列系動作再次活化。、°日^ ’便以此為基礎而將述9更：ΠΐΠΓ貝之半導體記憶裝置，其中，上的上述更新4，： ::：2上新週期為基礎且整合實i 非活化之後再活仆二。:=輸出致能信號或寫入致能信號能信號非活化之後虽外部之輪出致能信號或寫入^ 未予實施。灸，較.日定期間更快速被活化之情況，則 10·如申請專利範圍第6項之半導體記憶裝置，其中，上

C:\2D-CODE\92-Ol\91123569.ptd 第39頁 569218 六、申請專利範圍灯济化，同時當外部之輸出致能信號或 /化之後較指定期間更快速被活化實施。 < W /兄 …- 1 1 ·如申請專利範圍第】至3項中任置，其中，上述半導雕4 A # φ 41 牛¥體纪憶裝 ΐ…單上導體s己憶裝置係為接收外部位址變化並糸動作的主it M h k _ 述更新執仃電路，係將以第2更新週期為基礎且整合實施的上ίίΪ，在外部之輸出致能信號或寫入致能信號非二非、'舌：活化，同時當外部之輸出致能信號或寫入致。後較指定期間更快速被活化之情況，則未 i偉單元體記憶裝置係為接收外部位址變化並述更：執行電路係當持續著二:置：況’在辨識此狀態之後，再以下:月間未變化之狀悲，β •乂第1更新週期為其s下—位址變化為基礎，心J為基礎的更新叙从^ 開始的情況％可碼此狀態之 … 將略過以第1更新週期為基礎的更新址變化為基石i 合，再以第2更新週期為基礎 2部分進行整如申請專利範圍第！至3項中任f =動作。置，其中，上述半導體記憶置項之半導體記憶裝開始記憶單元陣列之内:你為接收外部位址變化並上述更新執行電路，係當持浐!!的半導體記憶裝置，較由第1更新週期產生電路田所、、戈者位址未變化之狀態，並間内^執行更新動作的情況，生第1更新週期時間更長期過以弟1更新週期為基礎之 j糸動作非活化，並更=週期為基礎而實施更新作的部分整合，再以' 束打，便將列系動作再次活化。，在該次數的更新動作姅 91123569.ptd 頁第40