KR100613449B1 - 내부전압 공급회로 - Google Patents

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Abstract

본 발명은 반도체 장치의 내부 전압을 공급하는 회로로서, 제 1 인에이블 신호에 응답하여 제 1 전압을 공급하는 제 1 전압 구동부와; 제 2 인에이블 신호에 응답하여 제 2 전압을 공급하는 제 2 전압 구동부와; 반도체 장치의 전류 구동능력에 따라 소정 시간의 인에이블 구간을 갖는 상기 제 1 인에이블 신호를 공급하는 제 1 인에이블 신호 발생부를 포함하여 구성되되, 반도체 장치의 상기 전류 구동능력이 소정 기준 구동능력보다 큰 경우에는 상기 인에이블 구간의 폭은 소정 기준폭보다 상대적으로 작게 설정되고, 상기 전류 구동능력이 상기 기준 구동능력보다 작은 경우에는 상기 인에이블 구간의 폭은 상기 소정 기준폭보다 상대적으로 크게 설정되는 내부전압 공급회로에 관한 것이다.
내부전압 공급회로

Description

내부전압 공급회로{Internal Voltage Supplying Circuit}
도 1은 일반적인 입출력 센스 앰프 및 그 전원공급 회로에 관한 구성을 도시한 것이다.
도 2는 상기 도 1의 각 신호 파형을 도시한 것이다.
도 3은 반도체 장치의 OCD(off-chip driver) 기능의 개념을 도식화한 것이다.
도 4는 반도체 장치의 전류 구동능력이 소정의 기준 구동능력에 대비하여 낮은 경우 고전압 인에이블 신호의 인에이블 구간폭을 조절하는 방법을 도시한 것이다.
도 5는 반도체 장치의 전류 구동능력이 소정의 기준 구동능력에 대비하여 높은 경우 고전압 인에이블 신호의 인에이블 구간폭을 조절하는 방법을 도시한 것이다.
도 6은 본 발명에 의한 일 실시예에 따른 내부전압 공급회로의 구성을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 센스앰프 전원공급부 120 : 센스 앰프
200 : 고전압 인에이블 신호 발생부
211, 213, 215 : 인에이블 구간 조절부
212, 214, 216 : 지연부
220 : 전달게이트부 230 : 신호조합부
240 : 센스앰프 250 : 출력 드라이버
본 발명은 내부전압 공급회로에 관한 것으로, 더욱 구체적으로는 반도체 장치의 전류 구동능력에 따라 입출력 센스앰프 등에 공급되는 내부전압을 제어하는 내부전압 공급회로에 관한 것이다.
일반적으로, 반도체 장치는 반도체칩의 제조 공정상의 조건, 환경 등의 요인에 의하여 그 제조 품질에 있어 차이가 있을 수 있으며, 이러한 차이로 인해 반도체 장치는 동작 성능에 있어서도 차이가 발생할 수 있다. 그리고, 반도체 장치가 고속화됨에 따라, 이러한 제조 품질의 차이로 인해 반도체 장치의 전류 구동능력 등의 동작 성능이 저하되기도 하는데, 특히 이러한 문제점은 액티브 동작시 반도체 장치의 코어회로부에서 심각하게 발생할 수 있는 바, 이하 도면을 참조하여 종래 반도체 장치에서의 문제점을 살펴 본다.
도 1은 반도체 장치의 코어회로부, 특히 입출력 센스 앰프에 전원을 공급하는 회로 및 입출력 센스앰프를 도시한 것이다. 도시된 바와 같이, 입출력 센스 앰프(120)는 센스앰프 전원공급부(110)로부터 고전압(Vpp) 또는 코어전압(Vcore)을 소스전압으로서 인가 받아 동작한다. 이러한 구성은 SDRAM 이전의 제품에서부터 적용되어 현재 DRAM 주파수 533[MHz] 이상의 제품에서도 채택되어 사용되고 있다.
상기 회로의 동작을 구체적으로 살펴 보면 다음과 같다. 우선, 워드 라인이 턴-온되면 센스앰프는 비트라인(BIT)과 상보 비트라인(/BIT)의 전위차를 감지하게 된다. 이 때, 처음에는 먼저 고전압 인에이블 신호(SAP1)에 응답한 NMOS(N11)가 턴-온되어 고전압(Vpp)이 센스앰프(120)의 소스전원으로서 인가되어 노드(A)의 레벨을 고전압(Vpp)레벨로 만들어 준다. 그리고, 일정한 시간이 흐른 후, 고전압 인에이블 신호(SAP1)는 디스에이블되어 NMOS(N11)는 턴-오프되는 반면, 코어전압 인에이블 신호(SAP2)가 인에이블되어 NMOS(N12)가 턴-온된다. 이에 따라, 코어전압(Vcore)이 센스앰프(120)의 소스전원으로서 인가되어 노드(A)의 레벨은 코어전압(Vcore)레벨로 유지된다.
도 2는 상기 회로에서의 고전압 인에이블신호(SAP1)와 코어전압 인에이블 신호(SAP2)에 따른 각 부위에서의 신호파형을 도시한 것이다. 여기서 볼 수 있는 바와 같이, 센스앰프의 소스전원인 노드(A)의 전위는 고전압 인에이블 신호(SAP1)가 인에이블 되어 있는 구간에서는 고전압(Vpp) 수준으로 상승하다가 고전압 인에이블 신호(SAP1)가 디스에이블되는 구간부터는 코어전압(Vcore) 수준으로 하강하여 유지된다는 것을 알 수 있다.
그런데, 상기와 같은 종래의 반도체 장치에서는 반도체 칩 제조 공정의 환경, 조건 등의 차이에 의한 반도체 장치의 전류 구동능력 등의 동작 성능 차이에는 상관없이 상기 고전압(Vpp)이 인가되는 구간을 일정하게 설정함으로써, 반도체 장치의 AC특성 등의 전기적 특성이 떨어지거나 전류 소모가 증가하는 문제점이 있었다. 즉, 종래에는, 반도체 장치가 제조 공정상의 조건에 의해 전류구동능력 등 제반 동작성능이 떨어지는 소자인 경우에는 충분한 고전압(Vpp)을 공급하지 못해 전류 구동능력이 부족하며, 상기 제반 동작성능이 좋은 소자인 경우에는 과다한 고전압(Vpp)을 공급하여 불필요한 전류소모를 증가시키는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 웨이퍼 제조공정 조건에 따른 반도체 장치의 전류 구동능력 차이를 반영하여 입출력 센스앰프 등의 소스전압으로 사용되는 내부전압을 조절함으로써, 반도체 장치의 전기적 특성을 향상시키고 불필요한 전류소모를 감소시켜 에너지 효율을 증가시킬 수 있는 내부전압 공급회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 장치의 내부 전압을 공급하는 회로로서, 제 1 인에이블 신호에 응답하여 제 1 전압을 공급하는 제 1 전압 구동부와; 제 2 인에이블 신호에 응답하여 제 2 전압을 공급하는 제 2 전압 구 동부와; 반도체 장치의 전류 구동능력에 따라 소정 시간의 인에이블 구간을 갖는 상기 제 1 인에이블 신호를 공급하는 제 1 인에이블 신호 발생부를 포함하여 구성되되,
반도체 장치의 상기 전류 구동능력이 소정 기준 구동능력보다 큰 경우에는 상기 인에이블 구간의 폭은 소정 기준폭보다 상대적으로 작게 설정되고, 상기 전류 구동능력이 상기 기준 구동능력보다 작은 경우에는 상기 인에이블 구간의 폭은 상기 소정 기준폭보다 상대적으로 크게 설정되는 내부전압 공급회로를 제공한다.
본 발명에서, 상기 제 2 인에이블 신호는 상기 제 1 인에이블 신호가 인에이블 상태에서 디스에이블 상태로 천이된 후 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제 1 인에이블 신호 발생부는 초기 인에이블 신호를 입력받아 서로 다른 인에이블 구간폭을 갖는 복수의 인에이블 신호를 발생시키는 복수의 인에이블 구간 조절부를 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블 구간 조절부의 각각은 상기 초기 인에이블 신호를 일정시간 지연시켜 출력하는 지연부와, 상기 지연부로부터의 출력 신호와 상기 초기 인에이블 신호를 논리연산하여 출력하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 논리부는 부정논리곱 연산을 수행하는 낸드(NAND)게이트인 것이 바람직하다.
본 발명에서, 상기 복수의 인에이블 구간 조절부에 포함된 각각의 지연부는 서로 다른 지연시간을 갖는 것이 바람직하다.
본 발명에서, 상기 제 1 인에이블 신호 발생부는 반도체 장치의 전류 구동 능력에 따라 출력 드라이버의 구동 능력을 조절하는 복수의 드라이버 인에이블 신호를 조합하여 복수의 게이트 인에이블 신호를 발생시키는 신호조합부와; 상기 복수의 게이트 인에이블 신호에 응답하여 동작하고, 상기 복수의 인에이블 신호 중 어느 하나를 상기 제 1 인에이블 신호로서 출력하는 전달게이트부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 전달게이트부는 상기 복수의 게이트 인에이블 신호 중 어느 하나의 신호에 응답하여 온-오프 스위칭 동작하는 복수의 전달게이트를 포함하는 것이 바람직하다.
본 발명에서, 상기 반도체 장치는 OCD(off-chip driver) 기능을 구비한 것을 특징으로 한다.
본 발명에서, 상기 제 1 전압 구동부 및 제 2 전압 구동부는 각각 NMOS소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 전압은 고전압이고, 상기 제 2 전압은 코어전압인 것이 바람직하다.
본 발명에서, 상기 제 1 전압 및 제 2 전압은 반도체 장치의 입출력 센스앰프의 소스전원으로 사용되는 것이 바람직하다.
본 발명에서, 상기 반도체 장치는 DDR SDRAM 소자인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다.
DDR SDRAM은 버스 속도의 계속적인 증가에 따른 SDRAM의 한계를 극복하기 위하여, 이러한 SDRAM을 대체할 새로운 표준안 중 하나로서 도입된 것이다. DDR SDRAM은 동작에 있어서는 표준 SDRAM과 거의 유사하나 사이클당 두 번의 전송(클럭 신호의 상승 에지(rising edge)와 하강 에지(falling edge)에서)을 하면서 대역폭을 두 배로 늘린 것이다.
한편, 이러한 DDR SDRAM 기술은 DDR II SDRAM에 이르러, 출력 드라이빙 세기를 제어하여 임피던스 조절을 하기 위하여, 각 단계(step)별로 출력 드라이빙 세기를 증가 또는 하강시키는 기능인 OCD(off-chip driver) 기능을 추가하게 되었다. 이러한 OCD 기능은 출력 드라이빙 세기를 제어함으로써 내부 데이터인 Dout 신호에 대한 임피던스 매칭(impedance matching)을 시키기 위하여 추가된 수단으로서, OCD기능을 구비한 반도체 장치는 반도체 칩의 제조공정 상의 조건, 환경 등의 요인에 의하여 결정된 반도체 장치의 전류 구동능력에 따라 출력 드라이빙 세기를 제어하도록 설계되어 있다.
이를 도 3을 참조하여 설명하면, 만약 반도체 장치의 전류 구동능력이 소정의 기준 전류 구동능력보다 낮은 경우에는 턴-온되는 출력드라이버의 개수를 증가시켜 출력 드라이빙 세기를 증가시키고, 만약 반도체 장치의 전류 구동능력이 기준 전류 구동능력보다 높은 경우에는 턴-온되는 출력드라이버의 개수를 감소시켜 출력 드라이빙 세기를 감소시킨다.
본 발명은 반도체 장치의 자체 전류 구동능력에 따라 출력드라이빙 세기를 조절하는 OCD 기능의 개념적 원리를 입출력 센스앰프 등에 전원을 공급하는 내부전원 공급회로에 적용한 것이다. 즉, 반도체 장치의 상기 전류 구동능력이 소정 기준 전류 구동능력보다 큰 경우에는, 센스앰프에 공급되는 고전압(Vpp)이 인에이블되는 구간의 폭을 상기 소정 기준 전류 구동능력일 때의 기준폭보다 상대적으로 작도록 한다. 반대로, 반도체 장치의 상기 전류 구동능력이 소정 기준 전류 구동능력보다 작은 경우에는, 센스앰프에 공급되는 고전압(Vpp)이 인에이블되는 구간의 폭을 상기 소정 기준 전류 구동능력일 때의 기준폭보다 상대적으로 크도록 한다.
도 4는 반도체 장치의 전류 구동능력이 상기 기준 구동능력에 대비하여 낮은 경우 고전압 인에이블 신호의 인에이블 구간폭을 조절하는 방법을 도시한 것으로서, 제 3 인에이블 구간 조절부를 턴-온시켜 상대적으로 인에이블 구간의 폭이 큰 고전압 인에이블 신호(SAP1)를 출력하도록 하는 것을 나타낸 것이다.
반면, 도 5는 반도체 장치의 전류 구동능력이 소정의 기준 구동능력에 대비하여 높은 경우 고전압 인에이블 신호의 인에이블 구간폭을 조절하는 방법을 도시한 것으로서, 제 1 인에이블 구간 조절부를 턴-온시켜 상대적으로 인에이블 구간의 폭이 작은 고전압 인에이블 신호(SAP1)를 출력하도록 하는 것을 나타낸 것이다.
이하, 도 6을 참조하여 상기와 같은 개념적 원리에 따른 본 발명의 구성 및 동작을 보다 구체적으로 살펴 보도록 한다.
도 6은 본 발명에 의한 일 실시예에 따른 내부전압 공급회로의 구성을 도시한 것으로서, 본 발명에 따른 내부전압 공급회로는 고전압 인에이블 신호(SAP1)에 응답하여 고전압(Vpp)을 공급하는 NMOS(N100)와; 코어전압 인에이블 신호(SAP2)에 응답하여 코어 전압을 공급하는 NMOS(N200)와; 반도체 장치의 전류 구동능력에 따라 소정 시간의 인에이블 구간을 갖는 상기 고전압 인에이블 신호(SAP1)를 공급하는 고전압 인에이블 신호 발생부(200)를 포함하여 구성된다. 상기에서, 반도체 장치의 상기 전류 구동능력이 소정 기준 구동능력보다 큰 경우에는 상기 인에이블 구간의 폭은 소정 기준폭보다 상대적으로 작게 설정되고, 상기 전류 구동능력이 상기 기준 구동능력보다 작은 경우에는 상기 인에이블 구간의 폭은 상기 소정 기준폭보다 상대적으로 크게 설정된다.
코어전압 인에이블 신호(SAP2)는 상기 고전압 인에이블 신호(SAP1)가 인에이블 상태에서 디스에이블 상태로 천이된 후 인에이블된다.
고전압 인에이블 신호 발생부(200)는 초기 인에이블 신호(PRE_SAP1)를 입력받아 서로 다른 인에이블 구간폭을 갖는 복수의 인에이블 신호(SAP1_1, SAP1_2, SAP1_3)를 발생시키는 복수의 인에이블 구간 조절부(211, 213, 215)를 포함한다. 그리고, 인에이블 구간 조절부(211, 213, 215)의 각각은 초기 인에이블 신호(PRE_SAP1)를 일정시간 지연시켜 출력하는 지연부(212, 214, 216)와, 상기 지연부(212, 214, 216)로부터의 출력 신호와 초기 인에이블 신호(PRE_SAP1)를 부정논리곱 연산하여 출력하는 낸드게이트(ND11, ND12, ND13)를 포함한다.
고전압 인에이블 신호 발생부(200)는 반도체 장치의 전류 구동 능력에 따라 출력 드라이버(250)의 구동 능력을 조절하는 복수의 드라이버 인에이블 신호(ocd_drv5, ocd_drv9)를 조합하여 복수의 게이트 인에이블 신호를 발생시키는 신호조합부(230)와; 상기 복수의 게이트 인에이블 신호에 응답하여 동작하고, 상기 복수의 인에이블 신호(SAP1_1, SAP1_2, SAP1_3) 중 어느 하나를 고전압 인에이블 신호(SAP1)로서 출력하는 전달게이트부(220)를 더 포함한다. 전달게이트부(220)는 상기 복수의 게이트 인에이블 신호 중 어느 하나의 신호에 응답하여 온-오프 스위칭 동작하는 복수의 전달게이트(T10, T20, T30)를 포함한다.
이와 같이, 구성된 본 실시예의 동작을 구체적으로 설명하면 다음과 같다.
반도체 장치에서, 출력드라이버의 출력 드라이빙 세기는 자체 전류 구동능력과 기준 전류 구동능력을 비교하여 결정된다. 여기서, 기준 전류 구동능력 수준이라 함은 반도체 장치의 자체 전류 구동능력의 표준이 되는 값으로서, 반도체 장치의 특성, 기능 등에 따라 결정될 수 있으며, 이를 기준으로 하여 반도체 장치의 전류 구동능력의 수준이 높은지 낮은지 결정된다.
먼저, 반도체 장치의 전류 구동능력이 기준 전류구동능력 수준인 경우에는 복수의 드라이버 인에이블 신호 중 ocd_drv4, ocd_drv5, ocd_drv6 및 ocd_default만이 인에이블 상태가 된다. 따라서, 드라이버 인에이블 신호(ocd_drv5)는 하이레벨이 되고 드라이버 인에이블 신호(ocd_drv9)는 로우레벨이 되어 신호조합부(230)에 입력된다. 이에 따라 낸드게이트(ND22)의 출력은 로우레벨이 되고, 낸드게이트(ND21)와 낸드게이트(ND23)의 출력은 하이레벨이 되므로, 전달게이트(T20)만이 턴-온된다.
따라서, 초기 인에이블 신호(PRE_SAP1)는 인에이블 구간 조절부(213)에 인가 된 후, 지연부(214)의 지연시간과 동일한 제 1 시간 만큼의 인에이블 구간을 갖는 신호로 변환되어 고전압 인에이블 신호(SAP1)로서 출력된다. 그리고, NMOS(N100)는 상기 고전압 인에이블 신호(SAP1)를 게이트로 인가받아 상기 제 1 시간 동안 고전압(Vpp)을 센스앰프(240)에 공급한 후 디스에이블 되며, 그 이후에는 코어 전압 인에이블 신호(SAP2)에 의해 인에이블되는 NMOS(N200)가 코어전압(Vcore)을 센스앰프(240)에 공급한다.
한편, 만약 반도체 장치의 자체 전류 구동능력이 기준 전류구동능력 수준보다 큰 경우에는 복수의 드라이버 인에이블 신호 중 ocd_drv4만 인에이블 상태가 된다. 따라서, 드라이버 인에이블 신호(ocd_drv5)와 드라이버 인에이블 신호(ocd_drv9)는 모두 로우레벨이 되어 신호조합부(230)에 입력된다. 이에 따라 낸드게이트(ND23)의 출력은 로우레벨이 되고, 낸드게이트(ND21)와 낸드게이트(ND22)의 출력은 하이레벨이 되므로, 전달게이트(T10)만이 턴-온된다.
따라서, 초기 인에이블 신호(PRE_SAP1)는 인에이블 구간 조절부(211)에 인가된 후, 지연부(212)의 지연시간과 동일한 제 2 시간 만큼의 인에이블 구간을 갖는 신호로 변환되어 고전압 인에이블 신호(SAP1)로서 출력된다. 여기서, 상기 제 2 시간은 상기 제 1 시간보다 더 작은 값으로 설정된다. NMOS(N100)는 상기 고전압 인에이블 신호(SAP1)를 게이트로 인가받아 상기 제 2 시간 동안 고전압(Vpp)을 센스앰프(240)에 공급한 후 디스에이블 되며, 그 이후에는 코어 전압 인에이블 신호(SAP2)에 의해 인에이블되는 NMOS(N200)가 코어전압(Vcore)을 센스앰프(240)에 공급한다.
따라서, 반도체 장치의 자체 전류 구동능력이 기준 전류구동능력 수준보다 큰 경우에는 센스앰프에 고전압을 인가하는 구간을 기준 구간보다 더 작게 하여 불필요한 전류 소모가 발생하지 않도록 할 수 있다.
반면, 만약 반도체 장치의 자체 전류 구동능력이 기준 전류구동능력 수준보다 작은 경우에는 복수의 드라이버 인에이블 신호 중 ocd_drv4, ocd_drv5, ocd_drv6, ocd_default, ocd_drv8 및 ocd_drv9가 모두 인에이블 상태가 된다. 따라서, 드라이버 인에이블 신호(ocd_drv5)와 드라이버 인에이블 신호(ocd_drv9)는 모두 하이레벨이 되어 신호조합부(230)에 입력된다. 이에 따라 낸드게이트(ND21)의 출력은 로우레벨이 되고, 낸드게이트(ND22)와 낸드게이트(ND23)의 출력은 하이레벨이 되므로, 전달게이트(T30)만이 턴-온된다.
따라서, 초기 인에이블 신호(PRE_SAP1)는 인에이블 구간 조절부(215)에 인가된 후, 지연부(216)의 지연시간과 동일한 제 3 시간 만큼의 인에이블 구간을 갖는 신호로 변환되어 고전압 인에이블 신호(SAP1)로서 출력된다. 여기서, 상기 제 3 시간은 상기 제 1 시간보다 더 큰 값으로 설정된다. NMOS(N100)는 상기 고전압 인에이블 신호(SAP1)를 게이트로 인가받아 상기 제 3 시간 동안 고전압(Vpp)을 센스앰프(240)에 공급한 후 디스에이블 되며, 그 이후에는 코어 전압 인에이블 신호(SAP2)에 의해 인에이블되는 NMOS(N200)가 코어전압(Vcore)을 센스앰프(240)에 공급한다.
따라서, 반도체 장치의 자체 전류 구동능력이 기준 전류구동능력 수준보다 작은 경우에는 센스앰프에 고전압을 인가하는 구간을 기준 구간보다 더 크게 하여 반도체 장치의 구동특성, AC 특성 등의 전기적 특성이 저하되지 않고 양호하도록 할 수 있다.
상기에서는 신호조합부(230)에 인가되는 드라이버 인에이블 신호의 개수를 2개로 한 경우에 대하여 개시하였으나, 본 발명은 여기에 한정되는 것이 아니다. 따라서, 반도체 장치의 자체 전류 구동능력에 따라 상기 고전압을 인에이블 시키는 구간을 보다 세밀화하기 위하여 더 많은 드라이버 인에이블 신호를 사용할 수 있으며, 인에이블 구간 조절부 및 전달게이트의 개수도 더 많이 설치할 수 있다.
이상 살펴 본 바와 같이, 본 발명에 따른 내부전압 공급회로는 웨이퍼 제조공정 조건에 따른 반도체 장치의 전류 구동능력 차이에 따라 내부전압의 고전압 인가 구간폭을 감소 또는 증가시켜 조절함으로써, 반도체 장치의 전기적 특성을 향상시키고 보다 안정적인 동작 특성을 확보할 수 있으며, 불필요한 전류소모를 감소시켜 에너지 효율을 증가시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 내부전압 공급회로는 웨이퍼 제조공정 조건에 따른 반도체 장치의 전류 구동능력 차이에 따라 입출력 센스앰프 등의 소스전압으로 사용되는 내부전압의 고전압 인가 구간폭을 감소 또는 증가시킴으로 써, 반도체 장치의 전기적 특성을 향상시키고 보다 안정적인 동작 특성을 확보할 수 있으며, 불필요한 전류소모를 감소시켜 에너지 효율을 증가시킬 수 있는 효과를 가진다.

Claims (13)

  1. 반도체 장치의 내부 전압을 공급하는 회로로서,
    제 1 인에이블 신호에 응답하여 제 1 전압을 공급하는 제 1 전압 구동부와;
    상기 제 1 인에이블 신호가 인에이블 상태에서 디스에이블 상태로 천이된 후 인에이블되는 제 2 인에이블 신호에 응답하여 제 2 전압을 공급하는 제 2 전압 구동부와;
    반도체 장치의 전류 구동능력에 따라 소정 시간의 인에이블 구간을 갖는 상기 제 1 인에이블 신호를 공급하는 제 1 인에이블 신호 발생부를 포함하여 구성되되,
    반도체 장치의 상기 전류 구동능력이 소정 기준 구동능력보다 큰 경우에는 상기 인에이블 구간의 폭은 소정 기준폭보다 상대적으로 작게 설정되고, 상기 전류 구동능력이 상기 기준 구동능력보다 작은 경우에는 상기 인에이블 구간의 폭은 상기 소정 기준폭보다 상대적으로 크게 설정되는 내부전압 공급회로.
  2. 제 1 항에 있어서, 상기 제 2 인에이블 신호는 상기 제 1 인에이블 신호가 인에이블 상태에서 디스에이블 상태로 천이된 후 인에이블되는 내부전압 공급회로.
  3. 제 1항에 있어서,
    상기 제 1 인에이블 신호 발생부는 초기 인에이블 신호를 입력받아 서로 다 른 인에이블 구간폭을 갖는 복수의 인에이블 신호를 발생시키는 복수의 인에이블 구간 조절부를 포함하는 내부전압 공급회로.
  4. 제 3항에 있어서, 상기 인에이블 구간 조절부의 각각은 상기 초기 인에이블 신호를 일정시간 지연시켜 출력하는 지연부와, 상기 지연부로부터의 출력 신호와 상기 초기 인에이블 신호를 논리연산하여 출력하는 논리부를 포함하는 내부전압 공급회로.
  5. 제 4항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 낸드(NAND)게이트인 내부전압 공급회로.
  6. 제 4항에 있어서, 상기 복수의 인에이블 구간 조절부에 포함된 각각의 지연부는 서로 다른 지연시간을 갖는 것을 특징으로 하는 내부전압 공급회로.
  7. 제 3항에 있어서,
    상기 제 1 인에이블 신호 발생부는
    반도체 장치의 전류 구동 능력에 따라 출력 드라이버의 구동 능력을 조절하는 복수의 드라이버 인에이블 신호를 조합하여 복수의 게이트 인에이블 신호를 발생시키는 신호조합부와;
    상기 복수의 게이트 인에이블 신호에 응답하여 동작하고, 상기 복수의 인에이블 신호 중 어느 하나를 상기 제 1 인에이블 신호로서 출력하는 전달게이트부를 더 포함하는 내부전압 공급회로.
  8. 제 7항에 있어서,
    상기 전달게이트부는 상기 복수의 게이트 인에이블 신호 중 어느 하나의 신호에 응답하여 온-오프 스위칭 동작하는 복수의 전달게이트를 포함하는 내부전압 공급회로.
  9. 제 7항 또는 제 8항에 있어서,
    상기 반도체 장치는 OCD(off-chip driver) 기능을 구비한 것을 특징으로 하는 내부전압 공급회로.
  10. 제 1항에 있어서, 상기 제 1 전압 구동부 및 제 2 전압 구동부는 각각 NMOS 소자를 포함하여 구성되는 내부전압 공급회로.
  11. 제 1항에 있어서, 상기 제 1 전압은 고전압이고, 상기 제 2 전압은 코어전압인 내부전압 공급회로.
  12. 제 1 항에 있어서, 상기 제 1 전압 및 제 2 전압은 반도체 장치의 입출력 센스앰프의 소스전원으로 사용되는 내부전압 공급회로.
  13. 제 1 항에 있어서, 상기 반도체 장치는 DDR SDRAM 소자인 내부전압 공급회로.
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