KR100452319B1 - 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법 - Google Patents

반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법 Download PDF

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Abstract

반도체 메모리 장치가 롱 사이클로 동작되는 경우에는 전력의 소모가 줄어들고, 쇼트 사이클로 동작되는 경우에는 피크전류의 소모에 의한 내부전원전압의 강하가 신속히 복구되어 내부전원전압의 변동이 최소화 또는 줄어드는 것이 가능한 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법이 개시되어 있다. 본 발명에 따른 내부전원전압 제어방법에 따르면, 기준전압의 레벨을 목표로 내부전원전압을 발생하는 드라이버 스테이지를 동작시키는데 필요한 전류 싱크를 복수의 경로로서 준비하고, 상기 경로중 적어도 하나의 전류 싱크 경로를 액티브 동작 검출신호로써 제어하는 것을 특징으로 한다. 내부전원전압의 제어를 위한 본 발명의 발생회로는, 기준전압을 발생하는 기준전압 발생기와, 신호의 천이에 응답하여 어드레스 천이 검출신호를 생성하는 펄스 발생부와, 노말 인에이블 신호 및 상기 어드레스 천이 검출신호에 함께 응답하여 상기 기준전압의 레벨에 상응하는 내부전원전압을 생성하여 대응되는 파워소스에 제공하는 드라이버 스테이지를 구비한다.

Description

반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법{internal voltage down converter and internal voltage controlling method in semiconductor memory device}
본 발명은 내부전원전압 발생에 관한 것으로, 특히 비동기식 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법에 관한 것이다.
반도체 메모리 장치가 고집적화, 고속화되어 감에 따라, 내부전원전압은 메모리 장치의 신뢰성과 전력 소모량의 관점에서 보다 낮은 레벨로서 칩 내부에 인가되는 것이 바람직하다. 따라서, 상대적은 높은 레벨의 외부전원전압을 일정 레벨로 강하하여 반도체 메모리 장치의 동작에 필요한 내부전원전압을 발생하는 내부전원전압 발생회로가 필요하게 된다. 특히, 비동기식 저전력 SRAM에서는 동작 전원전압의 범위가 상대적으로 넓을 경우에 외부전원전압을 변환하여 일정한 내부전원전압을 칩 내부에 공급하는 내부전원전압 발생회로(Internal Voltage down Converter)가 많이 채용되어진다.
상기 내부전원전압 발생회로는 기준전압 발생기(reference voltage generator)와, 상기 기준전압 발생기로부터 출력된 기준전압과 출력되는 내부전원전압을 비교하여 상기 기준전압에 추종(trace)되는 레벨로 내부전원전압을 발생하는 드라이버 스테이지(driver stage)로 구성된다. 내부전원전압 발생기로서도 불려지는 상기 드라이버 스테이지는 통상적으로 전류 미러 타입 차동증폭기로 구성되어 있는데, 상기 드라이버 스테이지를 동작시키는데 필요한 전류 싱크(current sink)가 단일 경로(path)로 되어 있는 것이 일반적이다.
따라서, 종래에는 통상적인 내부전원전압 발생회로를 채용한 반도체 메모리장치의 경우에, 워드라인이 구동되거나 센스앰프가 인에이블 될 때 순간적으로 많은 동작전류가 소모됨에 따라 내부전원전압이 매우 큰 폭으로 강하된다. 결국, 내부전원전압 발생회로의 최종 드라이버 스테이지에서 많은 전류가 소모됨에 따라 상대적으로 롱 사이클(long cycle) 시의 평균 동작전류(Icc) 특성이 좋지 않은 문제점이 있어왔다.
따라서, 내부전원전압 레벨로의 복귀속도가 빠른 동작을 갖는 내부전원전압 발생회로 및 설정된 내부전원전압 레벨로의 복귀속도가 빠르도록 하는 내부전원전압 발생회로의 제어기술이 요구된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 장치의 동작을 보다 안정하게 할 수 있는 내부전원전압 발생회로 및 내부전원전압 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치가 롱 사이클로 동작되는 경우에는 전력의 소모를 줄이고, 쇼트 사이클로 동작되는 경우에는 특정구간에서의 피크전류의 소모에 의한 내부전원전압의 강하를 최소화 또는 줄일 수 있는 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 드라이버 스테이지의 전압강하 응답 타임을 보다 빠르게 할 수 있는 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 동작 시 전력의 소모를 최소화 또는 줄일 수 있는 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 칩의 내부에 인가되는 내부전원전압의 변동을 최소화 또는 줄일 수 있는 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리의 평균동작 전류의 특성을 양호하게 할 수 있는 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 복수 경로의 전류 싱크를 갖는 내부전원전압 발생기를 제공함에 있다.
본 발명의 또 다른 목적도 어드레스 천이 검출신호를 이용하여 드라이버 스테이지를 동작시키는데 필요한 복수의 전류 싱크 경로중 적어도 하나의 전류 싱크 경로를 제어할 수 있는 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법을 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따른 반도체 메모리 장치의 내부전원전압 발생회로는, 기준전압을 발생하는 기준전압 발생기와, 신호의 천이에 응답하여 어드레스 천이 검출신호를 생성하는 펄스 발생부와, 노말 인에이블 신호 및 상기 어드레스 천이 검출신호에함께 응답하여 상기 기준전압의 레벨에 상응하는 내부전원전압을 생성하여 대응되는 파워소스에 제공하는 드라이버 스테이지를 구비한다.
바람직 하기로, 상기 드라이버 스테이지는, 제1 전류 싱크를 제어하는 노말 인에이블 신호에 응답하여 기준전압의 레벨과 출력되는 내부전원전압의 레벨차를 증폭하는 전류 미러 타입의 차동증폭기와, 상기 차동증폭기의 제1출력단에 나타나는 출력에 따라 외부전원전압을 드라이빙하여 상기 내부전원전압을 출력하는 구동부와, 상기 차동증폭기의 상기 제1 전류 싱크와는 병렬로 되는 제2 전류 싱크를 이루며 상기 노말 인에이블 신호와는 별도로 인가되는 상기 어드레스 천이 검출신호에 응답하여 일정 타임구간동안에만 상기 제2 전류 싱크의 경로를 활성화시키는 액티브 파워드롭 방지부를 구비한다. 상기 펄스 발생기는 반도체 메모리 장치내에서 어드레스 천이 검출 신호를 출력하는 통상의 어드레스 천이 검출기를 활용할 수 있음은 물론이다.
또한 본 발명의 다른 양상에 따라 내부전원전압 제어방법은, 기준전압의 레벨을 목표로 내부전원전압을 발생하는 드라이버 스테이지를 동작시키는데 필요한 전류 싱크를 복수의 경로로서 준비하고, 상기 경로중 적어도 하나의 전류 싱크 경로를 액티브 동작 검출신호로써 제어하는 것을 특징으로 한다.
상기 액티브 동작 검출신호는 바람직하기로, 어드레스 신호 또는 데이터 신호의 천이를 검출하여 생성한 어드레스 천이 검출신호가 될 수 있다.
상기한 회로 및 방법적 구성에 따르면, 별도로 추가된 전류 싱크 경로가 특정한 동작구간 동안에만 추가로 형성되므로, 반도체 메모리 장치가 롱 사이클로 동작되는 경우에는 전력의 소모가 줄어들고, 쇼트 사이클로 동작되는 경우에는 피크전류의 소모에 의한 내부전원전압의 강하가 신속히 복구되어 내부전원전압의 변동이 최소화 또는 줄어든다.
도 1은 본 발명의 실시 예에 따른 내부전원전압 발생회로의 연결구조를 보인 블록도
도 2는 도 1중 드라이버 스테이지의 일 구현 예를 보인 세부회로도
도 3은 도 1중 펄스 발생부의 일 구현 예를 보인 도면
도 4는 도 3에 따른 동작 타이밍도
도 5는 도 1중 드라이버 스테이지의 동작에 따른 롱 사이클 동작전류의 공급타이밍도
도 6은 도 2의 동작에 따라 반도체 메모리 장치내의 전원공급 변동율을 종래와 비교하여 보인 시뮬레이션 그래프
도 7은 본 발명의 변형 실시 예에 따라 어드레스 천이 검출 신호를 분할적으로 인가하여 내부전원전압의 공급을 제어하는 동작 타이밍도
이하에서는 본 발명의 실시 예에 따른 반도체 메모리 장치의 내부전원전압 발생회로 및 내부전원전압 제어방법에 대한 바람직한 실시 예들이 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
도 1은 본 발명의 실시 예에 따른 내부전원전압 발생회로의 연결구조를 보인 블록도이다. 도면에서 보여지는 바와 같이, 제1,2 기준전압을 발생하는 기준전압 발생기(10)와, 어드레스 신호의 천이에 응답하여 어드레스 천이 검출신호를 생성하는 펄스 발생부(40)와, 노말 인에이블 신호 및 상기 어드레스 천이 검출신호에 함께 응답하여 상기 제1,2 기준전압의 레벨에 각기 상응하는 내부전원전압을 각기 생성하여 대응되는 제1,2 파워소스(30,31)에 각기 제공하는 제1,2 드라이버 스테이지(20,21)는 상기 내부전원전압 발생회로를 구성한다. 여기서, 상기 제1,2 기준전압은 서로 다른 레벨로 생성되거나, 서로 동일한 레벨로 생성될 수 있다. 또한, 제1 내부전원전압을 받는 상기 제1 파워소스(30)가 메모리 셀 어레이 영역인 경우에 제2 내부전원전압을 받는 상기 제2 파워소스(31)는 주변회로 영역일 수 있다. 도 1에서 보여지는 바와 같이, 상기 제1,2 드라이버 스테이지(20,21)는 메모리 내부의 전력소모가 상대적으로 적은 경우에는 노말 인에이블 신호에 응답하여 내부전원전압을 발생하지만, 메모리 내부의 전력소모가 상대적으로 큰 경우에는 상기 노말 인에이블 신호 및 상기 어드레스 천이 검출신호에 함께 응답하여 내부전원전압을 발생한다. 그럼에 의해, 드라이버 스테이지의 슬루 레이트(slew rate)를 향상시켜 내부전원전압의 변동을 최소화 또는 줄이는 것이다.
도 2는 도 1중 드라이버 스테이지(20,21)의 일 구현 예를 보인 세부회로도이다. 도 2를 참조하면, 제1 전류 싱크를 제어하기 위한 칩선택 신호(CS) 또는 기준신호(REF3) 등과 같은 노말 인에이블 신호에 응답하여 기준전압(REFi)의 레벨과 출력되는 내부전원전압(IVCi)의 레벨차를 증폭하는 전류 미러 타입의 차동증폭기(210)와, 상기 차동증폭기(210)의 제1출력단에 나타나는 출력에 따라 외부전원전압을 드라이빙하여 상기 내부전원전압을 출력하는 구동부(220)와, 상기 차동증폭기(210)의 상기 제1 전류 싱크와는 병렬로 형성되는 제2 전류 싱크의 노드와 접지간에 연결되고 상기 노말 인에이블 신호와는 별도로 인가되는 상기 어드레스 천이 검출신호(ΦATD)에 응답하여 일정 타임구간동안에만 상기 전류 싱크 경로를 활성화시키는 액티브 파워드롭 방지부(230)는 상기 내부전원전압 발생기로서 기능하는 드라이버 스테이지(20,21)에 포함된다.
상기 차동증폭기(210)는, 소오스로 외부전원전압(EVC)을 공통으로 수신하며 게이트가 서로 연결된 피형 모오스 트랜지스터들(PM1,PM2)와, 상기 피형 모오스 트랜지스터들(PM1,PM2)의 드레인에 드레인이 각기 대응 연결된 엔형 모오스 트랜지스터들(NM1,NM2)과, 전류 미러타입의 차동증폭기를 구성하기 위해 상기 엔형 모오스트랜지스터들(NM1,NM2)의 공통 소오스에 드레인이 연결되고 소오스가 접지에 연결된 전류 싱크 형성용 엔형 모오스 트랜지스터(NM3)로 구성된다. 도면에서, 노드(N2)는 상기 차동증폭기(210)의 제1출력단이 되고, 노드(N3)는 제2출력단이 되며, 노드(N4)는 전류 싱크 노드가 된다. 또한, 상기 엔형 모오스 트랜지스터(NM1)의 게이트는 차동증폭기(210)의 제1입력단이 되고, 상기 엔형 모오스 트랜지스터(NM2)의 게이트는 제2입력단이 되는 동시에 내부전원전압(IVCi)을 생성하는 상기 드라이버 스테이지(20,21)의 출력단이 된다.
상기 구동부(220)는 상기 차동증폭기(210)의 제1출력단(N2)에 게이트가 연결되고, 소오스로는 상기 외부전원전압을 수신하며 입출력노드(N5)에 연결된 드레인으로 상기 내부전원전압(IVCi)을 출력하는 피형 모오스 트랜지스터(PM3)로 구성된다.
또한, 상기 액티브 파워드롭 방지부(230)는 상기 차동증폭기(210)의 전류 싱크 노드(N4)와 접지(VSS)간에 드레인-소오스 채널이 연결되고 상기 노말 인에이블 신호(REF3)와는 별도로 인가되는 상기 어드레스 천이 검출신호(ΦATD)를 게이트로 수신하는 엔형 모오스 트랜지스터(NM4)로 구성된다.
여기서, 상기 전류 싱크의 경로를 다중으로 구현한 경우에 액티브 파워드롭 방지부(230)는 그에 대응하여 확장설치할 수 있음은 물론이며, 어드레스 천이 검출신호 이외에도 칩선택신호나 데이터 신호의 천이를 감지하여 생성한 신호를 사용할 수 있을 것이다.
도 3은 도 1중 펄스 발생부의 일 구현 예를 보인 도면이다. 도 3을 참조하면, 어드레스 신호(ADDi)의 라이징을 검출하여 일정 구간의 펄스신호를 생성하는 라이징 에지 검출부(41), 상기 어드레스 신호의 폴링을 검출하여 일정 구간의 펄스신호를 생성하는 폴링 에지 검출부(42), 및 상기 라이징 에지 검출부(41)와 상기 폴링 에지 검출부(42)로부터 생성된 펄스신호들을 논리조합하여 펄스형태의 어드레스 감지 천이신호를 출력하는 논리 게이팅부(43)의 연결구성이 보여진다.
도면에서, 상기 라이징 에지 검출부(41)는, 상기 어드레스 신호(ADDi)를 반전하여 노드(Nd2)에 제공하는 인버터(INV1)와, 상기 인버터(INV1)의 출력을 다시 반전하는 인버터(INV2)와, 상기 인버터(INV2)의 출력을 일정 타임구간 만큼 지연하여 노드(Nd1)에 제공하는 딜레이 단(D1)과, 상기 노드(Nd1)와 상기 노드(Nd2)의 출력신호를 입력하여 노드(Nd3)에 노아 응답을 제공하는 노아 게이트(NOR1)로 구성된다. 또한, 상기 폴링 에지 검출부(42)는 상기 어드레스 신호(ADDi)를 반전하는 인버터(INV3)와, 상기 인버터(INV3)의 출력을 일정 타임구간 만큼 지연하여 노드(Nd4)에 제공하는 딜레이 단(D2)과, 상기 노드(Nd4)의 출력신호와 상기 어드레스 신호(ADDi)를 입력하여 노드(Nd5)에 노아 응답을 제공하는 노아 게이트(NOR2)로 구성된다. 상기 논리 게이팅부(43)는 상기 노드들(Nd3,Nd5)의 출력신호를 입력하여 노아 응답을 생성하는 노아 게이트(NOR3)와, 상기 노아 게이트(NOR3)의 출력을 반전하여 상기 어드레스 천이 검출신호(ΦATD)를 생성하는 인버터(INV4)로 구성된다.
다이나믹 랜덤 억세스 메모리의 동작과는 다르게 리프레쉬 동작이 필요 없고 상대적으로 고속의 억세스 동작을 갖는 스태틱 랜덤 억세스 메모리 중에서, 외부에서 클럭펄스를 받지 않고 내부에서 발생된 클럭신호에 기준하여 억세스 동작을 행하는 비동기 타입 SRAM은 내부에서 클럭신호를 발생시키기 위해 어드레스 천이 검출기를 구비하고 있다. 따라서, 본 발명에 따른 회로가 비동기 타입 SRAM에 채용되는 경우에 상기 어드레스 천이 검출신호(ΦATD)는 상기 어드레스 천이 검출기로부터 얻을 수 있다.
도 4는 도 3에 따른 동작 타이밍도로서, 어드레스 신호(ADDi)가 파형 ADDi와 같을 때 상기 노드들(Nd3,Nd5)의 각각에는 파형 Nd3,Nd5가 생성되고, 상기 인버터(INV4)는 파형 ΦATD과 같은 상기 어드레스 천이 검출신호(ΦATD)를 출력한다.
도 5는 도 1중 드라이버 스테이지의 동작에 따른 롱 사이클 동작전류의 공급타이밍도이다. 도면에서 파형 ADDi는 펄스 발생부(40)에 인가되는 어드레스 신호 또는 데이터 신호이다. 상기 펄스 발생부(40)는 도 3과 같이 구성될 수 있으므로, 도 4와 같은 파형들을 출력한다. 결국, 상기 펄스 발생부(40)는 도 5의 파형 ΦATD를 어드레스 천이 검출신호(ΦATD)로서 출력한다. 상기 어드레스 천이 검출신호(ΦATD)는 도 2와 같이 구성되는 드라이버 스테이지(20,21)내의 액티브 파워드롭 방지부(230)를 구성하는 엔형 모오스 트랜지스터(NM4)의 게이트로 인가된다. 이에 따라, 이미 턴온되어 노말 전류 싱크 경로를 형성하는 엔형 모오스 트랜지스터(NM3)와 함께, 상기 엔형 모오스 트랜지스터(NM4)가 턴온되어, 상기 노말 전류 싱크의 경로와는 별도로 추가의 전류 싱크 경로가 형성된다. 그럼에 의해, 상기 드라이버 스테이지(20,21)를 구성하는 차동증폭기(210)의 동작특성이 빠르게 되어, 내부전원전압의 강하가 신속히 복구된다. 결국, 내부전원전압의 변동이 최소화 또는 줄어드는 것이다. 도 5에서 보여지는 본 발명에 따른 파형 PI에서 알 수 있는 바와 같이, 반도체 메모리 장치의 평균 동작 전류(Icc)는 종래의 파형 PA과는 달리 특정 타임구간에서만 많고, 나머지 타임구간에서는 적게 된다. 결국, 드라이버 스테이지에 별도로 추가된 전류 싱크 경로가 특정한 동작구간 동안에만 추가로 활성화되므로, 반도체 메모리 장치가 롱 사이클로 동작되는 경우에는 상대적으로 전력의 소모가 줄어든다. 또한, 쇼트 사이클로 동작되는 경우에는 피크전류의 소모에 의한 내부전원전압의 강하가 신속히 복구되어 내부전원전압의 변동이 최소화 또는 줄어든다.
도 6은 도 2의 동작에 따라 반도체 메모리 장치내의 전원공급 변동율을 종래와 비교하여 보인 시뮬레이션 그래프이다. 도면내의 상부에 보여지는 그래프는 가로축을 mSec 단위의 타임으로 정하고 세로축을 볼트(Volt)단위의 내부전원전압으로 정한 경우에 내부전원전압의 변동이 쉽게 보여지는 그래프이다. 도면에서 부호 PA1은 종래기술의 경우를 가리키고, 부호 PI1은 본 발명의 경우를 가리킨다. 도면내의 하부에 보여지는 그래프는 가로축을 mSec 단위의 타임으로 정하고 세로축을 밀리 암페어(mA)단위의 내부전원으로 정한 경우에 내부전류의 소모를 예로 든 것이다. 즉, 하부의 그래프에서 보여지는 바와 같이 전류의 소모가 특정 구간에서 피크(peak) 치(value)로 발생한 경우에 상기 어드레스 천이 검출신호(ΦATD)를 사용한 본 발명의 경우가 종래의 그래프(PA1)에 비해 훨씬 더 전원의 변동이 적으며 보다 신속하게 목표레벨로 복구된다는 것을 알 수 있다. 결국, 전류 싱크 경로를 복수로 구현하고 상기 어드레스 천이 검출신호(ΦATD)로써 하나의 전류 싱크 경로를 제어케 함에 의해, 순간적으로 드롭된 내부전원전압의 레벨이 원래의 레벨인 상기 기준전압의 레벨로 빠르게 복귀된다.
도 6의 그래프에 대한 보다 철저한 이해를 제공할 의도외에는 다른 의도없이 도 2의 동작을 설명하면 다음과 같다. 액티브 파워드롭 방지부(230)를 구성하는 엔형 모오스 트랜지스터(NM4)가 턴 오프된 경우에도, 노말 전류 싱크 경로를 형성하는 엔형 모오스 트랜지스터(NM3)가 일단 턴온 되면 상기 차동 증폭기(210)와 상기 구동부(220)는 내부전원전압 발생에 관련된 동작을 행한다. 예를 들어, 트랜지스터들이 포화영역에서 동작되도록 바이어스를 잡았다고 가정한 상태에서, 기준전압(REF1)의 레벨이 노드(N5)의 레벨보다 높은 경우에는 엔형 모오스 트랜지스터(NM1)는 엔형 모오스 트랜지스터(NM2)보다 강하게(strongly)턴온된다. 반면에 엔형 모오스 트랜지스터(NM2)는 상기 엔형 모오스 트랜지스터(NM1)보다 약하게(slightly) 턴온된다. 이에 따라, 노드 (N2)를 통해 흐르는 전류는 노드(N3)를 통해 흐르는 전류보다 많으므로 노드(N2)의 전압레벨은 정상상태의 전압보다 낮아진다. 이에 따라, 피형 모오스 트랜지스터(220)는 턴온되어 노드(N5)의 전압레벨은 증가하기 시작한다. 상기 노드(N5)를 통해 피드백 입력되는 내부전원전압(IVCi)의 레벨이 계속 증가하여 마침내 상기 기준전압(REF1)의 레벨보다 높은 경우에, 반대로 상기 엔형 모오스 트랜지스터(NM2)가 상기 엔형 모오스 트랜지스터(NM1)보다 강하게 턴온되어, 노드(N2)의 전압레벨이 점차로 증가한다. 이에 따라, 피형 모오스 트랜지스터(PM3)는 게이트로 높은 전압을 받게 되므로 마침내 턴오프 된다. 상기한 동작에 의해, 상기 내부전원전압(IVCi)의 레벨은 기준전압을 추종(trace)하게된다. 여기서, 상기 구동부(220)의 피형 모오스 트랜지스터(PM3)를 턴온 또는 턴오프 상태로 제어하는 동작은 드라이버 스테이지의 응답 타임과 직결된다. 본 발명에서는 상기 응답 타임을 개선하기 위해 전류소모가 심한 특정한 구간에서만 전류 싱크의 능력을 크게 한다. 즉, 전류소모가 심할 때 인가되는 상기 어드레스 천이 검출신호를 상기 트랜지스터(NM4)에 제공하여 전류 싱크의 용량을 보다 크게 하여 주는 것이다. 결국, 이 경우에는 엔형 모오스 트랜지스터들(NM3,NM4)이 모두 턴온되므로 전류 싱크 경로가 복수로 형성되어 상기 차동증폭기의 동작이 보다 신속히 되는 것이다.
상기 어드레스 천이 검출신호가 인가되지 않은 경우에는 상기 트랜지스터(NM3)에 의한 노말 전류싱크 경로만이 형성되므로 상기 트랜지스터(NM3)의 사이즈를 작게 하는 경우에 전력 세이빙이 구현된다. 상기 엔형 모오스 트랜지스터들(NM3,NM4)중 엔형 모오스 트랜지스터(NM3)의 사이즈는 엔형 모오스 트랜지스터(NM4)의 사이즈보다 크게 하는 것이 보통이지만, 사안이 다른 경우에 엔형 모오스 트랜지스터들(NM3,NM4)중 어느 하나를 임의로 크게 할 수 있다. 본 발명에서는 필요한 경우에만 전류 싱크 능력을 크게 하는 것이므로 롱 사이클 평균 동작 전류가 종래의 경우에 비해 줄어든다.
도 7은 본 발명의 변형 실시 예에 따라 어드레스 천이 검출 신호를 분할적으로 인가하여 내부전원전압의 공급을 제어하는 동작 타이밍도이다. 도면을 참조하면, 전류(Icc)의 공급레벨이 파형 Icc와 같은 경우에 타임 구간들(T1,T2,T3)을 각기 갖는 어드레스 천이 검출신호(ΦATD)를 피크 전류에 맞추어 한 사이클에서 여러번 나누어 인가하면, 내부전원전압은 파형 IVC의 PI2와 같이 되어 종래의 출력파형 PA2의 경우에 비해 전압 드롭이 감소하여 슬루 레이트가 개선된다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 회로의 세부나 드라이버 스테이지 및 펄스 발생부의 세부 구조를 다양한 형태로 변경할 수 있음은 물론이다.
상기한 바와 같은 본 발명의 내부전원전압 발생회로 및 내부전원전압 제어방법에 따르면, 드라이버 스테이지에 별도로 추가된 전류 싱크 경로가 특정한 동작구간 동안에만 추가로 형성되므로, 반도체 메모리 장치가 롱 사이클로 동작되는 경우에는 전력의 소모가 줄어드는 효과가 있고, 상대적으로 쇼트 사이클로 동작되는 경우에는 피크전류의 소모에 의한 내부전원전압의 강하가 신속히 복구되어 내부전원전압의 변동이 최소화 또는 줄어드는 효과를 갖는다. 따라서, 특정한 동작 타임구간에 전원이 급격히 소모될 경우에도 전원전압의 변동을 신속하게 복구하여 칩의 내부에 인가되는 내부전원전압의 변동을 최소화 또는 줄일 수 있는 이점이 있어 반도체 메모리 장치의 퍼포먼스를 개선하는 장점이 있다.

Claims (20)

  1. 비동기식 반도체 장치의 내부전원전압 제어방법에 있어서:
    기준전압의 레벨을 목표로 내부전원전압을 발생하는 드라이버 스테이지를 동작시키는데 필요한 전류 싱크를 복수의 경로로서 준비하는 단계와;
    상기 경로중 적어도 하나의 전류 싱크 경로를 액티브 동작 검출신호로써 제어하는 단계를 가짐을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 액티브 동작 검출신호는 어드레스 또는 데이터 신호의 천이를 검출함에 의해 발생되는 어드레스 천이 검출 신호임을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 드라이버 스테이지는 복수의 전류 싱크 경로를 갖는 전류 미러 타입 차동증폭기를 기본적으로 포함함을 특징으로 하는 방법.
  4. 비동기식 스태틱 랜덤 억세스 메모리의 내부전원전압 제어방법에 있어서:
    기준전압의 레벨을 목표로 외부전원전압과는 다른 레벨의 내부전원전압을 발생하는 드라이버 스테이지를 동작시키는데 필요한 전류 싱크를 복수의 경로로서 준비하는 단계와;
    상기 경로중 적어도 하나의 전류 싱크 경로를 상기 스태틱 랜덤 억세스 메모리의 액티브 동작 시에 발생되는 천이 펄스신호로써 일정 타임 구간동안에만, 노말 전류 싱크 경로와 함께, 제어하는 단계를 가짐을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 천이펄스신호는 어드레스 천이 검출신호임을 특징으로 하는 방법.
  6. 제4항에 있어서, 상기 노말 전류 싱크 경로는 칩 선택신호 또는 상기 기준전압에 의해 인에이블 되는 것을 특징으로 하는 방법.
  7. 기준전압을 발생하는 기준전압 발생기와;
    어드레스 천이 검출신호를 생성하는 펄스 발생부와;
    각기 독립적으로 제어되는 전류싱크 경로가 형성되며, 상기 기준전압 및 상기 어드레스 천이 검출신호에 응답하여 내부전원전압을 생성하고 이를 대응되는 파워소스에 제공하는 드라이버 스테이지를 구비함을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  8. 제7항에 있어서, 상기 드라이버 스테이지는,
    제1 전류 싱크를 제어하는 노말 인에이블 신호에 응답하여 기준전압의 레벨과 출력되는 내부전원전압의 레벨차를 증폭하는 전류 미러 타입의 차동증폭기;
    상기 차동증폭기의 제1출력단에 나타나는 출력에 따라 외부전원전압을 드라이빙하여 상기 내부전원전압을 출력하는 구동부; 및
    상기 차동증폭기의 상기 제1 전류 싱크와는 병렬로 되는 제2 전류 싱크를 이루며 상기 노말 인에이블 신호와는 별도로 인가되는 상기 어드레스 천이 검출신호에 응답하여 일정 타임구간동안에만 상기 제2 전류 싱크의 경로를 활성화시키는 액티브 파워드롭 방지부를 구비함을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  9. 제8항에 있어서, 상기 제2 전류 싱크는 상기 제1 전류 싱크보다 구동능력이 더 큰 것을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  10. 제8항에 있어서, 상기 펄스 발생부는,
    어드레스 신호 또는 데이터 신호의 천이를 검출하는 어드레스 천이 검출기임을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  11. 제7항에 있어서, 상기 드라이버 스테이지에는 외부전원전압 인가시에 항상 동작되는 제2 드라이버 스테이지가 더 접속됨을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  12. 제11항에 있어서, 상기 제2 드라이버 스테이지는, 상기 드라이버 스테이지의 구동능력 보다 작은 구동능력을 가짐을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  13. 제12항에 있어서, 상기 내부전원전압 발생회로는, 메모리 셀 어레이에 내부전원전압을 공급하는 제1 내부전원전압 발생회로와, 주변회로영역에 내부전원전압을 공급하는 제2 내부전원전압 발생회로로 이루어짐을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  14. 제13항에 있어서, 상기 제1,2 내부전원전압 발생회로는 동일한 회로구성을 가짐을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  15. 제1,2 기준전압을 발생하는 기준전압 발생기와;
    어드레스 천이 검출신호를 생성하는 펄스 발생부와;
    상기 제1,2 기준전압 및 상기 어드레스 천이 검출신호에 응답하여 각기 제1,2 내부전원전압을 생성하여 칩 내에서 대응되는 제1,2 파워소스에 각기 제공하는 제1,2 드라이버 스테이지를 구비함을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  16. 제15항에 있어서,
    상기 제1,2 기준전압은 서로 다른 레벨을 가짐을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  17. 제15항에 있어서,
    상기 제1,2 기준전압은 서로 동일한 레벨을 가짐을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  18. 제15항에 있어서,
    상기 제1 내부전원전압을 받는 상기 제1 파워소스가 메모리 셀 어레이 영역인 경우에 상기 제2 내부전원전압을 받는 상기 제2 파워소스는 주변회로 영역임을 특징으로 하는 비동기식 반도체 메모리 장치의 내부전원전압 발생회로.
  19. (삭제)
  20. (삭제)
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