JP4368994B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、外部電源電位を受けて、内部電源電位を発生する内部電位発生回路を備える半導体装置の構成に関する。
【０００２】
【従来の技術】
近年、携帯型情報端末等の普及が著しい結果、これらの機器に搭載される記憶素子には、バッテリ駆動で長時間動作可能なことが要求される。
【０００３】
ビット単価が低いことから、このような記憶素子としては、ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）が、携帯型情報端末装置に搭載される場合が多い。しかしながら、このＤＲＡＭに書込まれたデータは、放置されると次第に失われていくために、リフレッシュ動作と呼ばれるデータ保持のための動作が必要となる。
【０００４】
リフレッシュ動作時に、ＤＲＡＭにおいて消費される電流Ｉｃｃｓｒを低減するための方法の１つとして、定常的に電流が流れる回路部分の設計を最適化することにより、この回路部分に流れる定常的な貫通電流を削減することが挙げられる。また、いわゆる待機時電流Ｉｃｃｓも低いことが好ましく、この場合も、上述したような定常的貫通電流の削減が重要になる。以下では、ＤＲＡＭにおいて、このような定常電流が流れる回路として、ＤＲＡＭの内部電位を発生する内部電位生成回路を例にとって説明していくことにする。
【０００５】
内部電位生成回路は、外部電源電圧より低い一定電位をＤＲＡＭの内部回路に供給するために、ＤＲＡＭの動作時電流の削減に大きく寄与する。特に、リフレッシュ動作時に消費される電流Ｉｃｃｓｒを削減するという意味で、内部電位生成回路から出力される内部電源電位Ｖｄｄｓをより低く設定することは重要である。
【０００６】
図１７は、ＤＲＡＭのセンスアンプ回路Ｓ／Ａに内部電源電位Ｖｄｄｓを供給するためのセンス用電圧変換回路８０４０を含む従来の内部電位生成回路８０００の構成を説明するための概略ブロック図である。
【０００７】
従来の内部電位生成回路８０００は、外部電源電位Ｖｃｃと接地電位Ｖｓｓとを受けて動作し、この内部電位生成回路８０００の貫通電流値を規定するためのバイアス電位ＶＢＨおよびＶＢＬを生成する定電流源８０１０と、外部電源電位Ｖｃｃと接地電位Ｖｓｓとを受けて動作し、バイアス電位ＶＢＨに応じて内部電源電位Ｖｄｄｓを生成するための参照電位Ｖｒｅｆを生成するＶｒｅｆ発生回路８０２０と、バイアス電位ＶＢＬおよび参照電位Ｖｒｅｆとを受けて、内部電源電位Ｖｄｄｓを生成するための基準電位ＶｒｅｆＭを生成するバッファ回路８０３０と、基準電位ＶｒｅｆＭを受けて、信号ＱＯＮにより活性化され、内部電源電位Ｖｄｄｓを出力する電圧変換回路８０４０とを備える。
【０００８】
図１７に示した例においては、センスアンプＳ／Ａは、信号ＺＳ０Ｐにより制御されるｐチャネルＭＯＳトランジスタＴＰ０を介して内部電源電位Ｖｄｄｓが供給され、信号Ｓ０Ｎにより制御されるｎチャネルＭＯＳトランジスタＴＮ０を介して接地電位Ｖｓｓが供給される。
【０００９】
センスアンプＳ／Ａはビット線対ＢＬおよび／ＢＬを介して、複数のメモリセルＭＣと接続している。図１７においては、例示として、センスアンプＳ／Ａとビット線ＢＬを介して接続するメモリセルＭＣのみを示している。ビット線対ＢＬおよび／ＢＬとの間には、信号ＢＬＥＱに応じて、ビット線対ＢＬおよび／ＢＬの電位レベルをイコライズし、かつプリチャージ電位レベルとするためのプリチャージ／イコライズ回路８１００が設けられている。
【００１０】
ビット線対ＢＬと接続するメモリセルＭＣは、ワード線ＷＬの電位レベルに応じて開閉するメモリセルトランジスタＴＭと、一方端がセルプレート電位ＶＣＰと結合し、他方端がトランジスタＴＭを介してビット線対ＢＬと結合可能なメモリセルキャパシタＣｓとを含む。ここで、セルプレート電位は、一般には、メモリセルキャパシタに蓄えられる“Ｈ”レベルデータに対応する電位の１／２の値とされる。
【００１１】
【発明が解決しようとする課題】
図１７に示したような構成では、上述したとおり、外部電源電位よりも低い内部電源電位ＶｄｄｓがセンスアンプＳ／Ａに供給されるために、動作時電流の削減が達成される。
【００１２】
しかしながら、センス動作の開始時において、内部電源電位Ｖｄｄｓのレベルが低いことは、センスアンプＳ／Ａを構成するトランジスタのゲート−ソース間電位Ｖｇｓを小さくすることになる。このことは、センスアンプＳ／Ａによるセンス動作の遅延をもたらす。
【００１３】
また、チップ面積が小さくなるにつれて、電圧変換回路８０４０からセンスアンプＳ／Ａに至る配線上に存在するデカップル容量Ｃｐｂと、センス動作を行なう際にビット線ＢＬおよび／ＢＬにおいて充放電される容量Ｃｂとの比Ｃｐｂ／Ｃｂは小さくなる傾向にある。すなわち、センス動作の開始前において、上記容量Ｃｐｂには内部電源電位Ｖｄｄｓの電位レベルが保持されている。このような状態のもと、センス動作の開始から実際に電圧変換回路８０４０が、所定レベルの内部電源電位Ｖｄｄｓを供給し始めるまでの期間においては、容量Ｃｐｂから充放電容量Ｃｂに電荷が供給されることになる。このため、容量比Ｃｐｂ／Ｃｂが小さくなるということは、センスアンプＳ／Ａに供給される内部電源電位Ｖｄｄｓレベルの所望レベルからの過渡的な低下の割合が大きくなることを意味する。
【００１４】
このような内部電源電位Ｖｄｄｓレベルの過渡的な低下が大きくなることは、上述のようにセンス動作の遅延が大きくなることを意味する。そこで、このようなセンス動作の遅延を抑制するために、内部電源電位Ｖｄｄｓが過渡的に低下している期間を短くしようとすると、内部電位生成回路８０００の電流供給能力を、上記のような過渡的期間においても高める必要がある。このことは、内部内部電位生成回路８０００の待機時電流値の増加に繋がってしまうという問題点があった。
【００１５】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、内部降圧回路から出力される内部電源電位レベルの過渡的な変動を抑制しつつ、待機時電流値を抑制することが可能な内部電位発生回路を提供することである。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、電源電位を受けて、複数の基準電位のうちのいずれか一つを選択的に出力する基準電位生成回路と、上記基準電位生成回路の出力を受けて、内部電位を生成する電圧変換回路と、上記電圧変換回路からの上記内部電位に基づいて動作する内部回路とを備え、上記基準電位生成回路は、上記複数の基準電位のうちのいずれか一つを選択的に切換えて出力する切換回路と、上記複数の基準電位をそれぞれ生成する複数の電位発生回路とを含み、上記複数の電位発生回路の各々は、生成する上記基準電位に対応する参照電位を発生する参照電位生成回路と、上記参照電位に応じて上記基準電位を出力し、上記切換回路の切換え時に所定期間電流駆動能力を増加させるバッファ回路とを含む。
またこの発明の別の局面に係わる半導体装置は、電源電位を受けて、複数の基準電位のうちのいずれか一つを選択的に出力する基準電位生成回路と、上記基準電位生成回路の出力を受けて、内部電位を生成する電圧変換回路と、上記電圧変換回路からの上記内部電位に基づいて動作する内部回路とを備え、上記基準電位生成回路は、上記複数の基準電位のうちのいずれか一つを選択的に切換えて出力する切換回路と、上記複数の基準電位をそれぞれ生成する複数の電位発生回路とを含み、上記複数の電位発生回路の各々は、生成する上記基準電位に対応する参照電位を発生する参照電位生成回路と、上記参照電位に応じて上記基準電位を出力し、モード指定信号に応じて電流駆動能力を切換えるバッファ回路とを含む。
【００２７】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１のＤＲＡＭ１０００の全体構成を示す概略ブロック図である。
【００２８】
なお、以下の説明で明らかとなるように、本発明に係る内部電位発生回路は、図１に示したようなＤＲＡＭ１０００に搭載される場合に限定されることなく、より一般に、外部電源電圧Ｖｃｃに基づいて、内部電源電位を生成する内部電源電位生成回路を備える半導体装置に適用することが可能である。さらに、内部電位発生回路としては、以下の説明で例示する降圧回路に限られることなく、より一般に、昇圧回路であってもよい。たとえば、昇圧回路等のレベル検知回路を有する内部電位発生回路において、検知レベルにヒステリシスを持たせるために基準電位を切換え、出力する内部電位レベルを切換える場合などに適用することも可能である。
【００２９】
図１を参照して、ＤＲＡＭ１０００は、外部クロック信号ｅｘｔ．ＣＬＫ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップイネーブル信号／ＣＳ、クロックイネーブル信号ＣＫＥ等の制御信号を受ける制御信号入力端子群１１と、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス入力端子群１３と、データの入出力を行なうデータ入出力端子群１５と、外部電源電位Ｖｃｃを受けるＶｃｃ端子１８と接地電位Ｖｓｓを受けるＶｓｓ端子１９とを備える。
【００３０】
制御信号入力端子群１１に与えられる信号／ＣＳは、チップへの制御信号の入力を可能とすることを指示するための信号である。信号ＣＫＥは、チップへの外部クロック信号ｅｘｔ．ＣＬＫの入力を可能とすることを指示するための信号である。
【００３１】
ＤＲＡＭ１０００は、さらに、制御信号に応じてＤＲＡＭ１０００全体の動作を制御する内部制御信号を発生するコントロール回路２６と、内部制御信号を伝達する内部制御信号バス７２と、アドレス入力端子群１３から外部アドレス信号を受けて、内部アドレス信号を発生するアドレスバッファ３０と、行列状に配置された複数のメモリセルＭＣを有するメモリセルアレイ１００とを備える。
【００３２】
メモリセルＭＣは、データを保持するためのキャパシタと、各行に対応するワード線ＷＬに接続されたゲートを有するアクセストランジスタＴＭとによって構成される（図示せず）。
【００３３】
メモリセルアレイ１００においては、メモリセルの各行に対してワード線ＷＬが設けられ、メモリセルの各列に対してビット線ＢＬ，／ＢＬが設けられる。
【００３４】
アドレスバス７４によって伝達される内部アドレス信号に応じて、行デコーダ４０および列デコーダ５０によってメモリセルの行および列が選択される。
【００３５】
行デコーダ４０の出力に応じて、ワード線ドライバ４５によって、対応するワード線ＷＬが選択的に活性化される。列デコーダ５０によってコラム選択信号が活性化される。コラム選択信号は、コラム選択線５２によって列選択ゲート２００に与えられる。列選択ゲート２００は、コラム選択信号に応じて、ビット線対ＢＬ，／ＢＬのデータを増幅するセンスアンプ６０とＩ／Ｏ線７６とを選択的に接続する。Ｉ／Ｏ線７６は、読出アンプ／書込ドライバ８０および入出力バッファ８５を介して、データ入出力端子１５との間で記憶データの伝達を行なう。これにより、データ入出力端子１５とメモリセルＭＣとの間で記憶データの授受が行なわれる。
【００３６】
コントロール回路は、たとえば、外部制御信号の組合せによりセルフリフレッシュモードが指定されている場合は、動作モードがセルフリフレッシュモードであることを内部回路に指示するための信号ＺＳＲＭを出力し、セルリフレッシュ動作を行なうための内部アドレスの生成等をおこなって、ＤＲＡＭ１０００のセルフリフレッシュモード動作を制御する。
【００３７】
ＤＲＡＭ１０００は、さらに、ビット線対の“Ｈ”レベル電位に対応し、センスアンプ６０に供給される内部電源電位Ｖｄｄｓを発生する内部電位発生回路２０００を備える。
【００３８】
前述したとおり、図１に示したようなＤＲＡＭ１０００の構成において、内部電位発生回路２０００から供給される内部電源電位Ｖｄｄｓが、センス動作の開始時に、過渡的に低下することで、センス動作が遅延するという問題点を解決するためには、まず、内部電位発生回路２０００から、センスアンプＳ／Ａに内部電源電位を供給する配線上に存在するデカップル容量Ｃｐｂを、予めメモリセルに“Ｈ”データとして書込まれる電位以上にプリチャージしておく構成が考えられる。
【００３９】
図２は、このようなプリブースト型内部電位発生回路２０００の構成を示す概略ブロック図である。
【００４０】
図１７に示した従来の内部電位発生回路８０００の構成と異なる点は、基準電位ＶｒｅｆＭのレベルが固定値ではなく、動作モードに応じて２つの電位レベルＶｒｅｆ１Ｂと電位Ｖｒｅｆ２Ｂのいずれかに切換わる構成となっていることである。
【００４１】
図２を参照して、内部電位発生回路２０００は、外部電源電位Ｖｃｃと接地電位Ｖｓｓとを受けて、２つのバイアス電位ＶＢＨおよびＶＢＬを生成する定電流源２０１０と、バイアス電位ＶＢＨを受けて、第１の参照電位Ｖｒｅｆ１を発生する第１のＶｒｅｆ発生回路２０２０と、バイアス電位ＶＢＨを受けて、第２の参照電位Ｖｒｅｆ２を生成する第２のＶｒｅｆ発生回路２０３０と、バイアス電位ＶＢＬと、第１の参照電位Ｖｒｅｆ１とを受けて、第１の基準電位Ｖｒｅｆ１Ｂを生成するバッファ回路２０４０と、バイアス電位ＶＢＬと、第２の参照電位Ｖｒｅｆ２とを受けて、第２の基準電位Ｖｒｅｆ２Ｂを生成するバッファ回路２０５０と、第１および第２の基準電位Ｖｒｅｆ１ＢおよびＶｒｅｆ２Ｂとを受けて、コントロール回路２６により生成されるモード選択信号ＣＨＧに応じて、いずれか一方を基準電位ＶｒｅｆＭとして出力する切換回路２１００と、基準電位ＶｒｅｆＭを受けて、センスアンプＳ／Ａに供給する内部電源電位Ｖｄｄｓを発生する電圧変換回路２２００とを備える。
【００４２】
切換回路２１００は、信号ＣＨＧを受けて反転信号を生成するインバータ２１１０と、信号ＣＨＧおよびインバータ２１１０の出力により制御され、第１の基準電位Ｖｒｅｆ１Ｂを受けて、信号ＣＨＧが“Ｈ”レベルのときに導通状態となって、基準電位ＶｒｅｆＭとして出力するトランスミッションゲート２１２０と、信号ＣＨＧおよびインバータ２１１０の出力により制御され、第２の基準電位Ｖｒｅｆ２Ｂを受けて、信号ＣＨＧが“Ｌ”レベルのときに導通状態となって、基準電位ＶｒｅｆＭとして出力するトランスミッションゲート２１３０とを含む。
【００４３】
電圧変換回路２２００は、内部ノードｎ１１と電源電位Ｖｃｃとの間に直列に接続されるｐチャネルＭＯＳトランジスタＴＰ１１およびｎチャネルＭＯＳトランジスタＴＮ１１と、電源電位Ｖｃｃと内部ノードｎ１１との間に直列に接続されるｐチャネルＭＯＳトランジスタＴＰ１２およびｎチャネルＭＯＳトランジスタＴＮ１２と、内部ノードｎ１１と接地電位Ｖｓｓとの間に接続されるｎチャネルＭＯＳトランジスタＴＮ１３と、電源電位ＶｃｃとトランジスタＴＮ１２のゲートとの間に接続され、トランジスタＴＰ１１およびＴＮ１１の接続ノードの電位をゲートに受けるｐチャネルＭＯＳトランジスタＴＰ１３とを含む。
【００４４】
トランジスタＴＰ１１およびＴＰ１２のゲートは互いに接続され、かつ、トランジスタＴＰ１２のゲートは、トランジスタＴＰ１２のドレインと接続している。
【００４５】
トランジスタＴＮ１１のゲートは、基準電位ＶｒｅｆＭを受け、トランジスタＴＮ１２のゲートの電位レベルが、内部電源電位Ｖｄｄｓに相当する。
【００４６】
トランジスタＴＮ１３は、電圧変換回路の動作開始を指示する信号ＱＯＮを受ける。
【００４７】
ここで、トランジスタＴＮ１２と基準電位ＶｒｅｆＭを受けるトランジスタＴＮ１１とは、ゲート幅Ｗ０およびゲート長Ｌ０を有するものとする。
【００４８】
図３は、図２に示した定電流源２０１０の構成を説明するための回路図である。
【００４９】
定電流源２０１０は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるｐチャネルＭＯＳトランジスタＴＰ２１およびｎチャネルＭＯＳトランジスタＴＮ２１と、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続される抵抗体Ｒ１、ｐチャネルＭＯＳトランジスタＴＰ２２およびｎチャネルＭＯＳトランジスタＴＮ２２とを含む。
【００５０】
トランジスタＴＰ２１とトランジスタＴＰ２２のゲートとは共通に接続され、これらゲートの電位レベルが、バイアス電位ＶＢＨとして出力される。一方、トランジスタＴＮ２１とトランジスタＴＮ２２のゲートも互いに接続され、これらゲートの電位レベルがバイアス電位ＶＢＬとして出力される。
【００５１】
ここで、トランジスタＴＮ２１およびＴＮ２２は、ゲート幅Ｗ１およびゲート長Ｌ１を有するものとする。このとき、定電流源２０１０には、貫通電流Ｉｃが常時流れている。
【００５２】
図４は、図２に示した第１のＶｒｅｆ発生回路２０２０の構成を説明するための回路図である。
【００５３】
なお、第２のＶｒｅｆ発生回路２０３０も、生成する参照電位レベルを変更するために、直列に接続されるトランジスタ数が異なる以外は、基本的には、第１のＶｒｅｆ発生回路２０２０と同様の構成を有する。
【００５４】
第１のＶｒｅｆ発生回路２０２０は、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるｐチャネルＭＯＳトランジスタＴＰ３１、ＴＰ３２、ＴＰ３３およびＴＰ３４を含む。
【００５５】
トランジスタＴＰ３１のゲートは、バイアス電位ＶＢＨを受け、トランジスタＴＰ３４のゲートは、接地電位Ｖｓｓを受ける。
【００５６】
また、トランジスタＴＰ３２およびＴＰ３３のゲートは、ともに、トランジスタＴＰ３３とＴＰ３４の接続ノードに接続される。
【００５７】
トランジスタＴＰ３１とトランジスタＴＰ３２の接続ノードの電位レベルが、第１の参照電位Ｖｒｅｆ１として出力される。
【００５８】
以上のような接続関係となっている結果、トランジスタＴＰ３２およびＴＰ３３の部分では、チャネル抵抗成分に起因する電圧降下が発生し、トランジスタＴＰ３４においては、このトランジスタのしきい値電圧分の電圧降下が生じている。
【００５９】
トランジスタＴＰ３１のゲートに、バイアス電位ＶＢＨが与えられることにより、トランジスタＴＰ３１〜ＴＰ３４には、定電流源２０１０に流れる貫通電流ＩＣと同じ値の貫通電流Ｉｃが流れている。
【００６０】
上述したとおり、第２のＶｒｅｆ発生回路２０３０においては、たとえば、第１の参照電位Ｖｒｅｆ１よりも小さな第２の参照電位Ｖｒｅｆ２を生成するために、図４に示した第１のＶｒｅｆ発生回路２０２０の構成において、トランジスタＴＰ３２〜ＴＰ３４のように直列に接続されるトランジスタの数がより少なくなるように構成されている。
【００６１】
図５は、図２に示した第１のバッファ回路２０４０の構成を説明するための回路図である。
【００６２】
第２のバッファ回路２０５０の構成も、入力される参照電位と出力される基準電位の電位レベルが異なるのみで、基本的にはその構成は同様である。
【００６３】
図５を参照して、第１のバッファ回路２０４０は、電源電位Ｖｃｃと内部ノードｎ４１との間に直列に接続されるｐチャネルＭＯＳトランジスタＴＰ４１およびｎチャネルＭＯＳトランジスタＴＮ４１と、電源電位Ｖｃｃと内部ノードｎ４１との間に直列に接続されるｐチャネルＭＯＳトランジスタＴＰ４２およびｎチャネルＭＯＳトランジスタＴＮ４２と、内部ノードｎ４１と接地電位Ｖｓｓとの間に接続されるトランジスタＴＮ４３とを含む。
【００６４】
トランジスタＴＰ４１およびＴＰ４２のゲートは互いに接続され、これらゲートは、トランジスタＴＰ４１およびＴＮ４１の接続ノードと接続されている。
【００６５】
トランジスタＴＮ４１のゲートは、第１の参照電位Ｖｒｅｆ１を受ける。
トランジスタＴＮ４２のゲートは、トランジスタＴＮ４２のドレインと接続され、このゲートの電位レベルが、第１の参照電位ＶｅｒｆＢ１として出力される。
【００６６】
トランジスタＴＮ４３のゲートは、第２のバイアス電位ＶＢＬを受ける。ここで、トランジスタＴＮ４３は、ゲート幅Ｗ２とゲート長Ｌ２とを有する。このとき、バッファ回路２０４０には、貫通電流Ｉｂが流れている。
【００６７】
すなわち、定電流源２０１０で発生された電流と同じ大きさの電流Ｉｃが、第１および第２のＶｒｅｆ発生回路２０２０および２０３０に流れる。第１および第２のＶｒｅｆ発生回路２０２０および２０３０においては、それぞれ直列に接続されるトランジスタの数を変更することで、チャネル抵抗分の電圧降下の値を変え、２つの参照電位Ｖｒｅｆ１およびＶｒｅｆ２をそれぞれ発生する。この参照電位Ｖｒｅｆ１およびＶｒｅｆ２をそれぞれ元にして、さらに第１および第２のバッファ回路２０４０および２０５０において、基準電位Ｖｒｅｆ１ＢおよびＶｒｅｆ２Ｂが生成される。
【００６８】
ここで、第１の基準電位Ｖｒｅｆ１Ｂの値は、第１の参照電位Ｖｒｅｆ１の値に等しく、第２の基準電位Ｖｒｅｆ２Ｂの値は、第２の参照電位Ｖｒｅｆ２の値と等しい。
【００６９】
バッファ回路２０４０の貫通電流Ｉｂは、以下の式（１）により与えられる。
Ｉｂ＝（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）×Ｉｃ …（１）
したがって、式（１）における、（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）の比の値を大きくすることで、バッファ回路の出力を安定に保つことができる。
【００７０】
なお、第１の基準電位Ｖｒｅｆ１Ｂと第２の基準電位Ｖｒｅｆ２Ｂとの間には、以下の式（２）が成り立つものとする。
【００７１】
Ｖｒｅｆ１Ｂ＞Ｖｒｅｆ２Ｂ …（２）
ここで、メモリセルに“Ｈ”データとして書込まれる電位は電位Ｖｒｅｆ２Ｂに等しいものとする。
【００７２】
図６は、図２に示した降圧回路２０００を用いたＤＲＡＭ１０００において、センス動作を説明するためのタイミングチャートである。
【００７３】
時刻ｔ１において、ビット線対のイコライズ動作が停止され、信号ＢＬＥＱが“Ｈ”レベルから“Ｌ”レベルへと変化する。
【００７４】
続いて時刻ｔ２において、外部から与えられるアドレス信号に応じてワード線ＷＬが選択され、選択されたワード線ＷＬの電位レベルが活性状態へと変化する。
【００７５】
ワード線ＷＬの活性化に伴って、時刻ｔ３においてビット線対ＢＬおよび／ＢＬに選択されたメモリセルに保持されるデータ対応した電位差が発生する。
【００７６】
時刻ｔ４において、センスアンプの動作の開始が指示され、信号Ｓ０Ｎおよび信号ＱＯＮが“Ｈ”レベルへと変化する。一方、信号ＺＳ０Ｐおよび信号ＣＨＧは“Ｈ”レベルから“Ｌ”レベルへと変化する。
【００７７】
信号ＣＨＧの変化に伴って、基準電位ＶｒｅｆＭのレベルは、電位Ｖｒｅｆ１Ｂのレベルから電位Ｖｒｅｆ２Ｂのレベルへと変化する。
【００７８】
したがって、センス動作が開始されるまでの期間においては、信号Ｓ０Ｎは“Ｌ”レベルであり、信号ＺＳ０Ｐは“Ｈ”レベルであって、基準電位ＶｒｅｆＭは第１の基準電位Ｖｒｅｆ１Ｂとなっている。つまり、デカップリング容量Ｃｐｂには、センス開始までの期間において、基準電位ＶｒｅｆＭがＶｒｅｆ２Ｂである場合よりも、以下の式（３）で表わされるだけ、より多くの電荷が貯えられることになる。
【００７９】
Ｃｐｂ×（Ｖｒｅｆ１Ｂ−Ｖｒｅｆ２Ｂ） …（３）
時刻ｔ４において、信号Ｓ０Ｎが“Ｈ”レベルとなり、信号ＺＳ０Ｐが“Ｌ”レベルとなって、センス動作の開始が指示されると、デカップリング容量Ｃｐｂに貯えられていた電荷がビット線対に存在する充放電容量Ｃｂの充電を開始する。
【００８０】
時刻ｔ４においてセンス動作が開始された後は、上述の式（３）に示した分だけより多くの電荷がデカップリング容量Ｃｐｂに存在するため、センス開始初期の内部電源電位Ｖｄｄｓレベルの過渡的な低下は抑制されることになる。
【００８１】
また、時刻ｔ４以降においては、基準電位ＶｒｅｆＭの値は、第２の基準電位Ｖｒｅｆ２Ｂとなっている。このため、電圧変換回路２２００は、内部電源電位Ｖｄｄｓのレベルが電位Ｖｒｅｆ２Ｂのレベルと同じになるように、センスアンプＳ／Ａに電荷を供給することになる。
【００８２】
時刻ｔ５においてワード線が不活性化され、その後、センスアンプ駆動信号Ｓ０Ｎ、／Ｓ０Ｐも不活性化する。これに応じて、信号ＣＨＧも“Ｈ”レベルに復帰し、基準電圧ＶｒｅｆＭの値は、再び、第１の基準電位Ｖｒｅｆ１Ｂとなる。
【００８３】
時刻ｔ６において、信号ＢＬＥＱが活性化して、ビット線対のイコライズが開始される。
【００８４】
時刻ｔ７において、次のサイクルが開始される。この場合、時刻ｔ１から時刻ｔ７までの時間が、サイクル時間ｔＲＣとなる。
【００８５】
上述のとおり、メモリセルに書込まれる“Ｈ”データのレベルは、電位Ｖｒｅｆ２Ｂに等しいため、以上のような動作で、メモリセルには、基準電位が２段階に切換わった場合でも、所望のレベルを有する“Ｈ”レベルのデータが書込まれることになる。
【００８６】
さらに、内部電源電位Ｖｄｄｓの過渡的な低下が少なくなったことによって、内部電位発生回路２０００が最終的に内部電源電位Ｖｄｄｓのレベルを、基準電位Ｖｒｅｆ２Ｂに等しくなるまで上昇させるための時間も短縮されることになる。
【００８７】
ここで、図２で構成される内部電位発生回路２０００に流れる貫通電流Ｉｐａを見積もってみると以下のとおりである。
【００８８】
まず、定電流源２０１０において２×Ｉｃの貫通電流が発生し、第１および第２のＶｒｅｆ発生回路２０２０および２０３０において、２×Ｉｃの貫通電流が発生し、第１および第２のバッファ回路２０４０および２０５０において、２×Ｉｂの貫通電流が発生する。
【００８９】
したがって、合計では以下の式（４）だけの貫通電流が発生していることになる。
【００９０】
Ｉｐａ＝２×Ｉｂ＋４×Ｉｃ …（４）
言いかえると、上記式（４）は、信号ＱＯＮが“Ｌ”レベルであって、内部電位発生回路２０００がオフ状態である間の内部電位発生回路２０００を流れる電流Ｉｐａを表している。
【００９１】
上述したとおり、リフレッシュ動作時に消費される電流Ｉｃｃｓｒと待機時電流Ｉｃｃｓとを低減させるためには、貫通電流Ｉｐａはできるだけ小さいことが望ましい。
【００９２】
その結果、バッファ回路で流れる電流Ｉｂは、電源投入直後に、バッファ回路の出力ノードに存在する寄生容量Ｃｄを所定時間内に充電できる程度の値に設定される。ここで、具体的には、たとえばバッファ回路における貫通電流Ｉｂの値は数μＡ程度となるように設計されている。
【００９３】
図２で説明したとおり、基準電位ＶｒｅｆＭが切換わることにより、バッファ回路２０４０および２０５０は、電圧変換回路２２００内の基準電位ＶｒｅｆＭを受けるトランジスタ（トランジスタＴＮ１１）のゲート容量を充放電しなければならない。
【００９４】
一定のサイクル時間ｔＲＣでセンス動作が行なわれる場合、充放電電流Ｉｃｄは、以下の式（５）で表わされる。
Ｉｃｄ＝Ｃ０×Ｗ０×Ｌ０×（Ｖｒｅｆ１Ｂ−Ｖｒｅｆ２Ｂ）／ｔＲＣ…（５）
ここで、Ｃ０は単位面積あたりのゲート容量を意味する。一般に基準電位ＶｒｅｆＭを受ける電位変換回路２２００内のトランジスタＴＮ１１のゲート面積Ｗ０×Ｌ０は大きな値に設定されている。さらに、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭ）に代表される高速動作可能なＤＲＡＭでは、サイクル時間ｔＲＣが従来よりも短いため、充放電電流Ｉｃｄは無視できない値となる。
【００９５】
図７は、このような充放電電流Ｉｃｄにより、基準電位ＶｒｅｆＭに生じる過渡的な変化を説明するための図である。
【００９６】
図７を参照して、第１の基準電位Ｖｒｅｆ１Ｂおよび第２の基準電位Ｖｒｅｆ２Ｂは、充放電電流Ｉｃｄとバッファ回路２０４０および２０５０の電流駆動力が釣り合うまで、次第にそのレベルが変化する。したがって、第１の基準電位Ｖｒｅｆ１Ｂは所望の値Ｖｒｅｆ１よりも小さな値となり、一方、第２の基準電位Ｖｒｅｆ２Ｂは所望の値Ｖｒｅｆ２よりも大きな値となってしまう。
【００９７】
サイクル時間ｔＲＣが十分に短い場合は、図７に示したとおり、所望の電位レベルから基準電位Ｖｒｅｆ２Ｂは、電圧偏差ｄＶだけずれた値で定常状態となってしまう。基準電位Ｖｒｅｆ１Ｂについても同様である。
【００９８】
このようなバッファ回路２０４０および２０５０から出力される基準電位Ｖｒｅｆ１ＢおよびＶｒｅｆ２Ｂのレベルが変動してしまうことを抑えるために、定常的にバッファ回路２０４０および２０５０で発生する貫通電流Ｉｂを大きく設定しておくことも可能である。しかしながら、このような貫通電流Ｉｂの設定とすることは、電流ＩｃｃｓｒおよびＩｃｃｓを低減するという観点からは好ましくない。
【００９９】
結局のところ、電流ＩｃｃｓｒおよびＩｃｃｓの設定値からすると、許容される最大値に貫通電流Ｉｂの値を設定しておかざるを得ないことになる。
【０１００】
したがって、内部電位発生回路２０００からの出力電位Ｖｄｄｓの過渡状態における電位レベルの低下を抑制しつつかつ電流ＩｃｃｓｒおよびＩｃｃｓを低減させるためには、図２に示した構成だけでは不十分ということになる。
【０１０１】
図８は、上述したような電流ＩｃｃｓｒおよびＩｃｃｓの低減を可能とする内部電位発生回路２４００の構成を説明するための概略ブロック図である。
【０１０２】
内部電位発生回路２４００の構成が、図２に示した内部電位発生回路２０００の構成と異なる点は、バッファ回路２０４２および２０５２が信号ＰＵＭで制御される構成となっている点である。その他の点は図２に示した構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１０３】
図９は、図８に示した第１のバッファ回路２０４２の構成を説明するための回路図である。
【０１０４】
第２のバッファ回路２０５２の構成も、入力される電位および出力する電位が異なるのみで、その基本的な構成は同様である。
【０１０５】
第１のバッファ回路２０４２は、電源電位Ｖｃｃと内部ノードｎ５１との間に直列に接続されるｐチャネルＭＯＳトランジスタＴＰ５１およびｎチャネルＭＯＳトランジスタＴＮ５１と、電源電位Ｖｃｃと内部ノードｎ５１との間に直列に接続されるｐチャネルＭＯＳトランジスタＴＰ５２およびｎチャネルＭＯＳトランジスタＴＮ５２と、内部ノードｎ５１と接地電位Ｖｓｓとの間に接続されゲートにバイアス電位ＶＢＬを受けるｎチャネルＭＯＳトランジスタＴＮ５３と、内部ノードｎ５１と接地電位Ｖｓｓとの間に接続され、ゲートに信号ＰＵＭを受けるｎチャネルＭＯＳトランジスタＴＮ５４とを含む。
【０１０６】
トランジスタＴＰ５１およびＴＰ５２のゲートは互いに接続され、これらのゲートは、トランジスタＴＰ５１とトランジスタＴＮ５１との接続ノードに接続されている。
【０１０７】
トランジスタＴＮ５１のゲートは、第１の参照電位Ｖｒｅｆ１を受け、トランジスタＴＮ５２のゲートは、トランジスタＴＰ５２のドレインと接続している。トランジスタＴＮ５２のゲート電位が、第１の基準電位ＶｒｅｆＢ１として出力される。
【０１０８】
ここで、トランジスタＴＮ５３は、ゲート幅Ｗ２とゲート長Ｌ２を有しているものとする。
【０１０９】
一方、トランジスタＴＮ５４は、ゲート幅Ｗ３およびゲート長Ｌ３を有する。
図９に示したような構成とすることで、信号ＰＵＭにより、バッファ回路２０４０を流れる貫通電流Ｉｂの値を制御することが可能となる。
【０１１０】
図１０は、図９に示した信号ＰＵＭを生成するためのＰＵＭ信号発生回路３０００の構成を示す概略ブロック図である。ＰＵＭ信号発生回路３０００は、たとえば、図１に示したコントロール回路２６に含まれる。
【０１１１】
図１０を参照して、ＰＵＭ発生回路３０００は、信号Ｓ０Ｎを受ける遅延回路３０１０と、遅延回路３０１０の出力を受けて反転するインバータ３０２０と、信号Ｓ０Ｎおよびインバータ３０２０の出力を受けるＮＡＮＤ回路３０３０と、信号ＺＳ０Ｐを受ける遅延回路３０５０と、遅延回路３０５０の出力を受けて反転するインバータ３０６０と、信号ＺＳ０Ｐおよびインバータ３０６０の出力を受けるＮＡＮＤ回路３０７０と、ＮＡＮＤ回路３０３０および３０７０の出力を受けて、信号ＰＵＭを出力するＮＡＮＤ回路３１００とを含む。
【０１１２】
図１０に示したようなＰＵＭ発生回路３０００の構成とすることで、センス開始時および終了時を基点に、遅延回路３０１０および３０５０で決まる期間だけ信号ＰＵＭが“Ｈ”レベルとなることになる。これに応じて、図９で示したバッファ回路２０４０ならびにバッファ回路２０５０の貫通電流Ｉｂが増加してバッファの駆動能力が高まる。その結果、基準電位Ｖｒｅｆ１ＢとＶｒｅｆ２Ｂとの間の切換えにより発生する充放電電流Ｉｃｄが、バッファの駆動能力の範囲内に収まり、基準電位Ｖｒｅｆ１Ｂおよび基準電位Ｖｒｅｆ２Ｂのレベル変動を抑制できることになる。
【０１１３】
図１１は、図８に示した内部電位生成回路２４００の基準電位の生成動作を説明するためのタイミングチャートである。
【０１１４】
時刻ｔ１において、信号ＢＬＥＱが不活性状態となった後、時刻ｔ２において、信号Ｓ０Ｎおよび信号ＺＳ０Ｐがそれぞれ活性状態へと変化する。一方、基準電位ＶｒｅｆＭは、第１の基準電位Ｖｒｅｆ１Ｂから第２の基準電位Ｖｒｅｆ２Ｂへと変化する。
【０１１５】
これに応じて、信号ＰＵＭも、所定の期間だけ活性状態となり、この信号ＰＵＭが活性である期間だけバッファ回路２０４０および２０５０における貫通電流Ｉｂの値は、電流量Ｉｂｌから電流量Ｉｂｈまで上昇する。
【０１１６】
さらに、時刻ｔ３において、信号Ｓ０Ｎおよび信号ＺＳ０Ｐが不活性状態となるのに応じて、信号ＰＵＭは再び所定の時間だけ活性状態となる。
【０１１７】
一方、基準電位ＶｒｅｆＭは、第２の基準電位Ｖｒｅｆ２Ｂから第１の基準電位Ｖｒｅｆ１Ｂへと変化する。
【０１１８】
このとき、基準電位ＶｒｅｆＭの切換わりの期間において、バッファ回路２０４０および２０５０の貫通電流Ｉｂは、レベルＩｂｌからレベルＩｂｈまで上昇することになる。
【０１１９】
信号ＰＵＭが“Ｌ”レベルである期間の貫通電流Ｉｂを、電源投入時における寄生容量Ｃｄの充電に必要な最低限の値Ｉｂｌに絞っておくことで、信号ＰＵＭによりバッファ回路を制御しない場合に比べて、貫通電流Ｉｂの値を低めに設定することができる。この結果、特にサイクル時間ｔＲＣが長い場合に、ほとんどの時間においては、バッファ回路２０４０および２０５０の貫通電流ＩｂはレベルＩｂｌとなるため、平均的な貫通電流Ｉｂの値は抑制されることになる。
【０１２０】
したがって、図８に示したような構成により、電流ＩｃｃｓｒおよびＩｃｃｓの低減が可能となる。
【０１２１】
なお、信号ＰＵＭが“Ｈ”レベルとなっている期間を決める信号は、上記の例においては、センスアンプの活性化信号Ｓ０ＮおよびＺＳ０Ｐとしたが、これ以外のロウ系の動作にかかわるさまざまな信号を用いることが可能である。
【０１２２】
たとえば、外部から与えられるロウ系の回路の活性化に繋がる制御信号／コマンドに直接対応する内部信号であったり、あるいは、センスアンプが不活性な期間は活性状態となっているビット線イコライズ信号ＢＬＥＱなどを用いることも可能である。
【０１２３】
［実施の形態２］
実施の形態２の内部電位発生回路の構成は、基本的には図８に示した実施の形態１の内部電位発生回路の構成と同様である。
【０１２４】
ただし、信号ＰＵＭが活性となるタイミングが異なる。
図８〜図１０に示した実施の形態１の内部電位発生回路２０００の構成においては、電圧変換回路２２００の活性化を指示する信号ＱＯＮが“Ｈ”レベルとなるタイミングと、センスアンプの活性化を指示する信号Ｓ０Ｎの活性化のタイミングが同期していた。
【０１２５】
しかしながら、一般には、電圧変換回路２２００が活性化してから、実際に正規動作を行なうようになるまでは少し時間がかかる。そのために、センス開始以前に信号ＱＯＮ活性状態（“Ｈ”レベル）とする場合がある。
【０１２６】
実施の形態２のＰＵＭ信号発生回路４０００においては、信号ＰＵＭが発生するタイミングを信号ＱＯＮと同期させることで、基準電位ＶｒｅｆＭが切換わるよりも以前のタイミングにおいて、信号ＰＵＭを活性状態とする構成としている。
【０１２７】
図１２は、本発明の実施の形態２のＰＵＭ信号発生回路４０００の構成を示す概略ブロック図である。図１０に示した実施の形態１のＰＵＭ信号発生回路３０００の構成と異なる点は、信号Ｓ０Ｎが信号ＱＯＮとなっている点であり、その他の構成は同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１２８】
図１３は、図１２に示したようなＰＵＭ信号発生回路４０００を使用した場合の内部電位発生回路の動作を説明するためのタイミングチャートである。
【０１２９】
時刻ｔ１において、信号ＢＬＥＱが不活性化し、時刻ｔ２において、信号ＱＯＮが活性状態となって、電圧変換回路２２００が活性化される。時刻ｔ２において、信号ＣＨＧが“Ｌ”レベルに遷移し、基準電位ＶｒｅｆＭも、第１の基準電位Ｖｒｅｒ１Ｂから第２の基準電位Ｖｒｅｆ２Ｂに切換わる。これに応じて、信号ＰＵＭも所定期間活性状態となって、バッファ回路２０４０および２０５０における貫通電流Ｉｂの値も、レベルＩｂｌからレベルＩｂｈへと高められる。その後、時刻ｔ３において、信号Ｓ０Ｎおよび信号ＺＳ０Ｐが活性状態となることで、センス動作が活性化される。
【０１３０】
このような構成とすることで、複数の基準電位が生成される回路構成において、基準電位間の干渉による電位変動を抑制することが可能となる。
【０１３１】
したがって、たとえば、実施の形態２の内部電位発生回路をＤＲＡＭのセンスアンプへの駆動電位供給に用いた場合、センス動作において、センスアンプにより内部電源電位Ｖｄｄｓの消費が開始された時点においては、既に電圧変換回路２２００は正規動作を開始しているため、電圧変換回路２２００が、内部電源電位Ｖｄｄｓが第２の基準電位Ｖｒｅｆ２Ｂと一致するように電荷供給を開始するまでの所要時間が低減される。この結果、実施の形態１で述べた効果に加えて、電源電位Ｖｄｄｓレベルの過渡的な変動がより一層抑制され、センス時間の短縮が可能となる。
【０１３２】
［実施の形態３］
実施の形態１および２で示した構成においては、内部電位発生回路をＤＲＡＭに用いた場合、通常モードにおける待機状態でもセルフリフレッシュモードでも系の貫通電流を抑制することが可能である。
【０１３３】
しかしながら、通常モード時には他で消費する電流成分に紛れて貫通電流Ｉｐａが全体の消費電力に対しては重要でない場合がある。一方、セルフリフレッシュモードでは、サイクルタイムｔＲＣが十分に長く、充放電電流Ｉｃｄが十分小さいため、バッファ能力を高める必要がない場合がある。
【０１３４】
したがって、ＤＲＡＭがセルフリフレッシュモードに入っているかどうかでバッファ能力を制御することも可能である。
【０１３５】
図１４は、本発明の実施の形態３の内部電位生成回路２６００の構成を示す概略ブロック図である。
【０１３６】
図８に示した実施の形態１の基準電位生成回路２４００の構成とは、バッファ回路２０４４および２０５４が、セルフリフレッシュモードが指定されていることを示す信号ＺＳＲＭにより制御される構成となっていることであり、その他の点は図８に示した構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１３７】
図１５は、本発明の実施の形態３のバッファ回路２０４４の構成を説明するための回路図である。
【０１３８】
図９に示した実施の形態１のバッファ回路の構成と異なる点は、トランジスタＴＮ５４のゲートが信号ＰＵＭではなく信号ＺＳＲＭにより制御される構成となっている点のみであるので、同一部分には同一符号を付してその説明を繰返さない。
【０１３９】
図１６は本発明の実施の形態３の内部電圧発生回路の動作を説明するためのタイミングチャートである。通常動作モードにおいては信号ＺＳＲＭが“Ｈ”レベルであって、バッファ回路２０４４および２０５４における貫通電流Ｉｂは大きなレベルＩｂｈに制御されている。
【０１４０】
セルフリフレッシュモードに入ると信号ＺＳＲＭは“Ｌ”レベルとなり、バッファ回路２０４０および２０５０における貫通電流Ｉｂは低いレベルＩｂｌに制御される。
【０１４１】
このような構成は、待機時電流Ｉｃｃｓの値に対するシステムの要求が厳しくない場合には特に有効である。
【０１４２】
以上の説明では、本願発明をＤＲＡＭの回路構成において、センスアンプＳ／Ａに内部電源電位を供給する内部電位発生回路の構成として説明したが、このような構成はより一般的に拡張することが可能である。つまり、本願に係る内部電位発生回路または基準電位を生成する構成は、内部電位として２つのレベルの電位を生成する内部電位発生回路の構成に限定されない。
【０１４３】
たとえば、複数の中間電位を切換えて生成する内部電位発生回路からの出力信号を、ある回路中のＭＯＳトランジスタのゲートに受けて使う系において、切換動作による中間電位自身が変動してしまうことを抑制し、かつ内部電位発生回路または基準電位を生成する構成での貫通電流を抑制することに、以上説明した本願発明を適用することが可能である。
【０１４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４５】
【発明の効果】
請求項１ないし２記載の半導体装置は、基準電位生成回路の出力する基準電位のレベルが動作モードに応じて切換わった場合でも、この基準電位間の干渉による電位変動を抑制することが可能である。
【０１４６】
請求項３および４記載の半導体装置は、動作モードの切換わりの都度に内部回路に供給される電位が過渡的に所望値からずれることを抑制でき、かつ、消費電力の増大を抑制できる。
【０１４７】
請求項５ないし９記載の半導体装置は、内部電位発生回路から出力される出力レベルが動作モードに応じて切換わった場合でも、出力レベルが過渡的に所望値からずれることを抑制でき、かつ、消費電力の増大を抑制できる。
【０１４８】
請求項１０記載の半導体装置は、ダイナミック型半導体記憶装置において、センスアンプの活性・不活性が切換わる際の駆動電位が過渡的に所望値からずれることを抑制でき、かつ、消費電力の増大を抑制できる。
【０１４９】
請求項１１記載の半導体装置は、セルフリフレッシュモードでの消費電力を低減することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＤＲＡＭ１０００の全体構成を示す概略ブロック図である。
【図２】 プリブースト型内部電位発生回路２０００の構成を示す概略ブロック図である。
【図３】 図２に示した定電流源２０１０の構成を説明するための回路図である。
【図４】 図２に示した第１のＶｒｅｆ発生回路２０２０の構成を説明するための回路図である。
【図５】 図２に示した第１のバッファ回路２０４０の構成を説明するための回路図である。
【図６】 図２に示した降圧回路２０００を用いたＤＲＡＭ１０００において、センス動作を説明するためのタイミングチャートである。
【図７】 充放電電流Ｉｃｄにより、基準電位ＶｒｅｆＭに生じる過渡的な変化を説明するための図である。
【図８】 内部電位発生回路２４００の構成を説明するための概略ブロック図である。
【図９】 第１のバッファ回路２０４２の構成を説明するための回路図である。
【図１０】 ＰＵＭ信号発生回路３０００の構成を示す概略ブロック図である。
【図１１】 内部電位生成回路２４００の基準電位の生成動作を説明するためのタイミングチャートである。
【図１２】 本発明の実施の形態２のＰＵＭ信号発生回路４０００の構成を示す概略ブロック図である。
【図１３】 ＰＵＭ信号発生回路４０００を使用した場合の内部電位発生回路の動作を説明するためのタイミングチャートである。
【図１４】 本発明の実施の形態３の内部電位生成回路２６００の構成を示す概略ブロック図である。
【図１５】 本発明の実施の形態３のバッファ回路２０４４の構成を説明するための回路図である。
【図１６】 本発明の実施の形態３の内部電圧発生回路の動作を説明するためのタイミングチャートである。
【図１７】 従来の内部電位生成回路８０００の構成を説明するための概略ブロック図である。
【符号の説明】
１１ 制御信号入力端子群、１３ アドレス信号入力端子群、１５ データ入出力端子群、１８ 外部電源端子、１９ 外部接地端子、２６ コントロール回路、３０ アドレスバッファ、４０ 行デコーダ、４５ ワード線ドライバ、５０ 列デコーダ、５２ コラム選択線、６０ センスアンプ、７２ 内部制御信号バス、７４ アドレスバス、７６ データバス、８０ 読出アンプ／書込ドライバ、８５ 入出力バッファ、１００ メモリセルアレイ、２００ 列選択回路、１０００ ＤＡＲＭ、２０００ 内部電位発生回路、２０１０ 定電流源、２０２０，２０３０ Ｖｒｅｆ発生回路、２０４０，２０４２，２０４４，２０５０，２０５２，２０５４ バッファ回路、２１００ 切換回路、２１１０ インバータ、２１２０，２１３０ トランスミッションゲート、２２００ 電圧変換回路、３０００，４０００ ＰＵＭ信号発生回路。

Claims (9)

1. 半導体装置であって、
   電源電位を受けて、複数の基準電位のうちのいずれか一つを選択的に出力する基準電位生成回路と、
   前記基準電位生成回路の出力を受けて、内部電位を生成する電圧変換回路と、
   前記電圧変換回路からの前記内部電位に基づいて動作する内部回路とを備え、
   前記基準電位生成回路は、
   前記複数の基準電位のうちのいずれか一つを選択的に切換えて出力する切換回路と、
   前記複数の基準電位をそれぞれ生成する複数の電位発生回路とを含み、
   前記複数の電位発生回路の各々は、
   生成する前記基準電位に対応する参照電位を発生する参照電位生成回路と、
   前記参照電位に応じて前記基準電位を出力し、前記切換回路の切換え時に所定期間電流駆動能力を増加させるバッファ回路とを含む、半導体装置。
2. 前記バッファ回路は、
   出力ノードと、
   前記電源電位を受けて、前記参照電位に応じて、前記出力ノードの電位レベルを前記基準電位レベルに駆動する駆動回路と、
   前記切換回路の切換えに応じて、活性状態である前記駆動回路を流れる電流値を少なくとも前記所定期間切換える電流制御回路とを有する、請求項１記載の半導体装置。
3. 前記駆動回路を流れる電流の経路は、互いに並列な第１および第２の経路を含み、
   前記電流制御回路は、
   前記切換回路の切換えに応じて、前記所定期間活性状態となるパルス信号を生成するパルス信号生成回路と、
   前記第２の経路上に設けられ、前記パルス信号の活性化に応じて導通状態となるスイッチ回路を有する、請求項２記載の半導体装置。
4. 前記内部回路は、
   与えられる制御信号に応じて、前記内部回路の動作を制御する制御回路と、
   行列上に配置される複数のダイナミック型メモリセルを含むメモリセルアレイと、
   前記メモリセルの列に対応して設けられる複数のビット線対と、
   アドレス信号に応じて、前記メモリセルを選択するメモリセル選択回路と、
   前記選択されたメモリセルに保持されるデータに応じて、選択された前記メモリセルの結合するビット線対の電位を増幅する複数のセンスアンプと、
   前記制御回路に制御されて、前記センスアンプへの前記内部電位の供給を制御するセンスアンプ駆動回路とを含み、
   前記切換回路の切換わりは、前記センスアンプによるセンス動作が活性・不活性に切換わることに対応する、請求項１記載の半導体装置。
5. 前記内部回路は、
   与えられる制御信号に応じて、前記内部回路の動作を制御する制御回路と、
   行列上に配置される複数のダイナミック型メモリセルを含むメモリセルアレイと、
   前記メモリセルの列に対応して設けられる複数のビット線対と、
   アドレス信号に応じて、前記メモリセルを選択するメモリセル選択回路と、
   前記選択されたメモリセルに保持されるデータに応じて、選択された前記メモリセルの結合するビット線対の電位を増幅する複数のセンスアンプと、
   前記制御回路に制御されて、前記センスアンプへの前記内部電位の供給を制御するセンスアンプ駆動回路とを含み、
   前記切換回路は、前記電圧変換回路を活性化させるための制御信号に応答して前記基準電位の切換えを行ない、
   前記センスアンプは、前記切換回路による前記基準電位の切換えが行なわれた後、活性化される請求項１記載の半導体装置。
6. 半導体装置であって、
   電源電位を受けて、複数の基準電位のうちのいずれか一つを選択的に出力する基準電位生成回路と、
   前記基準電位生成回路の出力を受けて、内部電位を生成する電圧変換回路と、
   前記電圧変換回路からの前記内部電位に基づいて動作する内部回路とを備え、
   前記基準電位生成回路は、
   前記複数の基準電位のうちのいずれか一つを選択的に切換えて出力する切換回路と、
   前記複数の基準電位をそれぞれ生成する複数の電位発生回路とを含み、
   前記複数の電位発生回路の各々は、
   生成する前記基準電位に対応する参照電位を発生する参照電位生成回路と、
   前記参照電位に応じて前記基準電位を出力し、モード指定信号に応じて電流駆動能力を切換えるバッファ回路とを含む、半導体装置。
7. 前記バッファ回路は、
   出力ノードと、
   前記電源電位を受けて、前記参照電位に応じて、前記出力ノードの電位レベルを前記基準電位レベルに駆動する駆動回路と、
   前記モード指定信号に応じて、活性状態である前記駆動回路を流れる電流値を切換える電流制御回路とを有する、請求項６記載の半導体装置。
8. 前記駆動回路を流れる電流の経路は、互いに並列な第１および第２の経路を含み、
   前記電流制御回路は、
   前記モード指定信号を生成するモード信号生成回路と、
   前記第２の経路上に設けられ、前記モード指定信号の活性化に応じて導通状態となるスイッチ回路を有する、請求項７記載の半導体装置。
9. 前記バッファ回路は、
   出力ノードと、
   前記電源電位を受けて、自身を流れる電流値をセルフリフレッシュモードが指定されることに応じて、減少させることにより、前記参照電位に応じて、前記出力ノードの電位レベルを前記基準電位レベルに駆動する駆動回路とを有し、
   前記切換回路は、複数の前記バッファ回路の出力を受けて、セルフリフレッシュモードが指定されていることを示す前記モード指定信号に応じていずれかの前記バッファ回路からの前記基準電位を選択的に出力し、
   前記内部回路は、
   与えられる制御信号に応じて、前記内部回路の動作を制御する制御回路と、
   行列上に配置される複数のダイナミック型メモリセルを含むメモリセルアレイと、
   前記メモリセルの列に対応して設けられる複数のビット線対と、
   アドレス信号に応じて、前記メモリセルを選択するメモリセル選択回路と、
   前記選択されたメモリセルに保持されるデータに応じて、選択された前記メモリセルの結合するビット線対の電位を増幅する複数のセンスアンプと、
   前記制御回路に制御されて、前記センスアンプへの前記内部電位の供給を制御するセンスアンプ駆動回路とを含む、請求項６記載の半導体装置。

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