JP5041631B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、低消費電力で動作可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、バッテリ駆動を前提とする携帯機器等への搭載に対応するため、低消費電力駆動が可能な半導体記憶装置が要求されている。このような要求に対応するために、半導体記憶装置には、データ読出やデータ書込などの通常動作が要求される通常モード時以外において、内部回路の大部分を待機動作状態に設定して、消費電力を削減するための低消費電力モードが備えられる。すなわち、外部からの動作要求に応じて、通常モードと低消費電力モードとを切換えることによって、半導体記憶装置の低消費電力化が図られる。
【０００３】
低消費電力化には低電圧動作化が有効であるため、外部から供給される外部電源電圧のレベルも低下する傾向にある。たとえば、従来の汎用系においては、３．３Ｖ系（３．０Ｖ〜３．６Ｖ）外部電源電圧が使用されていたが、低電圧動作に対応するタイプとして、２．７Ｖ系（２．７Ｖ〜３．０Ｖ）や、２．５Ｖ系（２．３Ｖ〜２．７Ｖ）外部電源電圧が使用されるようになっている。
【０００４】
【発明が解決しようとする課題】
一方で、低消費電力化が進むにしたがって、半導体記憶装置全体の消費電力に対する、内部電源電圧を発生するための内部電源回路の消費電力の比率が増加している。さらに、低電圧動作に伴って内部電源回路の電力効率が低下するため、内部電源電圧の供給先である内部回路を待機状態にして消費電力を削減するのみでなく、内部電源回路の自体の消費電力をも削減する、より強力な低消費電力モードを導入する必要が生じてきている。
【０００５】
このような低消費電力モードにおいても、そのモードエントリが、特別なエントリ方法を用いるのではなく、既存の制御系を共用した形で、実行できることが望ましい。さらに、低消費電力モードへの移行、および通常モードへの復帰がスムーズに行なわれることも望まれる。
【０００６】
さらに、上述したようにさまざまなレベルの外部電源電圧が適用される下で、半導体記憶装置の設計に汎用性を持たせるためには、異なるレベルの外部電源電圧に対応可能な構成を有する必要がある。たとえば、異なるレベルの外部電源電圧が適用されても、内部電源電圧の制御応答性を一様に維持できる構成が、内部電源回路に要求される。
【０００７】
さらに、半導体記憶装置が組込まれるシステム内のインターフェイス仕様によっては、１．８Ｖ系のＴＴＬ（Transistor-Transistor Logic）レベルのＩ／Ｏ（Input／Output）信号レベルに対応する必要もあるので、信号入力回路系においても、異なるＩ／Ｏ信号レベルを、入力可能な構成とすることが望ましい。
【０００８】
一方、さまざまな動作条件、たとえば外部電源電圧レベルやＩ／Ｏ信号レベルに可能なように汎用的に設計された半導体記憶装置において、マスク切換等によって、適用される動作条件をハード的に固定する場合においては、この固定された動作条件を、半導体記憶装置外部から、容易に検知可能な構成も必要になってくる。
【０００９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、低消費電力動作が可能な半導体記憶装置を提供することである。
【００１０】
この発明の他の目的は、さまざまなレベルの外部電源電圧およびＩ／Ｏ信号に対応して動作可能な半導体記憶装置を提供することである。
【００１１】
この発明のさらにもう１つの目的は、さまざまな動作条件に対応可能なように設計された半導体記憶装置において、適用される動作条件を外部から容易に検知可能な構成を提供することである。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、通常モードとディープパワーダウンモードとを有する半導体記憶装置であって、データ読出動作、データ書込動作およびデータ保持動作を実行するための内部回路と、第１の外部電源電圧の供給を受ける第１の外部電源配線と、第１の外部電源電圧よりも低い第２の外部電源電圧の供給を受ける第２の外部電源配線と、内部回路に対して内部電源電圧を伝達するための内部電源配線と、第１および第２の外部電源電圧を受けて、内部電源電圧を生成するための内部電源回路とを備える。内部電源回路は、第１および第２の外部電源電圧を受けて、内部電源電圧の目標レベルに対応する参照電圧を生成するための参照電圧生成部と、ディープパワーダウンモード時に、参照電圧生成部の動作電流を遮断するための第１の電流遮断スイッチと、内部電源電圧と参照電圧との比較に基づいて、内部電源電圧を目標レベルに維持するための内部電源電圧発生部と、ディープパワーダウンモード時に、内部電源電圧発生部の動作電流を遮断するための第２の電流遮断スイッチと、低消費電力モード時に、第１および第２の外部電源配線の一方を内部電源配線と電気的に結合するための接続スイッチとを含む。半導体装置は、第１のコマンドに伴って外部から入力されるモード設定を保持するためのモードレジスタをさらに備える。モード設定は、通常モードから低消費電力モードへの移行を行なうかどうかの指定を含み、モード設定において移行を行なうことが指定されている場合において、第２のコマンドに応答して低消費電力モードは開始される。さらに、内部回路は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、選択的に活性化される複数のワード線と、複数のメモリセルの列にそれぞれ対応して配置され、活性化されたワード線に対応するメモリセルのそれぞれと結合される複数のビット線とを含む。第２のコマンドは、データ保持動作を指示するためのリフレッシュコマンドであり、リフレッシュコマンドの入力後において、各ワード線が非活性化された状態において、ディープパワーダウンモードは開始される。
【００１８】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、ディープパワーダウンモード時において、第２のコマンドの入力前に第１のレベルに設定される外部制御信号の第１のレベルから第２のレベルへの変化に対応して、通常モードへの復帰を指示するための制御回路をさらに備える。
【００１９】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置であって、第１および第２のレベルは、第１および第２の外部電源電圧の一方ずつにそれぞれ対応し、外部制御信号を受けて内部制御信号を生成するための内部制御信号生成回路をさらに備える。内部制御信号生成回路は、ディープパワーダウンモードにおいて動作する、第１の外部電源電圧で駆動される第１のバッファと、通常モードにおいて動作する、内部電源電圧で駆動される外部制御信号を受けるための第２のバッファと、第１および第２のバッファのうちの動作している一方で受けた外部制御信号に応じて、内部制御信号を内部電源電圧および第２の外部電源電圧のいずれかに設定する論理回路とを含む。制御回路は、内部制御信号に応答して復帰を指示する。
【００２０】
請求項４記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、内部電源回路は、参照電圧生成部と内部電源電圧発生部との間に設けられ、参照電圧生成部からの参照電圧を内部電源電圧発生部に伝達するためのバッファ部と、ディープパワーダウンモード時に、バッファ部の動作電流を遮断するための第３の電流遮断スイッチとを含む。
【００２１】
請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置であって、バッファ部は、動作電流量を制御するための動作電流制御部をさらに含む。動作電流制御部は、ディープパワーダウンモードから通常モードへの移行期間における動作電流量を、通常モード時よりも大きく設定する。
【００２２】
請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置であって、参照電圧生成部は、ディープパワーダウンモードにおいて、参照電圧を第２の外部電源電圧に設定し、移行期間は、参照電圧が所定レベル以下である期間に相当する。
【００４２】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４３】
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【００４４】
図１を参照して、本発明の実施の形態１に従う半導体記憶装置１０００は、メモリアレイ部１０を備える。メモリアレイ部１０は、メモリセルアレイ２０と、行選択部３０と、列選択部およびセンスアンプ４０とを含む。
【００４５】
メモリセルアレイ２０は、行列状に配置された複数のメモリセルＭＣを有する。メモリセルＭＣの構成は特に限定されず、種々のタイプのＤＲＡＭ（Dynamic Random Access Memory）セルを本願発明に適用可能である。
【００４６】
メモリセルＭＣの各行に対応して、行選択を実行するためのワード線ＷＬが配置される。メモリセルＭＣの各列に対応して、ビット線対ＢＬＰが配置される。ビット線対ＢＬＰは、相補のビット線ＢＬおよび／ＢＬを有する。各メモリセル行において、メモリセルＭＣの各々は、ビット線ＢＬおよび／ＢＬのいずれか一方と結合されている。図１においては、１個のメモリセルに対するワード線およびビット線対の配置が代表的に示されている。
【００４７】
行選択部３０は、アドレス信号に従って、選択行に対応するワード線ＷＬを選択的に活性化する。選択行に対応するメモリセルのそれぞれは、ビット線ＢＬまたは／ＢＬと接続される。列選択部およびセンスアンプ４０は、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬの電圧差を増幅するセンスアンプと、アドレス信号に従って選択列に対応するビット線対ＢＬＰを選択するための列選択部とを含む。
【００４８】
半導体記憶装置１０００は、さらに、入力初段回路５０と、周辺回路制御部６０と、メモリアレイ部制御回路７０，７５と、出力回路８０とをさらに備える。
【００４９】
入力初段回路５０は、クロック、コマンド、アドレスおよび書込データを総括的に示す入力信号を外部から受ける。周辺回路制御部６０は、入力初段回路５０を介して伝達された入力信号によって示されるコマンドを実行するための制御信号を生成し、メモリアレイ部制御回路７０，７５等の内部回路に伝達する。
【００５０】
外部から入力されるコマンドには、データ読出を指示するリードコマンドＲＥＡＤ、データ書込を指示するライトコマンドＷＲＩＴＥ、モードレジスタの保持内容を更新するためのモードレジスタセットコマンドＭＲＳ、特に動作状態が指示されないノーオペレーションコマンドＮＯＰ、特定のバンクを活性化するためのバンクアクティブコマンドＡＣＴ、特定のバンクをプリチャージ状態とするためのバンクプリチャージコマンドＰＲＥ、オートリフレッシュコマンドＡＲＥＦおよびセルフリフレッシュコマンドＳＲＥＦなどが含まれる。
【００５１】
オートリフレッシュコマンドＡＲＥＦおよびセルフリフレッシュコマンドＳＲＥＦは、メモリセルアレイ２０に記憶されたデータの消失を防止するための、データ保持動作（リフレッシュ動作）を指示する。
【００５２】
リフレッシュ動作時には、ワード線ＷＬが順に活性化されて、活性化されたワード線に対応するメモリセルに対するデータの読出、増幅および再書込が、センスアンプによって実行される。
【００５３】
オートリフレッシュコマンドＡＲＥＦは、データ読出やデータ書込といったランダムアクセス動作中に割込んで指示される。一方、セルフリフレッシュコマンドＳＲＥＦは、電池バックアップ期間等のスタンバイ期間において、メモリアレイ部１０における記憶情報を保持するために指示される。
【００５４】
周辺回路制御部６０は、モードレジスタ６５を有する。モードレジスタ６５においては、外部から指示されたモードレジスタセットコマンドＭＲＳに対応して入力されるアドレスを構成するアドレスビットのそれぞれを保持する。モードレジスタ６５に保持されたアドレスビットに応じて、レイテンシ設定や、バースト動作に関する設定等が実行される。
【００５５】
メモリアレイ部制御回路７０は、周辺回路制御部６０によって生成された行系動作制御信号ＳＧｒに応答して、メモリアレイ部１０に対する行系動作を制御する。メモリアレイ部制御回路７５は、周辺回路制御部６０によって生成された列系動作制御信号ＳＧｃに応答して、メモリアレイ部１０における列系動作を制御する。
【００５６】
出力回路８０は、リードコマンドＲＥＡＤが入力された場合において、メモリアレイ部１０からの読出データを外部に対して出力する。
【００５７】
半導体記憶装置１０００は、さらに、内部電源回路１００を備える。内部電源回路１００は、外部電源配線９０および接地配線９５から外部電源電圧Ｅｘｔ．Ｖｄｄおよび接地電圧Ｖｓｓをそれぞれ受けて、内部電源電圧を生成する。
【００５８】
内部電源電圧は、ワード線電圧ＶＰＰ、基板電圧ＶＢＢ、セルプレート電圧ＶＣＰ、ビット線電圧ＶＢＬ、周辺回路電源電圧ＶＤＤＰ、メモリアレイ電源電圧ＶＤＤＳを含む。セルプレート電圧ＶＣＰおよびビット線電圧ＶＢＬは、メモリアレイ電源電圧ＶＤＤＳの１／２のレベルに設定される。
【００５９】
さらに、内部電源回路１００は、外部入力信号用参照電圧ＶＲＥＦＩを生成する。入力初段回路５０は、外部入力信号用参照電圧ＶＲＥＦＩに基づいて、入力信号のＨレベル／Ｌレベルを認識する。
【００６０】
ワード線電圧ＶＰＰ、基板電圧ＶＢＢ、セルプレート電圧ＶＣＰおよびビット線電圧ＶＢＬは、メモリアレイ部１０に供給される。メモリアレイ電源電圧ＶＤＤＳは、メモリアレイ部制御回路７０および７５に供給される。周辺回路電源電圧ＶＤＤＰは、周辺回路制御部６０に対して供給される。
【００６１】
周辺回路制御部６０は、外部から入力された所定コマンドに基づいて、半導体記憶装置１０００を低消費電力モードに移行させる。低消費電力モード時においては、周辺回路制御部６０は、パワーカット信号ＰＣＵＴｅをＨレベルに活性化する。内部電源回路１００における消費電力は、パワーカット信号ＰＣＵＴｅの活性化に応答して削減される。
【００６２】
なお、以下の説明で明らかになるように、本発明の実施の形態１に従う低消費電力モードは、セルフリフレッシュコマンドＳＲＥＦ等によって、メモリアレイ部１０における記憶データ保持を前提とする従来の低消費電力モードより一段進んで、さらなる低消費電力動作化を追求したものである。したがって、以下においては、半導体記憶装置１０００における低消費電力モードを、特に「ディープ・パワーダウンモード」と称することとする。
【００６３】
［ディープ・パワーダウンモードにおける内部電源電圧レベルの設定］
図２は、通常モードおよびディープ・パワーダウンモードにおける内部電源電圧の設定を説明する図である。
【００６４】
図２を参照して、通常モードにおいて、周辺回路電源電圧ＶＤＤＰは、２．５Ｖに設定される。したがって、外部動作電源電圧が２．５Ｖ系である場合には、外部電源電圧Ｅｘｔ．Ｖｄｄがそのまま周辺回路電源電圧ＶＤＤＰとして使用される。それ以外の場合、たとえば外部電源電圧が２．７Ｖ系である場合には、外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して、周辺回路電源電圧ＶＤＤＰが生成される。
【００６５】
ディープ・パワーダウンモードにおいては、外部電源電圧Ｅｘｔ．Ｖｄｄが２．５Ｖ系である場合には、周辺回路電源電圧ＶＤＤＰは、通常モードと同様に、外部電源電圧Ｅｘｔ．Ｖｄｄがそのまま使用できる。一方、外部電源電圧が２．７Ｖ系である場合には、外部電源電圧Ｅｘｔ．ＶｄｄをＶｔｎ降圧させて、周辺回路電源電圧ＶＤＤＰが生成される。ディープ・パワーダウンモードにおける内部電源電圧の生成については、後ほど詳細に説明するが、Ｖｔｎは、内部電源回路１００内に配置されるＮ型トランジスタのしきい値電圧に相当する。
【００６６】
メモリアレイ電源電圧ＶＤＤＳは、通常モードでは外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して２．０Ｖに設定される。一方、ディープ・パワーダウンモードにおいては、周辺回路電源電圧ＶＤＤＰと同様に、Ｅｘｔ．Ｖｄｄ−Ｖｔｎに設定される。
【００６７】
ビット線電圧ＶＢＬおよびセルプレート電圧ＶＣＰは、通常モードでは、メモリアレイ電源電圧ＶＤＤＳの１／２に、すなわち１．０Ｖに設定される。ディープ・パワーダウンモードにおいては、ビット線電圧ＶＢＬおよびセルプレート電圧ＶＣＰの供給は中止され、対応する内部電源配線は、開放（Ｏｐｅｎ）状態とされる。
【００６８】
基板電圧ＶＢＢは、通常モードでは−１．０Ｖに設定され、ディープ・パワーダウンモードでは、０Ｖすなわち接地電圧Ｖｓｓに設定される。
【００６９】
ワード線電圧ＶＰＰは、通常モード時においては、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧して、３．７Ｖに設定される。ディープ・パワーダウンモードにおいては、ワード線電圧ＶＰＰは、周辺回路電源電圧ＶＤＤＰと同様に、Ｅｘｔ．ＶｄｄまたはＥｘｔ．Ｖｄｄ−Ｖｔｎに設定される。
【００７０】
なお、図２に示した、通常モードにおける内部電源電圧の設定レベルは一例にすぎず、これらの内部電源電圧がその他の電圧レベルに設定される場合においても、本願発明に従うディープ・パワーダウンモードを適用することが可能である。
【００７１】
［ディープ・パワーダウンモードへのエントリ方式］
図３は、モードレジスタセットに用いられるアドレスビットの構成を説明する図である。
【００７２】
図３を参照して、モードレジスタセットコマンドＭＲＳによって入力されるアドレスビットＡ０〜Ａ１１，ＢＡ０，ＢＡ１は、モードレジスタ６５内に保持される。
【００７３】
モードレジスタ６５内に保持されたこれらのアドレスビットに応じて、半導体記憶装置１０００の動作状態の一部が設定される。たとえば、モードレジスタ６５に保持されるアドレスビットＡ０〜Ａ２は、バースト長設定を示す。また、アドレスビットＡ３は、バーストタイプ（シーケンシャル／インタリーブ）設定を示し、アドレスビットＡ４〜Ａ６は、レイテンシモード設定すなわちＣＡＳレイテンシに相当するクロックサイクル数を示す。また、アドレスビットＡ９によって、ライトモード（１ビットライト／バーストライト）設定が示される。
【００７４】
半導体記憶装置１０００において、ディープ・パワーダウンモードを適用するか否かは、通常のモードレジスタセットに未使用のアドレスビットを用いて実行される。たとえば、以上で述べたモードレジスタセットに未使用のアドレスビットＡ７およびＡ８を用いて、ディープ・パワーダウンモードの適用、すなわち所定の条件がそろった場合に、ディープ・パワーダウンモードにエントリすることを設定するためのモードレジスタセットが実行される。
【００７５】
図４は、半導体記憶装置１０００における、ディープ・パワーダウンモードへのエントリ方式の一例を説明するタイミングチャートである。
【００７６】
図４を参照して、半導体記憶装置１０００に対するコマンドＣＭＤの入力は、外部クロックＥＸＴＣＬＫに同期して実行される。時刻ｔ０において、外部からセルフリフレッシュコマンドＳＲＥＦが指示される。セルフリフレッシュコマンドＳＲＥＦ入力時には、外部クロックイネーブル信号ＥＸＴＣＫＥは、Ｌレベルに設定される。
【００７７】
これに応答して、半導体記憶装置１０００内部では、リフレッシュ動作の実行が指示され、リフレッシュ対象のワード線を活性化するために、内部制御信号ＩＮＴＲＡＳがＨレベルに活性化され、活性化されたワード線に対応するメモリセルに対して、データ読出、増幅および再書込が実行される。
【００７８】
１回分の行系動作が実行し、内部制御信号ＩＮＴＲＡＳがＨレベルからＬレベルに変化すると、これに応答して制御信号Ｓ０Ｄが所定期間Ｈレベルに活性化される。一旦活性化された制御信号Ｓ０Ｄが非活性化されたタイミングにおいて、メモリアレイ部１０においては、すべてのワード線ＷＬが非活性状態であり、各ビット線ＢＬおよび／ＢＬはプリチャージされているものとする。
【００７９】
モードレジスタセットによって、ディープ・パワーダウンモードが適用されている場合には、制御信号Ｓ０Ｄの非活性化（Ｈレベル→Ｌレベル）に応答して、時刻ｔ１において、パワーカット信号ＰＣＵＴｅがＨレベルに活性化される。これに伴って、内部電源回路１００における内部動作が切換わる。この結果、内部電源電圧は、ディープ・パワーダウンモードに対応する、図２に示した電圧レベルに設定される。
【００８０】
すなわち、通常モードからディープ・パワーダウンモードへの移行は、モードレジスタセットコマンドＭＲＳによって、ディープ・パワーダウンモードの適用が設定されている場合において、セルフリフレッシュコマンドＳＲＥＦが要求されたときに、少なくとも１回の行系動作およびビット線プリチャージ動作の終了後に実行される。
【００８１】
したがって、ワード線が活性化されてメモリセルからデータが読出されている期間を避けて、メモリアレイ部１０が安定な状態においてディープ・パワーダウンモードへ移行することができる。
【００８２】
ディープ・パワーダウンモードから通常モードへの復帰は、外部クロックイネーブル信号ＥＸＴＣＫＥの活性化（Ｌレベル→Ｈレベル）に応答して実行される。すなわち、外部クロックイネーブル信号ＥＸＴＣＫＥの活性化に応答して、パワーカット信号ＰＣＵＴｅは、時刻ｔ２においてＬレベルに非活性化される。この結果、ディープ・パワーダウンモードは終了し、内部電源回路１００の内部動作が再び切換わる。この結果、内部電源電圧は、図２に示した通常モードに対応する電圧レベルに設定される。
【００８３】
なお、パワーカット信号ＰＣＵＴｅの非活性状態（Ｌレベル）および活性状態（Ｈレベル）における電圧は、接地電圧Ｖｓｓおよび外部電源電圧Ｅｘｔ．Ｖｄｄにそれぞれ設定される。
【００８４】
一方、モードレジスタセットによって、ディープ・パワーダウンモードが適用されていない場合には、本来のセルフリフレッシュコマンドＳＲＥＦが実行されて、リフレッシュ動作が順次実行される。
【００８５】
図５は、ディープ・パワーダウンモードへのエントリ方式の他の例を説明するタイミングチャートである。
【００８６】
図５を参照して、モードレジスタセットによってディープ・パワーダウンモードが適用されている場合において、ディープ・パワーダウンモードへの移行は、セルフリフレッシュコマンドＳＲＥＦ以外の、所定の専用コマンドを用いて実行することもできる。
【００８７】
たとえば、時刻ｔ０において、当該専用コマンドとして定義されたディープ・パワーダウンモードエントリコマンドＤＰＥが入力される。これに応答して、時刻ｔ１′において、パワーカット信号ＰＣＵＴｅが、Ｈレベルに活性化される。
【００８８】
ディープ・パワーダウンモードから通常モードへの復帰は、図４の場合と同様に、外部クロックイネーブル信号ＥＸＴＣＫＥの活性化に応答して実行される。すなわち、時刻ｔ２における外部クロックイネーブル信号ＥＸＴＣＫＥの活性化に応答して、パワーカット信号ＰＣＵＴｅはＬレベルに非活性化される。これに伴い、ディープ・パワーダウンモードは終了して、内部電源電圧は、通常モードに対応する図２に示した電圧レベルに設定される。
【００８９】
［内部電源回路の構成］
図６は、内部電源回路１００の構成を示すブロック図である。
【００９０】
まず、通常モードに対応する内部電源回路１００の構成について説明する。
図６を参照して、内部電源回路１００は、定電流発生回路１０２を含む。定電流発生回路１０２は、定電流供給線１０４および１０６に定電流ＩＣＯＮＳＴを供給する。
【００９１】
内部電源回路１００は、さらに、周辺回路電源電圧ＶＤＤＰを生成するために設けられる、参照電圧発生回路１１０、バッファ回路１１２および内部電源電圧発生回路１１６を含む。
【００９２】
参照電圧発生回路１１０は、定電流供給線１０６から定電流ＩＣＯＮＳＴの供給を受けて、周辺回路電源電圧ＶＤＤＰの目標レベルに対応する参照電圧ＶＲＥＦＰ０を生成する。バッファ回路１１２は、参照電圧発生回路１１０からの参照電圧ＶＲＥＦＰ０に基づいて、参照電圧配線１１４に参照電圧ＶＲＥＦＰを生成する。
【００９３】
内部電源電圧発生回路１１６は、外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して、内部電源配線１１８に周辺回路電源電圧ＶＤＤＰを出力する。通常モードにおいて、内部電源電圧発生回路１１６は、周辺回路電源電圧ＶＤＤＰと参照電圧ＶＲＥＦＰとの比較に基づいて、周辺回路電源電圧ＶＤＤＰを目標レベルに維持しようとする。
【００９４】
内部電源回路１００は、さらに、メモリアレイ電源電圧ＶＤＤＳを生成するための、参照電圧発生回路１２０、バッファ回路１２２および内部電源電圧発生回路１２６を含む。
【００９５】
参照電圧発生回路１２０は、定電流供給線１０６から定電流ＩＣＯＮＳＴの供給を受けて、メモリアレイ電源電圧ＶＤＤＳの目標レベルに対応する参照電圧ＶＲＥＦＳ０を生成する。バッファ回路１２２は、参照電圧発生回路１２０からの参照電圧ＶＲＥＦＳ０に基づいて、参照電圧配線１２４に参照電圧ＶＲＥＦＳを生成する。
【００９６】
内部電源電圧発生回路１２６は、外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して、内部電源配線１２８にメモリアレイ電源電圧ＶＤＤＳを出力する。通常モードにおいて、内部電源電圧発生回路１２６は、メモリアレイ電源電圧ＶＤＤＳと参照電圧ＶＲＥＦＳとの比較に基づいて、メモリアレイ電源電圧ＶＤＤＳを目標レベルに維持しようとする。
【００９７】
内部電源回路１００は、さらに、ワード線電圧ＶＰＰを生成するための、参照電圧発生回路１３０、バッファ回路１３２および電圧昇圧回路１３６を含む。
【００９８】
参照電圧発生回路１３０は、定電流供給線１０６から定電流ＩＣＯＮＳＴの供給を受けて、ワード線電圧ＶＰＰの目標レベルに対応する参照電圧ＶＲＥＤ０を生成する。バッファ回路１３２は、参照電圧発生回路１３０からの参照電圧ＶＲＥＦＤ０に基づいて、参照電圧配線１３４に参照電圧ＶＲＥＦＤを生成する。
【００９９】
電圧昇圧回路１３６は、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧して、内部電源配線１３８にワード線電圧ＶＰＰを出力する。通常モードにおいて、電圧昇圧回路１３６は、ワード線電圧ＶＰＰと参照電圧ＶＲＥＦＤとの比較に基づいて、ワード線電圧ＶＰＰを目標レベルに維持しようとする。
【０１００】
参照電圧ＶＲＥＦＰ０，ＶＲＥＦＰと、ＶＲＥＦＳ０，ＶＲＥＦＳと、ＶＲＥＦＤ０，ＶＲＥＦＤとは、図２に示した通常モードでの、周辺回路電源電圧ＶＤＤＰと、メモリアレイ電源電圧ＶＤＤＳと、ワード線電圧ＶＰＰとの設定レベルにそれぞれ対応して定められる。
【０１０１】
外部電源電圧Ｅｘｔ．Ｖｄｄを降圧する内部電源電圧発生回路１１６および１２６には、一般的な構成の電圧降下回路（ＶＤＣ：Voltage Down Converter）を適用することができる。
【０１０２】
内部電源回路１００は、さらに、メモリアレイ電源電圧ＶＤＤＳを受けて、セルプレート電圧ＶＣＰを生成するＶＣＰ発生回路１４０と、ビット線電圧ＶＢＬを生成するＶＢＬ発生回路１４５とを含む。ＶＣＰ発生回路１４０およびＶＢＬ発生回路１４５は、たとえば、トリミング機能付きの分圧回路で構成され、内部電源配線１２８から供給されるメモリアレイ電源電圧ＶＤＤＳを受けて、セルプレート電圧ＶＣＰおよびビット線電圧ＶＢＬを生成する。
【０１０３】
内部電源回路１００は、さらに、基板電圧発生回路１６０を含む。基板電圧発生回路１６０は、外部電源電圧Ｅｘｔ．Ｖｄｄを受けて動作し、負電圧の基板電圧ＶＢＢを内部電源配線１６８に生成する。基板電圧発生回路１６０はたとえば、チャージポンプ回路によって構成される。
【０１０４】
このような構成とすることにより、通常モードでの内部電源電圧は、図２に示した電圧レベルに設定される。
【０１０５】
次に、ディープ・パワーダウンモードに対応する内部電源回路１００の構成について説明する。
【０１０６】
内部電源回路１００は、さらに、ディープ・パワーダウンモードにおいてバッファ回路１１２の動作電流を遮断するためのＰＭＯＳトランジスタ２１０と、ディープ・パワーダウンモードにおいて参照電圧配線１１４と接地電圧Ｖｓｓとの間を電気的に結合するためのＮＭＯＳトランジスタ２１２と、ディープ・パワーダウンモードにおいて内部電源配線１１８と外部電源電圧Ｅｘｔ．Ｖｄｄとの間を電気的に結合するためのＮＭＯＳトランジスタ２１４とを含む。
【０１０７】
ＰＭＯＳトランジスタ２１０は、外部電源電圧Ｅｘｔ．Ｖｄｄとバッファ回路１１２との間に電気的に結合され、ゲートにパワーカット信号ＰＣＵＴｅを受ける。ＮＭＯＳトランジスタ２１２は、参照電圧配線１１４と接地電圧Ｖｓｓとの間に電気的に結合され、ゲートにパワーカット信号ＰＣＵＴｅを受ける。ＮＭＯＳトランジスタ２１４は、外部電源配線９０と内部電源配線１１８との間に電気的に結合され、ゲートにパワーカット信号ＰＣＵＴｅを受ける。
【０１０８】
なお、本実施の形態においては、ＭＯＳトランジスタは、接続スイッチとして用いられる電界効果型トランジスタの代表例として適用される。
【０１０９】
内部電源回路１００は、さらに、メモリアレイ電源電圧ＶＤＤＳ生成系に対して配置される、ＰＭＯＳトランジスタ２２０およびＮＭＯＳトランジスタ２２２，２２４と、ワード線電圧ＶＰＰ発生系に対応して配置されるＰＭＯＳトランジスタ２３０およびＮＭＯＳトランジスタ２３２，２３４とを含む。
【０１１０】
ＰＭＯＳトランジスタ２２２および２３２は、ＰＭＯＳトランジスタ２１２と同様に配置される。ＮＭＯＳトランジスタ２２４および２３４は、ＮＭＯＳトランジスタ２１４と同様に配置される。ＮＭＯＳトランジスタ２１４、２２４および２３４のしきい値電圧は、図２中に表記したＶｔｎに相当する。また、ＮＭＯＳトランジスタ２３４に代えて、ゲートにパワーカット信号の反転信号／ＰＣＵＴｅを受けるＰＭＯＳトランジスタを配置すれば、ディープ・パワーダウンモードにおけるワード線電圧ＶＰＰをＥｘｔ．Ｖｄｄに設定できる。
【０１１１】
このような構成とすることにより、ディープ・パワーダウンモードにおいて、内部電源電圧発生回路１１６，１２６および電圧昇圧回路１３６を動作させることなく、周辺回路電源電圧ＶＤＤＰ、メモリアレイ電源電圧ＶＤＤＳおよびワード線電圧ＶＰＰを、Ｅｘｔ．Ｖｄｄ−Ｖｔｎに設定することができる。この結果、ディープ・パワーダウンモードにおいては、内部電源電圧発生回路１１６，１２６および電圧昇圧回路１３６にそれぞれ入力される参照電圧ＶＲＥＦＰ，ＶＲＥＦＳ，ＶＲＥＦＤの生成も不要となる。したがって、ディープ・パワーダウンモードにおいて、参照電圧ＶＲＥＦＰ、ＶＲＥＦＳおよびＶＲＥＦＤは、トランジスタ２１２、２２２および２３２によって、接地電圧Ｖｓｓにそれぞれ固定される。
【０１１２】
これに伴い、さらに前段に配置された、参照電圧発生回路１１０，１２０，１３０と、バッファ回路１１２、１２２、１３２との動作も不要となり、これらの回路群における消費電力を削減することができる。
【０１１３】
内部電源回路１００は、さらに、ディープ・パワーダウンモードにおいて、定電流発生回路１０２と接地電圧Ｖｓｓとの間を切離すためのＮＭＯＳトランジスタ２００と、ディープ・パワーダウンモードにおいて外部電源電圧Ｅｘｔ．Ｖｄｄと定電流供給線１０６との間を電気的に結合するためのＰＭＯＳトランジスタ２０２とを含む。
【０１１４】
ＮＭＯＳトランジスタ２００は、定電流発生回路１０２と接地電圧Ｖｓｓとの間に電気的に結合されて、ゲートにパワーカット信号ＰＣＵＴｅを受ける。ＰＭＯＳトランジスタ２０２は、外部電源電圧Ｅｘｔ．Ｖｄｄと定電流供給線１０６との間に電気的に結合されて、反転されたパワーカット信号／ＰＣＵＴｅをゲートに受ける。
【０１１５】
この結果、ディープ・パワーダウンモードにおいて、定電流発生回路１０２による定電流ＩＣＯＮＳＴの供給が停止されて、消費電力が削減される。また、定電流供給線１０６は、トランジスタ２０２によって、外部電源電圧Ｅｘｔ．Ｖｄｄに固定される。
【０１１６】
図７は、参照電圧発生回路の構成を示す回路図である。図６に示される参照電圧発生回路１１０，１２０，１３０の構成は同様であるので、図７においては、参照電圧発生回路１１０の構成について代表的に説明する。
【０１１７】
図７を参照して、参照電圧発生回路１１０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ０との間に直列に結合される、抵抗２５０と、ＰＭＯＳトランジスタ２５１および２５２とを有する。ノードＮ０には、参照電圧ＶＲＥＦＰ０が生成される。参照電圧ＶＲＥＦＰ０は、バッファ回路１１２に伝達される。
【０１１８】
ＰＭＯＳトランジスタ２５１のゲートは、定電流供給線１０６と結合される。
ＰＭＯＳトランジスタ２５２のゲートには、パワーカット信号ＰＣＵＴｅが入力される。
【０１１９】
参照電圧発生回路１１０は、さらに、ノードＮ０と接地電圧Ｖｓｓとの間に直列に結合されるＮ個（Ｎ：自然数）のＰＭＯＳトランジスタ２５３を有する。Ｎ個のＰＭＯＳトランジスタ２５３のゲートの各々は、接地電圧Ｖｓｓと結合される。したがって、Ｎ個のトランジスタ２５３の各々は、抵抗素子として機能する。
【０１２０】
このような構成とすることにより、パワーカット信号ＰＣＵＴｅが非活性状態（Ｌレベル）に設定される通常モード時には、参照電圧発生回路１１０は、外部電源電圧Ｅｘｔ．Ｖｄｄから接地電圧Ｖｓｓの間に生じる動作電流を用いて、参照電圧ＶＲＥＦＰ０を生成する。ノードＮ０と接地電圧Ｖｓｓとの間の電気抵抗値を適切に調整することによって、所望の参照電圧ＶＲＥＦＰ０を得ることができる。
【０１２１】
図７に示すように、ＰＭＯＳトランジスタ２５３のそれぞれと並列に、バイパス用のヒューズ素子２５５をさらに配置することによって、ノードＮ０と接地電圧Ｖｓｓとの間の電気抵抗値を、ヒューズブローによって微調整することが可能となる。
【０１２２】
一方、パワーカット信号ＰＣＵＴｅが活性状態（Ｈレベル）に設定されるディープ・パワーダウンモードでは、ＰＭＯＳトランジスタ２５２がターンオフされるので、外部電源電圧Ｅｘｔ．Ｖｄｄと接地電圧Ｖｓｓの間の貫通電流、すなわち参照電圧発生回路１１０の動作電流は遮断される。
【０１２３】
これにより、ディープ・パワーダウンモードにおいては、動作電流を遮断することによって、不要となった参照電圧ＶＲＥＦＰ０の生成を中止して、参照電圧発生回路１１０の消費電力を削減することができる。
【０１２４】
図８は、図６に示されたバッファ回路の構成を示す回路図である。図６に示されるバッファ回路１１２、１２２および１３２の構成は同様であるので、図８においてはバッファ回路１１２の構成について代表的に説明する。
【０１２５】
図８を参照して、バッファ回路１１２は、ＰＭＯＳトランジスタ２１０を介して外部電源電圧Ｅｘｔ．Ｖｄｄと電気的に結合されるノードＮ１と、ノードＮ２との間に電気的に結合されるＰＭＯＳトランジスタ２６０と、ノードＮ１およびＮ３の間に電気的に結合されるＰＭＯＳトランジスタ２６２と、ノードＮ２およびＮ４の間に電気的に結合されるＮＭＯＳトランジスタ２６４と、ノードＮ３およびＮ４の間に電気的に結合されるＮＭＯＳトランジスタ２６６とを有する。
【０１２６】
ＰＭＯＳトランジスタ２６０および２６２のゲートは、ノードＮ２と結合される。ＮＭＯＳトランジスタ２６４のゲートには、参照電圧発生回路１１０からの参照電圧ＶＲＥＦＰ０が入力される。ノードＮ３およびトランジスタ２６６のゲートは、参照電圧ＶＲＥＦＰを伝達する参照電圧配線１１４と結合される。
【０１２７】
バッファ回路１１２は、さらに、ノードＮ４と接地電圧Ｖｓｓとの間に電気的に結合されるＮＭＯＳトランジスタ２６７を有する。ＮＭＯＳトランジスタ２６７のゲートには、制御電圧Φ１が入力される。
【０１２８】
このような構成とすることにより、トランジスタ２１０がオンする通常モード時においては、制御電圧Φ１に応じた動作電流がバッファ回路１１２に供給される。バッファ回路１１２は、動作電流量に応じた応答速度で、内部電源電圧発生回路１１６に伝達される参照電圧ＶＲＥＦＰを、参照電圧発生回路１１０からの参照電圧ＶＲＥＦＰ０と同様のレベルに設定する。このようにバッファ回路１１２を介して、参照電圧ＶＲＥＦＰを伝達することによって、参照電圧ＶＲＥＦＰがノイズ等によって変動することを防止できる。
【０１２９】
一方、ディープ・パワーダウンモードにおいては、パワーカット信号ＰＣＵＴｅの活性化（Ｈレベル）に応答して、トランジスタ２１０がターンオフされるので、バッファ回路１１２の動作電流が遮断される。これにより、不要となった参照電圧ＶＲＥＦＰの生成を中止して、バッファ回路１１２における消費電力を削減できる。
【０１３０】
再び図６を参照して、内部電源回路１００は、さらに、ディープ・パワーダウンモードにおいて、基板電圧発生回路１６０を外部電源電圧Ｅｘｔ．Ｖｄｄから切離すためのＰＭＯＳトランジスタ２４０と、内部電源配線１６８を接地電圧Ｖｓｓと電気的に結合するためのＰＭＯＳトランジスタ２４４とをさらに含む。ＰＭＯＳトランジスタ２４０のゲートには、パワーカット信号ＰＣＵＴｅが入力される。ＰＭＯＳトランジスタ２４４のゲートには、反転されたパワーカット信号／ＰＣＵＴｅが入力される。
【０１３１】
したがって、ディープ・パワーダウンモードでは、ＰＭＯＳトランジスタ２４０がターンオフされるとともに、ＰＭＯＳトランジスタ２４４がターンオンされる。この結果、基板電圧ＶＢＢは、図２に示したように接地電圧Ｖｓｓに設定される。すなわち、ディープ・パワーダウンモードにおいて、基板電圧発生回路１６０は動作する必要がなくなるので、ＰＭＯＳトランジスタ２４０のターンオフに応答して、基板電圧発生回路１６０の動作電流を遮断することによって、基板電圧発生回路１６０における消費電力を削減することができる。
【０１３２】
内部電源回路１００は、さらに、外部入力信号用参照電圧ＶＲＥＦＩを生成する外部入力信号用参照電圧発生回路２７０をさらに含む。外部入力信号用参照電圧ＶＲＥＦＩは、入力初段回路５０に伝達されて、入力信号がＨレベル／Ｌレベルのいずれであるかを認識するために用いられる。
【０１３３】
図９は、外部入力信号用参照電圧発生回路２７０の構成を示す回路図である。
図９を参照して、外部入力信号用参照電圧発生回路２７０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ５との間に直列に結合される、抵抗２７１と、ＰＭＯＳトランジスタ２７２および２７３とを有する。ノードＮ５には、外部入力信号用参照電圧ＶＲＥＦＩが生成される。
【０１３４】
外部入力信号用参照電圧発生回路２７０は、さらに、ノードＮ５と接地電圧Ｖｓｓとの間に直列に結合されるＭ個（Ｍ：自然数）のＰＭＯＳトランジスタ２７４を有する。Ｍ個のＰＭＯＳトランジスタ２７４のゲートの各々は、接地電圧Ｖｓｓと結合される。したがって、Ｍ個のトランジスタ２７４の各々は、抵抗素子として機能する。
【０１３５】
ＰＭＯＳトランジスタ２７２のゲートには、参照電圧ＶＲＥＦＳおよびＶＲＥＦＰの一方が選択的に入力される。ＰＭＯＳトランジスタ２７２のゲートには、パワーカット信号ＰＣＵＴｅが入力される。
【０１３６】
このような構成とすることにより、通常モードでは、外部入力信号用参照電圧ＶＲＥＦＩのレベルを切換えることができる。たとえば、参照電圧ＶＲＥＦＰ（２．５Ｖ）がＰＭＯＳトランジスタ２７２のゲートに入力される場合には、外部入力信号用参照電圧ＶＲＥＦＩは１．４Ｖに設定される。一方、ＰＭＯＳトランジスタ２７２のゲートに参照電圧ＶＲＥＦＳ（２．０Ｖ）が入力される場合には、外部入力信号用参照電圧ＶＲＥＦＩは０．９Ｖに設定される。このような構成とすることにより、異なるＩ／Ｏ信号レベルの入力信号について、外部入力信号用参照電圧ＶＲＥＦＩを切換えて対応することが可能となる。
【０１３７】
図９に示すように、ＰＭＯＳトランジスタ２７４のそれぞれと並列に、バイパス用のヒューズ素子２７５を配置することによって、外部入力信号用参照電圧ＶＲＥＦＩのレベルを、ヒューズブローによって微調整することが可能となる。
【０１３８】
一方、ディープ・パワーダウンモードでは、入力信号が外部から入力されることはないので、外部入力信号用参照電圧ＶＲＥＦＩは不要となる。したがって、ディープ・パワーダウンモードにおいては、パワーカット信号ＰＣＵＴｅの活性化（Ｈレベル）に応答し、ＰＭＯＳトランジスタ２７３をターンオフして動作電流を遮断することにより、外部入力信号用参照電圧発生回路２７０の消費電力を削減することができる。
【０１３９】
以上説明したように、内部電源回路１００においては、ディープ・パワーダウンモードにおける消費電力を大幅に削減することが可能となる。
【０１４０】
また、パワーカット信号ＰＣＵＴｅは、外部電源電圧Ｅｘｔ．Ｖｄｄを遮断するためのＮＭＯＳトランジスタ２１４、２２４および２３４等のゲートに入力されるので、そのＬレベルおよびＨレベルは、接地電圧Ｖｓｓおよび外部電源電圧Ｅｘｔ．Ｖｄｄにそれぞれ設定する必要がある。
【０１４１】
［ディープ・パワーダウンモードからスムーズに復帰するための構成］
既に説明したように、ディープ・パワーダウンモードから通常モードへの復帰は、外部クロックイネーブル信号ＥＸＴＣＫＥに応答して実行される。半導体記憶装置１０００内においては、外部クロックイネーブル信号ＥＸＴＣＫＥをバッファリングして生成される内部クロックイネーブル信号ＩＮＴＣＫＥに基づいて、このようなモードの復帰が制御される。したがって、ディープ・パワーダウンモードにおいて、周辺回路電源電圧ＶＤＤＰをＥｘｔ．Ｖｄｄ−Ｖｔｎに設定する場合においても、外部クロックイネーブル信号ＥＸＴＣＫＥのレベル遷移を正確に反映して、内部クロックイネーブル信号ＩＮＴＣＫＥを生成する構成が必要である。
【０１４２】
図１０は、内部クロックイネーブル信号生成回路２８０の構成を示す回路図である。内部クロックイネーブル信号生成回路２８０は、たとえば、入力初段回路５０内に配置される。
【０１４３】
図１０を参照して、内部クロックイネーブル信号生成回路２８０は、外部電源電圧Ｅｘｔ．Ｖｄｄによって駆動される論理ゲート２８１と、周辺回路電源電圧ＶＤＤＰによって駆動される論理ゲート２８２〜２８５とを有する。
【０１４４】
論理ゲート２８１は、外部クロックイネーブル信号ＥＸＴＣＫＥと、パワーカット信号ＰＣＵＴｅのＮＡＮＤ演算結果を出力する。論理ゲート２８２は、外部クロックイネーブル信号ＥＸＴＣＫＥとパワーカット信号の反転信号とのＮＡＮＤ演算結果を出力する。
【０１４５】
したがって、論理ゲート２８１は、パワーカット信号ＰＣＵＴｅがＨレベルに設定されるディープ・パワーダウンモードにおいて、外部クロックイネーブル信号ＥＸＴＣＫＥのバッファとして動作する。一方、論理ゲート２８２は、パワーカット信号ＰＣＵＴｅがＬレベルに設定される通常モードにおいて、外部クロックイネーブル信号ＥＸＴＣＫＥを受けるバッファとして動作する。
【０１４６】
インバータ２８３および２８４は、論理ゲート２８１および２８２のそれぞれ出力を反転する。論理ゲート２８５は、インバータ２８３および２８４の出力のＯＲ演算結果を内部クロックイネーブル信号ＩＮＴＣＫＥとして出力する。
【０１４７】
このような構成とすることにより、通常モード時においては、周辺回路電源電圧ＶＤＤＰによって駆動されるバッファ（論理ゲート２８２）によって内部クロックイネーブル信号ＩＮＴＣＫＥが生成される。一方、ディープ・パワーダウンモードにおいては、外部電源電圧Ｅｘｔ．Ｖｄｄによって駆動されるバッファ（論理ゲート２８１）によって、内部クロックイネーブル信号ＩＮＴＣＫＥが生成される。
【０１４８】
この結果、通常モードおよびディープ・パワーダウンモードのいずれにおいても、外部クロックイネーブル信号ＥＸＴＣＫＥのレベル遷移を正確に反映して、内部クロックイネーブル信号ＩＮＴＣＫＥを生成することができる。
【０１４９】
内部クロックイネーブル信号ＩＮＴＣＫＥは、周辺回路制御部６０に含まれるパワーカット信号生成回路３００に伝達される。
【０１５０】
パワーカット信号生成回路３００は、インバータ３０２とフリップフロップ３０４と、レベル変換回路３０６とを含む。インバータ３０２とフリップフロップ３０４とは、周辺回路電源電圧ＶＤＤＰによって駆動される。
【０１５１】
インバータ３０２は、内部クロックイネーブル信号ＩＮＴＣＫＥを反転して出力する。インバータ３０２の出力は、フリップフロップ３０４に対して、リセット入力として与えられる。一方、フリップフロップ３０４のセット入力には制御信号／ＤＰＤが与えられる。制御信号／ＤＰＤは、ディープ・パワーダウンモードのエントリ条件が整った場合にＬレベルに設定される信号である。たとえば、図４に示すエントリ方式に従えば、制御信号／ＤＰＤは、制御信号Ｓ０Ｄでの非活性化に応答してＬレベルに活性化される。また、図５に示すモードエントリ方式に従えば、ディープ・パワーダウンモードエントリコマンドＤＰＥの入力に応答して、制御信号／ＤＰＤはＬレベルに活性化される。
【０１５２】
したがって、フリップフロップ３０４の出力信号は、制御信号／ＤＰＤのＬレベルへの活性化に応答して、Ｈレベルにセットされ、内部クロックイネーブル信号ＩＮＴＣＫＥのＨレベルへの遷移に応答してＬレベルにリセットされる。
【０１５３】
レベル変換回路３０６は、フリップフロップ３０４の出力信号を接地電圧Ｖｓｓ〜外部電源電圧Ｅｘｔ．Ｖｄｄ振幅にレベル変換して、パワーカット信号ＰＣＵＴｅを生成する。
【０１５４】
これにより、図４および図５に示したモードエントリ方式に従って、パワーカット信号ＰＣＵＴｅを設定することができる。さらに、ディープ・パワーダウンモードから通常モードへの復帰を確実に実行できる。
【０１５５】
ディープ・パワーダウンモードから通常モードへの復帰時には、内部電源回路内の内部電源電圧発生回路１１６，１２６および電圧昇圧回路１３６を早急に動作させて、内部電源電圧を再び切換える必要がある。したがって、ディープ・パワーダウンモードでは接地電圧Ｖｓｓに固定される参照電圧ＶＲＥＦＰ，ＶＲＥＦＳ、ＶＲＥＦＤを、高速に所定レベルまで復帰させる必要が生じる。特に、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧するワード線電圧ＶＰＰに対応する参照電圧ＶＲＥＦＤを高速に生成する必要がある。
【０１５６】
図１１は、通常モードへの復帰時に応答性の高いバッファ回路の構成を示す回路図である。図１１においては、ワード線電圧ＶＰＰに対応するバッファ回路１３２の構成が代表的に示される。
【０１５７】
図１１を参照して、バッファ回路１３２は、図８に示されるバッファ回路と同様に配置される、ＰＭＯＳトランジスタ２６０，２６２およびＮＭＯＳトランジスタ２６４，２６６，２６７に加えて、ＮＭＯＳトランジスタ２６７と並列に接続されるＮＭＯＳトランジスタ２６８を有する点で異なる。
【０１５８】
ＮＭＯＳトランジスタ２６８は、ノードＮ４と接地電圧Ｖｓｓの間に電気的に結合されて、パワーオンリセット信号／ＰＯＲｒの活性化（Ｌレベル）に応答してターンオンする。
【０１５９】
パワーオンリセット信号／ＰＯＲｒは、通常、起動時において一定期間活性化されるが、本実施の形態においては、これに加えて、ディープ・パワーダウンモードから通常モードへの復帰時においても、所定期間Ｌレベルに活性化される。
【０１６０】
このような構成とすることにより、図１１に示されるバッファ回路１３２は、図８に示された構成を有するバッファ回路と比較して、パワーオンリセット信号／ＰＯＲｒの活性化期間における動作電流を増加させて、通常モードへの復帰時に参照電圧ＶＲＥＦＤを接地電圧Ｖｓｓから高速に立ち上げることができる。
【０１６１】
図１２は、パワーオンリセット信号生成回路３１０の構成を示す回路図である。
【０１６２】
図１２を参照して、パワーオンリセット信号生成回路３１０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ６との間に電気的に結合されるＰＭＯＳトランジスタ３１１と、ノードＮ６およびＮ７の間に電気的に結合されるＰＭＯＳトランジスタ３１２と、ノードＮ７および接地電圧Ｖｓｓの間に電気的に結合されるＮＭＯＳトランジスタ３１３と、ノードＮ７の電圧レベルを反転してパワーオンリセット信号／ＰＯＲｒを生成するインバータ３１５とを有する。
【０１６３】
ＰＭＯＳトランジスタのゲートには、反転されたパワーカット信号／ＰＣＵＴｅが入力される。ノードＮ６には、参照電圧発生回路１３０からの参照電圧ＶＲＥＦＤ０が印加される。ＰＭＯＳトランジスタ３１２およびＮＭＯＳトランジスタ３１３は、参照電圧配線１１４と結合されるゲートを有し、インバータを構成する。
【０１６４】
ディープ・パワーダウンモードにおいては、ＰＭＯＳトランジスタ３１１がターンオンするとともに、参照電圧ＶＲＥＦＤは、接地電圧Ｖｓｓに固定される。この結果、ＰＭＯＳトランジスタ３１２がオンし、ＮＭＯＳトランジスタ３１３がオフすることになる。したがって、パワーオンリセット信号／ＰＯＲｒは、通常モードへの復帰に備えて、Ｌレベルに活性化される。
【０１６５】
ディープ・パワーダウンモードから通常モードへ切換えられると、参照電圧発生回路１３０からの参照電圧ＶＲＥＦＤ０およびＶＲＥＦＤは、通常モードにおけるワード線電圧ＶＰＰの目標レベルに対応する電圧に変化を始める。したがって、参照電圧ＶＲＥＦＤがＮＭＯＳトランジスタ３１３のしきい値電圧に相当する所定電圧を超えるまでの所定期間、ＮＭＯＳトランジスタ３１３はオフ状態を維持するので、パワーオンリセット信号／ＰＯＲｒの活性状態（Ｌレベル）も維持される。
【０１６６】
その後、参照電圧ＶＲＥＦＤが当該所定電圧を超えると、ＮＭＯＳトランジスタ３１３がオンするので、パワーオンリセット信号／ＰＯＲｒはＨレベルに非活性化される。
【０１６７】
このような構成とすることにより、通常モードへの復帰時にＰＭＯＳトランジスタ２１０のターンオンに応答して、バッファ回路１３２の動作電流経路が確保されると、ＮＭＯＳトランジスタ２６７および２６８の双方によって、バッファ回路１３２の動作電流を供給することができる。この結果、ディープ・パワーダウンモードから通常モードへの復帰時において、参照電圧ＶＲＥＦＰの接地電圧Ｖｓｓからの立上がりを高速化して、ワード線電圧ＶＰＰを速やかに復帰させることができる。
【０１６８】
なお、図１１に示したバッファ回路の構成は、周辺回路電源電圧ＶＤＤＰおよびメモリアレイ電源電圧ＶＤＤＳにそれぞれ対応する、図６に示したバッファ回路１１２および１２２にも適用することができる。この場合には、図１２に示したパワーオンリセット信号生成回路を、バッファ回路１１２、１２２および１３２で共有することも可能である。
【０１６９】
［実施の形態２］
実施の形態２においては、異なるレベルの外部電源電圧に対応して、内部電源電圧の制御応答性を一様に維持するための、内部電源回路の構成について説明する。
【０１７０】
図１３は、外部電源電圧レベルに対応した、内部電源電圧の設定レベルの相違を説明する図である。
【０１７１】
図１３を参照して、実施の形態２においては、外部電源電圧として、２．５Ｖ系と、それよりも高い２．７Ｖ系の２種類が適用されるケースを考える。
【０１７２】
２．７Ｖ系外部電源電圧の適用時には、メモリアレイ電源電圧ＶＤＤＳおよび周辺回路電源電圧ＶＤＤＰは、外部電源電圧Ｅｘｔ．Ｖｄｄ（２．７Ｖ）を降圧して、２．０Ｖおよび２．５Ｖにそれぞれ設定される。ワード線電圧ＶＰＰは、外部電源電圧Ｅｘｔ．Ｖｄｄ（２．７Ｖ）を昇圧して、３．７Ｖに設定される。また、基板電圧ＶＢＢは、負電圧−１Ｖに設定される。
【０１７３】
これに対して、２．５Ｖ系外部電源電圧適用時には、メモリアレイ電源電圧ＶＤＤＳ、ワード線電圧ＶＰＰおよび基板電圧ＶＢＢは、２．７Ｖ系外部電源電圧適用時と同様に、２．０Ｖ、３．７Ｖおよび−１Ｖにそれぞれ設定される。
【０１７４】
しかしながら、外部電源電圧Ｅｘｔ．Ｖｄｄが低い２．５Ｖ系では、ドライバ駆動力の低下によって、内部電源電圧の制御応答性が妨げられるおそれがあるので、メモリセルアレイ電源電圧発生系において、コンパレータおよびドライバの速応性アップが図られる。同様の理由から、ワード線電圧ＶＰＰの発生系においても、ポンプキャパシタのサイズアップ等を図って、昇圧動作速度を上昇させる必要が生じる。
【０１７５】
２．５Ｖ系外部電源電圧適用時においては、周辺回路電源電圧ＶＤＤＰ（２．５Ｖ）は、外部電源電圧Ｅｘｔ．Ｖｄｄをそのまま用いることができる。以下においては、このような外部電源電圧が適用される場合を、「外部電源電圧直結モード」とも称する。外部電源電圧直結モードでは、周辺回路電源電圧ＶＤＤＰを供給する内部電源配線１１８と外部電源配線とを直結するとともに、そのドライバもサイズアップして電流供給能力の向上を図る。
【０１７６】
次に、実施の形態２に従う、周辺回路電源電圧ＶＤＤＰ発生系の構成について説明する。実施の形態２に従う構成においては、周辺回路電源電圧ＶＤＤＰ発生系において、図６に示した参照電圧発生回路１１０、バッファ回路１１２および内部電源電圧発生回路１１６に代えて、参照電圧発生回路４１０、バッファ回路４１２および内部電源電圧発生回路４１６が配置される。
【０１７７】
図１４は、実施の形態２に従う参照電圧発生回路４１０の構成を示す回路図である。
【０１７８】
図１４を参照して、参照電圧発生回路４１０は、図７に示した、実施の形態１に従う参照電圧発生回路の構成と比較して、論理ゲート４１５をさらに有する点で異なる。
【０１７９】
論理ゲート４１５は、パワーカット信号ＰＣＵＴｅと、制御信号ＶＤ１のＯＲ演算結果を出力する。論理ゲート４１５の出力は、ＰＭＯＳトランジスタ２５２のゲートに入力される。
【０１８０】
制御信号ＶＤ１は、外部電源電圧Ｅｘｔ．Ｖｄｄの電圧レベルに応じて設定される。具体的には、外部電源電圧直結モードに対応する外部電源電圧の適用時、すなわち図１３の例では２．５Ｖ系外部電源電圧が適用される場合に、制御信号ＶＤ１はＨレベルに設定される。既に説明したように、２．５Ｖ系外部電源電圧の適用時には、外部電源電圧Ｅｘｔ．Ｖｄｄと内部電源配線１１８とを直結して周辺回路電源電圧ＶＤＤＰを生成するので、参照電圧ＶＲＥＦＰ０の生成は不要となる。
【０１８１】
外部電源電圧直結モードよりも高い外部電源電圧が適用される場合、すなわち図１３の例では２．７Ｖ系外部電源電圧が適用される場合には、制御信号ＶＤ１はＬレベルに設定される。
【０１８２】
このような構成とすることにより、ＰＭＯＳトランジスタ２５２は、ディープ・パワーダウンモード時に加えて、通常モード時においても、適用される外部電源電圧レベルに応じてターンオフされる。これに伴い、参照電圧ＶＲＥＦＰ０の生成が不要となる外部電源電圧直結モードにおいて、参照電圧発生回路４１０における動作電流を遮断して、消費電力を削減できる。
【０１８３】
図１５は、実施の形態２に従うバッファ回路４１２への電流供給を説明する回路図である。
【０１８４】
図１５を参照して、バッファ回路４１２の構成は、図８に示したバッファ回路１１２と同様であるが、実施の形態２においては動作電流の供給態様が異なる。
【０１８５】
外部電源電圧Ｅｘｔ．Ｖｄｄとバッファ回路４１２との間に電気的に結合されるＰＭＯＳトランジスタ２１０のゲートには、図１４と同様の論理ゲート４１５の出力が与えられる。したがって、参照電圧発生回路４１０と同様に、参照電圧ＶＲＥＦＰの生成が不要となる外部電源電圧直結モードにおいて、バッファ回路４１２の動作電流を遮断して消費電力を削減できる。
【０１８６】
図１６は、実施の形態２に従う内部電源電圧発生回路４１６の構成を示す回路図である。
【０１８７】
図１６を参照して、内部電源電圧発生回路４１６は、コンパレータ４３０と、ＰＭＯＳトランジスタ４３２と、ＮＭＯＳトランジスタ４３４と、論理ゲート４３６，４３７と、インバータ４３８と、内部電源電流供給部４４０とを有する。内部電源電流供給部４４０は、ドライバトランジスタ４４２，４４５を有する。
【０１８８】
コンパレータ４３０は、周辺回路電源電圧ＶＤＤＰに対応する参照電圧ＶＲＥＦＰと周辺回路電源電圧ＶＤＤＰとの電圧差を増幅してノードＮ８に出力する。具体的には、ノードＮ８の電圧は、ＶＤＤＰ＞ＶＲＥＦＰの場合Ｈレベル（外部電源電圧Ｅｘｔ．Ｖｄｄ）側に設定され、ＶＤＤＰ＜ＶＲＥＦＰの場合Ｌレベル（接地電圧Ｖｓｓ）側に設定される。
【０１８９】
ＰＭＯＳトランジスタ４３２は、外部電源電圧Ｅｘｔ．Ｖｄｄとコンパレータ４３０との間に電気的に結合される。ＮＭＯＳトランジスタ４３４は、ノードＮ８および接地電圧Ｖｓｓの間に電気的に結合される。
【０１９０】
論理ゲート４３６は、制御信号ＶＤ１およびテストモード信号ＴＭＤＶのＯＲ演算結果をＰＭＯＳトランジスタ４３２のゲートに与える。テストモード信号ＴＭＤＶは、動作テスト時に、外部電源電圧直結モードに対応するテストを試験的に実行するときに、Ｈレベルに活性化される。
【０１９１】
論理ゲート４３７は、論理ゲート４３６と同様に、制御信号ＶＤ１およびテストモード信号ＴＭＤＶのＯＲ演算結果を出力する。論理ゲート４３７の出力は、ＮＭＯＳトランジスタ４３４のゲートに与えられる。
【０１９２】
ドライバトランジスタ４４２は、ノードＮ８と結合されたゲートを有し、外部電源配線９０と内部電源配線１１８との間に電気的に結合される。ドライバトランジスタ４４５は、ドライバトランジスタ４４２と並列に、外部電源配線９０と内部電源配線１１８との間に電気的に結合される。ドライバトランジスタ４４２および４４５は、ＰＭＯＳトランジスタで構成される。ドライバトランジスタ４４５のゲートには、インバータ４３８によって反転された論理ゲート４３７の出力が入力される。
【０１９３】
このような構成とすることにより、通常動作時にはテストモード信号ＴＭＤＶがＬレベルに設定されるので、外部電源電圧直結モードよりも高い２．７Ｖ系外部電源電圧が適用される（制御信号ＶＤ１はＬレベル）場合には、論理ゲート４３６および４３７の出力は、Ｌレベルに設定される。したがって、ＰＭＯＳトランジスタ４３２はオンし、ＮＭＯＳトランジスタ４３４はオフする。さらに、ドライバトランジスタ４４５も強制的にターンオフされる。したがって、ノードＮ８の電圧、すなわちコンパレータ４３０の電圧比較結果に応じて、ドライバトランジスタ４４２は、外部電源配線９０から内部電源配線１１８に対して、内部電源電流を供給する。
【０１９４】
これに対して、外部電源電圧直結モードに対応する２．５Ｖ系外部電源電圧が適用される（制御信号ＶＤ１はＨレベル）場合には、論理ゲート４３６および４３７の出力は、Ｈレベルに設定される。したがって、ＰＭＯＳトランジスタ４３２はオフし、ＮＭＯＳトランジスタ４３４はオンする。
【０１９５】
したがって、コンパレータ４３０の動作電流が遮断されるとともに、ノードＮ８は接地電圧Ｖｓｓに固定される。この結果、並列に配置されるドライバトランジスタ４４２および４４５の両方が強制的にターンオンされ、外部電源配線９０と内部電源配線１１８とを結合することによって、内部電源電流が供給される。
【０１９６】
この結果、外部電源電圧が低く、ドライバトランジスタの電流供給能力が相対的に低下する外部電源電圧直結モードにおいても、周辺回路電源電圧ＶＤＤＰの制御応答性を同様に確保できる。
【０１９７】
また、動作テスト時にテストモード信号ＴＭＤＶをＨレベルに設定した場合には、論理ゲート４３６および４３７の出力がＨレベルに強制的に変化するので、通常動作時における外部電源電圧直結モードと同様の回路動作を試験的に実行することができる。
【０１９８】
図１７は、実施の形態２に従う内部電源電圧発生回路４２６の構成を示す回路図である。
【０１９９】
図１７を参照して、内部電源電圧発生回路４２６は、コンパレータ４５０と、コンパレータ４５０の動作電流量を制御するためのＮＭＯＳトランジスタ４５２，４５４，４５６と、トランスファーゲート４５９と、内部電源電流供給部４６０と、論理ゲート４５７，４６６と、インバータ４６７と、ＰＭＯＳトランジスタ４６８とを含む。内部電源電流供給部４６０は、ドライバトランジスタ４６２および４６５を有する。
【０２００】
コンパレータ４５０は、メモリアレイ電源電圧ＶＤＤＳに対応する参照電圧ＶＲＥＦＳとメモリアレイ電源電圧ＶＤＤＳとの電圧差を増幅してノードＮ９に出力する。具体的には、ＶＤＤＳ＞ＶＲＥＦＳの場合にはノードＮ９はＨレベル（外部電源電圧Ｅｘｔ．Ｖｄｄ）側に設定され、ＶＤＤＳ＜ＶＲＥＦＳの場合にはノードＮ９にはＬレベル（接地電圧Ｖｓｓ）側に設定される。
【０２０１】
ＮＭＯＳトランジスタ４５２、４５４および４５６は、コンパレータ４５０と接地電圧Ｖｓｓとの間に並列に接続される。ＮＭＯＳトランジスタ４５２のゲートには論理ゲート４５７の出力が入力される。論理ゲート４５７は、制御信号ＶＤ１およびテストモード信号ＴＭＤＶのＯＲ演算結果を出力するＯＲゲートと、このＯＲゲートの出力と制御信号ＳＲＥＦの反転信号との間のＡＮＤ演算結果を出力するＡＮＤゲートとを有する。制御信号ＳＲＥＦは、セルフリフレッシュコマンドの実行時にＨレベルに設定され、それ以外の期間においてはＬレベルに設定される。
【０２０２】
このような構成とすることにより、ＮＭＯＳトランジスタ４５２のゲート電圧は、セルフリフレッシュコマンド実行時には強制的にＬレベル（接地電圧Ｖｓｓ）に設定される。セルフリフレッシュコマンド実行時以外においては、制御信号ＶＤ１もしくはテストモード信号ＴＭＤＶがＨレベルに設定されたとき、すなわち、外部電源電圧直結モードに対応する２．５Ｖ系外部電源電圧が適用されたとき、もしくは動作テスト時に所定の動作テストが指示されたときにおいて、ＮＭＯＳトランジスタ４５２のゲート電圧はＨレベル（外部電源電圧Ｅｘｔ．Ｖｄｄ）に設定される。
【０２０３】
ＮＭＯＳトランジスタ４５４のゲートには、制御信号ＳＲＥＦの反転信号が入力される。この結果、ＮＭＯＳトランジスタ４５４は、セルフリフレッシュコマンド実行時にターンオフされ、それ以外の期間には、ターンオンされる。ＮＭＯＳトランジスタ４５６のゲートには、制御電圧Φ１が入力される。これにより、ＮＭＯＳトランジスタ４５６は、微小電流をコンパレータ４５０に対して、常時供給する。
【０２０４】
したがって、コンパレータ４５０の動作電流は、セルフリフレッシュコマンド実行時においてはＮＭＯＳトランジスタ４５６のみによって供給される。セルフリフレッシュコマンド実行時以外においては、外部電源電圧直結モードよりも高い外部電源電圧が適用される場合には、ＮＭＯＳトランジスタ４５４および４５６によって、コンパレータ４５０の動作電流が供給され、外部電源電圧直結モードに対応する外部電源電圧が適用される場合には、ＮＭＯＳトランジスタ４５２、４５４および４５６によってコンパレータ４５０の動作電流が供給される。
【０２０５】
このような構成とすることにより、外部電源電圧直結モードにおけるコンパレータ４５０の応答速度は、外部電源電圧直結モードよりも高い外部電源電圧が適用される場合よりも向上する。また、セルフリフレッシュコマンド実行時において、コンパレータ４５０の動作電流を絞って、消費電流を削減することができる。セルフリフレッシュ実行時においては、メモリアレイ部１０における消費電流が少ないため、メモリアレイ電源電圧ＶＤＤＳに要求される制御応答性は厳しくないからである。
【０２０６】
ドライバトランジスタ４６２および４６５は、外部電源配線９０および内部電源配線１２８の間に並列に接続されるＰＭＯＳトランジスタでそれぞれ構成される。ドライバトランジスタ４６２のゲートは、ノードＮ９と結合される。ドライバトランジスタ４６５のゲートは、トランスファーゲート４５９を介してノードＮ９と結合される。さらに、ドライバトランジスタ４６５のゲートは、ＰＭＯＳトランジスタ４６８を介して外部電源電圧Ｅｘｔ．Ｖｄｄとも電気的に結合される。
【０２０７】
トランスファーゲート４５９は、論理ゲート４６６の出力に応答してオン／オフする。具体的には、制御信号ＶＤ１もしくはテストモード信号ＴＭＤＶがＨレベルに設定された場合において、トランスファーゲート４５９はオンする。一方、制御信号ＶＤ１およびテストモード信号ＴＭＤＶの両方がＬレベルに設定されている場合には、トランスファーゲート４５９はオフする。
【０２０８】
ＰＭＯＳトランジスタ４６８は、外部電源電圧Ｅｘｔ．Ｖｄｄとドライバトランジスタ４６５のゲートとの間に電気的に結合され、論理ゲート４６６の出力をゲートに受ける。
【０２０９】
このような構成とすることにより、外部電源電圧直結モードよりも高い外部電源電圧が適用される場合には、ＰＭＯＳトランジスタ４６８がオンする一方で、トランスファーゲート４５９はオフされる。したがって、ドライバトランジスタ４６５は強制的にターンオフされるので、ドライバトランジスタ４６２によって、ノードＮ９の電圧に応じて、外部電源配線９０から内部電源配線１２８に対して内部電源電流が供給される。
【０２１０】
これに対して、外部電源電圧直結モードにおいては、トランスファーゲート４５９がオンする一方で、ＰＭＯＳトランジスタ４６８がオフされる。この結果、ノードＮ９は、ドライバトランジスタ４６２および４６５のゲートと結合される。したがって、並列に配置されたドライバトランジスタ４６２および４６５によって、内部電源電流を供給することができるので、ドライバトランジスタの電流駆動力が相対的に低下する外部電源電圧直結モードにおいても、メモリアレイ電源電圧ＶＤＤＳの制御応答性を維持できる。
【０２１１】
また、動作テスト時において、テストモード信号ＴＭＤＶをＨレベルに設定することによって、論理ゲート４５７および４６６の出力をＨレベルに設定できるので、外部電源電圧直結モードの回路動作を試験的に実行できる。
【０２１２】
さらに、実施の形態２に従う構成においては、図６に示した電圧昇圧回路１３６に代えて、電圧昇圧回路４７０が配置される。
【０２１３】
図１８は、実施の形態２に従う電圧昇圧回路４７０の構成を示すブロック図である。
【０２１４】
図１８を参照して、電圧昇圧回路４７０は、非常時用検出部５００と、アクティブ時用検出部５１０と、スタンバイ時用検出部５２０と、アクティブ検出部制御回路５３０と、昇圧ユニット制御回路５４５と、アクティブ昇圧ユニット５５０と、スタンバイ昇圧ユニット５７０とを含む。
【０２１５】
非常時用検出部５００は、動作時において、ワード線電圧ＶＰＰが対応する参照電圧ＶＲＥＦＤよりも低下したときに、検出信号ＬＯＷＥをＨレベルに活性化する。アクティブ時用検出部５１０およびスタンバイ時用検出部５２０は、非常時用検出部５００と同様に動作し、それぞれの動作時において、ワード線電圧ＶＰＰが対応する参照電圧ＶＲＥＦＤよりも低下したときに、対応する検出信号ＬＯＷＮおよびＬＯＷＳをそれぞれＨレベルに活性化する。
【０２１６】
スタンバイ時用検出部５２０は、常時動作する。非常時用検出部５００は、セルフリフレッシュコマンドの実行期間を除いて、スタンバイ時用検出部５２０の検出信号ＬＯＷＳの活性化に応答して動作する。アクティブ時用検出部５１０は、検出部活性化信号ＡＣＴｅの活性化に応答して動作する。
【０２１７】
アクティブ検出部制御回路５３０は、内部クロックイネーブル信号ＩＮＴＣＫＥのＨレベル期間もしくは、セルフリフレッシュコマンド実行期間において、制御信号ＡＣＴＯＲまたは検出信号ＬＯＷＮの活性化期間（Ｈレベル）に応答して、検出部活性化信号ＡＣＴｅを活性状態（Ｈレベル）に設定する。
【０２１８】
昇圧ユニット制御回路５４５は、非常時用検出部５００およびアクティブ時用検出部５１０のそれぞれからの検出信号ＬＯＷＥおよびＬＯＷＮと、制御信号ＡＣＴＯＲとに基づいて、アクティブ昇圧ユニット５５０を動作させるためのイネーブル信号／ＰＭｅを生成する。アクティブ昇圧ユニット５５０は、イネーブル信号／ＰＭｅの活性化期間において動作する。
【０２１９】
昇圧ユニット制御回路５４５は、検出信号ＬＯＷＥの活性化期間において、イネーブル信号／ＰＭｅを活性化する。さらに、昇圧ユニット制御回路５４５は、検出信号ＬＯＷＮがＨレベルに活性化された場合には、制御信号ＡＣＴＯＲまたは検出信号ＬＯＷＥがＨレベルに活性化されていることを条件に、イネーブル信号／ＰＭｅを活性化する。この場合には、一旦活性化されたイネーブル信号／ＰＭｅは、検出信号ＬＯＷＮが非活性化（Ｌレベル）されるまでの間、活性状態が維持される。
【０２２０】
アクティブ昇圧ユニット５５０は、リング発振器５５５と、分周回路５６０と、並列に配置されたポンプ回路６００ａ，６００ｂを有する。
【０２２１】
リング発振器５５５は、イネーブル信号／ＰＭｅの活性化に応答して動作して、発振信号ＰＣＬＫ０を生成する。分周回路５６０は、発振信号ＰＣＬＫ０を分周して、周期Ｔｃ２のポンプクロックＰＣＬＫを生成する。
【０２２２】
ポンプ回路６００ａおよび６００ｂは、ポンプクロックＰＣＬＫに応答して、外部電源電圧Ｅｘｔ．Ｖｄｄをチャージポンプ動作によって昇圧して、内部電源配線１３８にワード線電圧ＶＰＰを出力する。
【０２２３】
スタンバイ昇圧ユニット５７０は、リング発振器５７５とポンプ回路６１０とを有する。リング発振器５７５は、スタンバイ時用検出部５２０の検出信号ＬＯＷＳの活性化に応答して動作状態に設定され、周期Ｔｃ１（＞Ｔｃ２）の周期を有するポンプクロックを生成する。ポンプ回路６１０は、リング発振器５７５が生成するポンプクロックに応答して、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧して、内部電源配線１３８にワード線電圧ＶＰＰを生成する。
【０２２４】
アクティブ昇圧ユニット５５０で用いられるポンプクロックの周期は、スタンバイ昇圧ユニット５７０で用いられるポンプクロックの周期よりも短く設定される。また、アクティブ昇圧ユニット５５０内のチャージポンプキャパシタの容量は、スタンバイ昇圧ユニット５７０内のチャージポンプキャパシタよりも大きく設計される。したがって、アクティブ昇圧ユニット５５０は、その消費電力は相対的に大きいものの、高速に昇圧動作を行なえる。一方、スタンバイ昇圧ユニット５７０は、昇圧動作は比較的低速であるが、消費電力は小さい。
【０２２５】
次に、電圧昇圧回路４７０の各部分の回路構成について詳細に説明する。
図１９は、リング発振器５５５の構成を示す回路図である。
【０２２６】
図１９を参照して、リング発振器５５５は、循環状に接続された２ｎ＋１段（ｎ：自然数）のインバータ５５６を有する。インバータ５５６の各々に対しては、イネーブル信号／ＰＭｅの活性化に応答して、外部電源電圧Ｅｘｔ．Ｖｄｄが供給される。さらに、隣接するインバータ５５６同士の間には、たとえば拡散抵抗で形成される遅延素子５５８が設けられる。
【０２２７】
このような構成とすることにより、リング発振器５５５による発振信号ＰＣＬＫ０の周期に対する電圧依存性を抑制することができる。すなわち、異なるレベルの外部電源電圧Ｅｘｔ．Ｖｄｄが適用された場合においても、発振信号ＰＣＬＫ０の周期の変動を抑制できる。この結果、内部電源電圧の制御に対する外乱を抑制できる。
【０２２８】
次に、非常時用検出部５００、アクティブ時用検出部５１０およびスタンバイ時用検出部５２０の構成について説明する。これらの検出部の構成は同様であるので、図２０においては、非常時用検出部５００の構成について代表的に説明する。
【０２２９】
図２０を参照して、非常時用検出部５００は、ＰＭＯＳトランジスタ５０１〜５０３と、ＮＭＯＳトランジスタ５０４〜５０６とを有する。
【０２３０】
ＰＭＯＳトランジスタ５０１は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ１０との間に電気的に結合されて、ゲートにパワーカット信号ＰＣＵＴｅを受ける。ＰＭＯＳトランジスタ５０２および５０３は、ノードＮ１０とノードＮ１１およびＮ１３との間に、それぞれ電気的に結合される。ＰＭＯＳトランジスタ５０２および５０３のゲートは、ノードＮ１１と結合される。
【０２３１】
ＮＭＯＳトランジスタ５０４および５０５は、ノードＮ１１およびＮ１３と、ノードＮ１２との間にそれぞれ電気的に結合される。ＮＭＯＳトランジスタ５０４のゲートには、ワード線電圧に対応する参照電圧ＶＲＥＦＤが入力される。ＮＭＯＳトランジスタ５０５のゲートには、ワード線電圧ＶＰＰが入力される。トランジスタ５０６は、ノードＮ１２と接地電圧Ｖｓｓとの間に電気的に結合される。トランジスタ５０６のゲートには、動作状態制御信号が入力される。
【０２３２】
動作状態制御信号は、非常時用検出部５００においては、制御信号ＳＲＥＦの反転信号／ＳＲＥＦと、検出信号ＬＯＷＳとのＡＮＤ演算結果に応じて生成される。したがって、制御信号／ＳＲＥＦがＬレベルに設定される期間、すなわちセルフリフレッシュの実行期間を除いて、検出信号ＬＯＷＳの活性化期間（Ｈレベル）において、ＮＭＯＳトランジスタ５０６をオンさせて、非常時用検出部５００の動作電流を供給することができる。
【０２３３】
また、既に説明したように、ディープ・パワーダウンモードにおいては、ワード線電圧ＶＰＰを生成する必要がないので、パワーカット信号ＰＣＵＴｅに応答してＰＭＯＳトランジスタ５０１がカットオフされて、非常時用検出部５００の動作は停止されて消費電力の削減が図られる。
【０２３４】
動作電流の供給時において、非常時用検出部５００は、ワード線電圧ＶＰＰおよびこれに対応する参照電圧ＶＲＥＦＤの電圧差を増幅して、検出信号ＬＯＷＥとしてノードＮ１３に出力する。すなわち、ワード線電圧ＶＰＰが対応する参照電圧ＶＲＥＦＤよりも低下した場合には、検出信号ＬＯＷＥがＨレベルに活性化される。
【０２３５】
アクティブ時用検出部５１０においては、ＮＭＯＳトランジスタ５０６のゲートに入力される動作状態制御信号は、アクティブ検出部制御回路５３０からの検出部活性化信号ＡＣＴｅに相当する。同様に、スタンバイ時用検出部５２０においては、動作状態制御信号は、常にＨレベルに設定される。
【０２３６】
アクティブ時用検出部５１０およびスタンバイ時用検出部５２０のその他の部分の回路構成は、非常時用検出部５００と同様であり、ディープ・パワーダウンモードにおいては、動作電流が遮断されることによって、消費電力が削減される。
【０２３７】
再び図１８を参照して、ポンプ回路６００ａおよび６００ｂは、同様の構成を有し、外部電源電圧Ｅｘｔ．Ｖｄｄのレベルに応じて、その昇圧動作を切換えることが可能である。
【０２３８】
なお以下においては、ポンプ回路６００ａおよび６００ｂを総称してポンプ回路６００とも称する。
【０２３９】
図２１は、ポンプ回路６００の構成を示す回路図である。
図２１を参照して、ポンプ回路６００は、ポンプクロックＰＣＬＫ（振幅Ｅｘｔ．Ｖｄｄ）を受けてノードＮｂ０に昇圧電圧を生成する昇圧動作部６２０と、ノードＮｂ０と内部電源配線１３８との間に電気的に結合される伝達トランジスタ６３０と、トランジスタ６３０のゲート電圧を昇圧するためのゲート昇圧部６４０とを含む。
【０２４０】
昇圧動作部６２０は、論理ゲート６２２，６２４と、ＰＭＯＳトランジスタ６２６と、ＮＭＯＳトランジスタ６２８と、ポンプキャパシタＣ１，Ｃ２とを有する。
【０２４１】
論理ゲート６２２は、制御信号ＰＤＢとポンプクロックＰＣＬＫとのＮＡＮＤ演算結果を出力する。論理ゲート６２４は、制御信号ＰＤＢとポンプクロックＰＣＬＫとのＡＮＤ演算結果を出力する。制御信号ＰＤＢは、昇圧動作を高速化したい場合（以下、「ダブルブースト時」とも称する）において、Ｈレベルに活性化され、それ以外の場合（以下、「シングルブースト時」とも称する）においてＬレベルに設定される。
【０２４２】
ＰＭＯＳトランジスタ６２６は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮｐｃとの間に電気的に結合される。ＮＭＯＳトランジスタ６２８は、ノードＮｐｃと接地電圧Ｖｓｓとの間に電気的に結合される。トランジスタ６２６のゲートには、論理ゲート６２２の出力が入力され、トランジスタ６２８のゲートには、論理ゲート６２４の出力が入力される。
【０２４３】
ポンプキャパシタＣ１は、ポンプクロックＰＣＬＫが入力されるノードＮｉとノードＮｂ０との間に結合される。ポンプキャパシタＣ２はノードＮｐｃとノードＮｂ０との間に結合される。
【０２４４】
ダブルブースト時において、論理ゲート６２２および６２４は、ポンプクロックＰＣＬＫの反転クロックを出力する。この結果、インバータとして動作するＰＭＯＳトランジスタ６２６およびＮＭＯＳトランジスタ６２８は、動作状態に設定されて、ポンプクロックＰＣＬＫと同位相のクロック信号をノードＮｐｃに出力する。したがって、昇圧動作部６２０においては、並列に接続されたポンプキャパシタＣ１およびＣ２を用いて、昇圧動作が実行されることになる。この結果、１回のポンプ動作によって蓄えられる電荷量が増大するので、内部電源配線１３８に供給される内部電源電流を増加させて、昇圧動作速度を相対的に高めることができる。
【０２４５】
一方、シングルブースト時においては、論理ゲート６２２および６２４の出力は、ＨレベルおよびＬレベルにそれぞれ固定される。したがって、ＰＭＯＳトランジスタ６２６およびＮＭＯＳトランジスタ６２８の両方はターンオフされて、ノードＮｐｃは、ハイインピーダンスとなる。したがって、シングルブースト時においては、ポンプキャパシタＣ１のみで昇圧動作が実行される。
【０２４６】
このような構成とすることにより、チャージポンプ動作によってポンプ回路６００から供給される内部電源電流は、ダブルブースト時においてシングルブースト時よりも相対的に多くなる。
【０２４７】
伝達トランジスタ６３０は、ノードＮｂ２の電圧、すなわちゲート電圧に応じて、ノードＮｂ０と内部電源配線１３８とを電気的に結合する。ノードＮｂ０に昇圧動作部６２０によって供給された電荷を内部電源配線１３８に伝達するためには、昇圧動作部６２０によるチャージポンプ動作に同期させて、ノードＮｂ２を昇圧する必要がある。
【０２４８】
ゲート昇圧部６４０は、昇圧ユニット６５０と、昇圧ユニット６５０にサブクロックＰｃを供給するサブクロック生成部６５５と、サブクロックＰｄを供給するサブクロック生成部６６０と、サブクロック生成部６６０とノードＮｂ１との間に電気的に結合されるキャパシタ６７０と、インバータ６７５と、インバータ６７５の出力ノードとノードＮｂ２との間に結合されるキャパシタ６８０と、ノードＮｂ２に対して設けられる昇圧ユニット６９０とを有する。
【０２４９】
昇圧ユニット６５０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮｂ１との間に電気的に結合されるＮＭＯＳトランジスタ６５２と、サブクロック生成部６５５とＮＭＯＳトランジスタ６５２のゲートとの間に結合されるキャパシタ６５４と、外部電源電圧Ｅｘｔ．ＶｄｄとＮＭＯＳトランジスタ６５２のゲートとの間に電気的に結合されるＮＭＯＳトランジスタ６５６とを有する。ＮＭＯＳトランジスタ６５６のゲートには外部電源電圧Ｅｘｔ．Ｖｄｄが入力される。
【０２５０】
サブクロック生成部６５５は、ポンプクロックＰＣＬＫに基づいて生成されたサブクロックＰａおよび制御信号ＰＤＢに応じて、サブクロックＰｃを生成する。サブクロック生成部６６０は、同様に、サブクロックＰａと制御信号ＰＤＢとに応じて、サブクロックＰｄを生成する。
【０２５１】
インバータ６７５は、サブクロックＰａに応答して、ノードＮｂ１および接地電圧Ｖｓｓのいずれかを、ノードＮ１２と電気的に結合する。昇圧ユニット６９０は、サブクロックＰｂに応答して昇圧動作を実行し、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧してノードＮｂ１に伝達する。サブクロックＰｂは、ポンプクロックＰＣＬＫの反転クロックに相当する。
【０２５２】
昇圧ユニット６９０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮｂ２との間に電気的に結合されるＮＭＯＳトランジスタ６９２と、ＮＭＯＳトランジスタ６９２のゲートと結合されてサブクロックＰｂの供給を受けるキャパシタ６９４と、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮｂ０との間に電気的に結合されるＮＭＯＳトランジスタ６９５と、外部電源電圧Ｅｘｔ．ＶｄｄとＮＭＯＳトランジスタ６９２のゲートとの間に電気的に結合されるＮＭＯＳトランジスタ６９６とを有する。ＮＭＯＳトランジスタ６９５のゲートは、ＮＭＯＳトランジスタ６９２のゲートと接続される。ＮＭＯＳトランジスタ６９６のゲートには外部電源電圧Ｅｘｔ．Ｖｄｄが入力される。
【０２５３】
昇圧ユニット６９０は、さらに、外部電源電圧Ｅｘｔ．ＶｄｄとＮＭＯＳトランジスタ６９２のゲートとの間に直列に接続されるＮＭＯＳトランジスタ６９７および６９８を有する。ＮＭＯＳトランジスタ６９７および６９８の各々は、ダイオード接続される。ＮＭＯＳトランジスタ６９５、６９７および６９８によって、ＮＭＯＳトランジスタ６９２のゲート電圧の過昇圧が防止される。
【０２５４】
図２２は、ポンプ回路６００の動作を説明するためのタイミングチャートである。
【０２５５】
図２２（ａ）には、制御信号ＰＤＢ＝Ｌレベル、すなわちシングルブースト時における動作が示される。
【０２５６】
図２２（ａ）を参照して、サブクロックＰｂは、ポンプクロックＰＣＬＫの反転クロックに相当する。サブクロックＰａは、サブクロックＰｂと比較して、その立下がりエッジは遅延しているが、立上がりエッジは揃っている。サブクロックＰｃは、サブクロック生成部６５５によって、シングルブースト時には、サブクロックＰａと極性が反転したクロックとして生成される。また、サブクロックＰｄは、シングルブースト時には、Ｌレベル（接地電圧Ｖｓｓ）に固定される。
【０２５７】
したがって、シングルブースト時において、ノードＮｂ１の電圧ＶＮｂ１は、Ｅｘｔ．Ｖｄｄに固定される。したがって、ノードＮｂ２の電圧ＶＮｂ２は、サブクロックＰａに応答して、Ｅｘｔ．Ｖｄｄと２・Ｅｘｔ．Ｖｄｄの間をスイングするように昇圧される。これにより、昇圧動作部６２０によってノードＮｂ０に生成される昇圧電圧ＶＮｂ０は、伝達トランジスタ６３０を介して、内部電源配線１３８に伝達される。
【０２５８】
図２２（ｂ）においては、ダブルブースト時におけるポンプ回路６００の動作が示される。
【０２５９】
図２２（ｂ）を参照して、ダブルブースト時においては、サブクロックＰｃは、サブクロック生成部６５５によって、サブクロックＰａと同位相のクロックに設定される。また、サブクロック生成部６６０は、ダブルモード時においては、サブクロックＰｄをサブクロックＰａの反転クロックに設定する。
【０２６０】
このような構成とすることにより、ノードＮｂ１の電圧ＶＮｂ１は、Ｅｘｔ．Ｖｄｄと２・Ｅｘｔ．Ｖｄｄとの間をスイングするように昇圧される。これに応答して、ノードＮｂ２の電圧ＶＮｂ２もＥｘｔ．Ｖｄｄと３・Ｅｘｔ．Ｖｄｄとの間をスイングするように昇圧される。すなわち、伝達トランジスタ６３０のゲート電圧における昇圧量を、シングルブースト時よりも大きくできる。
【０２６１】
したがって、ダブルブースト時において、昇圧動作部６２０によってノードＮｂ０に供給された電荷を、伝達トランジスタ６３０によって内部電源配線１３８に伝達して、ワード線電圧ＶＰＰの昇圧速度を相対的に速くすることができる。
【０２６２】
このような構成とすることにより、外部電源電圧が相対的に低く設定される（たとえば２．５Ｖ系外部電源電圧適用時）場合において、ポンプ回路６００をダブルブースト動作させ、外部電源電圧が相対的に高い場合（たとえば２．７Ｖ系外部電源電圧適用時）において、ポンプ回路６００をシングルブースト動作させることにより、異なるレベルの外部電源電圧の適用に対応して、ワード線電圧ＶＰＰの制御応答性を維持できる。具体的には、適用される外部電源電圧のレベルに応じて、制御信号ＰＤＢを設定すればよい。
【０２６３】
また、制御信号ＰＤＢに代えて、制御信号ＰＤＢと、動作テスト時にＨレベルに設定されるテスト制御信号とのＯＲ演算結果を入力する構成とすれば、ダブルブースト時の回路動作を試験的に実行できる。
【０２６４】
再び図１８を参照して、スタンバイ昇圧ユニット５７０に用いられるポンプ回路６１０については、図２１に示されたポンプ回路６００の構成から、昇圧動作部６２０において、論理ゲート６２２，６２４、トランジスタ６２６，６２８およびポンプキャパシタＣ２の配置を省略した構成として適用される。さらに、ポンプキャパシタＣ１の容量は、ポンプ回路６００よりも小さく設定される。ポンプ回路６１０においては、高速の応答性は要求されないので、外部電源電圧のレベルに応じた、チャージポンプキャパシタ容量の切換機能を具備しない構成としている。
【０２６５】
以上述べたように、実施の形態２に従う構成においては、異なるレベルの外部電源電圧の適用に対応して、相対的に低い外部電源電圧が適用された場合においても、内部電源電圧の制御応答性を確保することが可能である。
【０２６６】
［実施の形態３］
本発明の実施の形態に従う半導体記憶装置においては、Ｉ／Ｏ信号レベルおよび外部電源電圧について、複数の電圧レベルを適用可能な構成を有している。この結果、適用されるＩ／Ｏ信号レベルおよび外部電源電圧レベルが異なる半導体記憶装置に対する設計を、汎用的なものとすることができる。
【０２６７】
すでに説明したように、このような汎用的な設計を用いた場合においては、適用されるＩ／Ｏ信号レベルおよび外部電源電圧のレベル等の動作条件に応じて、内部電源回路の動作状態を切換えられるための制御信号のレベルが固定的に設定される。実施の形態３においては、適用された動作条件を、半導体記憶装置外部から容易に検知可能な構成について説明する。
【０２６８】
図２３は、実施の形態３に従うテストモード制御回路の構成を示す回路図である。
【０２６９】
図２３を参照して、実施の形態３に従うテストモード制御回路７００は、アドレス信号を構成するアドレスビットＡ０〜Ａｍ（ｍ：自然数）の組合せに応答して、特定の動作テストが指示されたことを検知するテストモードエントリ回路７０２，７０４，７０６を有する。
【０２７０】
テストモードエントリ回路７０２，７０４，７０６の各々は、共通の動作テストにエントリするための回路である。しかしながら、テストモードエントリ回路７０２，７０４，７０６のそれぞれにおいて、動作テスト指示が検知されるアドレスビットの組合せは異なる。テストモードエントリ回路７０２，７０４，７０６のそれぞれは、アドレスビットＡ０〜Ａｍの異なる特定の組合せにそれぞれ応答して、動作テスト指示を検知した場合にＨレベル信号を出力する。テストモードエントリ回路７０２は、テストエントリ信号ＴＥａを出力する。
【０２７１】
テストモード制御回路７００は、さらに、論理ゲート７１０、７２０、７３０および７４０を有する。論理ゲート７１０は、テストモードエントリ回路７０４の出力信号と制御信号ＬＶＶＤとのＮＡＮＤ結果を、テストエントリ信号ＴＥｂとして出力する。制御信号ＬＶＶＤは、たとえば、外部電源電圧が特定のレベルに設定されている場合にＬレベルに設定され、それ以外の場合にはＨレベルに設定される。
【０２７２】
論理ゲート７２０は、テストモードエントリ回路７０６の出力信号と制御信号ＬＶＩＯとのＮＡＮＤ結果を、テストエントリ信号ＴＥｃとして出力する。制御信号ＬＶＩＯは、たとえば、Ｉ／Ｏ信号レベルが特定のレベルに設定されている場合にＬレベルに設定され、それ以外の場合にはＨレベルに設定される。
【０２７３】
論理ゲート７３０は、テストエントリ信号ＴＥｂおよびＴＥｃのＮＡＮＤ演算結果を出力する。論理ゲート７４０は、論理ゲート７３０の出力信号とテストエントリ信号ＴＥａとのＯＲ演算結果を、制御信号ＴＭＳとして出力する。制御信号ＴＭＳのＨレベルへの活性化に応答して、テストモードエントリ回路７０２，７０４，７０６に対応する動作テストが起動される。
【０２７４】
制御信号ＬＶＶＤがＬレベルに設定されている場合においては、テストモードエントリ回路７０４の出力信号にかかわらず、テストエントリ信号ＴＥｂは、Ｈレベルに固定される。この結果、テストモードエントリ回路７０４に対応するアドレスビットＡ０〜Ａｍの特定の組合せを与えた場合においても、対応する特定の動作テストへのエントリは論理ゲート７３０によって無効化される。すなわち、当該動作テストを起動することができない。
【０２７５】
反対に、制御信号ＬＶＶＤがＨレベルに設定されている場合には、テストモードエントリ回路７０４に対応するアドレスビットＡ０〜Ａｍの組合せを入力した場合には、テストエントリ信号ＴＥｂはＬレベルに変化する。したがって、制御信号ＴＭＳをＨレベルに活性化することができる。
【０２７６】
したがって、テストモードエントリ回路７０４に対応するアドレスビットＡ０〜Ａｍの特定の組合せを与えた場合に、制御信号ＴＭＳが活性化されるどうか、すなわち特定の動作テストを起動できるかどうかをチェックすることによって、適用される外部電源電圧が、特定のレベルであるか否かを判定することができる。
【０２７７】
同様に、テストモードエントリ回路７０６に対応するアドレスビットＡ０〜Ａｍの特定の組合せを与えた場合に、制御信号ＴＭＳが活性化されるどうか、すなわち特定の動作テストを起動できるかどうかをチェックすることによって、適用されるＩ／Ｏ信号レベルが、特定のレベルであるか否かを判定することができる。
【０２７８】
また、制御信号ＬＶＶＤおよびＬＶＩＯの両方がＬレベルに設定されている場合においても、テストエントリ信号ＴＥａを活性化するための、テストモードエントリ回路７０２に対応するアドレスビットＡ０〜Ａｍの特定の組合せを与えることによって、制御信号ＴＭＳに対応する特定の動作テストを起動することができる。
【０２７９】
［実施の形態３の変形例］
実施の形態３の変形例においては、実施の形態２で説明した外部電源電圧直結モードに対応する外部電源電圧が適用されているかどうかを簡易に判定するための構成について説明する。
【０２８０】
図２４は、実施の形態３の変形例に従う外部電源電圧レベル検出回路７６０の構成を示す回路図である。
【０２８１】
図２４を参照して、外部電源電圧レベル検出回路７６０は、動作テスト時において、外部パッド７５０とノードＮｐとの間を電気的に結合するためのトランジスタスイッチ７６５と、ノードＮｐおよび接地電圧Ｖｓｓの間に電気的に結合されるトランジスタスイッチ７６７とを有する。
【０２８２】
トランジスタスイッチ７６５は、テスト制御信号／ＴＥをゲートに受けるＰＭＯＳトランジスタで構成される。テスト制御信号／ＴＥは、内部電源電圧発生回路１１６の動作を確認するために、外部パッド７５０によって参照電圧ＶＲＥＦＰを直接入力する動作テスト実行時に、Ｌレベルに活性化される。
【０２８３】
内部電源電圧発生回路４１６は、図１６に示した構成のうちの一部を抜粋して表記しており、外部電源電圧Ｅｘｔ．Ｖｄｄを受けて、周辺回路電源電圧ＶＤＤＰを生成する。上述したように、外部電源電圧直結モードでは、制御信号ＬＶＶＤがＨレベルに設定されるので、ドライバトランジスタ４４５によって、外部電源電圧Ｅｘｔ．Ｖｄｄと内部電源配線１１８とが直接結合される。すなわち、コンパレータ４３０における電圧比較動作を行なうことなく、周辺回路電源電圧ＶＤＤＰは、外部電源電圧Ｅｘｔ．Ｖｄｄと同一の電圧レベルに設定される。
【０２８４】
ＶＲＥＦＰ発生回路７７０は、図１４および図１５にそれぞれ示された、周辺回路電源電圧ＶＤＤＰに対応する参照電圧発生回路４１０およびバッファ回路４１２を総括的に示したものである。すなわち、制御信号ＬＶＶＤがＨレベルに設定される外部電源電圧直結モードでは、ＶＲＥＦＰ発生回路の動作電流は遮断されて、ノードＮｐに対する参照電圧ＶＲＥＦＰの生成は停止される。
【０２８５】
テスト制御信号／ＴＥがＬレベルに活性化された場合に、制御信号ＬＶＶＤがＨレベルに設定されていれば、すなわち外部電源電圧直結モードが適用されている場合には、外部パッド７５０に対してリーク電流が生じる。したがって、外部パッド７５０に生じるリーク電流を検出することによって、適用される外部電源電圧のレベルが、外部電源電圧直結モードに対応しているか否かを容易に判定することができる。
【０２８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２８７】
【発明の効果】
請求項１および２記載の半導体記憶装置は、ディープパワーダウンモードにおいて、参照電圧生成部および内部電源電圧生成部の動作を停止させた状態で内部電源電圧を生成できるので、内部電源回路自体の消費電力を削減することができるとともに、一般的なモードレジスタによるモード設定に基づいて、ディープパワーダウンモードへの移行可否を選択的に設定できる。さらに、内部回路が不安定な状態である期間を避けて、通常モードからディープパワーダウンモードに移行できる。
【０２９０】
請求項３記載の半導体記憶装置は、ディープパワーダウンモードにおいても外部制御信号のレベル遷移を正確に反映して内部制御信号を生成することができる。したがって、請求項２記載の半導体記憶装置が奏する効果に加えて、ディープパワーダウンモードから通常モードへの復帰を確実に実行できる。
【０２９１】
請求項４記載の半導体記憶装置は、バッファ部を介して参照電圧を内部電源電圧発生部に伝達するので、請求項１記載の半導体記憶装置が奏する効果に加えて、ノイズ等の影響による参照電圧の変動を抑制できる。
【０２９２】
請求項５および６記載の半導体記憶装置は、請求項４記載の半導体記憶装置が奏する効果に加えて、ディープパワーダウンモードから通常モードへの復帰時において、参照電圧を高速に立ち上げることができるので、内部電源電圧を速やかに復帰させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】 通常モードおよびディープ・パワーダウンモードにおける内部電源電圧の設定を説明する図である。
【図３】 モードレジスタセットに用いられるアドレスビットの構成を説明する図である。
【図４】 ディープ・パワーダウンモードへのエントリ方式の一例を説明するタイミングチャートである。
【図５】 ディープ・パワーダウンモードへのエントリ方式の他の例を説明するタイミングチャートである。
【図６】 図１に示される内部電源回路の構成を示すブロック図である。
【図７】 図６に示される参照電圧発生回路の構成を示す回路図である。
【図８】 図６に示されるバッファ回路の構成を示す回路図である。
【図９】 図６に示される外部入力信号用参照電圧発生回路の構成を示す回路図である。
【図１０】 内部クロックイネーブル信号生成回路の構成を示す回路図である。
【図１１】 通常モードへの復帰時に応答性の高いバッファ回路の構成を示す回路図である。
【図１２】 パワーオンリセット信号生成回路の構成を示す回路図である。
【図１３】 外部電源電圧レベルに対応した、内部電源電圧の設定レベルの相違を説明する図である。
【図１４】 実施の形態２に従う、周辺回路電源電圧に対応する参照電圧発生回路の構成を示す回路図である。
【図１５】 実施の形態２に従う、バッファ回路への電流供給を説明する回路図である。
【図１６】 実施の形態２に従う内部電源電圧発生回路の構成を示す回路図である。
【図１７】 実施の形態２に従う内部電源電圧発生回路の構成を示す回路図である。
【図１８】 実施の形態２に従う電圧昇圧回路の構成を示すブロック図である。
【図１９】 図１８に示されるリング発振器の構成を示す回路図である。
【図２０】 図１８に示される非常時用検出部の構成を示す回路図である。
【図２１】 図１８に示されるポンプ回路の構成を示す回路図である。
【図２２】 図２１に示されるポンプ回路の動作を説明するためのタイミングチャートである。
【図２３】 実施の形態３に従うテストモード制御回路の構成を示す回路図である。
【図２４】 実施の形態３の変形例に従う外部電源電圧レベル検出回路の構成を示す回路図である。
【符号の説明】
１０ メモリアレイ部、２０ メモリセルアレイ、３０ 行選択部、４０ センスアンプおよび列選択部、５０ 入力初段回路、６０ 周辺回路制御部、６５モードレジスタ、７０，７５ メモリアレイ部制御回路、８０ 出力回路、９０ 外部電源配線、９５ 接地配線、１００ 内部電源回路、１１０，１２０，１３０，４１０ 参照電圧発生回路、１１２，１２２，１３２，４１２ バッファ回路、１１６，１２６，４１６，４２６ 内部電源電圧発生回路、１１８，１２８，１３８，１６８ 内部電源配線、１３６ 電圧昇圧回路、１６０ 基板電圧発生回路、２７０ 外部入力信号用参照電圧発生回路、２８０ 内部クロックイネーブル信号生成回路、３００ パワーカット信号生成回路、３０６ レベル変換回路、３１０ パワーオンリセット信号生成回路、４４０，４６０ 内部電源電流供給部、４４２，４４５，４６２，４６５ ドライバトランジスタ、５００ 非常時用検出部、５１０ アクティブ時用検出部、５２０ スタンバイ時用検出部、５３０ アクティブ検出部制御回路、５４５ 昇圧ユニット制御回路、５５０ アクティブ昇圧ユニット、５５５ リング発振器、５７０ スタンバイ昇圧ユニット、５７５ リング発振器、６００ａ，６００ｂ，６１０ ポンプ回路、６２０ 昇圧動作部、６３０ 伝達トランジスタ、６４０ ゲート昇圧部、７００ テストモード制御回路、７０２，７０４，７０６ テストモードエントリ回路、７５０ 外部パッド、７６０ 外部電源電圧レベル検出回路、１０００半導体記憶装置、Ｃ１，Ｃ２ ポンプキャパシタ、ＥＸＴＣＫＥ 外部クロックイネーブル信号、Ｅｘｔ．Ｖｄｄ 外部電源電圧、ＩＮＴＣＫＥ 内部クロックイネーブル信号、ＰＣＵＴｅ パワーカット信号、ＶＤＤＰ 周辺回路電源電圧、ＶＤＤＳ メモリアレイ電源電圧、ＶＰＰ ワード線電圧、ＶＲＥＦＩ 外部入力信号用参照電圧、Ｖｓｓ 接地電圧。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、低消費電力で動作可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、バッテリ駆動を前提とする携帯機器等への搭載に対応するため、低消費電力駆動が可能な半導体記憶装置が要求されている。このような要求に対応するために、半導体記憶装置には、データ読出やデータ書込などの通常動作が要求される通常モード時以外において、内部回路の大部分を待機動作状態に設定して、消費電力を削減するための低消費電力モードが備えられる。すなわち、外部からの動作要求に応じて、通常モードと低消費電力モードとを切換えることによって、半導体記憶装置の低消費電力化が図られる。
【０００３】
低消費電力化には低電圧動作化が有効であるため、外部から供給される外部電源電圧のレベルも低下する傾向にある。たとえば、従来の汎用系においては、３．３Ｖ系（３．０Ｖ〜３．６Ｖ）外部電源電圧が使用されていたが、低電圧動作に対応するタイプとして、２．７Ｖ系（２．７Ｖ〜３．０Ｖ）や、２．５Ｖ系（２．３Ｖ〜２．７Ｖ）外部電源電圧が使用されるようになっている。
【０００４】
【発明が解決しようとする課題】
一方で、低消費電力化が進むにしたがって、半導体記憶装置全体の消費電力に対する、内部電源電圧を発生するための内部電源回路の消費電力の比率が増加している。さらに、低電圧動作に伴って内部電源回路の電力効率が低下するため、内部電源電圧の供給先である内部回路を待機状態にして消費電力を削減するのみでなく、内部電源回路の自体の消費電力をも削減する、より強力な低消費電力モードを導入する必要が生じてきている。
【０００５】
このような低消費電力モードにおいても、そのモードエントリが、特別なエントリ方法を用いるのではなく、既存の制御系を共用した形で、実行できることが望ましい。さらに、低消費電力モードへの移行、および通常モードへの復帰がスムーズに行なわれることも望まれる。
【０００６】
さらに、上述したようにさまざまなレベルの外部電源電圧が適用される下で、半導体記憶装置の設計に汎用性を持たせるためには、異なるレベルの外部電源電圧に対応可能な構成を有する必要がある。たとえば、異なるレベルの外部電源電圧が適用されても、内部電源電圧の制御応答性を一様に維持できる構成が、内部電源回路に要求される。
【０００７】
さらに、半導体記憶装置が組込まれるシステム内のインターフェイス仕様によっては、１．８Ｖ系のＴＴＬ（Transistor-Transistor Logic）レベルのＩ／Ｏ（Input／Output）信号レベルに対応する必要もあるので、信号入力回路系においても、異なるＩ／Ｏ信号レベルを、入力可能な構成とすることが望ましい。
【０００８】
一方、さまざまな動作条件、たとえば外部電源電圧レベルやＩ／Ｏ信号レベルに可能なように汎用的に設計された半導体記憶装置において、マスク切換等によって、適用される動作条件をハード的に固定する場合においては、この固定された動作条件を、半導体記憶装置外部から、容易に検知可能な構成も必要になってくる。
【０００９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、低消費電力動作が可能な半導体記憶装置を提供することである。
【００１０】
この発明の他の目的は、さまざまなレベルの外部電源電圧およびＩ／Ｏ信号に対応して動作可能な半導体記憶装置を提供することである。
【００１１】
この発明のさらにもう１つの目的は、さまざまな動作条件に対応可能なように設計された半導体記憶装置において、適用される動作条件を外部から容易に検知可能な構成を提供することである。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、通常モードとディープパワーダウンモードとを有する半導体記憶装置であって、データ読出動作、データ書込動作およびデータ保持動作を実行するための内部回路と、第１の外部電源電圧の供給を受ける第１の外部電源配線と、第１の外部電源電圧よりも低い第２の外部電源電圧の供給を受ける第２の外部電源配線と、内部回路に対して内部電源電圧を伝達するための内部電源配線と、第１および第２の外部電源電圧を受けて、内部電源電圧を生成するための内部電源回路とを備える。内部電源回路は、第１および第２の外部電源電圧を受けて、内部電源電圧の目標レベルに対応する参照電圧を生成するための参照電圧生成部と、ディープパワーダウンモード時に、参照電圧生成部の動作電流を遮断するための第１の電流遮断スイッチと、内部電源電圧と参照電圧との比較に基づいて、内部電源電圧を目標レベルに維持するための内部電源電圧発生部と、ディープパワーダウンモード時に、内部電源電圧発生部の動作電流を遮断するための第２の電流遮断スイッチと、低消費電力モード時に、第１および第２の外部電源配線の一方を内部電源配線と電気的に結合するための接続スイッチとを含む。半導体装置は、第１のコマンドに伴って外部から入力されるモード設定を保持するためのモードレジスタをさらに備える。モード設定は、通常モードから低消費電力モードへの移行を行なうかどうかの指定を含み、モード設定において移行を行なうことが指定されている場合において、第２のコマンドに応答して低消費電力モードは開始される。さらに、内部回路は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、選択的に活性化される複数のワード線と、複数のメモリセルの列にそれぞれ対応して配置され、活性化されたワード線に対応するメモリセルのそれぞれと結合される複数のビット線とを含む。第２のコマンドは、データ保持動作を指示するためのリフレッシュコマンドであり、リフレッシュコマンドの入力後において、各ワード線が非活性化された状態において、ディープパワーダウンモードは開始される。
【００１８】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、ディープパワーダウンモード時において、第２のコマンドの入力前に第１のレベルに設定される外部制御信号の第１のレベルから第２のレベルへの変化に対応して、通常モードへの復帰を指示するための制御回路をさらに備える。
【００１９】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置であって、第１および第２のレベルは、第１および第２の外部電源電圧の一方ずつにそれぞれ対応し、外部制御信号を受けて内部制御信号を生成するための内部制御信号生成回路をさらに備える。内部制御信号生成回路は、ディープパワーダウンモードにおいて動作する、第１の外部電源電圧で駆動される第１のバッファと、通常モードにおいて動作する、内部電源電圧で駆動される外部制御信号を受けるための第２のバッファと、第１および第２のバッファのうちの動作している一方で受けた外部制御信号に応じて、内部制御信号を内部電源電圧および第２の外部電源電圧のいずれかに設定する論理回路とを含む。制御回路は、内部制御信号に応答して復帰を指示する。
【００２０】
請求項４記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、内部電源回路は、参照電圧生成部と内部電源電圧発生部との間に設けられ、参照電圧生成部からの参照電圧を内部電源電圧発生部に伝達するためのバッファ部と、ディープパワーダウンモード時に、バッファ部の動作電流を遮断するための第３の電流遮断スイッチとを含む。
【００２１】
請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置であって、バッファ部は、動作電流量を制御するための動作電流制御部をさらに含む。動作電流制御部は、ディープパワーダウンモードから通常モードへの移行期間における動作電流量を、通常モード時よりも大きく設定する。
【００２２】
請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置であって、参照電圧生成部は、ディープパワーダウンモードにおいて、参照電圧を第２の外部電源電圧に設定し、移行期間は、参照電圧が所定レベル以下である期間に相当する。
【００４２】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４３】
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【００４４】
図１を参照して、本発明の実施の形態１に従う半導体記憶装置１０００は、メモリアレイ部１０を備える。メモリアレイ部１０は、メモリセルアレイ２０と、行選択部３０と、列選択部およびセンスアンプ４０とを含む。
【００４５】
メモリセルアレイ２０は、行列状に配置された複数のメモリセルＭＣを有する。メモリセルＭＣの構成は特に限定されず、種々のタイプのＤＲＡＭ（Dynamic Random Access Memory）セルを本願発明に適用可能である。
【００４６】
メモリセルＭＣの各行に対応して、行選択を実行するためのワード線ＷＬが配置される。メモリセルＭＣの各列に対応して、ビット線対ＢＬＰが配置される。ビット線対ＢＬＰは、相補のビット線ＢＬおよび／ＢＬを有する。各メモリセル行において、メモリセルＭＣの各々は、ビット線ＢＬおよび／ＢＬのいずれか一方と結合されている。図１においては、１個のメモリセルに対するワード線およびビット線対の配置が代表的に示されている。
【００４７】
行選択部３０は、アドレス信号に従って、選択行に対応するワード線ＷＬを選択的に活性化する。選択行に対応するメモリセルのそれぞれは、ビット線ＢＬまたは／ＢＬと接続される。列選択部およびセンスアンプ４０は、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬの電圧差を増幅するセンスアンプと、アドレス信号に従って選択列に対応するビット線対ＢＬＰを選択するための列選択部とを含む。
【００４８】
半導体記憶装置１０００は、さらに、入力初段回路５０と、周辺回路制御部６０と、メモリアレイ部制御回路７０，７５と、出力回路８０とをさらに備える。
【００４９】
入力初段回路５０は、クロック、コマンド、アドレスおよび書込データを総括的に示す入力信号を外部から受ける。周辺回路制御部６０は、入力初段回路５０を介して伝達された入力信号によって示されるコマンドを実行するための制御信号を生成し、メモリアレイ部制御回路７０，７５等の内部回路に伝達する。
【００５０】
外部から入力されるコマンドには、データ読出を指示するリードコマンドＲＥＡＤ、データ書込を指示するライトコマンドＷＲＩＴＥ、モードレジスタの保持内容を更新するためのモードレジスタセットコマンドＭＲＳ、特に動作状態が指示されないノーオペレーションコマンドＮＯＰ、特定のバンクを活性化するためのバンクアクティブコマンドＡＣＴ、特定のバンクをプリチャージ状態とするためのバンクプリチャージコマンドＰＲＥ、オートリフレッシュコマンドＡＲＥＦおよびセルフリフレッシュコマンドＳＲＥＦなどが含まれる。
【００５１】
オートリフレッシュコマンドＡＲＥＦおよびセルフリフレッシュコマンドＳＲＥＦは、メモリセルアレイ２０に記憶されたデータの消失を防止するための、データ保持動作（リフレッシュ動作）を指示する。
【００５２】
リフレッシュ動作時には、ワード線ＷＬが順に活性化されて、活性化されたワード線に対応するメモリセルに対するデータの読出、増幅および再書込が、センスアンプによって実行される。
【００５３】
オートリフレッシュコマンドＡＲＥＦは、データ読出やデータ書込といったランダムアクセス動作中に割込んで指示される。一方、セルフリフレッシュコマンドＳＲＥＦは、電池バックアップ期間等のスタンバイ期間において、メモリアレイ部１０における記憶情報を保持するために指示される。
【００５４】
周辺回路制御部６０は、モードレジスタ６５を有する。モードレジスタ６５においては、外部から指示されたモードレジスタセットコマンドＭＲＳに対応して入力されるアドレスを構成するアドレスビットのそれぞれを保持する。モードレジスタ６５に保持されたアドレスビットに応じて、レイテンシ設定や、バースト動作に関する設定等が実行される。
【００５５】
メモリアレイ部制御回路７０は、周辺回路制御部６０によって生成された行系動作制御信号ＳＧｒに応答して、メモリアレイ部１０に対する行系動作を制御する。メモリアレイ部制御回路７５は、周辺回路制御部６０によって生成された列系動作制御信号ＳＧｃに応答して、メモリアレイ部１０における列系動作を制御する。
【００５６】
出力回路８０は、リードコマンドＲＥＡＤが入力された場合において、メモリアレイ部１０からの読出データを外部に対して出力する。
【００５７】
半導体記憶装置１０００は、さらに、内部電源回路１００を備える。内部電源回路１００は、外部電源配線９０および接地配線９５から外部電源電圧Ｅｘｔ．Ｖｄｄおよび接地電圧Ｖｓｓをそれぞれ受けて、内部電源電圧を生成する。
【００５８】
内部電源電圧は、ワード線電圧ＶＰＰ、基板電圧ＶＢＢ、セルプレート電圧ＶＣＰ、ビット線電圧ＶＢＬ、周辺回路電源電圧ＶＤＤＰ、メモリアレイ電源電圧ＶＤＤＳを含む。セルプレート電圧ＶＣＰおよびビット線電圧ＶＢＬは、メモリアレイ電源電圧ＶＤＤＳの１／２のレベルに設定される。
【００５９】
さらに、内部電源回路１００は、外部入力信号用参照電圧ＶＲＥＦＩを生成する。入力初段回路５０は、外部入力信号用参照電圧ＶＲＥＦＩに基づいて、入力信号のＨレベル／Ｌレベルを認識する。
【００６０】
ワード線電圧ＶＰＰ、基板電圧ＶＢＢ、セルプレート電圧ＶＣＰおよびビット線電圧ＶＢＬは、メモリアレイ部１０に供給される。メモリアレイ電源電圧ＶＤＤＳは、メモリアレイ部制御回路７０および７５に供給される。周辺回路電源電圧ＶＤＤＰは、周辺回路制御部６０に対して供給される。
【００６１】
周辺回路制御部６０は、外部から入力された所定コマンドに基づいて、半導体記憶装置１０００を低消費電力モードに移行させる。低消費電力モード時においては、周辺回路制御部６０は、パワーカット信号ＰＣＵＴｅをＨレベルに活性化する。内部電源回路１００における消費電力は、パワーカット信号ＰＣＵＴｅの活性化に応答して削減される。
【００６２】
なお、以下の説明で明らかになるように、本発明の実施の形態１に従う低消費電力モードは、セルフリフレッシュコマンドＳＲＥＦ等によって、メモリアレイ部１０における記憶データ保持を前提とする従来の低消費電力モードより一段進んで、さらなる低消費電力動作化を追求したものである。したがって、以下においては、半導体記憶装置１０００における低消費電力モードを、特に「ディープ・パワーダウンモード」と称することとする。
【００６３】
［ディープ・パワーダウンモードにおける内部電源電圧レベルの設定］
図２は、通常モードおよびディープ・パワーダウンモードにおける内部電源電圧の設定を説明する図である。
【００６４】
図２を参照して、通常モードにおいて、周辺回路電源電圧ＶＤＤＰは、２．５Ｖに設定される。したがって、外部動作電源電圧が２．５Ｖ系である場合には、外部電源電圧Ｅｘｔ．Ｖｄｄがそのまま周辺回路電源電圧ＶＤＤＰとして使用される。それ以外の場合、たとえば外部電源電圧が２．７Ｖ系である場合には、外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して、周辺回路電源電圧ＶＤＤＰが生成される。
【００６５】
ディープ・パワーダウンモードにおいては、外部電源電圧Ｅｘｔ．Ｖｄｄが２．５Ｖ系である場合には、周辺回路電源電圧ＶＤＤＰは、通常モードと同様に、外部電源電圧Ｅｘｔ．Ｖｄｄがそのまま使用できる。一方、外部電源電圧が２．７Ｖ系である場合には、外部電源電圧Ｅｘｔ．ＶｄｄをＶｔｎ降圧させて、周辺回路電源電圧ＶＤＤＰが生成される。ディープ・パワーダウンモードにおける内部電源電圧の生成については、後ほど詳細に説明するが、Ｖｔｎは、内部電源回路１００内に配置されるＮ型トランジスタのしきい値電圧に相当する。
【００６６】
メモリアレイ電源電圧ＶＤＤＳは、通常モードでは外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して２．０Ｖに設定される。一方、ディープ・パワーダウンモードにおいては、周辺回路電源電圧ＶＤＤＰと同様に、Ｅｘｔ．Ｖｄｄ−Ｖｔｎに設定される。
【００６７】
ビット線電圧ＶＢＬおよびセルプレート電圧ＶＣＰは、通常モードでは、メモリアレイ電源電圧ＶＤＤＳの１／２に、すなわち１．０Ｖに設定される。ディープ・パワーダウンモードにおいては、ビット線電圧ＶＢＬおよびセルプレート電圧ＶＣＰの供給は中止され、対応する内部電源配線は、開放（Ｏｐｅｎ）状態とされる。
【００６８】
基板電圧ＶＢＢは、通常モードでは−１．０Ｖに設定され、ディープ・パワーダウンモードでは、０Ｖすなわち接地電圧Ｖｓｓに設定される。
【００６９】
ワード線電圧ＶＰＰは、通常モード時においては、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧して、３．７Ｖに設定される。ディープ・パワーダウンモードにおいては、ワード線電圧ＶＰＰは、周辺回路電源電圧ＶＤＤＰと同様に、Ｅｘｔ．ＶｄｄまたはＥｘｔ．Ｖｄｄ−Ｖｔｎに設定される。
【００７０】
なお、図２に示した、通常モードにおける内部電源電圧の設定レベルは一例にすぎず、これらの内部電源電圧がその他の電圧レベルに設定される場合においても、本願発明に従うディープ・パワーダウンモードを適用することが可能である。
【００７１】
［ディープ・パワーダウンモードへのエントリ方式］
図３は、モードレジスタセットに用いられるアドレスビットの構成を説明する図である。
【００７２】
図３を参照して、モードレジスタセットコマンドＭＲＳによって入力されるアドレスビットＡ０〜Ａ１１，ＢＡ０，ＢＡ１は、モードレジスタ６５内に保持される。
【００７３】
モードレジスタ６５内に保持されたこれらのアドレスビットに応じて、半導体記憶装置１０００の動作状態の一部が設定される。たとえば、モードレジスタ６５に保持されるアドレスビットＡ０〜Ａ２は、バースト長設定を示す。また、アドレスビットＡ３は、バーストタイプ（シーケンシャル／インタリーブ）設定を示し、アドレスビットＡ４〜Ａ６は、レイテンシモード設定すなわちＣＡＳレイテンシに相当するクロックサイクル数を示す。また、アドレスビットＡ９によって、ライトモード（１ビットライト／バーストライト）設定が示される。
【００７４】
半導体記憶装置１０００において、ディープ・パワーダウンモードを適用するか否かは、通常のモードレジスタセットに未使用のアドレスビットを用いて実行される。たとえば、以上で述べたモードレジスタセットに未使用のアドレスビットＡ７およびＡ８を用いて、ディープ・パワーダウンモードの適用、すなわち所定の条件がそろった場合に、ディープ・パワーダウンモードにエントリすることを設定するためのモードレジスタセットが実行される。
【００７５】
図４は、半導体記憶装置１０００における、ディープ・パワーダウンモードへのエントリ方式の一例を説明するタイミングチャートである。
【００７６】
図４を参照して、半導体記憶装置１０００に対するコマンドＣＭＤの入力は、外部クロックＥＸＴＣＬＫに同期して実行される。時刻ｔ０において、外部からセルフリフレッシュコマンドＳＲＥＦが指示される。セルフリフレッシュコマンドＳＲＥＦ入力時には、外部クロックイネーブル信号ＥＸＴＣＫＥは、Ｌレベルに設定される。
【００７７】
これに応答して、半導体記憶装置１０００内部では、リフレッシュ動作の実行が指示され、リフレッシュ対象のワード線を活性化するために、内部制御信号ＩＮＴＲＡＳがＨレベルに活性化され、活性化されたワード線に対応するメモリセルに対して、データ読出、増幅および再書込が実行される。
【００７８】
１回分の行系動作が実行し、内部制御信号ＩＮＴＲＡＳがＨレベルからＬレベルに変化すると、これに応答して制御信号Ｓ０Ｄが所定期間Ｈレベルに活性化される。一旦活性化された制御信号Ｓ０Ｄが非活性化されたタイミングにおいて、メモリアレイ部１０においては、すべてのワード線ＷＬが非活性状態であり、各ビット線ＢＬおよび／ＢＬはプリチャージされているものとする。
【００７９】
モードレジスタセットによって、ディープ・パワーダウンモードが適用されている場合には、制御信号Ｓ０Ｄの非活性化（Ｈレベル→Ｌレベル）に応答して、時刻ｔ１において、パワーカット信号ＰＣＵＴｅがＨレベルに活性化される。これに伴って、内部電源回路１００における内部動作が切換わる。この結果、内部電源電圧は、ディープ・パワーダウンモードに対応する、図２に示した電圧レベルに設定される。
【００８０】
すなわち、通常モードからディープ・パワーダウンモードへの移行は、モードレジスタセットコマンドＭＲＳによって、ディープ・パワーダウンモードの適用が設定されている場合において、セルフリフレッシュコマンドＳＲＥＦが要求されたときに、少なくとも１回の行系動作およびビット線プリチャージ動作の終了後に実行される。
【００８１】
したがって、ワード線が活性化されてメモリセルからデータが読出されている期間を避けて、メモリアレイ部１０が安定な状態においてディープ・パワーダウンモードへ移行することができる。
【００８２】
ディープ・パワーダウンモードから通常モードへの復帰は、外部クロックイネーブル信号ＥＸＴＣＫＥの活性化（Ｌレベル→Ｈレベル）に応答して実行される。すなわち、外部クロックイネーブル信号ＥＸＴＣＫＥの活性化に応答して、パワーカット信号ＰＣＵＴｅは、時刻ｔ２においてＬレベルに非活性化される。この結果、ディープ・パワーダウンモードは終了し、内部電源回路１００の内部動作が再び切換わる。この結果、内部電源電圧は、図２に示した通常モードに対応する電圧レベルに設定される。
【００８３】
なお、パワーカット信号ＰＣＵＴｅの非活性状態（Ｌレベル）および活性状態（Ｈレベル）における電圧は、接地電圧Ｖｓｓおよび外部電源電圧Ｅｘｔ．Ｖｄｄにそれぞれ設定される。
【００８４】
一方、モードレジスタセットによって、ディープ・パワーダウンモードが適用されていない場合には、本来のセルフリフレッシュコマンドＳＲＥＦが実行されて、リフレッシュ動作が順次実行される。
【００８５】
図５は、ディープ・パワーダウンモードへのエントリ方式の他の例を説明するタイミングチャートである。
【００８６】
図５を参照して、モードレジスタセットによってディープ・パワーダウンモードが適用されている場合において、ディープ・パワーダウンモードへの移行は、セルフリフレッシュコマンドＳＲＥＦ以外の、所定の専用コマンドを用いて実行することもできる。
【００８７】
たとえば、時刻ｔ０において、当該専用コマンドとして定義されたディープ・パワーダウンモードエントリコマンドＤＰＥが入力される。これに応答して、時刻ｔ１′において、パワーカット信号ＰＣＵＴｅが、Ｈレベルに活性化される。
【００８８】
ディープ・パワーダウンモードから通常モードへの復帰は、図４の場合と同様に、外部クロックイネーブル信号ＥＸＴＣＫＥの活性化に応答して実行される。すなわち、時刻ｔ２における外部クロックイネーブル信号ＥＸＴＣＫＥの活性化に応答して、パワーカット信号ＰＣＵＴｅはＬレベルに非活性化される。これに伴い、ディープ・パワーダウンモードは終了して、内部電源電圧は、通常モードに対応する図２に示した電圧レベルに設定される。
【００８９】
［内部電源回路の構成］
図６は、内部電源回路１００の構成を示すブロック図である。
【００９０】
まず、通常モードに対応する内部電源回路１００の構成について説明する。
図６を参照して、内部電源回路１００は、定電流発生回路１０２を含む。定電流発生回路１０２は、定電流供給線１０４および１０６に定電流ＩＣＯＮＳＴを供給する。
【００９１】
内部電源回路１００は、さらに、周辺回路電源電圧ＶＤＤＰを生成するために設けられる、参照電圧発生回路１１０、バッファ回路１１２および内部電源電圧発生回路１１６を含む。
【００９２】
参照電圧発生回路１１０は、定電流供給線１０６から定電流ＩＣＯＮＳＴの供給を受けて、周辺回路電源電圧ＶＤＤＰの目標レベルに対応する参照電圧ＶＲＥＦＰ０を生成する。バッファ回路１１２は、参照電圧発生回路１１０からの参照電圧ＶＲＥＦＰ０に基づいて、参照電圧配線１１４に参照電圧ＶＲＥＦＰを生成する。
【００９３】
内部電源電圧発生回路１１６は、外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して、内部電源配線１１８に周辺回路電源電圧ＶＤＤＰを出力する。通常モードにおいて、内部電源電圧発生回路１１６は、周辺回路電源電圧ＶＤＤＰと参照電圧ＶＲＥＦＰとの比較に基づいて、周辺回路電源電圧ＶＤＤＰを目標レベルに維持しようとする。
【００９４】
内部電源回路１００は、さらに、メモリアレイ電源電圧ＶＤＤＳを生成するための、参照電圧発生回路１２０、バッファ回路１２２および内部電源電圧発生回路１２６を含む。
【００９５】
参照電圧発生回路１２０は、定電流供給線１０６から定電流ＩＣＯＮＳＴの供給を受けて、メモリアレイ電源電圧ＶＤＤＳの目標レベルに対応する参照電圧ＶＲＥＦＳ０を生成する。バッファ回路１２２は、参照電圧発生回路１２０からの参照電圧ＶＲＥＦＳ０に基づいて、参照電圧配線１２４に参照電圧ＶＲＥＦＳを生成する。
【００９６】
内部電源電圧発生回路１２６は、外部電源電圧Ｅｘｔ．Ｖｄｄを降圧して、内部電源配線１２８にメモリアレイ電源電圧ＶＤＤＳを出力する。通常モードにおいて、内部電源電圧発生回路１２６は、メモリアレイ電源電圧ＶＤＤＳと参照電圧ＶＲＥＦＳとの比較に基づいて、メモリアレイ電源電圧ＶＤＤＳを目標レベルに維持しようとする。
【００９７】
内部電源回路１００は、さらに、ワード線電圧ＶＰＰを生成するための、参照電圧発生回路１３０、バッファ回路１３２および電圧昇圧回路１３６を含む。
【００９８】
参照電圧発生回路１３０は、定電流供給線１０６から定電流ＩＣＯＮＳＴの供給を受けて、ワード線電圧ＶＰＰの目標レベルに対応する参照電圧ＶＲＥＤ０を生成する。バッファ回路１３２は、参照電圧発生回路１３０からの参照電圧ＶＲＥＦＤ０に基づいて、参照電圧配線１３４に参照電圧ＶＲＥＦＤを生成する。
【００９９】
電圧昇圧回路１３６は、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧して、内部電源配線１３８にワード線電圧ＶＰＰを出力する。通常モードにおいて、電圧昇圧回路１３６は、ワード線電圧ＶＰＰと参照電圧ＶＲＥＦＤとの比較に基づいて、ワード線電圧ＶＰＰを目標レベルに維持しようとする。
【０１００】
参照電圧ＶＲＥＦＰ０，ＶＲＥＦＰと、ＶＲＥＦＳ０，ＶＲＥＦＳと、ＶＲＥＦＤ０，ＶＲＥＦＤとは、図２に示した通常モードでの、周辺回路電源電圧ＶＤＤＰと、メモリアレイ電源電圧ＶＤＤＳと、ワード線電圧ＶＰＰとの設定レベルにそれぞれ対応して定められる。
【０１０１】
外部電源電圧Ｅｘｔ．Ｖｄｄを降圧する内部電源電圧発生回路１１６および１２６には、一般的な構成の電圧降下回路（ＶＤＣ：Voltage Down Converter）を適用することができる。
【０１０２】
内部電源回路１００は、さらに、メモリアレイ電源電圧ＶＤＤＳを受けて、セルプレート電圧ＶＣＰを生成するＶＣＰ発生回路１４０と、ビット線電圧ＶＢＬを生成するＶＢＬ発生回路１４５とを含む。ＶＣＰ発生回路１４０およびＶＢＬ発生回路１４５は、たとえば、トリミング機能付きの分圧回路で構成され、内部電源配線１２８から供給されるメモリアレイ電源電圧ＶＤＤＳを受けて、セルプレート電圧ＶＣＰおよびビット線電圧ＶＢＬを生成する。
【０１０３】
内部電源回路１００は、さらに、基板電圧発生回路１６０を含む。基板電圧発生回路１６０は、外部電源電圧Ｅｘｔ．Ｖｄｄを受けて動作し、負電圧の基板電圧ＶＢＢを内部電源配線１６８に生成する。基板電圧発生回路１６０はたとえば、チャージポンプ回路によって構成される。
【０１０４】
このような構成とすることにより、通常モードでの内部電源電圧は、図２に示した電圧レベルに設定される。
【０１０５】
次に、ディープ・パワーダウンモードに対応する内部電源回路１００の構成について説明する。
【０１０６】
内部電源回路１００は、さらに、ディープ・パワーダウンモードにおいてバッファ回路１１２の動作電流を遮断するためのＰＭＯＳトランジスタ２１０と、ディープ・パワーダウンモードにおいて参照電圧配線１１４と接地電圧Ｖｓｓとの間を電気的に結合するためのＮＭＯＳトランジスタ２１２と、ディープ・パワーダウンモードにおいて内部電源配線１１８と外部電源電圧Ｅｘｔ．Ｖｄｄとの間を電気的に結合するためのＮＭＯＳトランジスタ２１４とを含む。
【０１０７】
ＰＭＯＳトランジスタ２１０は、外部電源電圧Ｅｘｔ．Ｖｄｄとバッファ回路１１２との間に電気的に結合され、ゲートにパワーカット信号ＰＣＵＴｅを受ける。ＮＭＯＳトランジスタ２１２は、参照電圧配線１１４と接地電圧Ｖｓｓとの間に電気的に結合され、ゲートにパワーカット信号ＰＣＵＴｅを受ける。ＮＭＯＳトランジスタ２１４は、外部電源配線９０と内部電源配線１１８との間に電気的に結合され、ゲートにパワーカット信号ＰＣＵＴｅを受ける。
【０１０８】
なお、本実施の形態においては、ＭＯＳトランジスタは、接続スイッチとして用いられる電界効果型トランジスタの代表例として適用される。
【０１０９】
内部電源回路１００は、さらに、メモリアレイ電源電圧ＶＤＤＳ生成系に対して配置される、ＰＭＯＳトランジスタ２２０およびＮＭＯＳトランジスタ２２２，２２４と、ワード線電圧ＶＰＰ発生系に対応して配置されるＰＭＯＳトランジスタ２３０およびＮＭＯＳトランジスタ２３２，２３４とを含む。
【０１１０】
ＰＭＯＳトランジスタ２２２および２３２は、ＰＭＯＳトランジスタ２１２と同様に配置される。ＮＭＯＳトランジスタ２２４および２３４は、ＮＭＯＳトランジスタ２１４と同様に配置される。ＮＭＯＳトランジスタ２１４、２２４および２３４のしきい値電圧は、図２中に表記したＶｔｎに相当する。また、ＮＭＯＳトランジスタ２３４に代えて、ゲートにパワーカット信号の反転信号／ＰＣＵＴｅを受けるＰＭＯＳトランジスタを配置すれば、ディープ・パワーダウンモードにおけるワード線電圧ＶＰＰをＥｘｔ．Ｖｄｄに設定できる。
【０１１１】
このような構成とすることにより、ディープ・パワーダウンモードにおいて、内部電源電圧発生回路１１６，１２６および電圧昇圧回路１３６を動作させることなく、周辺回路電源電圧ＶＤＤＰ、メモリアレイ電源電圧ＶＤＤＳおよびワード線電圧ＶＰＰを、Ｅｘｔ．Ｖｄｄ−Ｖｔｎに設定することができる。この結果、ディープ・パワーダウンモードにおいては、内部電源電圧発生回路１１６，１２６および電圧昇圧回路１３６にそれぞれ入力される参照電圧ＶＲＥＦＰ，ＶＲＥＦＳ，ＶＲＥＦＤの生成も不要となる。したがって、ディープ・パワーダウンモードにおいて、参照電圧ＶＲＥＦＰ、ＶＲＥＦＳおよびＶＲＥＦＤは、トランジスタ２１２、２２２および２３２によって、接地電圧Ｖｓｓにそれぞれ固定される。
【０１１２】
これに伴い、さらに前段に配置された、参照電圧発生回路１１０，１２０，１３０と、バッファ回路１１２、１２２、１３２との動作も不要となり、これらの回路群における消費電力を削減することができる。
【０１１３】
内部電源回路１００は、さらに、ディープ・パワーダウンモードにおいて、定電流発生回路１０２と接地電圧Ｖｓｓとの間を切離すためのＮＭＯＳトランジスタ２００と、ディープ・パワーダウンモードにおいて外部電源電圧Ｅｘｔ．Ｖｄｄと定電流供給線１０６との間を電気的に結合するためのＰＭＯＳトランジスタ２０２とを含む。
【０１１４】
ＮＭＯＳトランジスタ２００は、定電流発生回路１０２と接地電圧Ｖｓｓとの間に電気的に結合されて、ゲートにパワーカット信号ＰＣＵＴｅを受ける。ＰＭＯＳトランジスタ２０２は、外部電源電圧Ｅｘｔ．Ｖｄｄと定電流供給線１０６との間に電気的に結合されて、反転されたパワーカット信号／ＰＣＵＴｅをゲートに受ける。
【０１１５】
この結果、ディープ・パワーダウンモードにおいて、定電流発生回路１０２による定電流ＩＣＯＮＳＴの供給が停止されて、消費電力が削減される。また、定電流供給線１０６は、トランジスタ２０２によって、外部電源電圧Ｅｘｔ．Ｖｄｄに固定される。
【０１１６】
図７は、参照電圧発生回路の構成を示す回路図である。図６に示される参照電圧発生回路１１０，１２０，１３０の構成は同様であるので、図７においては、参照電圧発生回路１１０の構成について代表的に説明する。
【０１１７】
図７を参照して、参照電圧発生回路１１０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ０との間に直列に結合される、抵抗２５０と、ＰＭＯＳトランジスタ２５１および２５２とを有する。ノードＮ０には、参照電圧ＶＲＥＦＰ０が生成される。参照電圧ＶＲＥＦＰ０は、バッファ回路１１２に伝達される。
【０１１８】
ＰＭＯＳトランジスタ２５１のゲートは、定電流供給線１０６と結合される。
ＰＭＯＳトランジスタ２５２のゲートには、パワーカット信号ＰＣＵＴｅが入力される。
【０１１９】
参照電圧発生回路１１０は、さらに、ノードＮ０と接地電圧Ｖｓｓとの間に直列に結合されるＮ個（Ｎ：自然数）のＰＭＯＳトランジスタ２５３を有する。Ｎ個のＰＭＯＳトランジスタ２５３のゲートの各々は、接地電圧Ｖｓｓと結合される。したがって、Ｎ個のトランジスタ２５３の各々は、抵抗素子として機能する。
【０１２０】
このような構成とすることにより、パワーカット信号ＰＣＵＴｅが非活性状態（Ｌレベル）に設定される通常モード時には、参照電圧発生回路１１０は、外部電源電圧Ｅｘｔ．Ｖｄｄから接地電圧Ｖｓｓの間に生じる動作電流を用いて、参照電圧ＶＲＥＦＰ０を生成する。ノードＮ０と接地電圧Ｖｓｓとの間の電気抵抗値を適切に調整することによって、所望の参照電圧ＶＲＥＦＰ０を得ることができる。
【０１２１】
図７に示すように、ＰＭＯＳトランジスタ２５３のそれぞれと並列に、バイパス用のヒューズ素子２５５をさらに配置することによって、ノードＮ０と接地電圧Ｖｓｓとの間の電気抵抗値を、ヒューズブローによって微調整することが可能となる。
【０１２２】
一方、パワーカット信号ＰＣＵＴｅが活性状態（Ｈレベル）に設定されるディープ・パワーダウンモードでは、ＰＭＯＳトランジスタ２５２がターンオフされるので、外部電源電圧Ｅｘｔ．Ｖｄｄと接地電圧Ｖｓｓの間の貫通電流、すなわち参照電圧発生回路１１０の動作電流は遮断される。
【０１２３】
これにより、ディープ・パワーダウンモードにおいては、動作電流を遮断することによって、不要となった参照電圧ＶＲＥＦＰ０の生成を中止して、参照電圧発生回路１１０の消費電力を削減することができる。
【０１２４】
図８は、図６に示されたバッファ回路の構成を示す回路図である。図６に示されるバッファ回路１１２、１２２および１３２の構成は同様であるので、図８においてはバッファ回路１１２の構成について代表的に説明する。
【０１２５】
図８を参照して、バッファ回路１１２は、ＰＭＯＳトランジスタ２１０を介して外部電源電圧Ｅｘｔ．Ｖｄｄと電気的に結合されるノードＮ１と、ノードＮ２との間に電気的に結合されるＰＭＯＳトランジスタ２６０と、ノードＮ１およびＮ３の間に電気的に結合されるＰＭＯＳトランジスタ２６２と、ノードＮ２およびＮ４の間に電気的に結合されるＮＭＯＳトランジスタ２６４と、ノードＮ３およびＮ４の間に電気的に結合されるＮＭＯＳトランジスタ２６６とを有する。
【０１２６】
ＰＭＯＳトランジスタ２６０および２６２のゲートは、ノードＮ２と結合される。ＮＭＯＳトランジスタ２６４のゲートには、参照電圧発生回路１１０からの参照電圧ＶＲＥＦＰ０が入力される。ノードＮ３およびトランジスタ２６６のゲートは、参照電圧ＶＲＥＦＰを伝達する参照電圧配線１１４と結合される。
【０１２７】
バッファ回路１１２は、さらに、ノードＮ４と接地電圧Ｖｓｓとの間に電気的に結合されるＮＭＯＳトランジスタ２６７を有する。ＮＭＯＳトランジスタ２６７のゲートには、制御電圧Φ１が入力される。
【０１２８】
このような構成とすることにより、トランジスタ２１０がオンする通常モード時においては、制御電圧Φ１に応じた動作電流がバッファ回路１１２に供給される。バッファ回路１１２は、動作電流量に応じた応答速度で、内部電源電圧発生回路１１６に伝達される参照電圧ＶＲＥＦＰを、参照電圧発生回路１１０からの参照電圧ＶＲＥＦＰ０と同様のレベルに設定する。このようにバッファ回路１１２を介して、参照電圧ＶＲＥＦＰを伝達することによって、参照電圧ＶＲＥＦＰがノイズ等によって変動することを防止できる。
【０１２９】
一方、ディープ・パワーダウンモードにおいては、パワーカット信号ＰＣＵＴｅの活性化（Ｈレベル）に応答して、トランジスタ２１０がターンオフされるので、バッファ回路１１２の動作電流が遮断される。これにより、不要となった参照電圧ＶＲＥＦＰの生成を中止して、バッファ回路１１２における消費電力を削減できる。
【０１３０】
再び図６を参照して、内部電源回路１００は、さらに、ディープ・パワーダウンモードにおいて、基板電圧発生回路１６０を外部電源電圧Ｅｘｔ．Ｖｄｄから切離すためのＰＭＯＳトランジスタ２４０と、内部電源配線１６８を接地電圧Ｖｓｓと電気的に結合するためのＰＭＯＳトランジスタ２４４とをさらに含む。ＰＭＯＳトランジスタ２４０のゲートには、パワーカット信号ＰＣＵＴｅが入力される。ＰＭＯＳトランジスタ２４４のゲートには、反転されたパワーカット信号／ＰＣＵＴｅが入力される。
【０１３１】
したがって、ディープ・パワーダウンモードでは、ＰＭＯＳトランジスタ２４０がターンオフされるとともに、ＰＭＯＳトランジスタ２４４がターンオンされる。この結果、基板電圧ＶＢＢは、図２に示したように接地電圧Ｖｓｓに設定される。すなわち、ディープ・パワーダウンモードにおいて、基板電圧発生回路１６０は動作する必要がなくなるので、ＰＭＯＳトランジスタ２４０のターンオフに応答して、基板電圧発生回路１６０の動作電流を遮断することによって、基板電圧発生回路１６０における消費電力を削減することができる。
【０１３２】
内部電源回路１００は、さらに、外部入力信号用参照電圧ＶＲＥＦＩを生成する外部入力信号用参照電圧発生回路２７０をさらに含む。外部入力信号用参照電圧ＶＲＥＦＩは、入力初段回路５０に伝達されて、入力信号がＨレベル／Ｌレベルのいずれであるかを認識するために用いられる。
【０１３３】
図９は、外部入力信号用参照電圧発生回路２７０の構成を示す回路図である。
図９を参照して、外部入力信号用参照電圧発生回路２７０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ５との間に直列に結合される、抵抗２７１と、ＰＭＯＳトランジスタ２７２および２７３とを有する。ノードＮ５には、外部入力信号用参照電圧ＶＲＥＦＩが生成される。
【０１３４】
外部入力信号用参照電圧発生回路２７０は、さらに、ノードＮ５と接地電圧Ｖｓｓとの間に直列に結合されるＭ個（Ｍ：自然数）のＰＭＯＳトランジスタ２７４を有する。Ｍ個のＰＭＯＳトランジスタ２７４のゲートの各々は、接地電圧Ｖｓｓと結合される。したがって、Ｍ個のトランジスタ２７４の各々は、抵抗素子として機能する。
【０１３５】
ＰＭＯＳトランジスタ２７２のゲートには、参照電圧ＶＲＥＦＳおよびＶＲＥＦＰの一方が選択的に入力される。ＰＭＯＳトランジスタ２７２のゲートには、パワーカット信号ＰＣＵＴｅが入力される。
【０１３６】
このような構成とすることにより、通常モードでは、外部入力信号用参照電圧ＶＲＥＦＩのレベルを切換えることができる。たとえば、参照電圧ＶＲＥＦＰ（２．５Ｖ）がＰＭＯＳトランジスタ２７２のゲートに入力される場合には、外部入力信号用参照電圧ＶＲＥＦＩは１．４Ｖに設定される。一方、ＰＭＯＳトランジスタ２７２のゲートに参照電圧ＶＲＥＦＳ（２．０Ｖ）が入力される場合には、外部入力信号用参照電圧ＶＲＥＦＩは０．９Ｖに設定される。このような構成とすることにより、異なるＩ／Ｏ信号レベルの入力信号について、外部入力信号用参照電圧ＶＲＥＦＩを切換えて対応することが可能となる。
【０１３７】
図９に示すように、ＰＭＯＳトランジスタ２７４のそれぞれと並列に、バイパス用のヒューズ素子２７５を配置することによって、外部入力信号用参照電圧ＶＲＥＦＩのレベルを、ヒューズブローによって微調整することが可能となる。
【０１３８】
一方、ディープ・パワーダウンモードでは、入力信号が外部から入力されることはないので、外部入力信号用参照電圧ＶＲＥＦＩは不要となる。したがって、ディープ・パワーダウンモードにおいては、パワーカット信号ＰＣＵＴｅの活性化（Ｈレベル）に応答し、ＰＭＯＳトランジスタ２７３をターンオフして動作電流を遮断することにより、外部入力信号用参照電圧発生回路２７０の消費電力を削減することができる。
【０１３９】
以上説明したように、内部電源回路１００においては、ディープ・パワーダウンモードにおける消費電力を大幅に削減することが可能となる。
【０１４０】
また、パワーカット信号ＰＣＵＴｅは、外部電源電圧Ｅｘｔ．Ｖｄｄを遮断するためのＮＭＯＳトランジスタ２１４、２２４および２３４等のゲートに入力されるので、そのＬレベルおよびＨレベルは、接地電圧Ｖｓｓおよび外部電源電圧Ｅｘｔ．Ｖｄｄにそれぞれ設定する必要がある。
【０１４１】
［ディープ・パワーダウンモードからスムーズに復帰するための構成］
既に説明したように、ディープ・パワーダウンモードから通常モードへの復帰は、外部クロックイネーブル信号ＥＸＴＣＫＥに応答して実行される。半導体記憶装置１０００内においては、外部クロックイネーブル信号ＥＸＴＣＫＥをバッファリングして生成される内部クロックイネーブル信号ＩＮＴＣＫＥに基づいて、このようなモードの復帰が制御される。したがって、ディープ・パワーダウンモードにおいて、周辺回路電源電圧ＶＤＤＰをＥｘｔ．Ｖｄｄ−Ｖｔｎに設定する場合においても、外部クロックイネーブル信号ＥＸＴＣＫＥのレベル遷移を正確に反映して、内部クロックイネーブル信号ＩＮＴＣＫＥを生成する構成が必要である。
【０１４２】
図１０は、内部クロックイネーブル信号生成回路２８０の構成を示す回路図である。内部クロックイネーブル信号生成回路２８０は、たとえば、入力初段回路５０内に配置される。
【０１４３】
図１０を参照して、内部クロックイネーブル信号生成回路２８０は、外部電源電圧Ｅｘｔ．Ｖｄｄによって駆動される論理ゲート２８１と、周辺回路電源電圧ＶＤＤＰによって駆動される論理ゲート２８２〜２８５とを有する。
【０１４４】
論理ゲート２８１は、外部クロックイネーブル信号ＥＸＴＣＫＥと、パワーカット信号ＰＣＵＴｅのＮＡＮＤ演算結果を出力する。論理ゲート２８２は、外部クロックイネーブル信号ＥＸＴＣＫＥとパワーカット信号の反転信号とのＮＡＮＤ演算結果を出力する。
【０１４５】
したがって、論理ゲート２８１は、パワーカット信号ＰＣＵＴｅがＨレベルに設定されるディープ・パワーダウンモードにおいて、外部クロックイネーブル信号ＥＸＴＣＫＥのバッファとして動作する。一方、論理ゲート２８２は、パワーカット信号ＰＣＵＴｅがＬレベルに設定される通常モードにおいて、外部クロックイネーブル信号ＥＸＴＣＫＥを受けるバッファとして動作する。
【０１４６】
インバータ２８３および２８４は、論理ゲート２８１および２８２のそれぞれ出力を反転する。論理ゲート２８５は、インバータ２８３および２８４の出力のＯＲ演算結果を内部クロックイネーブル信号ＩＮＴＣＫＥとして出力する。
【０１４７】
このような構成とすることにより、通常モード時においては、周辺回路電源電圧ＶＤＤＰによって駆動されるバッファ（論理ゲート２８２）によって内部クロックイネーブル信号ＩＮＴＣＫＥが生成される。一方、ディープ・パワーダウンモードにおいては、外部電源電圧Ｅｘｔ．Ｖｄｄによって駆動されるバッファ（論理ゲート２８１）によって、内部クロックイネーブル信号ＩＮＴＣＫＥが生成される。
【０１４８】
この結果、通常モードおよびディープ・パワーダウンモードのいずれにおいても、外部クロックイネーブル信号ＥＸＴＣＫＥのレベル遷移を正確に反映して、内部クロックイネーブル信号ＩＮＴＣＫＥを生成することができる。
【０１４９】
内部クロックイネーブル信号ＩＮＴＣＫＥは、周辺回路制御部６０に含まれるパワーカット信号生成回路３００に伝達される。
【０１５０】
パワーカット信号生成回路３００は、インバータ３０２とフリップフロップ３０４と、レベル変換回路３０６とを含む。インバータ３０２とフリップフロップ３０４とは、周辺回路電源電圧ＶＤＤＰによって駆動される。
【０１５１】
インバータ３０２は、内部クロックイネーブル信号ＩＮＴＣＫＥを反転して出力する。インバータ３０２の出力は、フリップフロップ３０４に対して、リセット入力として与えられる。一方、フリップフロップ３０４のセット入力には制御信号／ＤＰＤが与えられる。制御信号／ＤＰＤは、ディープ・パワーダウンモードのエントリ条件が整った場合にＬレベルに設定される信号である。たとえば、図４に示すエントリ方式に従えば、制御信号／ＤＰＤは、制御信号Ｓ０Ｄでの非活性化に応答してＬレベルに活性化される。また、図５に示すモードエントリ方式に従えば、ディープ・パワーダウンモードエントリコマンドＤＰＥの入力に応答して、制御信号／ＤＰＤはＬレベルに活性化される。
【０１５２】
したがって、フリップフロップ３０４の出力信号は、制御信号／ＤＰＤのＬレベルへの活性化に応答して、Ｈレベルにセットされ、内部クロックイネーブル信号ＩＮＴＣＫＥのＨレベルへの遷移に応答してＬレベルにリセットされる。
【０１５３】
レベル変換回路３０６は、フリップフロップ３０４の出力信号を接地電圧Ｖｓｓ〜外部電源電圧Ｅｘｔ．Ｖｄｄ振幅にレベル変換して、パワーカット信号ＰＣＵＴｅを生成する。
【０１５４】
これにより、図４および図５に示したモードエントリ方式に従って、パワーカット信号ＰＣＵＴｅを設定することができる。さらに、ディープ・パワーダウンモードから通常モードへの復帰を確実に実行できる。
【０１５５】
ディープ・パワーダウンモードから通常モードへの復帰時には、内部電源回路内の内部電源電圧発生回路１１６，１２６および電圧昇圧回路１３６を早急に動作させて、内部電源電圧を再び切換える必要がある。したがって、ディープ・パワーダウンモードでは接地電圧Ｖｓｓに固定される参照電圧ＶＲＥＦＰ，ＶＲＥＦＳ、ＶＲＥＦＤを、高速に所定レベルまで復帰させる必要が生じる。特に、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧するワード線電圧ＶＰＰに対応する参照電圧ＶＲＥＦＤを高速に生成する必要がある。
【０１５６】
図１１は、通常モードへの復帰時に応答性の高いバッファ回路の構成を示す回路図である。図１１においては、ワード線電圧ＶＰＰに対応するバッファ回路１３２の構成が代表的に示される。
【０１５７】
図１１を参照して、バッファ回路１３２は、図８に示されるバッファ回路と同様に配置される、ＰＭＯＳトランジスタ２６０，２６２およびＮＭＯＳトランジスタ２６４，２６６，２６７に加えて、ＮＭＯＳトランジスタ２６７と並列に接続されるＮＭＯＳトランジスタ２６８を有する点で異なる。
【０１５８】
ＮＭＯＳトランジスタ２６８は、ノードＮ４と接地電圧Ｖｓｓの間に電気的に結合されて、パワーオンリセット信号／ＰＯＲｒの活性化（Ｌレベル）に応答してターンオンする。
【０１５９】
パワーオンリセット信号／ＰＯＲｒは、通常、起動時において一定期間活性化されるが、本実施の形態においては、これに加えて、ディープ・パワーダウンモードから通常モードへの復帰時においても、所定期間Ｌレベルに活性化される。
【０１６０】
このような構成とすることにより、図１１に示されるバッファ回路１３２は、図８に示された構成を有するバッファ回路と比較して、パワーオンリセット信号／ＰＯＲｒの活性化期間における動作電流を増加させて、通常モードへの復帰時に参照電圧ＶＲＥＦＤを接地電圧Ｖｓｓから高速に立ち上げることができる。
【０１６１】
図１２は、パワーオンリセット信号生成回路３１０の構成を示す回路図である。
【０１６２】
図１２を参照して、パワーオンリセット信号生成回路３１０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ６との間に電気的に結合されるＰＭＯＳトランジスタ３１１と、ノードＮ６およびＮ７の間に電気的に結合されるＰＭＯＳトランジスタ３１２と、ノードＮ７および接地電圧Ｖｓｓの間に電気的に結合されるＮＭＯＳトランジスタ３１３と、ノードＮ７の電圧レベルを反転してパワーオンリセット信号／ＰＯＲｒを生成するインバータ３１５とを有する。
【０１６３】
ＰＭＯＳトランジスタのゲートには、反転されたパワーカット信号／ＰＣＵＴｅが入力される。ノードＮ６には、参照電圧発生回路１３０からの参照電圧ＶＲＥＦＤ０が印加される。ＰＭＯＳトランジスタ３１２およびＮＭＯＳトランジスタ３１３は、参照電圧配線１１４と結合されるゲートを有し、インバータを構成する。
【０１６４】
ディープ・パワーダウンモードにおいては、ＰＭＯＳトランジスタ３１１がターンオンするとともに、参照電圧ＶＲＥＦＤは、接地電圧Ｖｓｓに固定される。この結果、ＰＭＯＳトランジスタ３１２がオンし、ＮＭＯＳトランジスタ３１３がオフすることになる。したがって、パワーオンリセット信号／ＰＯＲｒは、通常モードへの復帰に備えて、Ｌレベルに活性化される。
【０１６５】
ディープ・パワーダウンモードから通常モードへ切換えられると、参照電圧発生回路１３０からの参照電圧ＶＲＥＦＤ０およびＶＲＥＦＤは、通常モードにおけるワード線電圧ＶＰＰの目標レベルに対応する電圧に変化を始める。したがって、参照電圧ＶＲＥＦＤがＮＭＯＳトランジスタ３１３のしきい値電圧に相当する所定電圧を超えるまでの所定期間、ＮＭＯＳトランジスタ３１３はオフ状態を維持するので、パワーオンリセット信号／ＰＯＲｒの活性状態（Ｌレベル）も維持される。
【０１６６】
その後、参照電圧ＶＲＥＦＤが当該所定電圧を超えると、ＮＭＯＳトランジスタ３１３がオンするので、パワーオンリセット信号／ＰＯＲｒはＨレベルに非活性化される。
【０１６７】
このような構成とすることにより、通常モードへの復帰時にＰＭＯＳトランジスタ２１０のターンオンに応答して、バッファ回路１３２の動作電流経路が確保されると、ＮＭＯＳトランジスタ２６７および２６８の双方によって、バッファ回路１３２の動作電流を供給することができる。この結果、ディープ・パワーダウンモードから通常モードへの復帰時において、参照電圧ＶＲＥＦＰの接地電圧Ｖｓｓからの立上がりを高速化して、ワード線電圧ＶＰＰを速やかに復帰させることができる。
【０１６８】
なお、図１１に示したバッファ回路の構成は、周辺回路電源電圧ＶＤＤＰおよびメモリアレイ電源電圧ＶＤＤＳにそれぞれ対応する、図６に示したバッファ回路１１２および１２２にも適用することができる。この場合には、図１２に示したパワーオンリセット信号生成回路を、バッファ回路１１２、１２２および１３２で共有することも可能である。
【０１６９】
［実施の形態２］
実施の形態２においては、異なるレベルの外部電源電圧に対応して、内部電源電圧の制御応答性を一様に維持するための、内部電源回路の構成について説明する。
【０１７０】
図１３は、外部電源電圧レベルに対応した、内部電源電圧の設定レベルの相違を説明する図である。
【０１７１】
図１３を参照して、実施の形態２においては、外部電源電圧として、２．５Ｖ系と、それよりも高い２．７Ｖ系の２種類が適用されるケースを考える。
【０１７２】
２．７Ｖ系外部電源電圧の適用時には、メモリアレイ電源電圧ＶＤＤＳおよび周辺回路電源電圧ＶＤＤＰは、外部電源電圧Ｅｘｔ．Ｖｄｄ（２．７Ｖ）を降圧して、２．０Ｖおよび２．５Ｖにそれぞれ設定される。ワード線電圧ＶＰＰは、外部電源電圧Ｅｘｔ．Ｖｄｄ（２．７Ｖ）を昇圧して、３．７Ｖに設定される。また、基板電圧ＶＢＢは、負電圧−１Ｖに設定される。
【０１７３】
これに対して、２．５Ｖ系外部電源電圧適用時には、メモリアレイ電源電圧ＶＤＤＳ、ワード線電圧ＶＰＰおよび基板電圧ＶＢＢは、２．７Ｖ系外部電源電圧適用時と同様に、２．０Ｖ、３．７Ｖおよび−１Ｖにそれぞれ設定される。
【０１７４】
しかしながら、外部電源電圧Ｅｘｔ．Ｖｄｄが低い２．５Ｖ系では、ドライバ駆動力の低下によって、内部電源電圧の制御応答性が妨げられるおそれがあるので、メモリセルアレイ電源電圧発生系において、コンパレータおよびドライバの速応性アップが図られる。同様の理由から、ワード線電圧ＶＰＰの発生系においても、ポンプキャパシタのサイズアップ等を図って、昇圧動作速度を上昇させる必要が生じる。
【０１７５】
２．５Ｖ系外部電源電圧適用時においては、周辺回路電源電圧ＶＤＤＰ（２．５Ｖ）は、外部電源電圧Ｅｘｔ．Ｖｄｄをそのまま用いることができる。以下においては、このような外部電源電圧が適用される場合を、「外部電源電圧直結モード」とも称する。外部電源電圧直結モードでは、周辺回路電源電圧ＶＤＤＰを供給する内部電源配線１１８と外部電源配線とを直結するとともに、そのドライバもサイズアップして電流供給能力の向上を図る。
【０１７６】
次に、実施の形態２に従う、周辺回路電源電圧ＶＤＤＰ発生系の構成について説明する。実施の形態２に従う構成においては、周辺回路電源電圧ＶＤＤＰ発生系において、図６に示した参照電圧発生回路１１０、バッファ回路１１２および内部電源電圧発生回路１１６に代えて、参照電圧発生回路４１０、バッファ回路４１２および内部電源電圧発生回路４１６が配置される。
【０１７７】
図１４は、実施の形態２に従う参照電圧発生回路４１０の構成を示す回路図である。
【０１７８】
図１４を参照して、参照電圧発生回路４１０は、図７に示した、実施の形態１に従う参照電圧発生回路の構成と比較して、論理ゲート４１５をさらに有する点で異なる。
【０１７９】
論理ゲート４１５は、パワーカット信号ＰＣＵＴｅと、制御信号ＶＤ１のＯＲ演算結果を出力する。論理ゲート４１５の出力は、ＰＭＯＳトランジスタ２５２のゲートに入力される。
【０１８０】
制御信号ＶＤ１は、外部電源電圧Ｅｘｔ．Ｖｄｄの電圧レベルに応じて設定される。具体的には、外部電源電圧直結モードに対応する外部電源電圧の適用時、すなわち図１３の例では２．５Ｖ系外部電源電圧が適用される場合に、制御信号ＶＤ１はＨレベルに設定される。既に説明したように、２．５Ｖ系外部電源電圧の適用時には、外部電源電圧Ｅｘｔ．Ｖｄｄと内部電源配線１１８とを直結して周辺回路電源電圧ＶＤＤＰを生成するので、参照電圧ＶＲＥＦＰ０の生成は不要となる。
【０１８１】
外部電源電圧直結モードよりも高い外部電源電圧が適用される場合、すなわち図１３の例では２．７Ｖ系外部電源電圧が適用される場合には、制御信号ＶＤ１はＬレベルに設定される。
【０１８２】
このような構成とすることにより、ＰＭＯＳトランジスタ２５２は、ディープ・パワーダウンモード時に加えて、通常モード時においても、適用される外部電源電圧レベルに応じてターンオフされる。これに伴い、参照電圧ＶＲＥＦＰ０の生成が不要となる外部電源電圧直結モードにおいて、参照電圧発生回路４１０における動作電流を遮断して、消費電力を削減できる。
【０１８３】
図１５は、実施の形態２に従うバッファ回路４１２への電流供給を説明する回路図である。
【０１８４】
図１５を参照して、バッファ回路４１２の構成は、図８に示したバッファ回路１１２と同様であるが、実施の形態２においては動作電流の供給態様が異なる。
【０１８５】
外部電源電圧Ｅｘｔ．Ｖｄｄとバッファ回路４１２との間に電気的に結合されるＰＭＯＳトランジスタ２１０のゲートには、図１４と同様の論理ゲート４１５の出力が与えられる。したがって、参照電圧発生回路４１０と同様に、参照電圧ＶＲＥＦＰの生成が不要となる外部電源電圧直結モードにおいて、バッファ回路４１２の動作電流を遮断して消費電力を削減できる。
【０１８６】
図１６は、実施の形態２に従う内部電源電圧発生回路４１６の構成を示す回路図である。
【０１８７】
図１６を参照して、内部電源電圧発生回路４１６は、コンパレータ４３０と、ＰＭＯＳトランジスタ４３２と、ＮＭＯＳトランジスタ４３４と、論理ゲート４３６，４３７と、インバータ４３８と、内部電源電流供給部４４０とを有する。内部電源電流供給部４４０は、ドライバトランジスタ４４２，４４５を有する。
【０１８８】
コンパレータ４３０は、周辺回路電源電圧ＶＤＤＰに対応する参照電圧ＶＲＥＦＰと周辺回路電源電圧ＶＤＤＰとの電圧差を増幅してノードＮ８に出力する。具体的には、ノードＮ８の電圧は、ＶＤＤＰ＞ＶＲＥＦＰの場合Ｈレベル（外部電源電圧Ｅｘｔ．Ｖｄｄ）側に設定され、ＶＤＤＰ＜ＶＲＥＦＰの場合Ｌレベル（接地電圧Ｖｓｓ）側に設定される。
【０１８９】
ＰＭＯＳトランジスタ４３２は、外部電源電圧Ｅｘｔ．Ｖｄｄとコンパレータ４３０との間に電気的に結合される。ＮＭＯＳトランジスタ４３４は、ノードＮ８および接地電圧Ｖｓｓの間に電気的に結合される。
【０１９０】
論理ゲート４３６は、制御信号ＶＤ１およびテストモード信号ＴＭＤＶのＯＲ演算結果をＰＭＯＳトランジスタ４３２のゲートに与える。テストモード信号ＴＭＤＶは、動作テスト時に、外部電源電圧直結モードに対応するテストを試験的に実行するときに、Ｈレベルに活性化される。
【０１９１】
論理ゲート４３７は、論理ゲート４３６と同様に、制御信号ＶＤ１およびテストモード信号ＴＭＤＶのＯＲ演算結果を出力する。論理ゲート４３７の出力は、ＮＭＯＳトランジスタ４３４のゲートに与えられる。
【０１９２】
ドライバトランジスタ４４２は、ノードＮ８と結合されたゲートを有し、外部電源配線９０と内部電源配線１１８との間に電気的に結合される。ドライバトランジスタ４４５は、ドライバトランジスタ４４２と並列に、外部電源配線９０と内部電源配線１１８との間に電気的に結合される。ドライバトランジスタ４４２および４４５は、ＰＭＯＳトランジスタで構成される。ドライバトランジスタ４４５のゲートには、インバータ４３８によって反転された論理ゲート４３７の出力が入力される。
【０１９３】
このような構成とすることにより、通常動作時にはテストモード信号ＴＭＤＶがＬレベルに設定されるので、外部電源電圧直結モードよりも高い２．７Ｖ系外部電源電圧が適用される（制御信号ＶＤ１はＬレベル）場合には、論理ゲート４３６および４３７の出力は、Ｌレベルに設定される。したがって、ＰＭＯＳトランジスタ４３２はオンし、ＮＭＯＳトランジスタ４３４はオフする。さらに、ドライバトランジスタ４４５も強制的にターンオフされる。したがって、ノードＮ８の電圧、すなわちコンパレータ４３０の電圧比較結果に応じて、ドライバトランジスタ４４２は、外部電源配線９０から内部電源配線１１８に対して、内部電源電流を供給する。
【０１９４】
これに対して、外部電源電圧直結モードに対応する２．５Ｖ系外部電源電圧が適用される（制御信号ＶＤ１はＨレベル）場合には、論理ゲート４３６および４３７の出力は、Ｈレベルに設定される。したがって、ＰＭＯＳトランジスタ４３２はオフし、ＮＭＯＳトランジスタ４３４はオンする。
【０１９５】
したがって、コンパレータ４３０の動作電流が遮断されるとともに、ノードＮ８は接地電圧Ｖｓｓに固定される。この結果、並列に配置されるドライバトランジスタ４４２および４４５の両方が強制的にターンオンされ、外部電源配線９０と内部電源配線１１８とを結合することによって、内部電源電流が供給される。
【０１９６】
この結果、外部電源電圧が低く、ドライバトランジスタの電流供給能力が相対的に低下する外部電源電圧直結モードにおいても、周辺回路電源電圧ＶＤＤＰの制御応答性を同様に確保できる。
【０１９７】
また、動作テスト時にテストモード信号ＴＭＤＶをＨレベルに設定した場合には、論理ゲート４３６および４３７の出力がＨレベルに強制的に変化するので、通常動作時における外部電源電圧直結モードと同様の回路動作を試験的に実行することができる。
【０１９８】
図１７は、実施の形態２に従う内部電源電圧発生回路４２６の構成を示す回路図である。
【０１９９】
図１７を参照して、内部電源電圧発生回路４２６は、コンパレータ４５０と、コンパレータ４５０の動作電流量を制御するためのＮＭＯＳトランジスタ４５２，４５４，４５６と、トランスファーゲート４５９と、内部電源電流供給部４６０と、論理ゲート４５７，４６６と、インバータ４６７と、ＰＭＯＳトランジスタ４６８とを含む。内部電源電流供給部４６０は、ドライバトランジスタ４６２および４６５を有する。
【０２００】
コンパレータ４５０は、メモリアレイ電源電圧ＶＤＤＳに対応する参照電圧ＶＲＥＦＳとメモリアレイ電源電圧ＶＤＤＳとの電圧差を増幅してノードＮ９に出力する。具体的には、ＶＤＤＳ＞ＶＲＥＦＳの場合にはノードＮ９はＨレベル（外部電源電圧Ｅｘｔ．Ｖｄｄ）側に設定され、ＶＤＤＳ＜ＶＲＥＦＳの場合にはノードＮ９にはＬレベル（接地電圧Ｖｓｓ）側に設定される。
【０２０１】
ＮＭＯＳトランジスタ４５２、４５４および４５６は、コンパレータ４５０と接地電圧Ｖｓｓとの間に並列に接続される。ＮＭＯＳトランジスタ４５２のゲートには論理ゲート４５７の出力が入力される。論理ゲート４５７は、制御信号ＶＤ１およびテストモード信号ＴＭＤＶのＯＲ演算結果を出力するＯＲゲートと、このＯＲゲートの出力と制御信号ＳＲＥＦの反転信号との間のＡＮＤ演算結果を出力するＡＮＤゲートとを有する。制御信号ＳＲＥＦは、セルフリフレッシュコマンドの実行時にＨレベルに設定され、それ以外の期間においてはＬレベルに設定される。
【０２０２】
このような構成とすることにより、ＮＭＯＳトランジスタ４５２のゲート電圧は、セルフリフレッシュコマンド実行時には強制的にＬレベル（接地電圧Ｖｓｓ）に設定される。セルフリフレッシュコマンド実行時以外においては、制御信号ＶＤ１もしくはテストモード信号ＴＭＤＶがＨレベルに設定されたとき、すなわち、外部電源電圧直結モードに対応する２．５Ｖ系外部電源電圧が適用されたとき、もしくは動作テスト時に所定の動作テストが指示されたときにおいて、ＮＭＯＳトランジスタ４５２のゲート電圧はＨレベル（外部電源電圧Ｅｘｔ．Ｖｄｄ）に設定される。
【０２０３】
ＮＭＯＳトランジスタ４５４のゲートには、制御信号ＳＲＥＦの反転信号が入力される。この結果、ＮＭＯＳトランジスタ４５４は、セルフリフレッシュコマンド実行時にターンオフされ、それ以外の期間には、ターンオンされる。ＮＭＯＳトランジスタ４５６のゲートには、制御電圧Φ１が入力される。これにより、ＮＭＯＳトランジスタ４５６は、微小電流をコンパレータ４５０に対して、常時供給する。
【０２０４】
したがって、コンパレータ４５０の動作電流は、セルフリフレッシュコマンド実行時においてはＮＭＯＳトランジスタ４５６のみによって供給される。セルフリフレッシュコマンド実行時以外においては、外部電源電圧直結モードよりも高い外部電源電圧が適用される場合には、ＮＭＯＳトランジスタ４５４および４５６によって、コンパレータ４５０の動作電流が供給され、外部電源電圧直結モードに対応する外部電源電圧が適用される場合には、ＮＭＯＳトランジスタ４５２、４５４および４５６によってコンパレータ４５０の動作電流が供給される。
【０２０５】
このような構成とすることにより、外部電源電圧直結モードにおけるコンパレータ４５０の応答速度は、外部電源電圧直結モードよりも高い外部電源電圧が適用される場合よりも向上する。また、セルフリフレッシュコマンド実行時において、コンパレータ４５０の動作電流を絞って、消費電流を削減することができる。セルフリフレッシュ実行時においては、メモリアレイ部１０における消費電流が少ないため、メモリアレイ電源電圧ＶＤＤＳに要求される制御応答性は厳しくないからである。
【０２０６】
ドライバトランジスタ４６２および４６５は、外部電源配線９０および内部電源配線１２８の間に並列に接続されるＰＭＯＳトランジスタでそれぞれ構成される。ドライバトランジスタ４６２のゲートは、ノードＮ９と結合される。ドライバトランジスタ４６５のゲートは、トランスファーゲート４５９を介してノードＮ９と結合される。さらに、ドライバトランジスタ４６５のゲートは、ＰＭＯＳトランジスタ４６８を介して外部電源電圧Ｅｘｔ．Ｖｄｄとも電気的に結合される。
【０２０７】
トランスファーゲート４５９は、論理ゲート４６６の出力に応答してオン／オフする。具体的には、制御信号ＶＤ１もしくはテストモード信号ＴＭＤＶがＨレベルに設定された場合において、トランスファーゲート４５９はオンする。一方、制御信号ＶＤ１およびテストモード信号ＴＭＤＶの両方がＬレベルに設定されている場合には、トランスファーゲート４５９はオフする。
【０２０８】
ＰＭＯＳトランジスタ４６８は、外部電源電圧Ｅｘｔ．Ｖｄｄとドライバトランジスタ４６５のゲートとの間に電気的に結合され、論理ゲート４６６の出力をゲートに受ける。
【０２０９】
このような構成とすることにより、外部電源電圧直結モードよりも高い外部電源電圧が適用される場合には、ＰＭＯＳトランジスタ４６８がオンする一方で、トランスファーゲート４５９はオフされる。したがって、ドライバトランジスタ４６５は強制的にターンオフされるので、ドライバトランジスタ４６２によって、ノードＮ９の電圧に応じて、外部電源配線９０から内部電源配線１２８に対して内部電源電流が供給される。
【０２１０】
これに対して、外部電源電圧直結モードにおいては、トランスファーゲート４５９がオンする一方で、ＰＭＯＳトランジスタ４６８がオフされる。この結果、ノードＮ９は、ドライバトランジスタ４６２および４６５のゲートと結合される。したがって、並列に配置されたドライバトランジスタ４６２および４６５によって、内部電源電流を供給することができるので、ドライバトランジスタの電流駆動力が相対的に低下する外部電源電圧直結モードにおいても、メモリアレイ電源電圧ＶＤＤＳの制御応答性を維持できる。
【０２１１】
また、動作テスト時において、テストモード信号ＴＭＤＶをＨレベルに設定することによって、論理ゲート４５７および４６６の出力をＨレベルに設定できるので、外部電源電圧直結モードの回路動作を試験的に実行できる。
【０２１２】
さらに、実施の形態２に従う構成においては、図６に示した電圧昇圧回路１３６に代えて、電圧昇圧回路４７０が配置される。
【０２１３】
図１８は、実施の形態２に従う電圧昇圧回路４７０の構成を示すブロック図である。
【０２１４】
図１８を参照して、電圧昇圧回路４７０は、非常時用検出部５００と、アクティブ時用検出部５１０と、スタンバイ時用検出部５２０と、アクティブ検出部制御回路５３０と、昇圧ユニット制御回路５４５と、アクティブ昇圧ユニット５５０と、スタンバイ昇圧ユニット５７０とを含む。
【０２１５】
非常時用検出部５００は、動作時において、ワード線電圧ＶＰＰが対応する参照電圧ＶＲＥＦＤよりも低下したときに、検出信号ＬＯＷＥをＨレベルに活性化する。アクティブ時用検出部５１０およびスタンバイ時用検出部５２０は、非常時用検出部５００と同様に動作し、それぞれの動作時において、ワード線電圧ＶＰＰが対応する参照電圧ＶＲＥＦＤよりも低下したときに、対応する検出信号ＬＯＷＮおよびＬＯＷＳをそれぞれＨレベルに活性化する。
【０２１６】
スタンバイ時用検出部５２０は、常時動作する。非常時用検出部５００は、セルフリフレッシュコマンドの実行期間を除いて、スタンバイ時用検出部５２０の検出信号ＬＯＷＳの活性化に応答して動作する。アクティブ時用検出部５１０は、検出部活性化信号ＡＣＴｅの活性化に応答して動作する。
【０２１７】
アクティブ検出部制御回路５３０は、内部クロックイネーブル信号ＩＮＴＣＫＥのＨレベル期間もしくは、セルフリフレッシュコマンド実行期間において、制御信号ＡＣＴＯＲまたは検出信号ＬＯＷＮの活性化期間（Ｈレベル）に応答して、検出部活性化信号ＡＣＴｅを活性状態（Ｈレベル）に設定する。
【０２１８】
昇圧ユニット制御回路５４５は、非常時用検出部５００およびアクティブ時用検出部５１０のそれぞれからの検出信号ＬＯＷＥおよびＬＯＷＮと、制御信号ＡＣＴＯＲとに基づいて、アクティブ昇圧ユニット５５０を動作させるためのイネーブル信号／ＰＭｅを生成する。アクティブ昇圧ユニット５５０は、イネーブル信号／ＰＭｅの活性化期間において動作する。
【０２１９】
昇圧ユニット制御回路５４５は、検出信号ＬＯＷＥの活性化期間において、イネーブル信号／ＰＭｅを活性化する。さらに、昇圧ユニット制御回路５４５は、検出信号ＬＯＷＮがＨレベルに活性化された場合には、制御信号ＡＣＴＯＲまたは検出信号ＬＯＷＥがＨレベルに活性化されていることを条件に、イネーブル信号／ＰＭｅを活性化する。この場合には、一旦活性化されたイネーブル信号／ＰＭｅは、検出信号ＬＯＷＮが非活性化（Ｌレベル）されるまでの間、活性状態が維持される。
【０２２０】
アクティブ昇圧ユニット５５０は、リング発振器５５５と、分周回路５６０と、並列に配置されたポンプ回路６００ａ，６００ｂを有する。
【０２２１】
リング発振器５５５は、イネーブル信号／ＰＭｅの活性化に応答して動作して、発振信号ＰＣＬＫ０を生成する。分周回路５６０は、発振信号ＰＣＬＫ０を分周して、周期Ｔｃ２のポンプクロックＰＣＬＫを生成する。
【０２２２】
ポンプ回路６００ａおよび６００ｂは、ポンプクロックＰＣＬＫに応答して、外部電源電圧Ｅｘｔ．Ｖｄｄをチャージポンプ動作によって昇圧して、内部電源配線１３８にワード線電圧ＶＰＰを出力する。
【０２２３】
スタンバイ昇圧ユニット５７０は、リング発振器５７５とポンプ回路６１０とを有する。リング発振器５７５は、スタンバイ時用検出部５２０の検出信号ＬＯＷＳの活性化に応答して動作状態に設定され、周期Ｔｃ１（＞Ｔｃ２）の周期を有するポンプクロックを生成する。ポンプ回路６１０は、リング発振器５７５が生成するポンプクロックに応答して、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧して、内部電源配線１３８にワード線電圧ＶＰＰを生成する。
【０２２４】
アクティブ昇圧ユニット５５０で用いられるポンプクロックの周期は、スタンバイ昇圧ユニット５７０で用いられるポンプクロックの周期よりも短く設定される。また、アクティブ昇圧ユニット５５０内のチャージポンプキャパシタの容量は、スタンバイ昇圧ユニット５７０内のチャージポンプキャパシタよりも大きく設計される。したがって、アクティブ昇圧ユニット５５０は、その消費電力は相対的に大きいものの、高速に昇圧動作を行なえる。一方、スタンバイ昇圧ユニット５７０は、昇圧動作は比較的低速であるが、消費電力は小さい。
【０２２５】
次に、電圧昇圧回路４７０の各部分の回路構成について詳細に説明する。
図１９は、リング発振器５５５の構成を示す回路図である。
【０２２６】
図１９を参照して、リング発振器５５５は、循環状に接続された２ｎ＋１段（ｎ：自然数）のインバータ５５６を有する。インバータ５５６の各々に対しては、イネーブル信号／ＰＭｅの活性化に応答して、外部電源電圧Ｅｘｔ．Ｖｄｄが供給される。さらに、隣接するインバータ５５６同士の間には、たとえば拡散抵抗で形成される遅延素子５５８が設けられる。
【０２２７】
このような構成とすることにより、リング発振器５５５による発振信号ＰＣＬＫ０の周期に対する電圧依存性を抑制することができる。すなわち、異なるレベルの外部電源電圧Ｅｘｔ．Ｖｄｄが適用された場合においても、発振信号ＰＣＬＫ０の周期の変動を抑制できる。この結果、内部電源電圧の制御に対する外乱を抑制できる。
【０２２８】
次に、非常時用検出部５００、アクティブ時用検出部５１０およびスタンバイ時用検出部５２０の構成について説明する。これらの検出部の構成は同様であるので、図２０においては、非常時用検出部５００の構成について代表的に説明する。
【０２２９】
図２０を参照して、非常時用検出部５００は、ＰＭＯＳトランジスタ５０１〜５０３と、ＮＭＯＳトランジスタ５０４〜５０６とを有する。
【０２３０】
ＰＭＯＳトランジスタ５０１は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮ１０との間に電気的に結合されて、ゲートにパワーカット信号ＰＣＵＴｅを受ける。ＰＭＯＳトランジスタ５０２および５０３は、ノードＮ１０とノードＮ１１およびＮ１３との間に、それぞれ電気的に結合される。ＰＭＯＳトランジスタ５０２および５０３のゲートは、ノードＮ１１と結合される。
【０２３１】
ＮＭＯＳトランジスタ５０４および５０５は、ノードＮ１１およびＮ１３と、ノードＮ１２との間にそれぞれ電気的に結合される。ＮＭＯＳトランジスタ５０４のゲートには、ワード線電圧に対応する参照電圧ＶＲＥＦＤが入力される。ＮＭＯＳトランジスタ５０５のゲートには、ワード線電圧ＶＰＰが入力される。トランジスタ５０６は、ノードＮ１２と接地電圧Ｖｓｓとの間に電気的に結合される。トランジスタ５０６のゲートには、動作状態制御信号が入力される。
【０２３２】
動作状態制御信号は、非常時用検出部５００においては、制御信号ＳＲＥＦの反転信号／ＳＲＥＦと、検出信号ＬＯＷＳとのＡＮＤ演算結果に応じて生成される。したがって、制御信号／ＳＲＥＦがＬレベルに設定される期間、すなわちセルフリフレッシュの実行期間を除いて、検出信号ＬＯＷＳの活性化期間（Ｈレベル）において、ＮＭＯＳトランジスタ５０６をオンさせて、非常時用検出部５００の動作電流を供給することができる。
【０２３３】
また、既に説明したように、ディープ・パワーダウンモードにおいては、ワード線電圧ＶＰＰを生成する必要がないので、パワーカット信号ＰＣＵＴｅに応答してＰＭＯＳトランジスタ５０１がカットオフされて、非常時用検出部５００の動作は停止されて消費電力の削減が図られる。
【０２３４】
動作電流の供給時において、非常時用検出部５００は、ワード線電圧ＶＰＰおよびこれに対応する参照電圧ＶＲＥＦＤの電圧差を増幅して、検出信号ＬＯＷＥとしてノードＮ１３に出力する。すなわち、ワード線電圧ＶＰＰが対応する参照電圧ＶＲＥＦＤよりも低下した場合には、検出信号ＬＯＷＥがＨレベルに活性化される。
【０２３５】
アクティブ時用検出部５１０においては、ＮＭＯＳトランジスタ５０６のゲートに入力される動作状態制御信号は、アクティブ検出部制御回路５３０からの検出部活性化信号ＡＣＴｅに相当する。同様に、スタンバイ時用検出部５２０においては、動作状態制御信号は、常にＨレベルに設定される。
【０２３６】
アクティブ時用検出部５１０およびスタンバイ時用検出部５２０のその他の部分の回路構成は、非常時用検出部５００と同様であり、ディープ・パワーダウンモードにおいては、動作電流が遮断されることによって、消費電力が削減される。
【０２３７】
再び図１８を参照して、ポンプ回路６００ａおよび６００ｂは、同様の構成を有し、外部電源電圧Ｅｘｔ．Ｖｄｄのレベルに応じて、その昇圧動作を切換えることが可能である。
【０２３８】
なお以下においては、ポンプ回路６００ａおよび６００ｂを総称してポンプ回路６００とも称する。
【０２３９】
図２１は、ポンプ回路６００の構成を示す回路図である。
図２１を参照して、ポンプ回路６００は、ポンプクロックＰＣＬＫ（振幅Ｅｘｔ．Ｖｄｄ）を受けてノードＮｂ０に昇圧電圧を生成する昇圧動作部６２０と、ノードＮｂ０と内部電源配線１３８との間に電気的に結合される伝達トランジスタ６３０と、トランジスタ６３０のゲート電圧を昇圧するためのゲート昇圧部６４０とを含む。
【０２４０】
昇圧動作部６２０は、論理ゲート６２２，６２４と、ＰＭＯＳトランジスタ６２６と、ＮＭＯＳトランジスタ６２８と、ポンプキャパシタＣ１，Ｃ２とを有する。
【０２４１】
論理ゲート６２２は、制御信号ＰＤＢとポンプクロックＰＣＬＫとのＮＡＮＤ演算結果を出力する。論理ゲート６２４は、制御信号ＰＤＢとポンプクロックＰＣＬＫとのＡＮＤ演算結果を出力する。制御信号ＰＤＢは、昇圧動作を高速化したい場合（以下、「ダブルブースト時」とも称する）において、Ｈレベルに活性化され、それ以外の場合（以下、「シングルブースト時」とも称する）においてＬレベルに設定される。
【０２４２】
ＰＭＯＳトランジスタ６２６は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮｐｃとの間に電気的に結合される。ＮＭＯＳトランジスタ６２８は、ノードＮｐｃと接地電圧Ｖｓｓとの間に電気的に結合される。トランジスタ６２６のゲートには、論理ゲート６２２の出力が入力され、トランジスタ６２８のゲートには、論理ゲート６２４の出力が入力される。
【０２４３】
ポンプキャパシタＣ１は、ポンプクロックＰＣＬＫが入力されるノードＮｉとノードＮｂ０との間に結合される。ポンプキャパシタＣ２はノードＮｐｃとノードＮｂ０との間に結合される。
【０２４４】
ダブルブースト時において、論理ゲート６２２および６２４は、ポンプクロックＰＣＬＫの反転クロックを出力する。この結果、インバータとして動作するＰＭＯＳトランジスタ６２６およびＮＭＯＳトランジスタ６２８は、動作状態に設定されて、ポンプクロックＰＣＬＫと同位相のクロック信号をノードＮｐｃに出力する。したがって、昇圧動作部６２０においては、並列に接続されたポンプキャパシタＣ１およびＣ２を用いて、昇圧動作が実行されることになる。この結果、１回のポンプ動作によって蓄えられる電荷量が増大するので、内部電源配線１３８に供給される内部電源電流を増加させて、昇圧動作速度を相対的に高めることができる。
【０２４５】
一方、シングルブースト時においては、論理ゲート６２２および６２４の出力は、ＨレベルおよびＬレベルにそれぞれ固定される。したがって、ＰＭＯＳトランジスタ６２６およびＮＭＯＳトランジスタ６２８の両方はターンオフされて、ノードＮｐｃは、ハイインピーダンスとなる。したがって、シングルブースト時においては、ポンプキャパシタＣ１のみで昇圧動作が実行される。
【０２４６】
このような構成とすることにより、チャージポンプ動作によってポンプ回路６００から供給される内部電源電流は、ダブルブースト時においてシングルブースト時よりも相対的に多くなる。
【０２４７】
伝達トランジスタ６３０は、ノードＮｂ２の電圧、すなわちゲート電圧に応じて、ノードＮｂ０と内部電源配線１３８とを電気的に結合する。ノードＮｂ０に昇圧動作部６２０によって供給された電荷を内部電源配線１３８に伝達するためには、昇圧動作部６２０によるチャージポンプ動作に同期させて、ノードＮｂ２を昇圧する必要がある。
【０２４８】
ゲート昇圧部６４０は、昇圧ユニット６５０と、昇圧ユニット６５０にサブクロックＰｃを供給するサブクロック生成部６５５と、サブクロックＰｄを供給するサブクロック生成部６６０と、サブクロック生成部６６０とノードＮｂ１との間に電気的に結合されるキャパシタ６７０と、インバータ６７５と、インバータ６７５の出力ノードとノードＮｂ２との間に結合されるキャパシタ６８０と、ノードＮｂ２に対して設けられる昇圧ユニット６９０とを有する。
【０２４９】
昇圧ユニット６５０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮｂ１との間に電気的に結合されるＮＭＯＳトランジスタ６５２と、サブクロック生成部６５５とＮＭＯＳトランジスタ６５２のゲートとの間に結合されるキャパシタ６５４と、外部電源電圧Ｅｘｔ．ＶｄｄとＮＭＯＳトランジスタ６５２のゲートとの間に電気的に結合されるＮＭＯＳトランジスタ６５６とを有する。ＮＭＯＳトランジスタ６５６のゲートには外部電源電圧Ｅｘｔ．Ｖｄｄが入力される。
【０２５０】
サブクロック生成部６５５は、ポンプクロックＰＣＬＫに基づいて生成されたサブクロックＰａおよび制御信号ＰＤＢに応じて、サブクロックＰｃを生成する。サブクロック生成部６６０は、同様に、サブクロックＰａと制御信号ＰＤＢとに応じて、サブクロックＰｄを生成する。
【０２５１】
インバータ６７５は、サブクロックＰａに応答して、ノードＮｂ１および接地電圧Ｖｓｓのいずれかを、ノードＮ１２と電気的に結合する。昇圧ユニット６９０は、サブクロックＰｂに応答して昇圧動作を実行し、外部電源電圧Ｅｘｔ．Ｖｄｄを昇圧してノードＮｂ１に伝達する。サブクロックＰｂは、ポンプクロックＰＣＬＫの反転クロックに相当する。
【０２５２】
昇圧ユニット６９０は、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮｂ２との間に電気的に結合されるＮＭＯＳトランジスタ６９２と、ＮＭＯＳトランジスタ６９２のゲートと結合されてサブクロックＰｂの供給を受けるキャパシタ６９４と、外部電源電圧Ｅｘｔ．ＶｄｄとノードＮｂ０との間に電気的に結合されるＮＭＯＳトランジスタ６９５と、外部電源電圧Ｅｘｔ．ＶｄｄとＮＭＯＳトランジスタ６９２のゲートとの間に電気的に結合されるＮＭＯＳトランジスタ６９６とを有する。ＮＭＯＳトランジスタ６９５のゲートは、ＮＭＯＳトランジスタ６９２のゲートと接続される。ＮＭＯＳトランジスタ６９６のゲートには外部電源電圧Ｅｘｔ．Ｖｄｄが入力される。
【０２５３】
昇圧ユニット６９０は、さらに、外部電源電圧Ｅｘｔ．ＶｄｄとＮＭＯＳトランジスタ６９２のゲートとの間に直列に接続されるＮＭＯＳトランジスタ６９７および６９８を有する。ＮＭＯＳトランジスタ６９７および６９８の各々は、ダイオード接続される。ＮＭＯＳトランジスタ６９５、６９７および６９８によって、ＮＭＯＳトランジスタ６９２のゲート電圧の過昇圧が防止される。
【０２５４】
図２２は、ポンプ回路６００の動作を説明するためのタイミングチャートである。
【０２５５】
図２２（ａ）には、制御信号ＰＤＢ＝Ｌレベル、すなわちシングルブースト時における動作が示される。
【０２５６】
図２２（ａ）を参照して、サブクロックＰｂは、ポンプクロックＰＣＬＫの反転クロックに相当する。サブクロックＰａは、サブクロックＰｂと比較して、その立下がりエッジは遅延しているが、立上がりエッジは揃っている。サブクロックＰｃは、サブクロック生成部６５５によって、シングルブースト時には、サブクロックＰａと極性が反転したクロックとして生成される。また、サブクロックＰｄは、シングルブースト時には、Ｌレベル（接地電圧Ｖｓｓ）に固定される。
【０２５７】
したがって、シングルブースト時において、ノードＮｂ１の電圧ＶＮｂ１は、Ｅｘｔ．Ｖｄｄに固定される。したがって、ノードＮｂ２の電圧ＶＮｂ２は、サブクロックＰａに応答して、Ｅｘｔ．Ｖｄｄと２・Ｅｘｔ．Ｖｄｄの間をスイングするように昇圧される。これにより、昇圧動作部６２０によってノードＮｂ０に生成される昇圧電圧ＶＮｂ０は、伝達トランジスタ６３０を介して、内部電源配線１３８に伝達される。
【０２５８】
図２２（ｂ）においては、ダブルブースト時におけるポンプ回路６００の動作が示される。
【０２５９】
図２２（ｂ）を参照して、ダブルブースト時においては、サブクロックＰｃは、サブクロック生成部６５５によって、サブクロックＰａと同位相のクロックに設定される。また、サブクロック生成部６６０は、ダブルモード時においては、サブクロックＰｄをサブクロックＰａの反転クロックに設定する。
【０２６０】
このような構成とすることにより、ノードＮｂ１の電圧ＶＮｂ１は、Ｅｘｔ．Ｖｄｄと２・Ｅｘｔ．Ｖｄｄとの間をスイングするように昇圧される。これに応答して、ノードＮｂ２の電圧ＶＮｂ２もＥｘｔ．Ｖｄｄと３・Ｅｘｔ．Ｖｄｄとの間をスイングするように昇圧される。すなわち、伝達トランジスタ６３０のゲート電圧における昇圧量を、シングルブースト時よりも大きくできる。
【０２６１】
したがって、ダブルブースト時において、昇圧動作部６２０によってノードＮｂ０に供給された電荷を、伝達トランジスタ６３０によって内部電源配線１３８に伝達して、ワード線電圧ＶＰＰの昇圧速度を相対的に速くすることができる。
【０２６２】
このような構成とすることにより、外部電源電圧が相対的に低く設定される（たとえば２．５Ｖ系外部電源電圧適用時）場合において、ポンプ回路６００をダブルブースト動作させ、外部電源電圧が相対的に高い場合（たとえば２．７Ｖ系外部電源電圧適用時）において、ポンプ回路６００をシングルブースト動作させることにより、異なるレベルの外部電源電圧の適用に対応して、ワード線電圧ＶＰＰの制御応答性を維持できる。具体的には、適用される外部電源電圧のレベルに応じて、制御信号ＰＤＢを設定すればよい。
【０２６３】
また、制御信号ＰＤＢに代えて、制御信号ＰＤＢと、動作テスト時にＨレベルに設定されるテスト制御信号とのＯＲ演算結果を入力する構成とすれば、ダブルブースト時の回路動作を試験的に実行できる。
【０２６４】
再び図１８を参照して、スタンバイ昇圧ユニット５７０に用いられるポンプ回路６１０については、図２１に示されたポンプ回路６００の構成から、昇圧動作部６２０において、論理ゲート６２２，６２４、トランジスタ６２６，６２８およびポンプキャパシタＣ２の配置を省略した構成として適用される。さらに、ポンプキャパシタＣ１の容量は、ポンプ回路６００よりも小さく設定される。ポンプ回路６１０においては、高速の応答性は要求されないので、外部電源電圧のレベルに応じた、チャージポンプキャパシタ容量の切換機能を具備しない構成としている。
【０２６５】
以上述べたように、実施の形態２に従う構成においては、異なるレベルの外部電源電圧の適用に対応して、相対的に低い外部電源電圧が適用された場合においても、内部電源電圧の制御応答性を確保することが可能である。
【０２６６】
［実施の形態３］
本発明の実施の形態に従う半導体記憶装置においては、Ｉ／Ｏ信号レベルおよび外部電源電圧について、複数の電圧レベルを適用可能な構成を有している。この結果、適用されるＩ／Ｏ信号レベルおよび外部電源電圧レベルが異なる半導体記憶装置に対する設計を、汎用的なものとすることができる。
【０２６７】
すでに説明したように、このような汎用的な設計を用いた場合においては、適用されるＩ／Ｏ信号レベルおよび外部電源電圧のレベル等の動作条件に応じて、内部電源回路の動作状態を切換えられるための制御信号のレベルが固定的に設定される。実施の形態３においては、適用された動作条件を、半導体記憶装置外部から容易に検知可能な構成について説明する。
【０２６８】
図２３は、実施の形態３に従うテストモード制御回路の構成を示す回路図である。
【０２６９】
図２３を参照して、実施の形態３に従うテストモード制御回路７００は、アドレス信号を構成するアドレスビットＡ０〜Ａｍ（ｍ：自然数）の組合せに応答して、特定の動作テストが指示されたことを検知するテストモードエントリ回路７０２，７０４，７０６を有する。
【０２７０】
テストモードエントリ回路７０２，７０４，７０６の各々は、共通の動作テストにエントリするための回路である。しかしながら、テストモードエントリ回路７０２，７０４，７０６のそれぞれにおいて、動作テスト指示が検知されるアドレスビットの組合せは異なる。テストモードエントリ回路７０２，７０４，７０６のそれぞれは、アドレスビットＡ０〜Ａｍの異なる特定の組合せにそれぞれ応答して、動作テスト指示を検知した場合にＨレベル信号を出力する。テストモードエントリ回路７０２は、テストエントリ信号ＴＥａを出力する。
【０２７１】
テストモード制御回路７００は、さらに、論理ゲート７１０、７２０、７３０および７４０を有する。論理ゲート７１０は、テストモードエントリ回路７０４の出力信号と制御信号ＬＶＶＤとのＮＡＮＤ結果を、テストエントリ信号ＴＥｂとして出力する。制御信号ＬＶＶＤは、たとえば、外部電源電圧が特定のレベルに設定されている場合にＬレベルに設定され、それ以外の場合にはＨレベルに設定される。
【０２７２】
論理ゲート７２０は、テストモードエントリ回路７０６の出力信号と制御信号ＬＶＩＯとのＮＡＮＤ結果を、テストエントリ信号ＴＥｃとして出力する。制御信号ＬＶＩＯは、たとえば、Ｉ／Ｏ信号レベルが特定のレベルに設定されている場合にＬレベルに設定され、それ以外の場合にはＨレベルに設定される。
【０２７３】
論理ゲート７３０は、テストエントリ信号ＴＥｂおよびＴＥｃのＮＡＮＤ演算結果を出力する。論理ゲート７４０は、論理ゲート７３０の出力信号とテストエントリ信号ＴＥａとのＯＲ演算結果を、制御信号ＴＭＳとして出力する。制御信号ＴＭＳのＨレベルへの活性化に応答して、テストモードエントリ回路７０２，７０４，７０６に対応する動作テストが起動される。
【０２７４】
制御信号ＬＶＶＤがＬレベルに設定されている場合においては、テストモードエントリ回路７０４の出力信号にかかわらず、テストエントリ信号ＴＥｂは、Ｈレベルに固定される。この結果、テストモードエントリ回路７０４に対応するアドレスビットＡ０〜Ａｍの特定の組合せを与えた場合においても、対応する特定の動作テストへのエントリは論理ゲート７３０によって無効化される。すなわち、当該動作テストを起動することができない。
【０２７５】
反対に、制御信号ＬＶＶＤがＨレベルに設定されている場合には、テストモードエントリ回路７０４に対応するアドレスビットＡ０〜Ａｍの組合せを入力した場合には、テストエントリ信号ＴＥｂはＬレベルに変化する。したがって、制御信号ＴＭＳをＨレベルに活性化することができる。
【０２７６】
したがって、テストモードエントリ回路７０４に対応するアドレスビットＡ０〜Ａｍの特定の組合せを与えた場合に、制御信号ＴＭＳが活性化されるどうか、すなわち特定の動作テストを起動できるかどうかをチェックすることによって、適用される外部電源電圧が、特定のレベルであるか否かを判定することができる。
【０２７７】
同様に、テストモードエントリ回路７０６に対応するアドレスビットＡ０〜Ａｍの特定の組合せを与えた場合に、制御信号ＴＭＳが活性化されるどうか、すなわち特定の動作テストを起動できるかどうかをチェックすることによって、適用されるＩ／Ｏ信号レベルが、特定のレベルであるか否かを判定することができる。
【０２７８】
また、制御信号ＬＶＶＤおよびＬＶＩＯの両方がＬレベルに設定されている場合においても、テストエントリ信号ＴＥａを活性化するための、テストモードエントリ回路７０２に対応するアドレスビットＡ０〜Ａｍの特定の組合せを与えることによって、制御信号ＴＭＳに対応する特定の動作テストを起動することができる。
【０２７９】
［実施の形態３の変形例］
実施の形態３の変形例においては、実施の形態２で説明した外部電源電圧直結モードに対応する外部電源電圧が適用されているかどうかを簡易に判定するための構成について説明する。
【０２８０】
図２４は、実施の形態３の変形例に従う外部電源電圧レベル検出回路７６０の構成を示す回路図である。
【０２８１】
図２４を参照して、外部電源電圧レベル検出回路７６０は、動作テスト時において、外部パッド７５０とノードＮｐとの間を電気的に結合するためのトランジスタスイッチ７６５と、ノードＮｐおよび接地電圧Ｖｓｓの間に電気的に結合されるトランジスタスイッチ７６７とを有する。
【０２８２】
トランジスタスイッチ７６５は、テスト制御信号／ＴＥをゲートに受けるＰＭＯＳトランジスタで構成される。テスト制御信号／ＴＥは、内部電源電圧発生回路１１６の動作を確認するために、外部パッド７５０によって参照電圧ＶＲＥＦＰを直接入力する動作テスト実行時に、Ｌレベルに活性化される。
【０２８３】
内部電源電圧発生回路４１６は、図１６に示した構成のうちの一部を抜粋して表記しており、外部電源電圧Ｅｘｔ．Ｖｄｄを受けて、周辺回路電源電圧ＶＤＤＰを生成する。上述したように、外部電源電圧直結モードでは、制御信号ＬＶＶＤがＨレベルに設定されるので、ドライバトランジスタ４４５によって、外部電源電圧Ｅｘｔ．Ｖｄｄと内部電源配線１１８とが直接結合される。すなわち、コンパレータ４３０における電圧比較動作を行なうことなく、周辺回路電源電圧ＶＤＤＰは、外部電源電圧Ｅｘｔ．Ｖｄｄと同一の電圧レベルに設定される。
【０２８４】
ＶＲＥＦＰ発生回路７７０は、図１４および図１５にそれぞれ示された、周辺回路電源電圧ＶＤＤＰに対応する参照電圧発生回路４１０およびバッファ回路４１２を総括的に示したものである。すなわち、制御信号ＬＶＶＤがＨレベルに設定される外部電源電圧直結モードでは、ＶＲＥＦＰ発生回路の動作電流は遮断されて、ノードＮｐに対する参照電圧ＶＲＥＦＰの生成は停止される。
【０２８５】
テスト制御信号／ＴＥがＬレベルに活性化された場合に、制御信号ＬＶＶＤがＨレベルに設定されていれば、すなわち外部電源電圧直結モードが適用されている場合には、外部パッド７５０に対してリーク電流が生じる。したがって、外部パッド７５０に生じるリーク電流を検出することによって、適用される外部電源電圧のレベルが、外部電源電圧直結モードに対応しているか否かを容易に判定することができる。
【０２８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２８７】
【発明の効果】
請求項１および２記載の半導体記憶装置は、ディープパワーダウンモードにおいて、参照電圧生成部および内部電源電圧生成部の動作を停止させた状態で内部電源電圧を生成できるので、内部電源回路自体の消費電力を削減することができるとともに、一般的なモードレジスタによるモード設定に基づいて、ディープパワーダウンモードへの移行可否を選択的に設定できる。さらに、内部回路が不安定な状態である期間を避けて、通常モードからディープパワーダウンモードに移行できる。
【０２９０】
請求項３記載の半導体記憶装置は、ディープパワーダウンモードにおいても外部制御信号のレベル遷移を正確に反映して内部制御信号を生成することができる。したがって、請求項２記載の半導体記憶装置が奏する効果に加えて、ディープパワーダウンモードから通常モードへの復帰を確実に実行できる。
【０２９１】
請求項４記載の半導体記憶装置は、バッファ部を介して参照電圧を内部電源電圧発生部に伝達するので、請求項１記載の半導体記憶装置が奏する効果に加えて、ノイズ等の影響による参照電圧の変動を抑制できる。
【０２９２】
請求項５および６記載の半導体記憶装置は、請求項４記載の半導体記憶装置が奏する効果に加えて、ディープパワーダウンモードから通常モードへの復帰時において、参照電圧を高速に立ち上げることができるので、内部電源電圧を速やかに復帰させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】 通常モードおよびディープ・パワーダウンモードにおける内部電源電圧の設定を説明する図である。
【図３】 モードレジスタセットに用いられるアドレスビットの構成を説明する図である。
【図４】 ディープ・パワーダウンモードへのエントリ方式の一例を説明するタイミングチャートである。
【図５】 ディープ・パワーダウンモードへのエントリ方式の他の例を説明するタイミングチャートである。
【図６】 図１に示される内部電源回路の構成を示すブロック図である。
【図７】 図６に示される参照電圧発生回路の構成を示す回路図である。
【図８】 図６に示されるバッファ回路の構成を示す回路図である。
【図９】 図６に示される外部入力信号用参照電圧発生回路の構成を示す回路図である。
【図１０】 内部クロックイネーブル信号生成回路の構成を示す回路図である。
【図１１】 通常モードへの復帰時に応答性の高いバッファ回路の構成を示す回路図である。
【図１２】 パワーオンリセット信号生成回路の構成を示す回路図である。
【図１３】 外部電源電圧レベルに対応した、内部電源電圧の設定レベルの相違を説明する図である。
【図１４】 実施の形態２に従う、周辺回路電源電圧に対応する参照電圧発生回路の構成を示す回路図である。
【図１５】 実施の形態２に従う、バッファ回路への電流供給を説明する回路図である。
【図１６】 実施の形態２に従う内部電源電圧発生回路の構成を示す回路図である。
【図１７】 実施の形態２に従う内部電源電圧発生回路の構成を示す回路図である。
【図１８】 実施の形態２に従う電圧昇圧回路の構成を示すブロック図である。
【図１９】 図１８に示されるリング発振器の構成を示す回路図である。
【図２０】 図１８に示される非常時用検出部の構成を示す回路図である。
【図２１】 図１８に示されるポンプ回路の構成を示す回路図である。
【図２２】 図２１に示されるポンプ回路の動作を説明するためのタイミングチャートである。
【図２３】 実施の形態３に従うテストモード制御回路の構成を示す回路図である。
【図２４】 実施の形態３の変形例に従う外部電源電圧レベル検出回路の構成を示す回路図である。
【符号の説明】
１０ メモリアレイ部、２０ メモリセルアレイ、３０ 行選択部、４０ センスアンプおよび列選択部、５０ 入力初段回路、６０ 周辺回路制御部、６５モードレジスタ、７０，７５ メモリアレイ部制御回路、８０ 出力回路、９０ 外部電源配線、９５ 接地配線、１００ 内部電源回路、１１０，１２０，１３０，４１０ 参照電圧発生回路、１１２，１２２，１３２，４１２ バッファ回路、１１６，１２６，４１６，４２６ 内部電源電圧発生回路、１１８，１２８，１３８，１６８ 内部電源配線、１３６ 電圧昇圧回路、１６０ 基板電圧発生回路、２７０ 外部入力信号用参照電圧発生回路、２８０ 内部クロックイネーブル信号生成回路、３００ パワーカット信号生成回路、３０６ レベル変換回路、３１０ パワーオンリセット信号生成回路、４４０，４６０ 内部電源電流供給部、４４２，４４５，４６２，４６５ ドライバトランジスタ、５００ 非常時用検出部、５１０ アクティブ時用検出部、５２０ スタンバイ時用検出部、５３０ アクティブ検出部制御回路、５４５ 昇圧ユニット制御回路、５５０ アクティブ昇圧ユニット、５５５ リング発振器、５７０ スタンバイ昇圧ユニット、５７５ リング発振器、６００ａ，６００ｂ，６１０ ポンプ回路、６２０ 昇圧動作部、６３０ 伝達トランジスタ、６４０ ゲート昇圧部、７００ テストモード制御回路、７０２，７０４，７０６ テストモードエントリ回路、７５０ 外部パッド、７６０ 外部電源電圧レベル検出回路、１０００半導体記憶装置、Ｃ１，Ｃ２ ポンプキャパシタ、ＥＸＴＣＫＥ 外部クロックイネーブル信号、Ｅｘｔ．Ｖｄｄ 外部電源電圧、ＩＮＴＣＫＥ 内部クロックイネーブル信号、ＰＣＵＴｅ パワーカット信号、ＶＤＤＰ 周辺回路電源電圧、ＶＤＤＳ メモリアレイ電源電圧、ＶＰＰ ワード線電圧、ＶＲＥＦＩ 外部入力信号用参照電圧、Ｖｓｓ 接地電圧。
Claims (6)
- 通常モードとディープパワーダウンモードとを有する半導体記憶装置であって、
データ読出動作、データ書込動作およびデータ保持動作を実行するための内部回路と、
第１の外部電源電圧の供給を受ける第１の外部電源配線と、
前記第１の外部電源電圧よりも低い第２の外部電源電圧の供給を受ける第２の外部電源配線と、
前記内部回路に対して内部電源電圧を伝達するための内部電源配線と、
前記第１および第２の外部電源電圧を受けて、前記内部電源電圧を生成するための内部電源回路とを備え、
前記内部電源回路は、
前記第１および第２の外部電源電圧を受けて、前記内部電源電圧の目標レベルに対応する参照電圧を生成するための参照電圧生成部と、
前記ディープパワーダウンモード時に、前記参照電圧生成部の動作電流を遮断するための第１の電流遮断スイッチと、
前記内部電源電圧と前記参照電圧との比較に基づいて、前記内部電源電圧を前記目標レベルに維持するための内部電源電圧発生部と、
前記ディープパワーダウンモード時に、前記内部電源電圧発生部の動作電流を遮断するための第２の電流遮断スイッチと、
前記ディープパワーダウンモード時に、前記第１および第２の外部電源配線の一方を前記内部電源配線と電気的に結合するための接続スイッチとを含み、
前記半導体記憶装置は、
第１のコマンドに伴って外部から入力されるモード設定を保持するためのモードレジスタをさらに備え、
前記モード設定は、前記通常モードから前記ディープパワーダウンモードへの移行を行なうかどうかの指定を含み、
前記モード設定において前記移行を行なうことが指定されている場合において、第２のコマンドに応答して前記ディープパワーダウンモードは開始され、
前記内部回路は、
行列状に配置された複数のメモリセルと、
前記複数のメモリセルの行にそれぞれ対応して配置され、選択的に活性化される複数のワード線と、
前記複数のメモリセルの列にそれぞれ対応して配置され、活性化されたワード線に対応するメモリセルのそれぞれと結合される複数のビット線とを含み、
前記第２のコマンドは、前記データ保持動作を指示するためのリフレッシュコマンドであり、
前記リフレッシュコマンドの入力後において、各前記ワード線が非活性化された状態において、前記ディープパワーダウンモードは開始される、半導体記憶装置。 - 前記ディープパワーダウンモード時において、前記第２のコマンドの入力前に第１のレベルに設定される外部制御信号の前記第１のレベルから第２のレベルへの変化に対応して、前記通常モードへの復帰を指示するための制御回路をさらに備える、請求項１記載の半導体記憶装置。
- 前記第１および第２のレベルは、前記第１および第２の外部電源電圧の一方ずつにそれぞれ対応し、
前記外部制御信号を受けて内部制御信号を生成するための内部制御信号生成回路をさらに備え、
前記内部制御信号生成回路は、
前記ディープパワーダウンモードにおいて動作する、前記第１の外部電源電圧で駆動される第１のバッファと、
前記通常モードにおいて動作する、前記内部電源電圧で駆動される前記外部制御信号を受けるための第２のバッファと、
前記第１および第２のバッファのうちの動作している一方で受けた前記外部制御信号に応じて、前記内部制御信号を前記内部電源電圧および前記第２の外部電源電圧のいずれかに設定する論理回路とを含み、
前記制御回路は、前記内部制御信号に応答して前記復帰を指示する、請求項２記載の半導体記憶装置。 - 前記内部電源回路は、
前記参照電圧生成部と前記内部電源電圧発生部との間に設けられ、前記参照電圧生成部からの前記参照電圧を前記内部電源電圧発生部に伝達するためのバッファ部と、
前記ディープパワーダウンモード時に、前記バッファ部の動作電流を遮断するための第３の電流遮断スイッチとを含む、請求項１記載の半導体記憶装置。 - 前記バッファ部は、
動作電流量を制御するための動作電流制御部をさらに含み、
前記動作電流制御部は、前記ディープパワーダウンモードから前記通常モードへの移行期間における前記動作電流量を、前記通常モード時よりも大きく設定する、請求項４記載の半導体記憶装置。 - 前記参照電圧生成部は、前記ディープパワーダウンモードにおいて、前記参照電圧を前記第２の外部電源電圧に設定し、
前記移行期間は、前記参照電圧が所定レベル以下である期間に相当する、請求項５記載の半導体記憶装置。
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