JP2007066463A - 半導体装置 - Google Patents

Abstract

【課題】 内部電源発生回路から生成される内部電源を受けて安定動作を図りつつ、消費電力を抑制する半導体装置を提供する。
【解決手段】 制御回路１２、ロウカラムデコーダ１３およびセンスアンプ１５は、アレイ電圧ＶｄｄＴで駆動する。一方、消費電力の大きいデータパス１４は、外部電源電圧ＶｄｄＬで駆動する。そして、レベル変換回路１７は、外部電源電圧ＶｄｄＬの電圧レベルをもつアドレス信号またはコマンド信号を受けて、その電圧レベルをアレイ電圧ＶｄｄＴに変換し、制御回路１２へ出力する。また、レベル変換回路１８は、制御回路１２からアレイ電圧ＶｄｄＴの電圧レベルをもつ制御信号を受けて、その電圧レベルを外部電源電圧ＶｄｄＬに変換し、データパス１４へ出力する。
【選択図】 図５

Description

この発明は半導体装置に関し、特に同一チップ上にロジック回路とメモリとを形成したロジック混載メモリに関する。より特定的には、この発明はロジック混載メモリに供給する内部電源の構成に関する。

近年の半導体製造技術の進歩により、同一チップ上にロジック回路とこのロジック回路とデータのアクセスが可能なメモリとを形成したロジック混載メモリが実現されている。このようなロジック混載メモリは、ロジック回路とメモリとの間の転送速度を向上させることができるため、より高速な処理を実現できる。また。このようなロジック混載メモリは、小型化できるため、携帯電話などへの適用が盛んである。

上述のように、ロジック混載メモリは、携帯電話などに適用されることから、比較的電圧の変動が大きい電池を外部電源とした場合にも安定動作する必要がある。そのため、一般的なロジック混載メモリは、外部電源を受けて、電圧変動の小さい安定した内部電源を生成するための内部電源発生回路を備える。内部電源発生回路は、基準電圧発生回路で生成される基準電圧に基づいて内部電源を生成する。

そのため、基準電圧発生回路は、外部電源の電圧変動、プロセス変動、周囲温度の変化およびノイズの侵入といったさまざまな定常的外乱および動的外乱に対して、変動の小さい基準電圧を生成するように構成される。たとえば、特開２００４−３１８２３５号公報（特許文献１）には、周囲温度の変化による内部電源の変動を抑制するため、基準電圧の温度依存性を所定の正の温度特性から所定の負の温度特性に設定可能な基準電圧発生回路が開示されている。
特開２００４−３１８２３５号公報

一方、携帯電話などに適用される場合には、ロジック混載メモリの消費電力を抑制して電池の消耗を軽減し、動作時間をより長くすることが要求される。そこで、内部電源発生回路における変換損失を低減するために、外部電源（電池）で直接駆動するように構成することもできる。

しかしながら、外部電源で直接駆動するような構成を採用すると、電圧の変動が大きくなり、安定した動作を確保できないという問題があった。そのため、安定動作と低消費電力とを両立した構成を実現することは困難であった。

そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、内部電源発生回路から生成される内部電源を受けて安定動作を図りつつ、消費電力を抑制する半導体装置を提供することである。

第１の発明に従う半導体装置は、装置外部から与えられる第１の外部電圧を降圧して内部降圧電圧を供給する電源モジュール部と、入力されるデータに基づいて論理演算が行なわれるロジック回路部と、メモリマクロとを備える。そして、メモリマクロは、ロジック回路部に用いられるデータを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプを含み、内部降圧電圧が供給される第１の負荷回路と、ロジック回路部とメモリセルとの間のデータの入出力が可能なデータ入出力回路を含み、第１の外部電圧より低い装置外部から与えられる第２の外部電圧が供給される第２の負荷回路とを有する。

第２の発明に従う半導体装置は、入力されるデータに基づいて論理演算が行なわれるロジック回路部と、メモリマクロと、電源モジュール部とを備える。そして、メモリマクロは、ロジック回路部に用いられるデータを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、装置外部から外部低電圧が供給され、ロジック回路部とメモリセルとの間のデータの入出力が可能なデータ入出力回路と、メモリセルのデータをリフレッシュするリフレッシュ手段と、入出力回路を介したロジック回路部とのデータ入出力を停止させ、およびリフレッシュ手段の活性化を指示する第１のスタンバイ指令信号を受け、リフレッシュ手段に活性化信号を出力する制御回路とを有する。さらに、電源モジュール部は、装置外部から与えられる外部低電圧より高い電圧である外部高電圧を降圧した内部降圧電圧を、メモリマクロに設けられた内部電源線に供給する内部降圧電圧回路と、入出力回路を介したロジック回路部とのデータ入出力を停止させ、およびリフレッシュ手段の非活性化を指示する第２のスタンバイ指示信号を受け、内部降圧電圧回路を非活性化させ、かつ、内部電源線に外部低電圧を供給させるスタンバイ回路とを有する。

第３の発明に従う半導体装置は、基準電圧を生成する基準電圧発生回路と、基準電圧発生回路において生成された基準電圧に従い、各々が外部電圧から内部電圧を生成する複数の内部電源発生回路と、複数の内部電源発生回路とそれぞれ対応付けられ、内部電圧を受けて駆動する複数のメモリマクロと、外部からの指令に応じて、スタンバイ状態に移行し消費電力を抑制するスタンバイ回路とを備える。そして、複数のメモリマクロの各々は、データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含み、複数の内部電源発生回路から出力される内部電圧の配線は、共通に接続され、スタンバイ回路は、スタンバイモードに移行すると、複数の内部電源発生回路のうち予め定められた数の内部電源発生回路における駆動電流を抑制する。

第４の発明に従う半導体装置は、装置外部から与えられる外部電圧を降圧して内部降圧電圧を供給する電源モジュール部と、入力されるデータに基づいて論理演算が行なわれるロジック回路部と、データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含むメモリマクロとを備える。そして、電源モジュールは、内部降圧電圧を供給するために参照として用いる第１の基準電圧を与える基準電圧発生回路と、正電圧の外部電圧を受けて負電圧の内部電圧を生成するポンプ回路と、ポンプ回路を制御するディテクタ回路とを含み、ディテクタ回路は、内部降圧電圧を所定の比率で分配した電圧を用いて、負電圧を生成するための参照となる第２の基準電圧を生成し、かつ、第２の基準電圧と、第１の基準電圧と、ポンプ回路から出力される負電圧との関係から、ポンプ回路を制御する制御信号を生成する。

第５の発明に従う半導体装置は、装置外部から与えられる外部電圧を降圧して複数の内部電圧を供給する電源モジュール部と、入力されるデータに基づいて論理演算が行なわれるロジック回路部と、データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含むメモリマクロとを備える。そして、電源モジュールは、外部電圧を降圧して第１および第２の内部電圧を生成する内部降圧電圧回路と、正電圧の外部電圧を受けて負電圧の内部電圧を生成するポンプ回路と、ポンプ回路を制御するディテクタ回路とを含み、第２の内部電圧は、第１の内部電圧と外部電圧との間の電圧値をもち、ディテクタ回路は、第１の内部電圧と接地電圧とから生成される第１の中間電圧と、第２の内部電圧とポンプ回路が出力する負電圧とから生成される第２の中間電圧とを比較し、ポンプ回路を制御する制御信号を生成する。

第１の発明に従う半導体装置によれば、センスアンプを含む第１の負荷回路は、電源モジュールから内部降圧電圧が供給され、ロジック回路部とのデータの入出力を行なうデータ入出力回路は、第２の外部電圧が供給される。よって、内部降圧電圧が供給されるセンスアンプの安定動作を図りつつ、第２の負荷回路における消費電力の抑制を実現できる。

第２の発明に従う半導体装置によれば、スタンバイ回路は、第２のスタンバイ指令を受けると、内部電源線に内部降圧電圧に代えて外部低電圧を供給する。よって、メモリマクロは、外部低電圧を受けて安定動作を実現しつつ、第２のスタンバイ指令を受けた場合における消費電力の抑制を実現できる。

第３の発明に従う半導体装置によれば、スタンバイモードに移行すると、複数のメモリマクロへ内部電圧を供給する複数の内部電源発生回路のうち、予め定められた数の内部電源発生回路の駆動電流を抑制し、それ以外の内部電源発生回路から内部電圧を供給する。よって、メモリマクロへ内部電圧を供給することで、安定動作を実現しつつ、スタンバイモード時における消費電力を抑制できる。

第４の発明に従う半導体装置によれば、ディテクタ回路は、内部降圧電圧を用いて負電圧を生成するための参照となる第２の基準電圧を生成し、かつ、第２の基準電圧と、第１の基準電圧と、ポンプ回路から出力される負電圧との関係から、ポンプ回路を制御する。よって、負電圧を生成するために参照として用いる電圧を生成する専用回路が不要となるため、消費電力の抑制を実現できる。

第５の発明に従う半導体装置は、ディテクタ回路は、前記第１の内部電圧と接地電圧とから生成される第１の中間電圧と、第２の内部電圧とポンプ回路が出力する負電圧とから生成される第２の中間電圧とを比較し、ポンプ回路を制御する制御信号を生成する。よって、負電圧を生成するために参照として用いる電圧を生成する専用回路が不要となるため、消費電力の抑制を実現できる。

この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。

［実施の形態１］
図１は、実施の形態１に従う半導体装置１の概略配置図である。

図１を参照して、半導体装置１は、同一チップ上に配置されたロジック回路部５と、メモリマクロ４．１，４．２と、電源アクティブモジュール３．１，３．２と、電源スタンバイモジュール２とからなる、ロジック混載メモリである。そして、その周囲には、半導体装置１の外部から外部電源を与えるためのパッドが連続的に配置され、一例として、外部電源電圧ＶｄｄＨ，ＶｄｄＬおよび接地電圧Ｇｎｄが半導体装置１へ与えられる。

ロジック回路部５は、ＣＰＵ（Central Processing Unit）、アナログ・デジタル変換器、デジタル・アナログ変換器などを含み、入力されるデータに基づいて論理演算が行なわれる。そして、ロジック回路５は、外部電源電圧ＶｄｄＬを受けて駆動する。

メモリマクロ４．１，４．２は、ロジック回路部５と隣接するように配置され、ロジック回路部５などから与えられたデータを保持し、保持するデータをロジック回路部５などへ出力する。

電源アクティブモジュール３．１，３．２は、それぞれメモリマクロ４．１，４．２と対応して配置され、メモリマクロ４．１，４．２へ内部電源を供給する。

電源スタンバイモジュール２は、電源アクティブモジュール３．１，３．２が内部電源を生成するための基準電圧を出力する。

図２は、実施の形態１に従う半導体装置１の要部を示す概略構成図である。
図２を参照して、電源スタンバイモジュール２は、定電流回路６と、基準電圧発生回路７と、中間電圧発生回路８とからなる。

定電流回路６は、外部電源電圧ＶｄｄＨ（たとえば、２．５Ｖ）を受けて、定電流ＩＣＯＮＳＴを生成し、基準電圧発生回路７および内部電源発生回路１０へ出力し、バイアス電圧ＢＩＡＳＬを生成し、基準電圧発生回路７および内部電源発生回路１０へ出力する。ここで、外部電源電圧ＶｄｄＨは、ロジック回路部５に含まれるアナログ・デジタル変換器やデジタル・アナログ変換器を駆動するためのＩ／Ｏ電源である。

なお、外部電源電圧ＶｄｄＨに代えて、ロジック回路部５に含まれるロジックトランジスタを駆動するための外部電源電圧ＶｄｄＨより低い電圧である外部電源電圧ＶｄｄＬ（たとえば、１．５Ｖ）を用いてもよく、また、後述するような内部電源を用いてもよい。

基準電圧発生回路７は、定電流回路６から定電流ＩＣＯＮＳＴおよびバイアス電圧ＢＩＡＳＬを受けて、外部電源電圧ＶｄｄＨから基準電圧ＶｒｅｆＰ（たとえば、２．０Ｖ），ＶｒｅｆＳ（たとえば、１．５Ｖ），ＶｒｅｆＮ（たとえば、０．７５Ｖ）を生成し、電源アクティブモジュール３．１，３．２へ出力する。

中間電圧発生回路８は、電源アクティブモジュール３．１，３．２で生成される内部降圧電圧ＶｄｄＴを受けて、ここでは、１／２ＶｄｄＴである中間電圧Ｖｂｌ，Ｖｃｐを生成する。

電源アクティブモジュール３．１は、内部電源発生回路１０を含む。
内部電源発生回路１０は、基準電圧発生回路７から受けた基準電圧ＶｒｅｆＰ，ＶｒｅｆＳ，ＶｒｅｆＮに従い、外部電源電圧ＶｄｄＨから昇圧電圧Ｖｐｐ（たとえば、２．０Ｖ）、内部降圧電圧ＶｄｄＴ（たとえば、１．５Ｖ）および負電圧Ｖｎｅｇ（たとえば、−０．５Ｖ）を生成する。ここで、昇圧電圧Ｖｐｐは、後述するメモリアレイのビット線対をイコライズするトランジスタを駆動するための電圧であり、内部降圧電圧ＶｄｄＴは、メモリアレイに含まれるメモリセルにＨを書込むための電圧であり、負電圧Ｖｎｅｇは、メモリセルにＬを書込むための電圧である。なお、後述するように、メモリアレイが薄膜トランジスタで形成されるため、昇圧電圧Ｖｐｐは、外部電源電圧ＶｄｄＨを降圧することで生成される。そのため、昇圧電圧Ｖｐｐは、外部電源電圧ＶｄｄＨと内部降圧電圧ＶｄｄＴとの間の電圧値である。また、内部降圧電圧ＶｄｄＴは、外部電源電圧ＶｄｄＨを降圧して生成される。

電源アクティブモジュール３．２は、電源アクティブモジュール３．１と同様であるので、詳細な説明は繰返さない。

メモリマクロ４．１および４．２は、外部から与えられる外部電源電圧ＶｄｄＬと、内部電源発生回路１０から出力される昇圧電圧Ｖｐｐ、内部降圧電圧ＶｄｄＴ、負電圧Ｖｎｅｇ、中間電圧Ｖｂｌ／Ｖｃｐとを受けて駆動する。

図３は、実施の形態１に従うメモリマクロ４．１の概略構成図である。
図３を参照して、実施の形態１に従うメモリマクロ４．１は、制御回路１２と、ロウカラムデコーダ１３と、データパス１４と、センスアンプ部１５と、メモリアレイ１６と、レベル変換回路１７，１８とからなる、
メモリアレイ１６は、行列状に配置された複数のメモリセルで構成され、メモリアレイの行および列のアドレスを特定するためのアドレス信号に応じてメモリセルが選択され、データの書込みおよび読出しが行なわれる。

ロウカラムデコーダ１３は、制御回路１２からの制御信号に応じて、メモリアレイ１６を構成するメモリセルのうちからデータを書込みまたは読出すメモリセルを選択する。そして、ロウカラムデコーダ１３は、内部降圧電圧ＶｄｄＴを受けて駆動する。

センスアンプ部１５は、制御回路１２からの選択信号に応じて、メモリアレイ１６の列を構成するメモリセルの列を選択し、ビット線対の両端に生じる微小電位差を検出する。そして、センスアンプ部１５は、内部降圧電圧ＶｄｄＴを受けて駆動する。

データパス１４は、制御回路１２からの制御信号に応じて、外部のロジック回路などから受けたデータ値をビット線対に与え、または、センスアンプ部１５で検出された電圧に応じたデータ値を外部のロジック回路などへ出力する。そして、データパス１４は、外部電源電圧ＶｄｄＬを受けて駆動する。

制御回路１２は、データの書込みまたは読出しを行なうメモリセルのアドレス信号、およびデータの書込みまたは読出しなどのメモリマクロ４．１の動作を指示するコマンド信号を受け、ロウカラムデコーダ１３およびデータパス１４に制御信号を与える。そして、制御回路１２は、内部降圧電圧ＶｄｄＴを受けて駆動する。

レベル変換回路１７は、制御回路１２がアドレス信号およびコマンド信号を受ける入力側に介挿される。そして、レベル変換回路１７は、アドレス信号およびコマンド信号を受け、それらの信号レベルを外部電源電圧ＶｄｄＬから内部降圧電圧ＶｄｄＴに変換した後、制御回路１２へ出力する。

レベル変換回路１８は、制御回路１２の出力側とデータパス１４との間に介挿される。そして、レベル変換回路１８は、制御回路１２から出力される制御信号を受け、その信号レベルを内部降圧電圧ＶｄｄＴから外部電源電圧ＶｄｄＬに変換した後、データパス１４へ出力する。

上述のように、メモリマクロ４．１を構成する部位のうち、ロウカラムデコーダ１３、センスアンプ部１５および制御回路１２は、内部電源である内部降圧電圧ＶｄｄＴを受けて駆動するが、データパス１４は、外部電源である外部電源電圧ＶｄｄＬを受けて駆動する。

図４は、データパス１４と接続されるグローバルＩＯ線対ＧＩＯおよびＺＧＩＯを説明するための図である。

図４を参照して、実際の回路配置においては、各々がメモリアレイ１６とセンスアンプ部１５とからなる複数のサブアレイが配置される。そして、データパス１４は、グローバルＩＯ線対ＧＩＯおよびＺＧＩＯを介してそれぞれのサブアレイと接続される。また、各々のサブアレイにおいては、メモリアレイ１６とセンスアンプ部１５とがビット線対ＢＬ，ＺＢＬを介して接続される。

そのため、ビット線対ＢＬ，ＺＢＬの配線距離に比較して、グローバルＩＯ線対ＧＩＯおよびＺＧＩＯの配線距離は非常に長く、その配線容量も大きくなる。さらに、Ｉ／Ｏ数が増加すれば、グローバルＩＯ線対ＧＩＯおよびＺＧＩＯの配線容量の充放電に伴う充放電電流が大きくなる。一例として、Ｉ／Ｏ数が１２８である場合には、メモリアレイ１６の動作電流が２．５ｍＡ程度であるのに対して、データパス１４の動作電流は、３０ｍＡ程度と１０倍以上大きくなる。したがって、回路全体の消費電力を抑制するためには、データパス１４の動作電流を抑制することが有効である。

そこで、データパス１４は外部電源で駆動させ、かつ、ロウカラムデコーダ１３、センスアンプ部１５および制御回路１２は安定した内部電源で駆動させることで、回路全体の制御安定性の向上および消費電力の抑制を実現できる。

しかしながら、内部降圧電圧ＶｄｄＴと外部電源電圧ＶｄｄＬとは、異なる電位を有するため、各部へ入力または各部から出力される制御信号の電圧レベルは一致しない。そこで、レベル変換回路１７および１８は、制御信号の電圧レベルを変換し、異なる電源で駆動する各部間を連結する。

図５は、実施の形態１に従うメモリマクロ４．１の詳細な構成図である。
図５を参照して、レベル変換回路１７は、複数のレベル変換器２０からなる。そして、レベル変換器２０は、それぞれ外部電源電圧ＶｄｄＬの電圧レベルをもつアドレス信号またはコマンド信号を受けて、その電圧レベルを内部降圧電圧ＶｄｄＴに変換し、制御回路１２へ出力する。

制御回路１２は、内部降圧電圧ＶｄｄＴで駆動する制御部２２と、複数のバッファ回路２３，２４とからなる。

制御部２２は、レベル変換回路１７において信号レベルを変換されたアドレス信号およびコマンド信号を受け、ロウカラムデコーダ１３およびデータパス１４への制御信号を生成する。

バッファ回路２３は、制御部２２から出力される制御信号の電流容量を増幅し、ロウカラムデコーダ１３へ出力し、バッファ回路２４は、制御部２２から出力される制御信号の電流容量を増幅し、レベル変換回路１８へ出力する。

レベル変換回路１８は、複数のレベル変換器２１からなる。そして、レベル変換器２１は、それぞれ内部降圧電圧ＶｄｄＴの電圧レベルをもつ制御信号を受けて、その電圧レベルを外部電源電圧ＶｄｄＬに変換し、データパス１４へ出力する。

ロウカラムデコーダ１３は、ロウデコーダ２５と、レベル変換器２８，２９と、ワード線ドライバ（ＷＬ＿ｄｒｖ）３０と、ビットイコライザ線デコーダ２６と、ビットイコライザ線ドライバ（ＢＬＥＱ＿ｄｒｖ）３１と、カラムデコーダ２７と、カラムドライバ（ＣＳＬ＿ｄｒｖ）３２とからなる。

ロウデコーダ２５は、制御回路１２から受けた制御信号に応じて、指定されたアドレスに対応するワード線ドライバ３０へ選択信号を出力する。そして、ロウデコーダ２５は、内部降圧電圧ＶｄｄＴで駆動する。

レベル変換器２８は、ロウデコーダ２５から出力される選択信号の電圧レベルを変換し、ワード線ドライバ３０へ出力する。

ワード線ドライバ３０は、レベル変換器２８から受けた選択信号のレベルに応じて、昇圧電圧Ｖｐｐ（Ｈレベル）または負電圧Ｖｎｅｇ（Ｌレベル）をワード線ＷＬへ与える。

ビットイコライザ線デコーダ２６は、制御回路１２から受けた制御信号に応じて、指定されたアドレス信号に対応するビットイコライザ線ドライバ３１へ選択信号を出力する。そして、ビットイコライザ線デコーダ２６は、内部降圧電圧ＶｄｄＴで駆動する。

レベル変換器２９は、ビットイコライザ線デコーダ２６から出力される選択信号の電圧レベルを変換し、ビットイコライザ線ドライバ３１へ出力する。

ビットイコライザ線ドライバ３１は、レベル変換器２９から受けた選択信号のレベルに応じて、昇圧電圧Ｖｐｐ（Ｈレベル）または接地電圧Ｇｎｄ（Ｌレベル）をビットイコライザ線ＢＬＥＱへ与える。

カラムデコーダ２７は、制御回路１２から受けた制御信号に応じて、指定されたアドレス信号に対応するカラム線ドライバ３２へ選択信号を出力する。

カラム線ドライバ３２は、カラムデコーダ２７から受けた選択信号を増幅し、列選択線ＣＳＬへ与える。

また、カラムデコーダ２７およびカラム線ドライバ３２は、内部降圧電圧ＶｄｄＴで駆動する。

実施の形態１においては、一例として、２つのＰチャネルＭＯＳトランジスタおよび２つのキャパシタから構成される、いわゆるツインセルからなるメモリアレイ１６について説明する。そして、メモリアレイ１６は、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）３５．１，３５．２と、キャパシタ３４．１，３４．２と、書込みデータ線対ＷＤＬ，ＺＷＤＬとからなる。なお、実施の形態１においては、メモリアレイ１６は、高速化および低消費電力化を目的として、薄膜トランジスタで形成される。さらに、Ｎ型トランジスタに比較して、消費電力が約１／３となるＰ型トランジスタで形成される。

ＰチャネルＭＯＳトランジスタ３５．１とキャパシタ３４．１とは、書込みデータ線対ＷＤＬと直列に接続される。また、ＰチャネルＭＯＳトランジスタ３５．２とキャパシタ３４．２とは、書込みデータ線対ＺＷＤＬと直列に接続される。そして、キャパシタ３４．１および３４．２のゲートは、中間電圧Ｖｃｐと共通に接続される。また、ＰチャネルＭＯＳトランジスタ３５．１および３５．２のゲートは、ワード線ＷＬと共通に接続される。

書込みデータ線対ＷＤＬおよびＺＷＤＬは、それぞれＨレベルおよびＬレベルの電圧が与えられる。

センスアンプ部１５は、ＮチャネルＭＯＳトランジスタ３６．１，３６．２，３８．１，３８．２と、センスアンプ３７と、ビット線対ＢＬ，ＺＢＬとからなる。

ＮチャネルＭＯＳトランジスタ３６．１，３６．２は、ビット線対ＢＬ，ＺＢＬ間に直列に接続される。そして、ＮチャネルＭＯＳトランジスタ３６．１，３６．２の接続点には、中間電圧Ｖｂｌが与えられる。また、ＮチャネルＭＯＳトランジスタ３６．１および３６．２のゲートは、ビットイコライザ線ＢＬＥＱと共通に接続される。

センスアンプ３７は、ビット線対ＢＬ，ＺＢＬ間に生じる微小電位差を内部降圧電圧ＶｄｄＴに増幅する。

ＮチャネルＭＯＳトランジスタ３８．１および３８．２は、それぞれセンスアンプとグローバルＩＯ線対ＧＩＯおよびＺＧＩＯとの間に介挿される。そして、ＮチャネルＭＯＳトランジスタ３８．１および３８．２のゲートは、列選択線ＣＳＬと共通に接続される。

データパス１４は、データ入出力回路４３と接続され、ロジック回路部５（図示しない）からデータ入出力回路４３を介してデータを受け、メモリアレイ１６から読出したデータを、データ入出力回路４３を介してロジック回路部５（図示しない）へ出力する。

データパス１４は、プリアンプ３９と、メインアンプ４０と、ライトドライバ（ライトＤｒｖ）４１とからなる。

プリアンプ３９は、レベル変換回路１８を介して活性化信号を受けると、グローバルＩＯ線対ＧＩＯ，ＺＧＩＯ間の生じる電圧レベルを検出し、その検出結果をメインアンプ４０へ出力する。

メインアンプ４０は、プリアンプ３９から検出信号を受けて、ＨレベルまたはＬレベルに応じて、「０」または「１」をデータ入出力回路４３へ出力する。

ライトドライバ４１は、レベル変換回路１８を介して活性化信号を受けると、データ入出力回路４３から受けたデータ信号に応じて、それぞれグローバルＩＯ線対ＧＩＯ，ＺＧＩＯ間にＨレベルまたはＬレベルの電圧を与える。

データ入出力回路４３は、バッファ回路４２からなり、ロジック回路部５（図示しない）とメモリアレイ１６との間のデータ入出力を行なう。

バッファ回路４２は、外部から与えられる「０」または「１」に応じて、ＨレベルまたはＬレベルの書込みデータ信号をライトドライバ４１へ出力し、また、メインアンプ４０から出力されるＨレベルまたはＬレベルの読出しデータ信号に応じて、「０」または「１」のデータを出力する。そして、バッファ回路４２は、外部電源電圧ＶｄｄＬで駆動する。

メモリマクロ４．２は、メモリマクロ４．１と同様であるので、詳細な説明は繰返さない。

なお、実施の形態１においては、センスアンプ部１５、ロウカラムデコーダ１３および制御回路１２が第１の負荷回路を構成し、データパス１４およびデータ入出力回路４３が第２の負荷回路を構成する。また、レベル変換回路１７が第１のレベル変換回路を構成し、レベル変換回路１８が第２のレベル変換回路を構成する。さらに、外部電源電圧ＶｄｄＨが第１の外部電圧に相当し、外部電源電圧ＶｄｄＬが第２の外部電圧に相当する。

図６は、レベル変換器２１の概略構成図である。
図６を参照して、レベル変換器２１は、ＮチャネルＭＯＳトランジスタ４５，４６と、ＰチャネルＭＯＳトランジスタ４７，４８と、インバータ（反転増幅器）４９，５０，５１とからなる。

ＮチャネルＭＯＳトランジスタ４５と、ＰチャネルＭＯＳトランジスタ４７とは、外部電源電圧ＶｄｄＬと接地電圧Ｇｎｄとの間に直列に接続される。また、ＮチャネルＭＯＳトランジスタ４６と、ＰチャネルＭＯＳトランジスタ４８とは、外部電源電圧ＶｄｄＬと接地電圧Ｇｎｄとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ４５のゲートには、制御回路１２から出力される活性化信号が与えられ、ＮチャネルＭＯＳトランジスタ４６のゲートには、インバータ４９から出力される信号が与えられる。ＰチャネルＭＯＳトランジスタ４７のゲートは、ＰチャネルＭＯＳトランジスタ４８のドレインと接続され、ＰチャネルＭＯＳトランジスタ４８のゲートは、ＰチャネルＭＯＳトランジスタ４７のドレインと接続される。

インバータ５０，５１は、ＮチャネルＭＯＳトランジスタ４６とＰチャネルＭＯＳトランジスタ４８との接続点と直列に接続され、出力バッファとして機能する。そして、インバータ５０および５１は、それぞれ外部電源電圧ＶｄｄＬで駆動する。

以下、レベル変換器２１の動作について説明する。Ｈレベル（内部降圧電圧ＶｄｄＴ）の活性化信号が与えられると、ＮチャネルＭＯＳトランジスタ４５は、活性化されて導通状態となり、ＮチャネルＭＯＳトランジスタ４６は、活性化されずに非導通状態となる。ＮチャネルＭＯＳトランジスタ４５が導通状態となるので、ＰチャネルＭＯＳトランジスタ４８のゲートに接地電圧Ｇｎｄが与えられ、ＰチャネルＭＯＳトランジスタ４８は、活性化されて導通状態となる。さらに、ＰチャネルＭＯＳトランジスタ４８が導通状態となるので、ＰチャネルＭＯＳトランジスタ４７のゲートには、外部電源電圧ＶｄｄＬが与えられ、ＰチャネルＭＯＳトランジスタ４７は、活性化されず非導通状態となる。

したがって、ＰチャネルＭＯＳトランジスタ４８のドレインには、外部電源電圧ＶｄｄＬが生じるので、インバータ５０およびインバータ５１を介して、内部降圧電圧ＶｄｄＴに変換されたＨレベルの活性化信号がデータパス１４へ出力される。

一方、Ｌレベル（接地電圧Ｇｎｄ）の活性化信号が与えられると、ＮチャネルＭＯＳトランジスタ４５は、活性化さず非導通状態となり、ＮチャネルＭＯＳトランジスタ４６は、活性されて導通状態となる。ＮチャネルＭＯＳトランジスタ４６が導通状態となるので、ＰチャネルＭＯＳトランジスタ４７のゲートに接地電圧Ｇｎｄが与えられ、ＰチャネルＭＯＳトランジスタ４７は、活性化されて導通状態となる。さらに、ＰチャネルＭＯＳトランジスタ４７が導通状態となるので、ＰチャネルＭＯＳトランジスタ４８のゲートには、外部電源電圧ＶｄｄＬが与えられ、ＰチャネルＭＯＳトランジスタ４８は、活性化されず非導通状態となる
したがって、ＰチャネルＭＯＳトランジスタ４８のドレインには、接地電圧Ｇｎｄが生じるので、インバータ５０およびインバータ５１を介して、Ｌレベルの活性化信号がデータパス１４へ出力される。

さらに、レベル変換器２０は、図６に示すレベル変換器２１の概略構成図において、内部降圧電圧ＶｄｄＴを外部電源電圧ＶｄｄＬに代え、かつ、外部電源電圧ＶｄｄＬを内部降圧電圧ＶｄｄＴに代えたものと同様であるので、詳細な説明は繰返さない。

この発明の実施の形態１によれば、消費電力の大きいデータパスを外部電源で駆動することで変換損失を抑制して低消費電力化を図りつつ、制御回路およびロウカラムデコーダを内部電源で駆動することで制御安定化を図る。よって、安定動作を図りつつ、消費電力を抑制する半導体装置を実現できる。

［実施の形態２］
上述の実施の形態１においては、メモリマクロにおいて、制御回路およびロウカラムデコーダが内部電源で駆動する場合について説明した。一方、実施の形態２においては、さらにデータパスについても内部電源で駆動する場合について説明する。

図７は、実施の形態２に従うメモリマクロ５４の概略構成図である。
図７を参照して、メモリマクロ５４は、制御回路１２と、ロウカラムデコーダ１３と、データパス５５と、センスアンプ部１５と、メモリアレイ１６と、レベル変換回路１７，５６とからなる、
データパス５５は、制御回路１２からの制御信号に応じて、レベル変換回路５６を介して、外部のロジック回路部５（図示しない）などから受けたデータをビット線対に与え、または、レベル変換回路５６を介して、センスアンプ部１５で読み出されたデータを外部のロジック回路などへ出力する。そして、データパス１４は、内部降圧電圧ＶｄｄＴを受けて駆動する。

レベル変換回路５６は、データパス５５がデータの入力または出力を行なう入出力側に介挿される。そして、レベル変換回路５６は、外部からデータを受け、その信号レベルを外部電源電圧ＶｄｄＬから内部降圧電圧ＶｄｄＴに変換した後、データパス５５へ出力する。また、レベル変換回路５６は、データパス５５から出力されるデータを受け、その信号レベルを内部降圧電圧ＶｄｄＴから外部電源電圧ＶｄｄＬに変換した後、外部へ出力する。

制御回路１２と、ロウカラムデコーダ１３と、センスアンプ部１５と、メモリアレイ１６と、レベル変換回路１７と、データ入出力回路４３とについては、実施の形態１と同様であるので、詳細な説明は繰返さない。

上述のように、メモリマクロ５４を構成する部位のうち、制御回路１２、ロウカラムデコーダ１３、センスアンプ部１５およびデータパス５５は、内部電源である内部降圧電圧ＶｄｄＴを受けて駆動する。そのため、制御安定性をより向上させることができる。

一方、外部から与えられるアドレス信号、コマンド信号およびデータの電圧レベルは、外部電源電圧ＶｄｄＬであるため、制御回路１２およびデータパス５５へ入力またはデータパス５５から出力される電圧レベルは一致しない。そこで、レベル変換回路１７および５６は、アドレス信号、コマンド信号およびデータの電圧レベルを変換し、内部電源で駆動する各部へ与える。

図８は、実施の形態２に従うメモリマクロ５４の詳細な構成図である。
図８を参照して、データパス５５は、プリアンプ５７と、メインアンプ５８と、ライトドライバ５９と、バッファ回路２４とからなる。

プリアンプ５７、メインアンプ５８、ライトドライバ５９およびバッファ回路２４は、内部降圧電圧ＶｄｄＴで駆動する点を除いては、図５に示すプリアンプ３９、メインアンプ４０、ライトドライバ４１およびバッファ回路４２と同様であるので、以下の説明は繰返さない。

レベル変換回路５６は、データパス５５がデータの入力または出力を行なう入出力側に配置される。そして、レベル変換回路５６は、レベル変換器２０および２１からなる。

レベル変換器２０は、外部からデータを受け、その信号レベルを外部電源電圧ＶｄｄＬから内部降圧電圧ＶｄｄＴに変換した後、データパス５５へ出力する。

レベル変換器２１は、データパス５５からデータを受け、その信号レベルを内部降圧電圧ＶｄｄＴから外部電源電圧ＶｄｄＬに変換した後、外部へ出力する。

レベル変換回路１７と、制御回路１２と、ロウカラムデコーダ１３と、センスアンプ部１５と、メモリアレイ１６とについては、図５に示すメモリマクロ４．１と同様であるので、詳細な説明は繰返さない。

なお、実施の形態２においては、センスアンプ部１５、ロウカラムデコーダ１３、制御回路１２およびデータパス１４が第１の負荷回路を構成し、データ入出力回路４３が第２の負荷回路を構成する。また、レベル変換回路５６が第３のレベル変換回路を構成する。さらに、外部電源電圧ＶｄｄＨが第１の外部電圧に相当し、外部電源電圧ＶｄｄＬが第２の外部電圧に相当する。

この発明の実施の形態２によれば、データパスを電圧変動の少ない内部電源で駆動するので、実施の形態１に比較して、より制御安定化を図ることができる。よって、安定動作をより向上させた半導体装置を実現できる。

［実施の形態３］
上述の実施の形態１においては、メモリマクロにおいて、制御回路およびロウカラムデコーダが内部電源で駆動する場合について説明した。一方、実施の形態３においては、センスアンプ部およびロウカラムデコーダのみが内部電源で駆動する場合について説明する。

図９は、実施の形態３に従うメモリマクロ６４の概略構成図である。
図９を参照して、メモリマクロ６４は、制御回路６１と、ロウカラムデコーダ１３と、データパス１４と、センスアンプ部１５と、メモリアレイ１６と、レベル変換回路６２とからなる。

制御回路６１は、データの書込みまたは読出しを行なうメモリセルのアドレス信号、およびデータの書込みまたは読出しを指示するコマンド信号を受け、ロウカラムデコーダ１３およびデータパス１４に制御信号を与える。そして、制御回路６１は、外部電源電圧ＶｄｄＬ受けて駆動する。

レベル変換回路６２は、制御回路６１の出力側とロウカラムデコーダ１３との間に介挿される。そして、レベル変換回路６２は、制御回路６１から出力される制御信号を受け、その信号レベルを外部電源電圧ＶｄｄＬから内部降圧電圧ＶｄｄＴに変換した後、ロウカラムデコーダ１３へ出力する。

ロウカラムデコーダ１３と、データパス１４と、センスアンプ部１５と、メモリアレイ１６と、データ入出力回路４３とについては、実施の形態１と同様であるので、詳細な説明は繰返さない。

上述のように、メモリマクロ６４を構成する部位のうち、ロウカラムデコーダ１３およびセンスアンプ部１５は、内部電源である内部降圧電圧ＶｄｄＴを受けて駆動するが、制御回路６１およびデータパス１４は、外部電源である外部電源電圧ＶｄｄＬを受けて駆動する。

図１０は、実施の形態３に従うメモリマクロ６４の詳細な構成図である。
図１０を参照して、制御回路６１は、制御部６３と、バッファ回路６０とからなる。

制御部６３は、外部電源電圧ＶｄｄＬで駆動する点を除いては、図５に示す制御部２２と同様であるので、以下の説明は繰返さない。

バッファ回路６０は、外部電源電圧ＶｄｄＬで駆動し、外部から受けたアドレス信号およびコマンド信号を制御部６３へ出力し、制御部６３から出力される制御信号をデータパス１４へ出力する。

レベル変換回路６２は、制御回路６１がロウカラムデコーダ１３へ制御信号を出力する出力側に配置される。そして、レベル変換回路６２は、レベル変換器２０からなる。レベル変換器２０は、上述したものと同様であるので、詳細な説明は繰返さない。

ロウカラムデコーダ１３と、データパス１４と、センスアンプ部１５と、メモリアレイ１６と、データ入出力回路４３とについては、図５に示すメモリマクロ４．１と同様であるので、詳細な説明は繰返さない。

なお、実施の形態３においては、センスアンプ部１５、ロウカラムデコーダ１３が第１の負荷回路を構成し、制御回路１２、データパス１４およびデータ入出力回路４３が第２の負荷回路を構成する。また、レベル変換回路６２が第１のレベル変換回路を構成する。さらに、外部電源電圧ＶｄｄＨが第１の外部電圧に相当し、外部電源電圧ＶｄｄＬが第２の外部電圧に相当する。

この発明の実施の形態３によれば、メモリセルの読出しおよび書込み速度に大きく影響するロウカラムデコーダおよびセンスアンプを電圧変動の少ない内部電源で駆動し、制御回路およびデータパスを外部電源で駆動する。よって、実施の形態１に比較して、メモリへのアクセス速度を維持しながら、より消費電力を抑制した半導体装置を実現できる。

［実施の形態４］
上述の実施の形態１においては、メモリマクロにおいて、制御回路およびロウカラムデコーダが内部電源で駆動する場合について説明した。一方、実施の形態４においては、センスアンプ部のみが内部電源で駆動する場合について説明する。

図１１は、実施の形態４に従うメモリマクロ８９の概略構成図である。
図１１を参照して、メモリマクロ８９は、制御回路１２と、ロウカラムデコーダ４４と、データパス１４と、センスアンプ部１５と、メモリアレイ１６とからなる。

制御回路６１は、データの書込みまたは読出しを行なうメモリセルのアドレス信号、およびデータの書込みまたは読出しを指示するコマンド信号を受け、ロウカラムデコーダ１３およびデータパス１４に制御信号を与える。そして、制御回路６１は、外部電源電圧ＶｄｄＬ受けて駆動する。

ロウカラムデコーダ１３は、制御回路１２からの制御信号に応じて、メモリアレイ１６を構成するメモリセルのうちからデータを書込みまたは読出すメモリセルを選択する。そして、ロウカラムデコーダ１３は、外部電源電圧ＶｄｄＬを受けて駆動する。

制御回路１２と、データパス１４と、センスアンプ部１５と、メモリアレイ１６とについては、実施の形態１と同様であるので、詳細な説明は繰返さない。

上述のように、メモリマクロ８９を構成する部位のうち、センスアンプ部１５は、内部電源である内部降圧電圧ＶｄｄＴを受けて駆動するが、ロウカラムデコーダ１３、制御回路１２およびデータパス１４は、外部電源である外部電源電圧ＶｄｄＬを受けて駆動する。

図１２は、実施の形態４に従うメモリマクロ８９の詳細な構成図である。
図１２を参照して、制御回路６１は、制御部６３と、バッファ回路６０とからなる。

ロウカラムデコーダ４４は、外部電源電圧ＶｄｄＬで駆動する点を除いては、図５に示すロウカラムデコーダ１３と同様であるので、以下の説明は繰返さない。

制御回路１２と、データパス１４と、センスアンプ部１５と、メモリアレイ１６と、データ入出力回路４３とについては、図５に示すメモリマクロ４．１と同様であるので、詳細な説明は繰返さない。

なお、実施の形態４においては、センスアンプ部１５が第１の負荷回路を構成し、ロウカラムデコーダ１３、制御回路１２、データパス１４およびデータ入出力回路４３が第２の負荷回路を構成する。また、外部電源電圧ＶｄｄＨが第１の外部電圧に相当し、外部電源電圧ＶｄｄＬが第２の外部電圧に相当する。

この発明の実施の形態４によれば、メモリセルの読出しおよび書込み速度に大きく影響するセンスアンプを電圧変動の少ない内部電源で駆動し、制御回路、ロウカラムデコーダおよびデータパスを外部電源で駆動する。また、内部電源電圧ＶｄｄＬの電圧レベルは、内部降圧電圧ＶｄｄＴの電圧レベルと略一致するので、センスアンプからデータパスへ出力される信号の電圧レベルを変換する必要がない。よって、メモリへのアクセス速度を維持しながら、消費電力を抑制し、かつ回路面積を抑制した半導体装置を実現できる。

［実施の形態５］
実施の形態５においては、外部からのスタンバイ指令に応じて、メモリマクロなどへ供給する電流を抑制することで、低消費電力を実現する構成について説明する。

図１３は、実施の形態５に従う半導体装置の要部を示す概略構成図である。
図１３を参照して、実施の形態５に従う半導体装置は、図２に示す半導体装置１における電源スタンバイモジュール２にスタンバイ回路９を追加し、メモリマクロ４．１をメモリマクロ３６０に代えたものである。

スタンバイ回路９は、外部からのディープスタンバイ指令１および２に応じて、通常のスタンバイモードに加えて、後述する２つのディープスタンバイモードに移行する。そして、スタンバイ回路９は、移行したディープスタンバイモードに応じて、定電流回路６、基準電圧発生回路７、中間電圧発生回路８および内部電源発生回路１０へ制御信号を与えて、後述するスタンバイ処理を実行させる。

ここで、通常のスタンバイモードは、書込まれたデータが保証されるモード（以下、特に断わりがない限り「スタンバイモード」とのみ記載する場合には、通常のスタンバイモードを示す）であるのに対して、２つのディープスタンバイモード（ディープスタンバイモード１および２）は、メモリマクロに書込まれていたデータは保証されないが、消費電力を大幅に抑制するモードである。

メモリマクロ３６０は、図２に示すメモリマクロ４．１において、制御回路１２を制御回路３６２に代え、リフレッシュカウンタ６９を加えたものである。

制御回路３６２は、外部からのスタンバイ指令に応じて、リフレッシュカウンタ６９へ活性化信号を与える。

リフレッシュカウンタ６９は、制御回路３６２から活性化信号を受けると、ロウカラムデコータ１３を駆動し、メモリアレイ１６が保持するデータをリフレッシュさせる。

なお、ロジック回路部５（図示しない）は、スタンバイ指令またはディープスタンバイ指令１，２を受けると、メモリマクロ３６０に対するデータの入出力を停止する。

ロウカラムデコーダ１３と、メモリアレイ１６と、センスアンプ部１５と、データパス１４とについては、メモリマクロ４．１と同様であるので、詳細な説明は繰返さない。

その他については、図２に示す半導体装置１と同様であるので、詳細な説明は繰返さない。

なお、実施の形態５においては、リフレッシュカウンタ３６２がリフレッシュ手段を構成する。また、スタンバイ指令が第１のスタンバイ指示信号に相当し、ディープスタンバイ１指令が第２のスタンバイ指示信号に相当し、ディープスタンバイ２指令が第３のスタンバイ指示信号に相当する。さらに、外部電源電圧ＶｄｄＨが外部高電圧に相当し、外部電源電圧ＶｄｄＬが外部低電圧に相当する。

図１４は、実施の形態５に従う半導体装置の要部を示す図である。
図１４を参照して、スタンバイ回路９は、レベル変換器２０と、ＶｄｄＴ−ＶｄｄＬ直結回路６５と、Ｖｐｐ−ＶｄｄＬ直結回路６６と、Ｖｎｅｇ−Ｇｎｄ直結回路６７と、ＯＲ回路６８と、インバータ１９とからなる。そして、スタンバイ回路９は、ディープスタンバイモード１に移行すると、ＶｄｄＴ−ＶｄｄＬ直結回路６５、Ｖｐｐ−ＶｄｄＬ直結回路６６、Ｖｎｅｇ−Ｇｎｄ直結回路６７、定電流回路６および基準電圧発生回路７へＨレベルのＣＯＮＮＥＣＴ信号を出力する。また、スタンバイ回路９は、ディープスタンバイモード２に移行すると、中間電圧発生回路８および内部電源発生回路１０の各々へＰＯＷＥＲＣＵＴ信号を出力する。

レベル変換器２０は、それぞれ外部から電圧レベルが外部電源電圧ＶｄｄＬのディープスタンバイ指令１および２を受け、その電圧レベルを外部電源電圧ＶｄｄＨに変換する。

ＯＲ回路６８は、レベル変換器２０からそれぞれ出力されるディープスタンバイ指令１および２を受けて論理和をとり、ＰＯＷＥＲＣＵＴ信号として出力する。すなわち、ＯＲ回路６８は、ディープスタンバイ指令１または２のいずれかが入力されると、ＰＯＷＥＲＣＵＴ信号を出力する。

インバータ１９は、ＯＲ回路６８の出力を受け、ＨレベルとＬレベルとを相互に変換する。そのため、ディープスタンバイ指令１または２が入力されない状態において、インバータ１９は、ＨレベルのＰＯＷＥＲＣＵＴ信号を出力する。

図１５は、ディープスタンバイモード１および２における内部電源および基準電圧の遷移状態を示す図である。

図１５を参照して、ディープスタンバイモード１は、内部電源発生回路１０からの内部電源供給を中断し、外部電源を供給するモードである。すなわち、ディープスタンバイモード１では、スタンバイ回路９は、ＣＯＮＮＥＣＴ信号を出力して、内部降圧電圧ＶｄｄＴおよび昇圧電圧Ｖｐｐに代えて、外部電源電圧ＶｄｄＬを負荷へ供給させ、負電圧Ｖｎｅｇに代えて接地電圧Ｇｎｄをたとえば、図５に示すデータ入出力回路４３などの負荷へ供給させる。さらに、スタンバイ回路９は、中間電圧発生回路８から負荷への電源ラインを遮断し、中間電圧Ｖｂｌ／Ｖｃｐをフローティング（浮遊状態）とする。これは、中間電圧Ｖｂｌ／Ｖｃｐを外部電源電圧ＶｄｄＬや接地電圧Ｇｎｄなどに固定するよりも、フローティングとしておく方が早く規定電圧（０．７５Ｖ）へ復帰する傾向にあるためである。

また、スタンバイ回路９は、内部電源発生回路１０が内部電源供給を中断するので、その内部電源を生成するための基準電圧および定電流に対しても処理を行なう。すなわち、スタンバイ回路９は、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰに代えて、内部降圧電圧ＶｄｄＴを内部電源発生回路１０へ供給し、かつ、基準電圧ＶｒｅｆＮの電源ラインを遮断し、基準電圧ＶｒｅｆＮをフローティングとする。これは、基準電圧ＶｒｅｆＮを接地電圧Ｇｎｄに接続すると、ディープスタンバイモード１または２からの復帰時において、基準電圧ＶｒｅｆＮが負電圧分割電圧ＶｎｅｇＤｉｖより小さくなるため、意図しないポンピング動作が行なわれ、負電圧Ｖｎｅｇの電位が深くなり過ぎる（たとえば、−１．０Ｖ程度）ため、信頼性上の問題となる。また、基準電圧ＶｒｅｆＮを外部電源電圧ＶｄｄＨに接続すると、ディープスタンバイモード１または２の期間中において、ＶｒｅｆＮバッファ回路でリーク電流（たとえば、１５μＡ）が生じて、スタンバイ電流が増加するためである。

さらに、スタンバイ回路９は、定電流ＩＣＯＮＳＴとして外部電源電圧ＶｄｄＨを供給し、バイアス電圧ＢＩＡＳＬとして接地電圧Ｇｎｄを供給する。

ここで、アクティブモードへ復帰する際に、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰは、それぞれ１．５Ｖおよび２．０Ｖまで立ち上げる必要があるので、ディープスタンバイ１においては、それぞれ内部降圧電圧ＶｄｄＴをプリチャージすることで、復帰時間の短縮を図る。

一方、ディープスタンバイモード２は、内部電源発生回路１０から負荷への電力供給を中断するモードである。すなわち、ディープスタンバイモード２では、スタンバイ回路９は、ＰＯＷＥＲＣＵＴ信号を出力して、ディープスタンバイモード１における状態から更に、内部電源発生回路１０から負荷への電源ラインを遮断し、内部降圧電圧ＶｄｄＴ、昇圧電圧Ｖｐｐ、負電圧Ｖｎｅｇをフローティングとする。そのため、トランジスタにおけるオフリーク電流の発生がない。

また、スタンバイ回路９は、基準電圧ＶｒｅｆＳ，ＶｒｅｆＰの電源ラインを遮断し、基準電圧ＶｒｅｆＳ，ＶｒｅｆＰをフローティングとする。

上述の結果、ディープスタンバイモード１では、約１５μｓｅｃでスタンバイモードへ復帰し、メモリマクロ４．１，４．２における消費電力は、オフリーク電流によるもの（〜約１８０μＡ）に抑制される。また、ディープスタンバイモード２では、スタンバイモードへ復帰にディープスタンバイモード１より長い時間となる約２００μｓｅｃを必要とするが、内部電源を受けて駆動する部位については、オフリーク電流が生じない。さらに、ディープスタンバイモード１および２では、電源モジュールアクティブ３．１，３．２における消費電力は、オフリーク電流によるものに抑制される。したがって、通常のスタンバイモードに比較して、大幅に消費電力を抑制できる。

なお、実施の形態５においては、Ｖｐｐ−ＶｄｄＬ直結回路６６が第１の直結回路を構成し、Ｖｎｅｇ−Ｇｎｄ直結回路６７が第２の直結回路を構成する。また、スタンバイモードが第１のスタンバイモードに相当し、ディープスタンバイモード１が第２のスタンバイモードに相当し、ディープスタンバイモード２が第３のスタンバイモードに相当する。

以下、ディープスタンバイモードを実現する各部の構成について説明する。
（ＶｄｄＴ−ＶｄｄＬ直結回路）
図１６は、ＶｄｄＴ−ＶｄｄＬ直結回路６５の概略構成図である。

図１６を参照して、ＶｄｄＴ−ＶｄｄＬ直結回路６５は、ディープスタンバイモード１において、図１４のレベル変換器２０から電圧レベルが外部電源電圧ＶｄｄＨであるＣＯＮＮＥＣＴ信号を受け、内部降圧電圧ＶｄｄＴの電源ラインに外部電源電圧ＶｄｄＬを印加する。ＶｄｄＴ−ＶｄｄＬ直結回路６５は、インバータ７０，７１，７２，７３と、ＮチャネルＭＯＳトランジスタ７４，７６，７７，７８と、ＰチャネルＭＯＳトランジスタ７５，７９とからなる。

インバータ７０は、外部電源電圧ＶｄｄＨで駆動し、ＣＯＮＮＥＣＴ信号を受けて、その反転信号を出力する。

インバータ７１は、インバータ７０と直列に接続され、インバータ７０から出力される反転信号を受けて、その反転信号を出力する。すなわち、インバータ７１は、インバータ７０が受けたＣＯＮＮＥＣＴ信号と同じレベルの信号を出力する。

インバータ７２は、内部降圧電圧ＶｄｄＴで駆動し、ＣＯＮＮＥＣＴ信号を受けて、その反転信号を出力する。

インバータ７３は、外部電源電圧ＶｄｄＬで駆動し、ＣＯＮＮＥＣＴ信号を受けて、その反転信号を出力する。

ＮチャネルＭＯＳトランジスタ７４およびＰチャネルＭＯＳトランジスタ７５は、外部電源電圧ＶｄｄＬの電源ラインと、内部降圧電圧ＶｄｄＴの電源ラインとの間に並列に介挿され、トランスファゲートを構成する。そして、ＮチャネルＭＯＳトランジスタ７４のゲートは、インバータ７１の出力に接続され、ＰチャネルＭＯＳトランジスタ７５のゲートは、インバータ７２の出力に接続される。

同様に、ＮチャネルＭＯＳトランジスタ７８およびＰチャネルＭＯＳトランジスタ７９は、外部電源電圧ＶｄｄＬの電源ラインと、内部降圧電圧ＶｄｄＴの電源ラインとの間に並列に介挿され、トランスファゲートを構成する。そして、ＮチャネルＭＯＳトランジスタ７８のゲートは、インバータ７１の出力に接続され、ＰチャネルＭＯＳトランジスタ７９のゲートは、インバータ７３の出力に接続される。

ＮチャネルＭＯＳトランジスタ７６および７７は、それぞれ外部電源電圧ＶｄｄＬの電源ラインと接地電圧Ｇｎｄとの間に介挿される。そして、ＮチャネルＭＯＳトランジスタ７６のゲートは、インバータ７０の出力に接続され、ＮチャネルＭＯＳトランジスタ７７のゲートは、インバータ７３の出力に接続される。

以下、ＶｄｄＴ−ＶｄｄＬ直結回路６５の動作について説明する。外部からＨレベルのＣＯＮＮＥＣＴ信号が与えられると、インバータ７０，７１を介して、ＮチャネルＭＯＳトランジスタ７４および７８のゲートにはＨレベルの信号が与えられるので、ＮチャネルＭＯＳトランジスタ７４および７８は活性化し、導通状態となる。また、それぞれインバータ７２および７３を介して、ＰチャネルＭＯＳトランジスタ７５および７９のゲートには、Ｌレベルの信号が与えられるので、ＰチャネルＭＯＳトランジスタ７５および７９は活性化し、導通状態となる。

さらに、ＮチャネルＭＯＳトランジスタ７６および７７のゲートには、それぞれインバータ７０および７３を介して、Ｌレベルの信号が与えられるので、ＮチャネルＭＯＳトランジスタ７６および７７は、活性化されずに非導通状態となる。

したがって、ＮチャネルＭＯＳトランジスタ７４およびＰチャネルＭＯＳトランジスタ７５で構成されるトランスファゲートと、ＮチャネルＭＯＳトランジスタ７８およびＰチャネルＭＯＳトランジスタ７９で構成されるトランスファゲートのいずれもが導通するため、内部降圧電圧ＶｄｄＴの電源ラインに外部電源電圧ＶｄｄＬが与えられる。

一方、外部からＬレベルのＣＯＮＮＥＣＴ信号が与えられると、インバータ７１を介して、ＮチャネルＭＯＳトランジスタ７４および７８のゲートにはＬレベルの信号が与えられるので、ＮチャネルＭＯＳトランジスタ７４および７８は活性化されずに非導通状態となる。また、それぞれインバータ７２および７３を介して、ＰチャネルＭＯＳトランジスタ７５および７９のゲートには、Ｈレベルの信号が与えられるので、ＮチャネルＭＯＳトランジスタ７５および７９は活性化されずに非導通状態となる。

さらに、ＮチャネルＭＯＳトランジスタ７６および７７のゲートには、それぞれインバータ７０および７３を介して、Ｈレベルの反転信号が与えられるので、ＮチャネルＭＯＳトランジスタ７６および７７は活性化し、導通状態となる。よって、ＮチャネルＭＯＳトランジスタ７４，７８およびＰチャネルＭＯＳトランジスタ７５，７９には接地電圧Ｇｎｄが印加される。

したがって、ＮチャネルＭＯＳトランジスタ７４およびＰチャネルＭＯＳトランジスタ７５で構成されるトランスファゲートと、ＮチャネルＭＯＳトランジスタ７８およびＰチャネルＭＯＳトランジスタ７９で構成されるトランスファゲートのいずれもが導通しないため、内部降圧電圧ＶｄｄＴの電源ラインと外部電源電圧ＶｄｄＬの電源ラインとは遮断される。

上述のように、ＶｄｄＴ−ＶｄｄＬ直結回路６５は、外部から受けたＣＯＮＮＥＣＴ信号に応じて、内部降圧電圧ＶｄｄＴを外部電源電圧ＶｄｄＬと直結することができる。

（Ｖｐｐ−ＶｄｄＬ直結回路）
図１７は、Ｖｐｐ−ＶｄｄＬ直結回路６６の概略構成図である。

図１７を参照して、Ｖｐｐ−ＶｄｄＬ直結回路６６は、レベル変換器２０から電圧レベルが外部電源電圧ＶｄｄＨであるＣＯＮＮＥＣＴ信号を受け、昇圧電圧Ｖｐｐの電源ラインに外部電源電圧ＶｄｄＬを印加する。そして、Ｖｐｐ−ＶｄｄＬ直結回路６６は、図１６に示すＶｄｄＴ−ＶｄｄＬ直結回路６５において、インバータ７２をインバータ８０に代え、ＰチャネルＭＯＳトランジスタ７５をＰチャネルＭＯＳトランジスタ８１に代えたものである。

インバータ８０は、昇圧電圧Ｖｐｐで駆動し、ＣＯＮＮＥＣＴ信号を受けて、その反転信号を出力する。その他については、インバータ７２と同様である。

ＰチャネルＭＯＳトランジスタ８１のゲートは、インバータ７２の出力に接続される。その他については、ＰチャネルＭＯＳトランジスタ７５と同様である。

Ｖｐｐ−ＶｄｄＬ直結回路６６の動作については、上述したＶｄｄＴ−ＶｄｄＬ直結回路６５の動作と同様であるので、詳細な説明は繰返さない。

（Ｖｎｅｇ−Ｇｎｄ直結回路）
図１８は、Ｖｎｅｇ−Ｇｎｄ直結回路６７の概略構成図である。

図１８を参照して、Ｖｎｅｇ−Ｇｎｄ直結回路６７は、レベル変換器２０から電圧レベルが外部電源電圧ＶｄｄＨであるＣＯＮＮＥＣＴ信号を受け、負電圧Ｖｎｅｇの電源ラインに接地電圧Ｇｎｄを印加する。そして、Ｖｎｅｇ−Ｇｎｄ直結回路６７は、ＰチャネルＭＯＳトランジスタ８２，８３、ＮチャネルＭＯＳトランジスタ８４，８５，８７，８８、インバータ８６とからなる。

ＰチャネルＭＯＳトランジスタ８２とＮチャネルＭＯＳトランジスタ８４とは、外部電源電圧ＶｄｄＨと接地電圧Ｇｎｄとの間に直列接続される。また、ＰチャネルＭＯＳトランジスタ８３とＮチャネルＭＯＳトランジスタ８５とは、外部電源電圧ＶｄｄＨと接地電圧Ｇｎｄとの間に直列接続される。

インバータ８６は、外部電源電圧ＶｄｄＨで駆動し、ＣＯＮＮＥＣＴ信号を受けて、その反転信号を出力する。

ＰチャネルＭＯＳトランジスタ８２のゲートには、ＣＯＮＮＥＣＴ信号が与えられ、ＰチャネルＭＯＳトランジスタ８３のゲートには、インバータ８６を介してＣＯＮＮＥＣＴ信号が与えられる。

ＮチャネルＭＯＳトランジスタ８４のゲートは、ＰチャネルＭＯＳトランジスタ８３のドレインと接続され、ＮチャネルＭＯＳトランジスタ８５のゲートは、ＰチャネルＭＯＳトランジスタ８２のドレインと接続される。

ＮチャネルＭＯＳトランジスタ８７は、負電圧Ｖｎｅｇの電源ラインと接地電圧Ｇｎｄとの間に接続され、そのゲートは、ＰチャネルＭＯＳトランジスタ８３のドレインと接続される。また、ＮチャネルＭＯＳトランジスタ８８は、負電圧Ｖｎｅｇの電源ラインと接地電圧Ｇｎｄとの間に接続され、そのゲートは、自己のドレインと接続される。

以下、Ｖｎｅｇ−Ｇｎｄ直結回路６７の動作について説明する。外部からＨレベルのＣＯＮＮＥＣＴ信号が与えられると、ＰチャネルＭＯＳトランジスタ８２は活性化されずに非導通状態となる。また、ＰチャネルＭＯＳトランジスタ８３は、インバータ８６を介してＬレベルの反転信号が与えらえられるので、活性化されて導通状態となる。ＰチャネルＭＯＳトランジスタ８３が導通状態となるので、ＮチャネルＭＯＳトランジスタ８４のゲートに外部電源電圧ＶｄｄＨが与えられる。すると、ＮチャネルＭＯＳトランジスタ８４は、活性化されて導通状態となる。さらに、ＮチャネルＭＯＳトランジスタ８４が導通状態となるので、ＮチャネルＭＯＳトランジスタ８５のゲートには、負電圧Ｖｎｅｇが与えられる。すると、ＮチャネルＭＯＳトランジスタ８５は、活性化されず非導通状態となる。

ＰチャネルＭＯＳトランジスタ８３が導通状態であり、かつ、ＮチャネルＭＯＳトランジスタ８５が非導通状態であるので、ＰチャネルＭＯＳトランジスタ８３のドレインには、外部電源電圧ＶｄｄＨが生じ、ＮチャネルＭＯＳトランジスタ８７が活性化する。よって、ＮチャネルＭＯＳトランジスタ８７が導通し、負電圧Ｖｎｅｇの電源ラインに接地電圧Ｇｎｄが与えられる。なお、ＮチャネルＭＯＳトランジスタ８８は、ゲート−ソース間の電圧が一致するので、活性化される非導通状態となる。

一方、外部からＬレベルのＣＯＮＮＥＣＴ信号が与えられると、ＰチャネルＭＯＳトランジスタ８２は活性化されて導通状態となる。また、ＰチャネルＭＯＳトランジスタ８３は、インバータ８６を介してＨレベルの反転信号が与えらえられるので、活性化されず非導通状態となる。ＰチャネルＭＯＳトランジスタ８２が導通状態となるので、ＮチャネルＭＯＳトランジスタ８５のゲートに外部電源電圧ＶｄｄＨが与えられる。すると、ＮチャネルＭＯＳトランジスタ８５は、活性化されて導通状態となる。さらに、ＮチャネルＭＯＳトランジスタ８５が導通状態となるので、ＮチャネルＭＯＳトランジスタ８４のゲートには、負電圧Ｖｎｅｇが与えられる。すると、ＮチャネルＭＯＳトランジスタ８４は、活性化されず非導通状態となる。

ＰチャネルＭＯＳトランジスタ８３が非導通状態であり、かつ、ＮチャネルＭＯＳトランジスタ８５が導通状態であるので、ＰチャネルＭＯＳトランジスタ８３のドレインには、負電圧Ｖｎｅｇが生じ、ＮチャネルＭＯＳトランジスタ８７は活性化されない。よって、ＮチャネルＭＯＳトランジスタ８７は非導通状態となり、負電圧Ｖｎｅｇの電源ラインに接地電圧Ｇｎｄが与えられることはない。

上述のように、Ｖｎｅｇ−ＧｎｄＬ直結回路６７は、外部から受けたＣＯＮＮＥＣＴ信号に応じて、負電圧Ｖｎｅｇを接地電圧Ｇｎｄと直結することができる。

（内部電源発生回路）
図１５に示すように、内部電源である内部降圧電圧ＶｄｄＴ、昇圧電圧Ｖｐｐおよび負電圧Ｖｎｅｇにそれぞれ外部電源電圧ＶｄｄＬまたは接地電圧Ｇｎｄを与えるため、内部電源発生回路１０の出力ラインを遮断、すなわちフローティングにする必要がある。

図１９は、内部電源発生回路１０の概略構成図である。
図１９を参照して、内部電源発生回路１０は、内部降圧電圧発生回路９０と、昇圧電圧発生回路９８と、ディテクタ回路９９と、Ｖｎｅｇポンプ回路１００とからなる。そして、内部降圧電圧発生回路９０、昇圧電圧発生回路９８およびＶｎｅｇポンプ回路１００は、スタンバイ回路９からそれぞれＰＯＷＥＲＣＵＴ信号を受けて、出力回路をフローティングにする。

図２０は、内部降圧電圧発生回路９０の回路図である。
図２０を参照して、内部降圧電圧発生回路９０は、基準電圧発生回路７から受けた基準電圧ＶｒｅｆＳに従い、内部降圧電圧ＶｄｄＴを生成する。そして、内部降圧電圧発生回路９０は、ＮチャネルＭＯＳトランジスタ９１，９２，９５と、ＰチャネルＭＯＳトランジスタ９３，９４，９６，９７とからなる。

ＮチャネルＭＯＳトランジスタ９１とＰチャネルＭＯＳトランジスタ９３とは、直列に接続され、その一端が外部電源電圧ＶｄｄＨと接続される。また、ＮチャネルＭＯＳトランジスタ９２およびＰチャネルＭＯＳトランジスタ９４は、直列に接続され、その一端が外部電源電圧ＶｄｄＨと接続される。そして、ＮチャネルＭＯＳトランジスタ９５は、接地電圧ＧｎｄとＮチャネルＭＯＳトランジスタ９１および９２との間に接続される。

ＮチャネルＭＯＳトランジスタ９１のゲートには内部降圧電圧ＶｄｄＴが与えられ、ＮチャネルＭＯＳトランジスタ９２のゲートには基準電圧ＶｒｅｆＳが与えられる。また、ＮチャネルＭＯＳトランジスタ９５のゲートには、基準電圧発生回路７（図示しない）から出力されるバイアス電圧ＢＩＡＳＬが与えられる。

ＰチャネルＭＯＳトランジスタ９３および９４のゲートは、ＰチャネルＭＯＳトランジスタ９３のドレインと共通に接続され、さらに、ＰチャネルＭＯＳトランジスタ９６のゲートと接続される。

ＰチャネルＭＯＳトランジスタ９６は、外部電源電圧ＶｄｄＨと接続される。
ＰチャネルＭＯＳトランジスタ９７は、ＰチャネルＭＯＳトランジスタ９６のソースおよびゲートと接続され、そのゲートにはＰＯＷＥＲＣＵＴ信号が与えられる。

以下、内部降圧電圧発生回路９０の動作について説明する。ＮチャネルＭＯＳトランジスタ９１，９２およびＰチャネルＭＯＳトランジスタ９３，９４は、差動回路を構成し、ＮチャネルＭＯＳトランジスタ９１のゲートに与えられる内部降圧電圧ＶｄｄＴと、ＮチャネルＭＯＳトランジスタ９２のゲートに与えられる基準電圧ＶｒｅｆＳとを比較し、その電位差に応じた電流をＰチャネルＭＯＳトランジスタ９６のゲートへ与える。すると、ＰチャネルＭＯＳトランジスタ９６は、ゲートに与えられた電圧に応じてドレイン抵抗を変化させ、内部降圧電圧ＶｄｄＴが基準電圧Ｖｒｅｆと一致する点で平衡となる。すなわち、内部降圧電圧発生回路９０は、ＰチャネルＭＯＳトランジスタ９６から出力される内部降圧電圧ＶｄｄＴをフィードバックし、基準電圧ＶｒｅｆＳと比較することで、基準電圧Ｖｒｅｆに等しい内部降圧電圧ＶｄｄＴを生成する。

さらに、内部電源発生回路９０は、スタンバイ回路９からＰＯＷＥＲＣＵＴ信号を受けると、内部降圧電圧ＶｄｄＴ出力を遮断してフローティングにする。ＰチャネルＭＯＳトランジスタ９７は、ＬレベルのＰＯＷＥＲＣＵＴ信号を受けると、活性化されて導通状態となる。よって、ＰチャネルＭＯＳトランジスタ９６のソース−ゲート間電圧Ｖｇｓは、ほぼゼロとなるため、ＰチャネルＭＯＳトランジスタ９６が活性化されず非導通状態となる。そのため、ＬレベルのＰＯＷＥＲＣＵＴ信号が与えられると、内部降圧電圧ＶｄｄＴは遮断されてフローティングとなる。

一方、ＨレベルのＰＯＷＥＲＣＵＴ信号が与えられると、ＰチャネルＭＯＳトランジスタ９７は、活性化しないので、ＰチャネルＭＯＳトランジスタ９６は、外部電源電圧ＶｄｄＨから内部降圧電圧ＶｄｄＴを生成して出力する。

上述のように、内部降圧電圧発生回路９０は、外部から受けたＰＯＷＥＲＣＵＴ信号に応じて、内部降圧電圧ＶｄｄＴを出力または内部降圧電圧ＶｄｄＴをフローティングする。

図２１は、昇圧電圧発生回路９８の回路図である。
図２１を参照して、昇圧電圧発生回路９８は、基準電圧発生回路７から受けた基準電圧ＶｒｅｆＰに従い、昇圧電圧Ｖｐｐを生成する。そして、昇圧電圧発生回路９８は、図２０に示す内部降圧電圧発生回路９０において、ＮチャネルＭＯＳトランジスタ９２をＮチャネルＭＯＳトランジスタ９８に代えたものである。

ＮチャネルＭＯＳトランジスタ９８は、そのゲートに基準電圧発生回路７から基準電圧ＶｒｅｆＰが与えられる。

内部降圧電圧発生回路９０と同様に、昇圧電圧発生回路９８は、外部から受けたＰＯＷＥＲＣＵＴ信号に応じて、昇圧電圧Ｖｐｐを出力または昇圧電圧Ｖｐｐをフローティングする。

その他については、内部降圧電圧発生回路９０と同様であるので、詳細な説明は繰返さない。

図２２は、負電圧発生回路１１２の回路図である。
図２２を参照して、負電圧発生回路１１２は、図１９のディテクタ回路９９から出力されるＨレベルまたはＬレベルの負電圧検出信号ＶｎｅｇＤｅｔを受け、負電圧検出信号ＶｎｅｇＤｅｔがＨレベルである期間だけポンプ動作を行ない、負電圧を生成する。そして、負電圧発生回路１１２は、クロック発生回路１０１と、インバータ１０２，１０３，１０５と、容量素子１０４，１０６と、ＰチャネルＭＯＳトランジスタ１０７，１０８，１０９，１１０と、ＮチャネルＭＯＳトランジスタ１１１とからなる。

クロック発生回路１０１は、Ｈレベルの負電圧検出信号ＶｎｅｇＤｅｔを受けると、所定の周期をもつクロック信号ＣＬＫを生成して出力する。

インバータ１０２および１０３は、直列に接続され、クロック発生回路１０１から出力されるクロック信号ＣＬＫを増幅して、容量素子１０４へ与える。

インバータ１０５は、クロック発生回路１０１から出力されるクロック信号ＣＬＫを反転増幅し、容量素子１０６へ与える。

容量素子１０４は、インバータ１０３とＰチャネルＭＯＳトランジスタ１１０との間に接続される。

容量素子１０６は、インバータ１０５とＰチャネルＭＯＳトランジスタ１０９のゲートとの間に接続される。

ＰチャネルＭＯＳトランジスタ１０７および１０８は、いずれも容量素子１０６のゲートと接地電圧Ｇｎｄとの間に接続される。ＰチャネルＭＯＳトランジスタ１０７のゲートは、自己のドレインと接続され、ＰチャネルＭＯＳトランジスタ１０８のゲートは、自己のドレインと接続される。

ＰチャネルＭＯＳトランジスタ１１０は、容量素子１０４と負電圧Ｖｎｅｇの出力ノードとの間に接続される。そして、ＰチャネルＭＯＳトランジスタ１１０のゲートは、ＰチャネルＭＯＳトランジスタ１０９のソースと接続される。

ＮチャネルＭＯＳトランジスタ１１１は、クロック発生回路の入力ノードと接地電圧Ｇｎｄとの間に接続され、そのゲートにはＰＯＷＥＲＣＵＴ信号が与えられる。

負電圧発生回路１１２において、容量素子１０４および１０６は、クロック信号ＣＬＫに応じて、交互にオンまたはオフを繰返し、接地電圧Ｇｎｄへ電荷を引抜く。その結果、ＰチャネルＭＯＳトランジスタ１１０から出力される電圧は負電圧となる。そして、ディテクタ回路９９は、ＰチャネルＭＯＳトランジスタから出力される負電圧Ｖｎｅｇが所定の値となるように、Ｈレベルの負電圧検出信号ＶｎｅｇＤｅｔを出力する期間を制御する。

さらに、負電圧発生回路１１２は、スタンバイ回路９からＰＯＷＥＲＣＵＴ信号を受けると、負電圧検出信号ＶｎｅｇＤｅｔを強制的にＬレベルにしてフローティングする。ＮチャネルＭＯＳトランジスタ１１１は、ＬレベルのＰＯＷＥＲＣＵＴ信号を受けると、活性化されて導通状態となる。よって、クロック発生回路１０１には、Ｌレベルが与えられるため、クロック信号ＣＬＫが生成されない。したがって、ＬレベルのＰＯＷＥＲＣＵＴ信号が与えられると、負電圧Ｖｎｅｇは遮断されてフローティングとなる。

一方、ＨレベルのＰＯＷＥＲＣＵＴ信号が与えられると、ＮチャネルＭＯＳトランジスタ１１１は活性化しないので、クロック発生回路１０１はクロック信号ＣＬＫを生成し、負電圧Ｖｎｅｇが出力される。

上述のように、負電圧発生回路１１２は、外部から受けたＰＯＷＥＲＣＵＴ信号に応じて、負電圧Ｖｎｅｇを出力または負電圧Ｖｎｅｇをフローティングする。

（中間電圧発生回路）
図２３は、中間電圧発生回路８の回路図である。

図２３を参照して、中間電圧発生回路８は、ソースフォロワ型のプッシュ・プル回路であり、ＰチャネルＭＯＳトランジスタ１１５，１１７，１２０，１２２，３２１，３２３と、ＮチャネルＭＯＳトランジスタ１１６，１１８，１１９，１２１，３２０，３２２と、インバータ１２３，１２４とからなる。

ＰチャネルＭＯＳトランジスタ１１５と、ＮチャネルＭＯＳトランジスタ１１６と、ＰチャネルＭＯＳトランジスタ１１７と、ＮチャネルＭＯＳトランジスタ１１８とは、インバータ１２４の出力と接地電圧Ｇｎｄとの間に直列に接続される。ここでＰチャネルＭＯＳトランジスタ１１５およびＮチャネルＭＯＳトランジスタ１１８は、フィードバック抵抗素子として機能し、ＮチャネルＭＯＳトランジスタ１１６およびＰチャネルＭＯＳトランジスタ１１７は、しきい値トランジスタとして機能する。ここで、ＰチャネルＭＯＳトランジスタの場合、しきい値トランジスタは、ゲートとドレインが同電位である。

インバータ１２３，１２４は、２段接続され、スタンバイ回路９から受けたＰＯＷＥＲＣＵＴ信号を内部降圧電圧ＶｄｄＴのレベルまで増幅して出力する。

ＮチャネルＭＯＳトランジスタ１１９およびＰチャネルＭＯＳトランジスタ１２０は、内部降圧電圧ＶｄｄＴと接地電圧Ｇｎｄとの間に直列に接続され、接続点から中間電圧Ｖｂｌ／Ｖｃｐが出力される。

ＰチャネルＭＯＳトランジスタ１１５およびＮチャネルＭＯＳトランジスタ１１８のゲートには、中間電圧Ｖｂｌ／Ｖｃｐが与えられる。

ＮチャネルＭＯＳトランジスタ１１６のゲートは、ＰチャネルＭＯＳトランジスタ１１５のドレインと接続され、かつ、ＮチャネルＭＯＳトランジスタ１１９のゲートと接続される。ＰチャネルＭＯＳトランジスタ１１７のゲートは、ＮチャネルＭＯＳトランジスタ１１８のソースと接続され、かつ、ＰチャネルＭＯＳトランジスタ１２０のゲートと接続される。

ＮチャネルＭＯＳトランジスタ３２０およびＰチャネルＭＯＳトランジスタ３２１は、ＰチャネルＭＯＳトランジスタ１１５とＮチャネルＭＯＳトランジスタ１１６との接続点と、ＮチャネルＭＯＳトランジスタ１１９のゲートとの間に並列に介挿され、トランスファゲートを構成する。

ＮチャネルＭＯＳトランジスタ３２２およびＰチャネルＭＯＳトランジスタ３２３は、ＰチャネルＭＯＳトランジスタ１１７とＮチャネルＭＯＳトランジスタ１１８との接続点と、ＰチャネルＭＯＳトランジスタ１２０のゲートとの間に並列に介挿され、トランスファゲートを構成する。

ＮチャネルＭＯＳトランジスタ１２１は、ＮチャネルＭＯＳトランジスタ１１９のゲートと接地電圧Ｇｎｄとの間に接続され、ＰチャネルＭＯＳトランジスタ１２１は、ＰチャネルＭＯＳトランジスタ１２０と内部降圧電圧ＶｄｄＴとの間に接続される。

ＮチャネルＭＯＳトランジスタ１２１，３２０，３２２は、インバータ１２３を介して、スタンバイ回路９から出力されるＰＯＷＥＲＣＵＴ信号が与えられ、ＰチャネルＭＯＳトランジスタ１２２，３２１，３２３のゲートには、インバータ１２３を介して、ＰＯＷＥＲＣＵＴ信号の反転信号が与えられる。

中間電圧発生回路８において、内部降圧電圧ＶｄｄＴと接地電圧Ｇｎｄとの間に接続された、ＮチャネルＭＯＳトランジスタ１１９とＰチャネルＭＯＳトランジスタ１２０との接続ノードから、内部降圧電圧ＶｄｄＴの１／２の中間電圧Ｖｂｌ／Ｖｃｐが出力される。そして、ＰチャネルＭＯＳトランジスタ１１５およびＮチャネルＭＯＳトランジスタ１１８は、出力される中間電圧Ｖｂｌ／Ｖｃｐをゲートに受け、内部降圧電圧ＶｄｄＴから接地電圧Ｇｎｄに向けて貫通電流を生じる。

さらに、中間電圧発生回路８は、スタンバイ回路９からＰＯＷＥＲＣＵＴ信号を受けると、中間電圧Ｖｂｌ／Ｖｃｐを遮断してフローティングにする。インバータ１２３，１２４は、ＬレベルのＰＯＷＥＲＣＵＴ信号を受けると、Ｌレベル（接地電圧Ｇｎｄ）を出力するので、貫通電流は流れなくなる。

そして、ＮチャネルＭＯＳトランジスタ３２０，３２２は、インバータ１２３，１２４を介してＨレベルの信号を受けて非導通状態となる。また、ＰチャネルＭＯＳトランジスタ３２１，３２３は、インバータ１２３を介してＨレベルの信号を受けて非導通状態となる。したがって、ＬレベルのＰＯＷＥＲＣＵＴ信号が与えられると、中間電圧Ｖｂｌ／Ｖｃｐは遮断されてフローティングとなる。

さらに、ＮチャネルＭＯＳトランジスタ１２１およびＰチャネルＭＯＳトランジスタ１２２が活性化し、ＰチャネルＭＯＳトランジスタ１１９のゲートに接地電圧Ｇｎｄを与え、ＮチャネルＭＯＳトランジスタ１２２のゲートへ内部降圧電圧ＶｄｄＴを与える。

一方、ＨレベルのＰＯＷＥＲＣＵＴ信号が与えられると、ＮチャネルＭＯＳトランジスタ３２０，３２２およびＰチャネルＭＯＳトランジスタ３２１，３２３は、活性化されて導通状態となるので、中間電圧発生回路８は、中間電圧Ｖｂｌ／Ｖｃｐを出力する。

上述のように、中間電圧発生回路８は、外部から受けたＰＯＷＥＲＣＵＴ信号に応じて、中間電圧Ｖｂｌ／Ｖｃｐを出力または中間電圧Ｖｂｌ／Ｖｃｐをフローティングする。

（基準電圧発生回路）
図１５に示すように、ディープスタンバイモード１では、基準電圧発生回路７は、基準電圧ＶｒｅｆＰおよびＶｒｅｆＳを内部降圧電圧ＶｄｄＴに代え、基準電圧ＶｒｅｆＮをフローティングにする。また、ディープスタンバイモード２では、基準電圧発生回路７は、基準電圧ＶｒｅｆＰ，ＶｒｅｆＳおよびＶｒｅｆＮをいずれもフローティングにする。

図２４は、電源スタンバイモジュール１１の要部を示す図である。
図２４を参照して、基準電圧発生回路７は、定電流回路６から定電流を受け、その定電流に基づいて基準電圧ＶｒｅｆＰおよびＶｒｅｆＳを生成する。

定電流回路６は、ＰチャネルＭＯＳトランジスタ１２３，１２５，１２６と、ＮチャネルＭＯＳトランジスタ１２４，１２７，１２８と、抵抗１２９と、インバータ１３５とからなる。

ＰチャネルＭＯＳトランジスタ１２５とＮチャネルＭＯＳトランジスタ１２７とは、外部電源電圧ＶｄｄＨと接地電圧Ｇｎｄとの間に直列に接続される。また、抵抗１２９と、ＰチャネルＭＯＳトランジスタ１２６と、ＮチャネルＭＯＳトランジスタ１２８とは、外部電源電圧ＶｄｄＨと接地電圧Ｇｎｄとの間に直列に接続される。

ＰチャネルＭＯＳトランジスタ１２５および１２６のゲートは、ＰチャネルＭＯＳトランジスタ１２５のドレインと共通に接続され、さらに、その接続点から定電流ＩＣＯＮＳＴが出力される。

ＮチャネルＭＯＳトランジスタ１２７および１２８のゲートは互いに接続され、かつ、ＮチャネルＭＯＳトランジスタ１２８のドレインと共通に接続される。さらに、その接続点からバイアス電圧ＢＩＡＳＬが出力される。

定電流回路６は、カレントミラー回路を形成し、外部電源電圧ＶｄｄＨと抵抗１２９とに応じて生じる定電流ＩＣＯＮＳＴを出力する。

インバータ１３５は、ＰＯＷＥＲＣＵＴ信号を受け、そのレベルを反転したＺＰＯＷＲＥＲＣＵＴ信号を出力する。

ＰチャネルＭＯＳトランジスタ１３３は、ドレインが定電流ＩＣＯＮＳＴと接続され、そのゲートにはＰＯＷＥＲＣＵＴ信号が与えられる。また、ＮチャネルＭＯＳトランジスタ１４３は、ドレインがバイアス電圧ＢＩＡＳＬと接続され、そのゲートにはＺＰＯＷＥＲＣＵＴ信号が与えられる。

ＰＯＷＥＲＣＵＴ信号がＬレベルであれば、ＰチャネルＭＯＳトランジスタ１３３のゲートには、Ｌレベルが与えられ、ＮチャネルＭＯＳトランジスタ１４３のゲートには、Ｈレベルが与えられる。そのため、ＰチャネルＭＯＳトランジスタ１３３およびＮチャネルＭＯＳトランジスタ１４３は、それぞれ活性化されて導通状態となる。よって、ＰチャネルＭＯＳトランジスタ１３２および１４２のソース−ゲート間の電圧は、それぞれほぼゼロとなるため、ＰチャネルＭＯＳトランジスタ１３２および１４２は活性化されず非導通状態となる。したがって、ＬレベルのＰＯＷＥＲＣＵＴ信号が与えられると、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰは遮断されてフローティングとなる。

一方、ＰＯＷＥＲＣＵＴ信号がＨレベルであれば、ＰチャネルＭＯＳトランジスタ１３３のゲートには、Ｈレベルが与えられ、ＮチャネルＭＯＳトランジスタ１４３のゲートには、Ｌレベルが与えられる。そのため、ＰチャネルＭＯＳトランジスタ１３３およびＮチャネルＭＯＳトランジスタ１４３は、いずれも活性化しないので、ＰチャネルＭＯＳトランジスタ１３２および１４２は、それぞれ基準電圧ＶｒｅｆＳおよびＶｒｅｆＰを出力する。

基準電圧発生回路７は、定電流回路６から定電流ＩＣＯＮＳＴを受け、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰを生成する。そして、基準電圧発生回路７は、ＰチャネルＭＯＳトランジスタ１３０，１３１，１３２，１３４，１４０，１４１，１４２，１４４からなる。

ＰチャネルＭＯＳトランジスタ１３０，１３１，１３２は、外部電源電圧ＶｄｄＨと接地電圧Ｇｎｄとの間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ１３０および１３１のゲートは、接地電圧Ｇｎｄと接続され、ＰチャネルＭＯＳトランジスタ１３２のゲートには、定電流回路６から出力される定電流ＩＣＯＮＳＴが与えられる。そして、ＰチャネルＭＯＳトランジスタ１３２が定電流ＩＣＯＮＳＴに応じた貫通電流を生成し、ＰチャネルＭＯＳトランジスタ１３２とＰチャネルＭＯＳトランジスタ１３０との接続点から、ＰチャネルＭＯＳトランジスタ１３０および１３１により生じる電圧が基準電圧ＶｒｅｆＳとして出力される。

同様に、ＰチャネルＭＯＳトランジスタ１４０，１４１，１４２は、外部電源電圧ＶｄｄＨと接地電圧Ｇｎｄとの間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ１４０および１４１のゲートは、接地電圧Ｇｎｄと接続され、ＰチャネルＭＯＳトランジスタ１４２のゲートには、定電流回路６から出力される定電流ＩＣＯＮＳＴが与えられる。そして、ＰチャネルＭＯＳトランジスタ１４２が定電流ＩＣＯＮＳＴに応じた貫通電流を生成し、ＰチャネルＭＯＳトランジスタ１３２とＰチャネルＭＯＳトランジスタ１４０との接続点から、ＰチャネルＭＯＳトランジスタ１４０および１４１により生じる電圧が基準電圧ＶｒｅｆＰとして出力される。

さらに、基準電圧発生回路７は、スタンバイ回路９からＰＯＷＥＲＣＵＴ信号を受けると、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰを遮断してフローティングとし、さらに、スタンバイ回路９からＣＯＮＮＥＣＴ信号を受けると、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰに代えて、内部降圧電圧ＶｄｄＴを出力する。

また、ＰチャネルＭＯＳトランジスタ１３４および１４４は、内部降圧電圧ＶｄｄＴと、それぞれ基準電圧ＶｒｅｆＳおよびＶｒｅｆＰの出力ノードとの間に接続され、そのゲートにはＣＯＮＮＥＣＴ信号が与えられる。

ＰチャネルＭＯＳトランジスタ１３４および１４４は、ＬレベルのＣＯＮＮＥＣＴ信号を受けると、それぞれ活性化されて導通状態となる。よって、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰの出力ノードには、内部降圧電圧ＶｄｄＴが与えられる。

一方、ＨレベルのＣＯＮＮＥＣＴ信号が与えられると、ＰチャネルＭＯＳトランジスタ１３４および１４４は活性化しないので、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰの出力ノードに内部降圧電圧ＶｄｄＴが与えられることはない。

図２５は、基準電圧発生回路７に含まれる基準電圧ＶｒｅｆＮ発生回路の概略構成図である。

図２５を参照して、基準電圧ＶｒｅｆＮ発生回路は、ＰチャネルＭＯＳトランジスタ１４６，１４７，１４８と、ＮチャネルＭＯＳトランジスタ１４９と、インバータ１４５とからなる。

ＰチャネルＭＯＳトランジスタ１４８，１４６，１４７と、ＮチャネルＭＯＳトランジスタ１４９とは、内部降圧電圧ＶｄｄＴと接地電圧Ｇｎｄとの間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ１４６および１４７のゲートは、それぞれのドレインと接続される。さらに、ＰチャネルＭＯＳトランジスタ１４６とＰチャネルＭＯＳトランジスタ１４７との接続点から基準電圧ＶｒｅｆＮが出力される。

ＰチャネルＭＯＳトランジスタ１４８のゲートには、インバータ１４５を介してＰＯＷＥＲＣＵＴ信号の反転信号が与えられ、ＮチャネルＭＯＳトランジスタ１４９のゲートには、２つのインバータ１４５を介してＰＯＷＥＲＣＵＴ信号が与えられる。

そして、スタンバイ回路９からＬレベルのＰＯＷＥＲＣＵＴ信号を受けると、ＰチャネルＭＯＳトランジスタは活性化されず非導通状態となる。また、ＮチャネルＭＯＳトランジスタ１４９は、２つのインバータ１４５を介してＨレベルの信号を受けるので、活性化されず非導通状態となる。したがって、出力される基準電圧ＶｒｅｆＮは遮断されてフローティングとなる。

一方、ＨレベルのＰＯＷＥＲＣＵＴ信号が与えられると、ＰチャネルＭＯＳトランジスタ１４８およびＮチャネルＭＯＳトランジスタ１４９は、活性化されて導通状態となる。したがって、内部降圧電圧ＶｄｄＴと接地電圧Ｇｎｄとの中間電圧が基準電圧ＶｒｅｆＮとして出力される。

上述のように、基準電圧ＶｒｅｆＮ発生回路は、外部から受けたＰＯＷＥＲＣＵＴ信号に応じて、基準電圧ＶｒｅｆＮを出力または基準電圧ＶｒｅｆＮをフローティングする。

上述のように、スタンバイ回路９は、ＣＯＮＮＥＣＴ信号およびＰＯＷＥＲＣＵＴ信号を与えることで、ディープスタンバイモード１および２を実現する。

この発明の実施の形態５によれば、内部電源発生回路から負荷への内部電源の供給を停止することで内部電源発生回路における消費電力を抑制し、かつ、内部電源に代えて外部電源をプリチャージすることで復帰時間を短縮したディープスタンバイモード１を有する。よって、頻繁にディープスタンバイモード１へ移行しても、全体の処理速度への影響を最小限とすることができるため、低消費電力化および処理速度の維持を同時に実現できる。

また、この発明の実施の形態５によれば、負荷への内部電源の供給を停止するディープスタンバイモード２を有するため、回路全体における消費電力を内部電源発生回路のオフリーク電流だけに局限化でき、大幅な低消費電力化を実現できる。

［実施の形態６］
実施の形態１〜３においては、メモリマクロに外部電源電圧で駆動する部位と、内部電源で駆動する部位とが含まれる構成について説明し、実施の形態５においては、ディープスタンバイ機能を有する構成について説明した。これらの構成は、それぞれ独立にその効果を発揮するが、同時に実現することもできる。そこで、実施の形態６においては、実施の形態１〜３のいずれかの構成において、実施の形態５におけるディープスタンバイ機能を付加した場合について説明する。

実施の形態１〜３においては、図６に示すようなレベル変換器２１を配置し、電源電圧の異なる部位間における制御信号のやり取りを実現する。ここで、実施の形態５におけるディープスタンバイ機能を付加すると、内部降圧電圧ＶｄｄＴは、ディープスタンバイモード２においてフローティングにされる。ここで、ディープスタンバイモード２からスタンバイモードに復帰する際に、内部降圧電圧ＶｄｄＴが規定の電圧値に上昇する過程において、レベル変換器２１が誤ってＨレベルをレベル変換器２１の出力として出力するおそれがある。そこで、レベル変換器２１の誤出力を抑制するレベル変換回路が望ましい。

図２６は、実施の形態６に従うレベル変換回路１５０の回路構成図である。
図２６を参照して、レベル変換回路１５０は、図６に示すレベル変換器２１において、ＮチャネルＭＯＳトランジスタ１５１を追加したものである。

ＮチャネルＭＯＳトランジスタ１５１は、ＮチャネルＭＯＳトランジスタ４６と並列に接続され、そのゲートには、スタンバイ回路９（図示しない）からＲＥＳＥＴ信号が与えられる。そして、スタンバイ回路９は、ディープスタンバイモード２からスタンバイモードへの復帰時において、ＨレベルのＲＥＳＥＴ信号を与える。すると、ＮチャネルＭＯＳトランジスタ１５１は、ゲートにＨレベルのＲＥＳＥＴ信号を受けて活性化し、導通状態となる。

ＮチャネルＭＯＳトランジスタ１５１が導通状態となるので、インバータ５０には接地電圧Ｇｎｄ（Ｌレベル）が与えられ、データパス１４にはＬレベルの活性化信号が強制的に出力される。

その他については、図６に示すレベル変換器２１と同様であるので、詳細な説明は繰返さない。

以上のように、ディープスタンバイモード２からスタンバイモードへの復帰時において、レベル変換回路１５０によるＨレベルの活性化信号の誤出力を回避できる。

この発明の実施の形態６によれば、実施の形態１〜３におけるメモリマクロの安定動作および消費電力の抑制に加えて、実施の形態５におけるディープスタンバイモードによる低消費電力化を図ることができる。よって、より低消費電力の半導体装置を実現できる。

［実施の形態７］
実施の形態５においては、２つのディープスタンバイモードに移行する構成について説明した。一方、実施の形態７においては、ディープスタンバイモードからより高速に復帰する構成について説明する。

図２７は、実施の形態７に従う基準電圧発生回路３３０の要部を示す図である。
図２７を参照して、基準電圧発生回路３３０は、ＶｒｅｆＳバッファ回路３４０と、ＶｒｅｆＰバッファ回路３５０とを含む。

ＶｒｅｆＳバッファ回路３４０およびＶｒｅｆＰバッファ回路３５０は、駆動能力を増幅させ、それぞれ生成された基準電圧ＶｒｅｆＳおよびＶｒｅｆＰを電源アクティブモジュールへ出力する。そして、ＶｒｅｆＳバッファ回路３４０およびＶｒｅｆＰバッファ回路３５０は、それぞれスタンバイ回路９（図示しない）から復帰信号Ｒｅｃｏｖｅｒを受けて増幅ゲインを高め、ディープスタンバイモード１および２からスタンバイモードまたはアクティブモードへの復帰時間を短縮する。

なお、スタンバイ回路９は、ディープスタンバイモードからスタンバイモードまたはアクティブモードへ復帰する所定の期間だけ、復帰信号ＲｅｃｏｖｅｒをＨレベルにする。

ＶｒｅｆＳバッファ回路３４０は、バッファ回路３４６と、ＮチャネルＭＯＳトランジスタ３４１，３４２，３４３，３４４と、インバータ３４５とからなる。

ＮチャネルＭＯＳトランジスタ３４１，３４２は、接地電圧Ｇｎｄとバッファ回路３４６との間に直列に接続される。同様に、ＮチャネルＭＯＳトランジスタ３４３，３４４は、接地電圧Ｇｎｄとバッファ回路３４６との間に直列に接続される。そして、ＮチャネルＭＯＳトランジスタ３４１および３４３のゲートには、バイアス電圧ＢＩＡＳＬが与えられる。また、ＮチャネルＭＯＳトランジスタ３４２のゲートには、インバータ３４５で反転された復帰信号Ｒｅｃｏｖｅｒが与えられ、ＮチャネルＭＯＳトランジスタ３４４のゲートには、復帰信号Ｒｅｃｏｖｅｒが与えられる。

ＮチャネルＭＯＳトランジスタ３４１および３４３のサイズ（チャネル長さＬとチャネル幅Ｗとの比、Ｗ／Ｌ）を適宜選定することで、ゲートに同一のバイアス電圧ＢＩＡＳＬが与えられた場合に生じる貫通電流を調整する。実施の形態７においては、ＮチャネルＭＯＳトランジスタ３４３のサイズをＮチャネルＭＯＳトランジスタ３４１に比較して大きくする。そのため、ＮチャネルＭＯＳトランジスタ３４３から供給される貫通電流は、ＮチャネルＭＯＳトランジスタ３４１から供給される貫通電流に比較して大きい。

バッファ回路３４６は、ＮチャネルＭＯＳトランジスタ３４１，３４２またはＮチャネルＭＯＳトランジスタ３４３，３４４を介して、外部電源電圧ＶｄｄＨから貫通電流を供給される。そして、バッファ回路３４６は、その供給される貫通電流に応じた駆動能力で基準電圧ＶｒｅｆＳを増幅して出力する。

以下、ＶｒｅｆＳバッファ回路３４０の動作について説明する。ディープスタンバイモード、スタンバイモードおよびアクティブモードのいずれかのモードにおいて、スタンバイ回路は、復帰信号ＲｅｃｏｖｅｒをＬレベルに維持する。すると、ＮチャネルＭＯＳトランジスタ３４２のゲートには、インバータ３４５を介してＨレベルの信号が与えられるので、活性化して導通状態となる。そのため、バッファ回路３４６は、ＮチャネルＭＯＳトランジスタ３４１から供給される貫通電流で駆動する。

一方、ディープスタンバイモードからスタンバイモードまたはアクティブモードへ復帰する所定の期間において、スタンバイ回路９は、復帰信号ＲｅｃｏｖｅｒをＬレベルにする。すると、ＰチャネルＭＯＳトランジスタ３４４のゲートには、Ｈレベルの信号が与えられて導通状態となる。そのため、ＮチャネルＭＯＳトランジスタ３４３から貫通電流がバッファ回路３４６へ供給される。

上述したように、ＮチャネルＭＯＳトランジスタ３４１から供給される貫通電流は、ＮチャネルＭＯＳトランジスタ３４３から供給される貫通電流より大きいので、バッファ回路３４６はより多くの駆動電流を得て、駆動能力を増大させる。

そのため、基準電圧発生回路３３０は、基準電圧ＶｒｅｆＳをより短時間で立ち上げることができる。なお、ディープスタンバイモード１においては、基準電圧ＶｒｅｆＳは、内部降圧電圧ＶｄｄＴ（１．５Ｖ）にプリチャージされるが、内部降圧電圧ＶｄｄＴは、温度により大きく変化する（１．４〜１．７Ｖ）ため、バッファ回路３４６の駆動能力を増大させる必要がある。

一方、ＶｒｅｆＰバッファ回路３５０は、バッファ回路３５６と、ＮチャネルＭＯＳトランジスタ３５１，３５２，３５３，３５４と、インバータ３５５とからなる。なお、ＶｒｅｆＰバッファ回路３５０の動作については、ＶｒｅｆＳバッファ回路３４０と同様であるので、詳細な説明は繰返さない。

この発明の実施の形態７によれば、実施の形態５または５におけるディープスタンバイ機能を有する構成において、より短時間にスタンバイモードまたはアクティブモードへ復帰することのできる半導体装置を実現できる。

［実施の形態８］
実施の形態５においては、通常のスタンバイモードに加えて、ディープスタンバイモード１および２を有する場合について説明した。一方、実施の形態８においては、図１５に示すスタンバイモードにおいて、より消費電力を抑制する構成について説明する。

図２８は、実施の形態８に従う半導体装置の要部を示す図である。
図２８を参照して、実施の形態８に従う半導体装置は、電源スタンバイモジュール１５５と、電源アクティブモジュール１５８．１，１５８．２，１５８．３，・・・，１５８．Ｎと、メモリマクロ４．１，４．２，４．３，・・・，４．Ｎとを含む。

従来は、スタンバイ電流低減とアクティブ時のディテクタの高速応答とを両立させるために、アクティブ／スタンバイ切替え型ディテクタを用いて、貫通電流を変えていたが、電源アクティブモジュール１５８．１，１５８．２，１５８．３，・・・，１５８．Ｎは、それぞれスタンバイモードにおいても同量の貫通電流を消費する。そのため、図２８に示すように、多数のメモリマクロ４．１，４．２，４．３，・・・，４．Ｎを含む場合には、スタンバイモードにおける消費電流は、電源アクティブモジュールの数に比例して増加する。そのため、実施の形態８においては、特に変換効率の低い負電圧Ｖｎｅｇの発生回路について、低消費電力化を図る。

そこで、ディテクタ制御回路１５６は、電源アクティブモジュール１５８．１に対して通常のスタンバイ電流を流し、安定した負電圧Ｖｎｅｇを供給させるとともに、他の電源アクティブモジュールに対しては、スタンバイ電流を抑制し、負電圧Ｖｎｅｇの供給を中断することで、全体的な消費電力の抑制を実現する。

電源アクティブモジュール１５８．１，１５８．２，１５８．３，・・・，１５８．Ｎから供給される負電圧Ｖｎｅｇの電源ラインは共通に接続されており、電源アクティブモジュール１５８．１は、すべてのメモリマクロ４．１，４．２，４．３，・・・，４．Ｎへ負電圧Ｖｎｅｇを供給できる。

電源スタンバイモジュール１５５は、電源アクティブモジュール１５８．１，１５８．２，１５８．３，・・・，１５８．Ｎのそれぞれへ基準電圧ＶｒｅｆＮおよびディテクタ制御信号ＤｅｔＣｎｔ１およびＤｅｔＣｎｔ１の反転信号であるＤｅｔＣｎｔ２を出力する。そして、電源スタンバイモジュール１５５は、基準電圧発生回路７と、ディテクタ制御回路１５６と、インバータ１５７とを含む。

基準電圧発生回路７は、基準電圧ＶｒｅｆＮを生成し、電源アクティブモジュール１５８．１，１５８．２，１５８．３，・・・，１５８．Ｎのそれぞれへ出力する。これ以外については、上述したのと同様であるので詳細な説明は繰返さない。

ディテクタ制御回路１５６は、アクティブおよびスタンバイに関係なく定常的にＬレベルのディテクタ制御信号ＤｅｔＣｎｔ１を電源アクティブモジュール１５８．１へ出力する。

インバータ１５７は、ディテクタ制御回路１５６から出力されるディテクタ制御信号ＤｅｔＣｎｔ１を受けて、そのレベルを反転したＨレベルのディテクタ制御信号ＤｅｔＣｎｔ２を電源アクティブモジュール１５８．２，１５８．３，・・・，１５８．Ｎのそれぞれへ出力する。

電源アクティブモジュール１５８．１，１５８．２，１５８．３，・・・，１５８．Ｎは、それぞれメモリマクロ４．１，４．２，４．３，・・・，４．Ｎと対応付けて配置され、基準電圧ＶｒｅｆＮに従い負電圧Ｖｎｅｇを生成して出力する。

メモリマクロ４．１，４．２，４．３，・・・，４．Ｎは、３ＯＲ回路と、フリップフロップ回路（ＦＦ）を含む。そして、メモリマクロ４．１，４．２，４．３，・・・，４．Ｎは、アクティブ状態になると、メモリマクロ４．１，４．２，４．３，・・・，４．Ｎの各々へ入力されるコマンド（リード（ＲＥＡＤ）、ライト（ＷＲＩＴＥ）、リフレッシュ（ＲＥＦＲＥＳＨ））の論理和をとった信号をクロック信号（ＣＬＫ）でフリップフロップ回路（ＦＦ）に取り込み、ＨレベルのＡＣＴをそれぞれ電源モジュール１５８．１，１５８．２，・・・，１５８．Ｎへ入力する。一方、メモリマクロ４．１，４．２，４．３，・・・，４．Ｎは、スタンバイ状態になると、ＬレベルのＡＣＴ信号をそれぞれ電源モジュール１５８．１，１５８．２，・・・，１５８．Ｎへ入力する。

図２９は、電源アクティブモジュール１５８．１の回路構成図である。
図３０は、電源アクティブモジュール１５８．２の回路構成図である。

図２９を参照して、電源アクティブモジュール１５８．１は、ディテクタ回路１５９．１と、Ｖｎｅｇポンプ回路１００とからなる。

ディテクタ回路１５９．１は、基準電圧ＶｒｅｆＮに基づいて、Ｖｎｅｇポンプ回路１００から出力される負電圧Ｖｎｅｇを比較し、その比較結果を負電圧検出信号ＶｎｅｇＤｅｔとしてＶｎｅｇポンプ回路１００へ出力する。そして、ディテクタ回路１５９．１は、ＰチャネルＭＯＳトランジスタ１６０，１６３，１６４，１６５，１６６，１７１，１７２，１７６，１７７と、ＮチャネルＭＯＳトランジスタ１６１，１６２，１７９，３７０，３７１と、インバータ１６８，１７３，１７４，１７５，１７８，３７３，３７６と、ディテクタ１６７と、ＯＲ回路１７０，３７２，３７５と、ＡＮＤ回路３７４とからなる。

ＰチャネルＭＯＳトランジスタ１６０と、ＮチャネルＭＯＳトランジスタ１６１と、ＮチャネルＭＯＳトランジスタ１６２とは、昇圧電圧Ｖｐｐと負電圧Ｖｎｅｇとの間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ１６０のゲートには、ディテクタ制御回路１５６からのディテクタ制御信号ＤｅｔＣｎｔ１を受けるＯＲ回路１７０の出力が与えられる。また、ＮチャネルＭＯＳトランジスタ１６１および１６２のゲートは、それぞれ自己のドレインと接続される。さらに、ＮチャネルＭＯＳトランジスタ１６１とＮチャネルＭＯＳトランジスタ１６２との接続点から、昇圧電圧Ｖｐｐと負電圧Ｖｎｅｇとの中間電圧である負電圧分割信号ＶｎｅｇＤｉｖ１が出力される。

ＰチャネルＭＯＳトランジスタ１６３，１６４は、外部電源電圧ＶｄｄＨとディテクタ１６７との間に直列に接続される。同様に、ＰチャネルＭＯＳトランジスタ１６５，１６６は、外部電源電圧ＶｄｄＨとディテクタ１６７との間に直列に接続される。同様に、ＰチャネルＭＯＳトランジスタ１７１，１７２は、外部電源電圧ＶｄｄＨとディテクタ回路１６７との間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ１６３および１６５のゲートには、定電流ＩＣＯＮＳＴが与えられる。また、ＰチャネルＭＯＳトランジスタ１６４のゲートには、インバータ１６８で反転されたディテクタ制御信号が与えられ、ＰチャネルＭＯＳトランジスタ１６６のゲートには、ディテクタ制御信号ＤｅｔＣｎｔ１が与えられる。また、ＰチャネルＭＯＳトランジスタ１７１のゲートには、基準電圧ＶｒｅｆＮが与えられ、ＰチャネルＭＯＳトランジスタ１７２のゲートには、インバータ１７３で反転された信号ＺＡＣＴＨが与えられる。

さらに、ＰチャネルＭＯＳトランジスタ１６３および１６５のサイズ（チャネル長さＬとチャネル幅Ｗとの比、Ｗ／Ｌ）を適宜選定することで、ゲートに同一の定電流ＩＣＯＮＳＴが与えられた場合に生じる貫通電流を調整する。実施の形態８においては、一例として、ＰチャネルＭＯＳトランジスタ１６３のサイズをＰチャネルＭＯＳトランジスタ１６５のサイズの１／８とする。ＰチャネルＭＯＳトランジスタ１７１のサイズは、ＰチャネルＭＯＳトランジスタ１６５のサイズよりも十分大きくすることで、アクティブ時の応答性を上げる。

ディテクタ１６７は、ＰチャネルＭＯＳトランジスタ１６３，１６４またはＰチャネルＭＯＳトランジスタ１６５，１６６またはＰチャネルＭＯＳトランジスタ１７１，１７２を介して、外部電源電圧ＶｄｄＨから貫通電流を供給される。そして、ディテクタ１６７は、基準電圧ＶｒｅｆＮと負電圧分割信号ＶｎｅｇＤｉｖ１またはＶｎｅｇＤｉｖ２とを比較し、その比較結果に応じて、負電圧検出信号ＶｎｅｇＤｅｔ１をＨレベルまたはＬレベルに切換える。

Ｖｎｅｇポンプ回路１００は、ディテクタ回路１５９．１から出力される負電圧検出信号ＶｎｅｇＤｅｔに応じてポンプ動作を行ない、負電圧Ｖｎｅｇを生成する。その他については、上述したので詳細な説明は繰返さない。

以下、ディテクタ回路１５９．１の動作について説明する。ディテクタ制御回路１５６は、ディテクタ制御信号ＤｅｔＣｎｔ１をＬレベルに固定しているので、アクティブおよびスタンバイのいずれにおいても、ＰチャネルＭＯＳトランジスタ１６０のゲートには、Ｌレベルの信号が与えられ続けるので導通状態を維持する。スタンバイ時はＮチャネルＭＯＳトランジスタ１７６が導通するため、負電圧分割信号ＶｎｅｇＤｉｖ１がディテクタ１６７へ出力される。また、ＰチャネルＭＯＳトランジスタ１６４には、インバータ１６８を介してＨレベルの信号が与えられ、ＰチャネルＭＯＳトランジスタ１６６には、Ｌレベルの信号が与えられるので、ＰチャネルＭＯＳトランジスタ１６６は活性化して導通状態を維持する。したがって、スタンバイ時のディテクタ１６７には、ＰチャネルＭＯＳトランジスタ１６５から貫通電流ｉ２が供給される。また、アクティブ時には、ＰチャネルＭＯＳトランジスタ１７９のゲートにはＬレベルの信号が与えられ続けるので、導通状態を維持する。さらに、ＮチャネルＭＯＳトランジスタ１７７が導通するため、負電圧分割信号ＶｎｅｇＤｉｖ２がディテクタ１６７へ出力される。そして、ＰチャネルＭＯＳトランジスタ１７２のゲートがＬレベルなので、ＰチャネルＭＯＳトランジスタ１７２は活性化して導通状態を維持する。したがって、ディテクタ１６７には、貫通電流ｉ２およびｉ４の両方が供給される。

図３０を参照して、電源アクティブモジュール１５８．２は、図２９に示す電源アクティブモジュール１５８．１と等価である。

以下、ディテクタ回路１５９．２の動作について説明する。ディテクタ制御回路１５６は、ディテクタ制御信号ＤｅｔＣｎｔ２をＨレベルに固定しているので、スタンバイ時において、ＰチャネルＭＯＳトランジスタ１６０のゲートには、Ｈレベルの信号が与えられて非導通状態となる。そのため、ＰチャネルＭＯＳトランジスタ１６０を貫通する電流は遮断され、負電圧分割信号ＶｎｅｇＤｉｖ１は出力されない。また、ＰチャネルＭＯＳトランジスタ１６４には、インバータ１６８を介してＬレベルの信号が与えられ、ＰチャネルＭＯＳトランジスタ１６６には、Ｈレベルの信号が与えられるので、ＰチャネルＭＯＳトランジスタ１６４が活性化して導通状態となる。したがって、ディテクタ１６７には、ＰチャネルＭＯＳトランジスタ１６３から貫通電流ｉ１が供給される。

そして、スタンバイモードからアクティブモードへ復帰すると、ＡＣＴＨをＨレベルにする。すると、ＰチャネルＭＯＳトランジスタ１７９のゲートには、Ｌレベルの信号が与えられ、ＰチャネルＭＯＳトランジスタ１７９は活性化し導通状態となる。そのため、負電圧分割信号ＶｎｅｇＤｉｖ２がディテクタ１６７へ出力される。また、ＰチャネルＭＯＳトランジスタ１６４には、インバータ１６８を介してＬレベルの信号が与えられ、ＰチャネルＭＯＳトランジスタ１７２には、Ｌレベルの信号が与えられるので、ＰチャネルＭＯＳトランジスタ１６４および１７２は活性化して導通状態となる。したがって、ディテクタ１６７には、ＰチャネルＭＯＳトランジスタ１６３および１７１から貫通電流ｉ１およびｉ４が供給される。

電源アクティブモジュール１５８．３，・・・，１５８．Ｎについても、電源アクティブモジュール１５８．２と同様であるので、詳細な説明は繰返さない。

ここで、ＰチャネルＭＯＳトランジスタ１６３とＰチャネルＭＯＳトランジスタ１６５とのサイズ比は１／８であるので、貫通電流ｉ１は、貫通電流ｉ２の１／８となる。

各モードにおける貫通電流の発生および遮断の状態を表１に示す。

上述のように、電源アクティブモジュール１５８．２，１５８．３，・・・，１５８．Ｎでは、ディテクタ１６７に供給する電流を抑制することで、消費電力を抑制する一方、貫通電流を完全に遮断しないので、スタンバイモードからアクティブモードへの復帰の際の立ち上がりを高速化できる。すなわち、貫通電流を完全に遮断した場合において、ディテクタ１６７の立ち上がり時間は、約１５ｎｓｅｃとなり、高速な立ち上がりを実現できないが、ディテクタ１６７に微小の貫通電流を供給することで、十分に高速な立ち上がりを実現できる。

スタンバイモードにおいては、ディテクタ１６７は、負電圧分割信号ＶｎｅｇＤｉｖ１およびＶｎｅｇＤｉｖ２を受けることができないため、正常な負電圧検出信号ＶｎｅｇＤｅｔ１を出力できない。そのため、Ｖｎｅｇポンプ回路１００のポンプ動作が正常に行なわれず、出力される負電圧Ｖｎｅｇが規定値に比較して大きく変動するおそれがある。そこで、スタンバイモードにおいては、ＡＮＤ回路３７４、ＯＲ回路３７５およびインバータ３７６を追加することで、ディテクタ１６７から出力される負電圧検出信号ＶｎｅｇＤｅｔ２を強制的にＬレベルとし、Ｖｎｅｇポンプ回路１００のポンプ動作を停止する。

インバータ１８６のゲートには、ディテクタ制御信号ＤｅｔＣｎｔ２が与えられる。そして、スタンバイモードへ移行すると、ＡＣＴＨをＬレベルにする。すると、ＯＲ回路３７５の出力がＬレベルになるので、負電圧検出信号ＶｎｅｇＤｅｔ１の出力にかかわらず、ＡＮＤ回路３７４の出力である負電圧検出信号ＶｎｅｇＤｅｔ２は、Ｌレベルとなり、Ｖｎｅｇポンプ回路１００はポンプ動作を停止する。

実施の形態８においては、スタンバイモードにおける電源アクティブモジュール１５８．１の消費電力は、図２９の一例を示す数値として、負電圧分割信号ＶｎｅｇＤｉｖを生成するための消費される０．６μＡと、ディテクタ１６７へ供給される０．８μＡとの合計である、１．４μＡとなる。一方、スタンバイモードにおける電源アクティブモジュール１５８．２の消費電力は、図３０に示すように、ディテクタ１６７へ供給される０．１μＡとの合計である、０．１μＡとなる。

たとえば、５つの電源アクティブモジュールを含む半導体装置において、従来の場合には、１．４μＡ×５＝７．０μＡであったのに対して、本発明の場合には、１．４μＡ＋０．１μＡ×４＝１．８μＡとなり、消費電流を大幅に抑制できる。

なお、上述の説明では、１つのディテクタ回路に対して通常のスタンバイ状態における電流を供給し、それ以外のディテクタ回路に対して、供給電流を抑制する構成を例示したが、２以上のディテクタ回路に対して通常のスタンバイ状態における電流を供給する構成としてもよい。すなわち、ディテクタ回路の負電圧供給能力およびメモリマクロの消費電力などに応じて、供給電流を抑制するディテクタ回路の数を決定すればよい。

この発明の実施の形態８によれば、スタンバイモードにおいて、出力側を共通に接続される複数のディテクタ回路のうち、所定数のディテクタ回路にのみスタンバイ状態における電流を供給し、その他のディテクタ回路に対する供給電流を抑制する。そのため、スタンバイモードにおける消費電力を抑制する半導体装置を実現できる。

［実施の形態９］
実施の形態９においては、内部電源の温度依存性を改善する構成について説明する。

図２に示される内部電源発生回路１０は、プロセス変動、温度変化、外部電源電圧変動およびノイズの混入といったさまざまな外乱に対して、安定した内部電源を生成するように構成される。

しかしながら、プロセスの微細化に伴い、供給電源電圧が低電圧化されているため、トランジスタのしきい値変動による影響が大きくなっている。さらに、温度保証範囲のワイドレンジ化（−４０〜１２５℃）に伴い、トランジスタのしきい値変動の影響が顕著となっている。

そこで、内部電源に対して、温度の低下に伴い内部電源電圧が上昇する、いわゆる負の温度特性をもたせることで、トランジスタのしきい値が増加する低温状態において、より安定した動作を実現する。

また、図５に示すように、センスアンプ部１５を構成するＮチャネルＭＯＳトランジスタ３６．１および３６．２は、ビット線対ＢＬ，ＺＢＬに中間電圧Ｖｂｌを与えてイコライズする。ＮチャネルＭＯＳトランジスタ３６．１のソースは、内部降圧電圧ＶｄｄＴが与えられるビット線対ＢＬと接続され、昇圧電圧Ｖｐｐが与えられるビットイコライザ線ＢＬＥＱがそのゲートと接続される。そのため、ＮチャネルＭＯＳトランジスタ３６．１のゲート−ソース間電圧Ｖｇｓは、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差ΔＶとなる。

ここで、電位差ΔＶがプロセス変動や温度変化などにより、小さくなると、ＮチャネルＭＯＳトランジスタ３６．１が十分に導通できず、ビット線対ＢＬ，ＺＢＬのイコライズ不足が生じる。一方、電位差ΔＶが大きくなると、ＰチャネルＭＯＳトランジスタ３５．２におけるゲート−ドレイン間の電圧に起因するリーク電流（ＧＩＤＬ：Gate Induced Drain Leakage）が増加し、メモリアレイ１６のリフレッシュ特性が悪化する。

すなわち、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差ΔＶが変動すると、動作が不安定となり、消費電力も増大する。そこで、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差ΔＶを一定とすることで、安定動作化および低消費電力化を実現する。

図３１は、実施の形態９に従う電源スタンバイモジュールの要部を示す図である。
図３１を参照して、実施の形態９に従う電源スタンバイモジュールは、定電流回路６と、基準電圧発生回路１８０とからなる。

定電流回路６は、図２４に示す定電流回路６と同様であるので、詳細な説明は繰返さない。

基準電圧発生回路１８０は、定電流回路６から定電流ＩＣＯＮＳＴを受け、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰを生成する。そして、基準電圧発生回路１８０は、ＰチャネルＭＯＳトランジスタ１８１，１８２，１８３，１８４，１８６，１８７，１８８，１８９，１９０，１９１からなる。

なお、基準電圧発生回路１８０は、それぞれ独立に基準電圧ＶｒｅｆＳおよびＶｒｅｆＰを生成する。これは、それぞれの回路を独立にトリミングすることで、電圧チューニングの自由度を向上させ、かつ、回路全体の安定性を向上させるためである。

ＰチャネルＭＯＳトランジスタ１８１，１８２，１８３，１８４は、外部電源電圧ＶｄｄＨと接地電圧Ｇｎｄとの間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ１８１のゲートには、定電流回路６から出力される定電流ＩＣＯＮＳＴが与えられ、ＰチャネルＭＯＳトランジスタ１８２のゲートＧ１は、接地電圧Ｇｎｄと接続され、ＰチャネルＭＯＳトランジスタ１８３のゲートＧ２は、自己のドレインＤ２と接続され、ＰチャネルＭＯＳトランジスタ１８４ゲートＧ３は、接地電圧Ｇｎｄすなわち自己のドレインＤ３と接続される。

そして、ＰチャネルＭＯＳトランジスタ１８１のサイズ（チャネル長さＬとチャネル幅Ｗとの比、Ｗ／Ｌ）に応じた貫通電流ｉが生じ、ＰチャネルＭＯＳトランジスタ１８１とＰチャネルＭＯＳトランジスタ１８２との接続点から、ＰチャネルＭＯＳトランジスタ１８２、１８３および１８４に生じる電圧が基準電圧ＶｒｅｆＳとして出力される。

ＰチャネルＭＯＳトランジスタ１８２は、ソースＳ１とドレインＤ１との間に一定の抵抗値を生じて、チャネル抵抗として機能する。一方、ＰチャネルＭＯＳトランジスタ１８３および１８４は、それぞれソースＳ２とドレインＤ２との間およびソースＳ３とドレインＤ３との間に一定の電圧降下を生じて、しきい値トランジスタとして機能する。なお、一例として、ＰチャネルＭＯＳトランジスタ１８２は、チャネル幅Ｗ＝６μｍ、チャネル長さＬ＝４μｍをもつトランジスタが複数（たとえば、１６個）直列に接続されて構成され、ＰチャネルＭＯＳトランジスタ１８４は、それぞれチャネル幅Ｗ＝１０μｍ、チャネル長さＬ＝０．４μｍをもつ。

なお、ＰチャネルＭＯＳトランジスタの場合、チャネル抵抗トランジスタは、ゲートが接地電圧Ｇｎｄ、ソースおよびドレインの電圧が電源電圧と接地電圧Ｇｎｄとの間の電圧となる。また、しきい値トランジスタは、ゲートとドレインが同電位である。

ＰチャネルＭＯＳトランジスタ１８２のチャネル抵抗をＲｃとし、ＰチャネルＭＯＳトランジスタ１８３および１８４のしきい値をＶｔｈとすると、基準電圧ＶｒｅｆＳ＝Ｒｃ×ｉ＋Ｖｔｈとなる。

なお、実施の形態９においては、ＰチャネルＭＯＳトランジスタ１８２が第１のトランジスタを構成し、ＰチャネルＭＯＳトランジスタ１８３および１８４が、第２のトランジスタを構成する。

図３２は、ゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を説明する図である。

図３２を参照して、破線は、低温での特性を示し、実線は、高温での特性を示す。チャネル抵抗の領域を見ると、温度の上昇により、ドレイン電流Ｉｄｓが減少している。このため、ＰチャネルＭＯＳトランジスタ１８２のチャネル抵抗値は、温度上昇に伴い増加し、ＰチャネルＭＯＳトランジスタ１８２で生じる電位差は、温度上昇に伴い増加する。
一方、しきい値の領域を見ると、温度の上昇によりドレイン電流Ｉｄｓが増加する。このため、ＰチャネルＭＯＳトランジスタ１８３および１８４のしきい値は、温度低下に伴い増加し、ＰチャネルＭＯＳトランジスタ１８３および１８４で生じる電位差は温度低下に伴い増加する。

したがって、ＰチャネルＭＯＳトランジスタ１８２における正の温度特性と、ＰチャネルＭＯＳトランジスタ１８３および１８４の負の温度特性とが互いに相殺されるポイントにおいて、基準電圧ＶｒｅｆＳは、温度変化によらず一定となる。

図３３は、チャネル抵抗およびしきい値と温度特性との関係を説明する図である。
図３３を参照して、チャネル抵抗成分が優勢になれば、正の温度特性が生じ、しきい値成分が優勢になれば、負の温度特性が生じる。そこで、従来の基準電圧発生回路では、ＰチャネルＭＯＳトランジスタ１８２におけるチャネル抵抗値の増加による正の温度特性と、ＰチャネルＭＯＳトランジスタ１８４のしきい値の増加による負の温度特性とが互いに相殺されるように、ＰチャネルＭＯＳトランジスタ１８２および１８４のサイズなどを設計していた。

再度、図３１を参照して、実施の形態９においては、しきい値トランジスタとして、ＰチャネルＭＯＳトランジスタ１８３を配置することで、しきい値の増加による負の温度特性を優勢にする。すなわち、基準電圧発生回路７は、負の温度特性をもつ基準電圧ＶｒｅｆＳを生成する。

同様に、ＰチャネルＭＯＳトランジスタ１８６，１８７，１８８，１８９，１９０，１９１は、外部電源電圧ＶｄｄＨと接地電圧Ｇｎｄとの間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ１８６のゲートには、定電流回路６から出力される定電流ＩＣＯＮＳＴが与えられ、ＰチャネルＭＯＳトランジスタ１８７，１８８，１９０および１９１のゲートは、接地電圧Ｇｎｄと接続され、ＰチャネルＭＯＳトランジスタ１８９のゲートは、自己のドレインと接続される。

ＰチャネルＭＯＳトランジスタ１８６は、自己のサイズに応じた貫通電流を生じ、ＰチャネルＭＯＳトランジスタ１８６とＰチャネルＭＯＳトランジスタ１８７との接続点から、ＰチャネルＭＯＳトランジスタ１８７、１８８、１８９、１９０および１９１に生じる電圧が基準電圧ＶｒｅｆＰとして出力される。

ＰチャネルＭＯＳトランジスタ１８７および１８８は、チャネル抵抗として機能し、ＰチャネルＭＯＳトランジスタ１８９、１９０および１９１は、しきい値トランジスタとして機能する。

さらに、ＰチャネルＭＯＳトランジスタ１８７、１８９および１９１は、それぞれＰチャネルＭＯＳトランジスタ１８２、１８３および１８４と同一サイズである。したがって、ＰチャネルＭＯＳトランジスタ１８２におけるチャネル抵抗値の増加による正の温度特性は、ＰチャネルＭＯＳトランジスタ１８２のそれと同一であり、ＰチャネルＭＯＳトランジスタ１８９および１９１のしきい値の増加による負の温度特性は、ＰチャネルＭＯＳトランジスタ１８３および１８４のそれと同一である。すなわち、基準電圧ＶｒｅｆＰを生成する回路は、基準電圧ＶｒｅｆＳを生成する回路にＰチャネルＭＯＳトランジスタ１８８および１９０を追加したものと等価である。

したがって、基準電圧ＶｒｅｆＰは、基準電圧ＶｒｅｆＳに比較して、ＰチャネルＭＯＳトランジスタ１８８および１９０により生じる電位差だけ上昇する。基準電圧ＶｒｅｆＰは、昇圧電圧Ｖｐｐを生成するための基準電圧であり、基準電圧ＶｒｅｆＳは、内部降圧電圧ＶｄｄＴを生成するための基準電圧であるため、基準電圧ＶｒｅｆＰと基準電圧ＶｒｅｆＳとの電位差は、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差ΔＶに相当する。

よって、ＰチャネルＭＯＳトランジスタ１８８および１９０を適宜選定することで、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差ΔＶを温度変化にかかわらず一定とすることができる。すなわち、ＰチャネルＭＯＳトランジスタ１８８のチャネル抵抗値の増加による正の温度特性と、ＰチャネルＭＯＳトランジスタ１９０のしきい値の増加による負の温度特性とが互いに相殺されるように、ＰチャネルＭＯＳトランジスタ１８８および１９０を選定することで、電位差ΔＶを一定とすることができる。

一例として、基準電圧ＶｒｅｆＰ＝１．９Ｖ、ＶｒｅｆＳ＝１．５Ｖとすると、電位差ΔＶ＝０．４Ｖだけ必要になる。そこで、ＰチャネルＭＯＳトランジスタ１８９および１９１は、それぞれ電位差ΔＶの１／２を分担するように選定する。そして、ＰチャネルＭＯＳトランジスタのしきい値は、チャネル長さＬが１００倍となれば、約０．２Ｖのしきい値上昇を生じるので、ＰチャネルＭＯＳトランジスタ１９０は、そのチャネル長さＬがＰチャネルＭＯＳトランジスタ１８３および１８４のチャネル長さＬの約１００倍となるように選択される。なお、チャネル幅Ｗは、同一とする。そして、ＰチャネルＭＯＳトランジスタ１８８は、貫通電流（たとえば、０．４μＡ）および分担する電位差０．２Ｖから、チャネル抵抗が０．２Ｖ／０．４μＡ＝５００ｋΩとなるように選択される。

さらに、基準電圧ＶｒｅｆＰは、負の温度特性をもつ基準電圧ＶｒｅｆＳに温度特性をもたない一定の電位差ΔＶが重畳されたものであるので、基準電圧ＶｒｅｆＰは、基準電圧ＶｒｅｆＳと同様に負の温度特性をもつ。

図３４は、基準電圧発生回路１８０から出力される基準電圧に基づいて生成される内部電源の温度特性を示す図である。

図３４を参照して、それぞれの内部電源は、負の温度特性をもつ基準電圧に従い生成されるので、同様に負の温度特性をもち、温度上昇に伴ってその電圧値が低下する。なお、負電圧Ｖｎｅｇに関しては、温度上昇に伴いその電圧値の絶対値が低下する。

なお、ＰチャネルＭＯＳトランジスタ１８８および１９０を適宜選定することで、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差ΔＶが正の温度特性または負の温度特性をもつように構成することもできる。

図３５は、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差ΔＶの温度特性を示す図である。

図３５（ａ）は、電位差ΔＶが温度特性をもたない場合である。
図３５（ｂ）は、電位差ΔＶが負の温度特性をもつ場合である。

図３５（ｃ）は、電位差ΔＶが正の温度特性をもつ場合である。
図３５（ａ）を参照して、互いの温度特性が相殺されるように、ＰチャネルＭＯＳトランジスタ１８８および１９０を選定すると、電位差ΔＶは温度特性をもたないので、内部降圧電圧ＶｄｄＴおよび昇圧電圧Ｖｐｐには、同一の負の温度特性が生じる。

図３５（ｂ）を参照して、ＰチャネルＭＯＳトランジスタ１９０をＰチャネルＭＯＳトランジスタ１８８に比較して大きくすると、しきい値の変動による効果が優勢となり、電位差ΔＶが負の温度特性をもつので、昇圧電圧Ｖｐｐは、内部降圧電圧ＶｄｄＴに比較して、より大きな負の温度特性をもつ。

図３５（ｃ）を参照して、ＰチャネルＭＯＳトランジスタ１８８をＰチャネルＭＯＳトランジスタ１９０に比較して大きくすると、チャネル抵抗による効果が優勢となり、電位差ΔＶが正の温度特性をもつので、昇圧電圧Ｖｐｐは、内部降圧電圧ＶｄｄＴに比較してより小さな負の温度特性をもつ。

この発明の実施の形態９によれば、内部電源発生回路は負の温度特性をもつ内部電源を生成するので、電源電圧に比較して影響の大きいトランジスタのしきい値の変動を補償する内部電源を供給することができる。よって、特にトランジスタのしきい値が増加する低温状態などにおいて、安定して動作する半導体装置を実現できる。

また、この発明の実施の形態９によれば、内部電源発生回路は、温度にかかわらず電位差が一定となるような昇圧電圧および内部降圧電圧を生成する。そのため、メモリセルのビット線対間に接続されるイコライズトランジスタを安定して駆動させることができ、かつ、リーク電流の増加を抑制することができる。よって、安定動作化および低消費電力化を図った半導体装置を実現できる。

［実施の形態１０］
実施の形態９においては、２つの基準電圧をそれぞれ独立に生成する基準電圧発生回路について説明した。一方、実施の形態１０においては、同一のチャネル抵抗およびしきい値トランジスタに基づいて、２つの基準電圧を生成する場合について説明する。

図３６は、実施の形態１０に従う電源スタンバイモジュールの要部を示す図である。
図３６を参照して、実施の形態１０に従う電源スタンバイモジュールは、定電流回路６と、基準電圧発生回路１９６とからなる。

定電流回路６は、図２４に示す定電流回路６と同様であるので、詳細な説明は繰返さない。

基準電圧発生回路１９６は、定電流回路６から定電流ＩＣＯＮＳＴを受け、基準電圧ＶｒｅｆＳおよびＶｒｅｆＰを生成する。そして、基準電圧発生回路１９６は、図３１に示す基準電圧ＶｒｅｆＳを生成する回路において、ポリシリコン抵抗１９７を介挿したものである。その他については、同様であるので詳細な説明は繰返さない。

ポリシリコン抵抗１９７は、ＰチャネルＭＯＳトランジスタ１８１から供給される貫通電流ｉを受け、基準電圧ＶｒｅｆＳにその抵抗値に応じて生じる電位差を重畳し、基準電圧ＶｒｅｆＰとして出力する。すなわち、ポリシリコン抵抗１９７は、基準電圧ＶｒｅｆＰと基準電圧ＶｒｅｆＳとの電位差ΔＶを生成する。

ここで、ポリシリコン抵抗１９７は、温度変化による抵抗値の変動が小さい。一例として、１３０ｎｍ世代のコバルトシリサイド層を有さないＮ型のポリシリコン抵抗では、０℃において約６１オーム（単位面積あたり）であるのに対して、１００℃において約６３オーム（単位面積あたり）である。したがって、温度変化をもたない電位差ΔＶを生成することができる。

さらに、図３１に示す実施の形態９に従う基準電圧発生回路１８０における基準電圧ＶｒｅｆＰの生成回路に比較して、ポリシリコン抵抗１９７の方が占有面積を少なくできるため、回路構成をより簡素化できる。また、回路を流れる貫通電流ｉを半分にできるため、消費電力をより抑制できる。

この発明の実施の形態１０によれば、基準電圧発生回路は、共通の貫通電流を抵抗素子およびしきい値トランジスタに流すことで、２つの基準電圧を生成する。そのため、それぞれ独立に基準電圧を生成する場合に比較して、より回路構成を簡素化でき、その占有面積を少なくできる。また、それぞれ独立の回路に貫通電流を流す場合に比較して、貫通電流を少なくでき。よって、占有面積が少なく、かつ、低消費電力の半導体装置を実現できる。

［実施の形態１１］
上述の実施の形態９および実施の形態１０においては、内部降圧電圧ＶｄｄＴおよび昇圧電圧Ｖｐｐが負の温度特性をもつように、基準電圧に温度特性を与える構成について説明した。一方、実施の形態１１においては、生成された内部降圧電圧ＶｄｄＴを用いて、負電圧Ｖｎｅｇを生成する構成について説明する。

図３７は、実施の形態１１に従う内部電源発生回路の要部である。
図３７を参照して、実施の形態１１に従う内部電源発生回路は、ディテクタ回路２２０と、Ｖｎｅｇポンプ回路１００とを含む。

Ｖｎｅｇポンプ回路１００は、実施の形態５と同様であるので、詳細な説明は繰返さない。

ディテクタ回路２２０は、ＰチャネルＭＯＳトランジスタ２２１，２２２，２２６と、ＮチャネルＭＯＳトランジスタ２２３，２２４，２２５，２２８，２２９，２３０と、バッファ回路２２７とからなる。

ＰチャネルＭＯＳトランジスタ２２８，２２９，２３０は、内部降圧電圧ＶｄｄＴと基準電圧との間に直列に接続され、それぞれのゲートは自己のドレインと接続される。そして、ＰチャネルＭＯＳトランジスタ２２９とＰチャネルＭＯＳトランジスタ２３０との接続点がバッファ回路２２７に接続される。すなわち、ＰチャネルＭＯＳトランジスタ２２８，２２９，２３０は、内部降圧電圧ＶｄｄＴを１／３とした電圧をバッファ回路２２７へ与える。

ＰチャネルＭＯＳトランジスタ２２６は、外部電源電圧ＶｄｄＨと接続され、そのゲートに定電流ＩＣＯＮＳＴが与えられ、定電流ＩＣＯＮＳＴに応じた電流をバッファ回路２２７へ供給する。

バッファ回路２２７は、内部降圧電圧ＶｄｄＴを１／３に分割した電圧を受け、その電流容量を増大させて基準電圧ＶｒｅｆＮとして出力する。

ＰチャネルＭＯＳトランジスタ２２１とＮチャネルＭＯＳトランジスタ２２３，２２５とは、外部電源電圧ＶｄｄＨと負電圧Ｖｎｅｇとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ２２２とＮチャネルＭＯＳトランジスタ２２４とは、外部電源電圧ＶｄｄＨとバッファ回路２２７との間に直列に接続される。

ＰチャネルＭＯＳトランジスタ２２１および２２２のゲートは、ＰチャネルＭＯＳトランジスタ２２１のドレインと共通に接続され、ＮチャネルＭＯＳトランジスタ２２３および２２４のゲートは、基準電圧ＶｒｅｆＳと共通に接続される。ＮチャネルＭＯＳトランジスタ２２５のゲートは、バッファ回路２２７の出力と接続される。

ＰチャネルＭＯＳトランジスタ２２２とＮチャネルＭＯＳトランジスタ２２４の接続点から負電圧検出信号ＶｎｅｇＤｅｔが出力される。

ＰチャネルＭＯＳトランジスタ２２１，２２２およびＮチャネルＭＯＳトランジスタ２２３，２２４，２２５は、カレントミラー回路を構成し、ＮチャネルＭＯＳトランジスタ２２５に接続される負電圧Ｖｎｅｇと、ＮチャネルＭＯＳトランジスタ２２３および２２４のゲートに与えられる基準電圧ＶｒｅｆＳおよびバッファ回路２２７から与えられる基準電圧ＶｒｅｆＮとを比較し、ＨレベルまたはＬレベルの負電圧検出信号ＶｎｅｇＤｅｔを出力する。

すなわち、ディテクタ回路２２０は、Ｖｎｅｇ＝２×ＶｒｅｆＮ−ＶｒｅｆＳとなるように、負電圧検出信号ＶｎｅｇＤｅｔを出力し、ポンプ回路１００のポンプ動作を制御する。

ここで、基準電圧ＶｒｅｆＮは、内部降圧電圧ＶｄｄＴを１／３に分割して生成されるので、実施の形態９および８で説明したように、内部降圧電圧ＶｄｄＴが負の温度特性をもてば、基準電圧ＶｒｅｆＮも負の温度特性をもつ。また、内部降圧電圧ＶｄｄＴは、負の温度特性をもつ基準電圧ＶｒｅｆＳに従い生成されるので、同様に負の温度特性をもつ。したがって、ディテクタ回路２２０において生成される基準電圧ＶｒｅｆＮは、負の温度特性をもち、その基準電圧ＶｒｅｆＮに従い生成される負電圧Ｖｎｅｇも負の温度特性をもつ。

さらに、ＮチャネルＭＯＳトランジスタ２２３，２２４，２２５におけるゲート−ソース間電圧Ｖｇｓは、１Ｖを確保できるので、ゲインおよび応答性を高めることができる。

なお、実施の形態１１においては、基準電圧発生回路において基準電圧ＶｒｅｆＮを生成する必要はない。

この発明の実施の形態１１によれば、ディテクタ回路は、内部降圧電圧および昇圧電圧から負電圧を制御するための基準電圧を生成するので、基準電圧生成回路において負電圧を制御するための基準電圧を生成する必要がない。よって、基準電圧生成回路の構成を簡略化できる。

また、この発明の実施の形態１１によれば、各トランジスタにおいて１Ｖのゲート−ソース間電圧を確保できるので、各トランジスタのゲインおよび応答性を高めることができ、高速動作を実現できる。

［実施の形態１２］
実施の形態１１においては、生成された内部降圧電圧ＶｄｄＴを用いて、負電圧Ｖｎｅｇを生成する構成について説明した。一方、実施の形態１２においては、生成された内部降圧電圧ＶｄｄＴおよび昇圧電圧Ｖｐｐを用いて、負電圧Ｖｎｅｇを生成する別の構成について説明する。

図３８は、実施の形態１２に従う内部電源発生回路の要部である。
図３８を参照して、実施の形態１２に従う内部電源発生回路は、ディテクタ回路２４０と、Ｖｎｅｇポンプ回路１００とを含む。

Ｖｎｅｇポンプ回路１００は、実施の形態５と同様であるので、詳細な説明は繰返さない。

ディテクタ回路２４０は、ＰチャネルＭＯＳトランジスタ２４１，２４２と、ＮチャネルＭＯＳトランジスタ２４３，２４４と、差動増幅器２４５とからなる。

ＰチャネルＭＯＳトランジスタ２４１，２４２は、内部降圧電圧ＶｄｄＴと接地電圧Ｇｎｄとの間に直列に接続され、それぞれのゲートは、自己のドレインと接続される。そして、ＰチャネルＭＯＳトランジスタ２４１と、ＰチャネルＭＯＳトランジスタ２４２との接続点から基準電圧ＶｒｅｆＮが出力される。すなわち、ＰチャネルＭＯＳトランジスタ２４１および２４２は、内部降圧電圧ＶｄｄＴと接地電圧Ｇｎｄとの中間電圧を基準電圧ＶｒｅｆＮとして出力する。

ＮチャネルＭＯＳトランジスタ２４３，２４４は、昇圧電圧Ｖｐｐと接地電圧Ｇｎｄとの間に直列に接続され、それぞれのゲートは、自己のドレインと接続される。そして、ＮチャネルＭＯＳトランジスタ２４３と、ＮチャネルＭＯＳトランジスタ２４４との接続点から負電圧分割信号ＶｎｅｇＤｉｖが出力される。すなわち、ＮチャネルＭＯＳトランジスタ２４３および２４４は、昇圧電圧Ｖｐｐと負電圧Ｖｎｅｇとの中間電圧を負電圧分割信号ＶｎｅｇＤｉｖとして出力する。

差動増幅器２４５は、負電圧分割信号ＶｎｅｇＤｉｖと基準電圧ＶｒｅｆＮとの差分を増幅し、ＨレベルまたはＬレベルの負電圧検出信号ＶｎｅｇＤｅｔをポンプ回路１００へ出力する。

上述のように、ディテクタ回路２４０は、昇圧電圧Ｖｐｐと負電圧Ｖｎｅｇとの中間電圧である負電圧分割信号ＶｎｅｇＤｉｖが、内部降圧電圧ＶｄｄＴから生成された基準電圧ＶｒｅｆＮと一致するように、負電圧検出信号ＶｎｅｇＤｅｔを出力するので、負電圧Ｖｎｅｇは、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差の温度特性と等しい温度特性をもつ。

図３９は、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差が温度によらず一定である場合の内部電源の電圧を示す図である。

図３９を参照して、負電圧Ｖｎｅｇの絶対値は、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差に一致する。そのため、昇圧電圧Ｖｐｐおよび内部降圧電圧ＶｄｄＴが負の温度特性をもっている場合であっても、その電位差が温度によらずΔＶ１であれば、負電圧Ｖｎｅｇの絶対値も、温度によらずΔＶ１となる。

図４０は、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差が負の温度特性をもつ場合の内部電源の電圧を示す図である。

図４０を参照して、上述したように、負電圧Ｖｎｅｇの絶対値は、昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差に一致する。そのため、たとえば低温側における昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差がΔＶ２であり、高温側における昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差がΔＶ３（ΔＶ２＞ΔＶ３）であるとすると、負電圧Ｖｎｅｇは、低温側においてその絶対値が増加し、負の温度特性をもつ。

負電圧Ｖｎｅｇが負の特性をもつことで、図５に示すようなメモリアレイにおいて、書込みデータ線対ＺＷＤＬに与える負電圧を低温時のメモリセルのしきい値の上昇に応じて、その絶対値を大きくすることができ、Ｌレベルの書込みを確実に行なえるという利点が生じる。

図３１に示されるようなしきい値トランジスタとチャネル抵抗とで構成される基準電圧回路は、一般的に占有面積が大きく、また、温度特性の調整に多大な時間を要することがある。そこで、ディテクタ回路２４０では、占有面積を抑制し、設計効率の改善および項精度化を実現するように構成される。

図４１は、ディテクタ回路２４０を構成するトランジスタの断面構造の概略図である。
図４１（ａ）は、ＰチャネルＭＯＳトランジスタ２４１，２４２の断面構造である。

図４１（ｂ）は、ＮチャネルＭＯＳトランジスタ２４３，２４４の断面構造である。
図４１（ａ）を参照して、ＰチャネルＭＯＳトランジスタ２４１は、Ｐ型半導体基板２５０上に形成されるＮ型ウェル領域２５２内に形成される。一方、ＰチャネルＭＯＳトランジスタ２４２は、Ｐ型半導体基板２５０上に形成されるＮ型ウェル領域２５１内に形成される。

ＰチャネルＭＯＳトランジスタ２４１は、Ｎ型ウェル領域２５２内に形成されるＰ型不純物領域２５８と、Ｐ型不純物領域２５９と、Ｎ型不純物領域２６０とを含み、これらは、互いに間隔をおいて形成される。そして、ＰチャネルＭＯＳトランジスタ２４１は、Ｐ型不純物領域２５８とＰ型不純物領域２５９との間のＮ型ウェル領域２５２表面に、ゲート絶縁膜（図示しない）を介して配置されるゲート電極２５９を含む。

また、ＰチャネルＭＯＳトランジスタ２４２は、Ｎ型ウェル領域２５１内に形成されるＰ型不純物領域２５３と、Ｐ型不純物領域２５４と、Ｎ型不純物領域２５６とを含み、これらは、互いに間隔をおいて形成される。そして、ＰチャネルＭＯＳトランジスタ２４２は、Ｐ型不純物領域２５３とＰ型不純物領域２５４との間のＮ型ウェル領域２５１表面に、ゲート絶縁膜（図示しない）を介して配置されるゲート電極２５５を含む。

Ｎ型ウェル領域２５２は、Ｎ型不純物領域２６０を介して内部降圧電圧ＶｄｄＴにバイアスされる。そして、Ｐ型不純物領域２５８は、内部降圧電圧ＶｄｄＴと接続される。

Ｎ型ウェル領域２５１は、Ｎ型不純物領域２５６を介して基準電圧ＶｒｅｆＮにバイアスされる。そして、Ｐ型不純物領域２５３，２５４およびゲート電極２５９は、基準電圧ＶｒｅｆＮと接続される。また、Ｐ型不純物領域２５３およびゲート電極２５５は、接地電圧Ｇｎｄと接続される。

図４１（ｂ）を参照して、ＮチャネルＭＯＳトランジスタ２４３は、Ｐ型半導体基板２６２上にＮ型ウェル領域２６３を介して形成されるＮ型ウェル領域２７５内に形成される。一方、ＮチャネルＭＯＳトランジスタ２４４は、Ｐ型半導体基板２６２上にＮ型ウェル領域２６３を介して形成されるＰ型ウェル領域２７６内に形成される。そして、Ｐ型ウェル領域２７５とＰ型ウェル領域２７６は、Ｎ型ウェル領域２６３上に形成されるＮ型ウェル領域２６５を介して配置され、これらの両端には、Ｎ型ウェル領域２６３上に形成されるＮ型ウェル領域２６６および２６４がそれぞれ配置される。

ＮチャネルＭＯＳトランジスタ２４３は、Ｐ型ウェル領域２７５内に形成されるＮ型不純物領域２７３と、Ｎ型不純物領域２７２と、Ｐ型不純物領域２７１とを含み、これらは、互いに間隔をおいて形成される。そして、ＮチャネルＭＯＳトランジスタ２４３は、Ｎ型不純物領域２７３とＮ型不純物領域２７２との間のＰ型ウェル領域２７５表面に、ゲート絶縁膜（図示しない）を介して配置されるゲート電極２７４を含む。

また、ＮチャネルＭＯＳトランジスタ２４４は、Ｐ型ウェル領域２７６内に形成されるＮ型不純物領域２６９と、Ｎ型不純物領域２６８と、Ｐ型不純物領域２６７とを含み、これらは、互いに間隔をおいて形成される。そして、ＮチャネルＭＯＳトランジスタ２４４は、Ｎ型不純物領域２６９とＮ型不純物領域２６８との間のＰ型ウェル領域２７６表面に、ゲート絶縁膜（図示しない）を介して配置されるゲート電極２７０を含む。

Ｐ型ウェル領域２７５は、Ｐ型不純物領域２７１を介して負電圧分割信号ＶｎｅｇＤｉｖにバイアスされる。そして、Ｎ型不純物領域２６９，２７２、Ｐ型不純物領域２７１およびゲート電極２７０は、負電圧分割信号ＶｎｅｇＤｉｖと接続される。

Ｐ型ウェル領域２７６は、Ｐ型不純物領域２６７を介して負電圧Ｖｎｅｇにバイアスされる。そして、Ｎ型不純物領域２６８は、負電圧Ｖｎｅｇと接続される。

Ｎ型不純物領域２７３およびゲート電極２７４は、昇圧電圧Ｖｐｐと接続される。
なお、図３８を参照して、電源が投入された直後において、内部降圧電圧ＶｄｄＴおよび昇圧電圧Ｖｐｐは、接地電圧Ｇｎｄから所定の時定数をもって立ち上がるが、内部降圧電圧ＶｄｄＴと昇圧電圧Ｖｐｐとの電位差によっては、ディテクタ回路２８０が誤動作する可能性がある。そのため、Ｖｎｅｇポンプ回路１００のポンプ動作が過剰となり、より負値の大きい負電圧Ｖｎｅｇが生じる可能性がある。すなわち、負電圧Ｖｎｅｇ＝内部降圧電圧ＶｄｄＴ−昇圧電圧Ｖｐｐであるので、昇圧電圧Ｖｐｐ≧内部降圧電圧ＶｄｄＴ＋０．５Ｖが成立すると、負電圧Ｖｎｅｇが−０．５Ｖ以下となり、誤動作を生じる可能性がある。そこで、いかなる状況においても誤動作を回避するためには、内部電源発生回路は、昇圧電圧Ｖｐｐ＜内部降圧電圧ＶｄｄＴ＋０．５Ｖが成立するように、内部電源の生成を制御することが好ましい。

また、実施の形態１２においては、基準電圧発生回路において基準電圧ＶｒｅｆＮを生成する必要はない。

この発明の実施の形態１２によれば、基準電圧を生成する回路において、占有面積が大きく、温度特性の調整に多大な時間を要するチャネル抵抗としきい値トランジスタを必要としないので、占有面積を抑制し、設計効率の改善および項精度化を実現できる。

［実施の形態１３］
実施の形態１２に説明したディテクタ回路では、基準電圧ＶｒｅｆＮは、内部降圧電圧ＶｄｄＴと昇圧電圧Ｖｐｐとの差に応じて一意に決定される。一方、実施の形態１３においては、基準電圧ＶｒｅｆＮの電圧レベルを変更可能とし、より自由度を高めたディテクタ回路を説明する。

図４２は、実施の形態１３に従う内部電源発生回路の要部である。
図４２を参照して、実施の形態１３に従う内部電源発生回路は、ディテクタ回路２８０と、Ｖｎｅｇポンプ回路１００とを含む。

Ｖｎｅｇポンプ回路１００は、実施の形態５と同様であるので、詳細な説明は繰返さない。

ディテクタ回路２４０は、図３８に示すディテクタ回路２４０において、基準電圧ＶｒｅｆＮの出力ノードにレベル変換回路２８１を介挿したものである。

レベル変換回路２８１は、ＰチャネルＭＯＳトランジスタ２４１および２４２において生成される基準電圧ＶｒｅｆＮを受け、その電圧レベルに所定の電位差を加算または減算して出力する。

その他については、ディテクタ回路２４０と同様であるので、詳細な説明は繰返さない。

図４３は、レベル変換回路２８１の概略構成図である。
図４３を参照して、レベル変換回路２８１は、ＰチャネルＭＯＳトランジスタ２９０，２９１，２９３，２９５，２９６，２９８と、ＮチャネルＭＯＳトランジスタ２９２，２９４，２９７，２９９とからなる。

ＰチャネルＭＯＳトランジスタ２９０および２９５は、サイズが互いに同一であり、それぞれ外部電源電圧ＶｄｄＨと接続される。そして、ＰチャネルＭＯＳトランジスタ２９０および２９５は、そのゲートに共通の定電流ＩＣＯＮＳＴを受け、外部電源電圧ＶｄｄＨから同一の電流を供給する。

ＰチャネルＭＯＳトランジスタ２９１とＮチャネルＭＯＳトランジスタ２９２とは、ＰチャネルＭＯＳトランジスタ２９０と接地電圧Ｇｎｄとの間に直列に接続される。また、ＰチャネルＭＯＳトランジスタ２９３とＮチャネルＭＯＳトランジスタ２９４とは、ＰチャネルＭＯＳトランジスタ２９０と接地電圧Ｇｎｄとの間に直列に接続される。

ＰチャネルＭＯＳトランジスタ２９１のゲートには、基準電圧ＶｒｅｆＮが与えられ、ＮチャネルＭＯＳトランジスタ２９２および２９４のゲートは、ＮチャネルＭＯＳトランジスタ２９２のドレインと共通に接続される。

ＰチャネルＭＯＳトランジスタ２９６とＮチャネルＭＯＳトランジスタ２９７とは、ＰチャネルＭＯＳトランジスタ２９５と接地電圧Ｇｎｄとの間に直列に接続される。また、ＰチャネルＭＯＳトランジスタ２９８とＮチャネルＭＯＳトランジスタ２９９とは、ＰチャネルＭＯＳトランジスタ２９５と接地電圧Ｇｎｄとの間に直列に接続される。

ＰチャネルＭＯＳトランジスタ２９６のゲートは、ＰチャネルＭＯＳトランジスタ２９３のゲートと接続され、かつ、ＰチャネルＭＯＳトランジスタ２９３のドレインと接続される。ＮチャネルＭＯＳトランジスタ２９７および２９９のゲートは、ＮチャネルＭＯＳトランジスタ２９７のドレインと共通に接続される。

ＰチャネルＭＯＳトランジスタ２９８のゲートは、出力ノードと接続され、かつ、ＰチャネルＭＯＳトランジスタ２９８のドレインと接続される。

ＰチャネルＭＯＳトランジスタ１９２，２９３，２９６，２９８は、いずれも同一サイズである。そして、ＰチャネルＭＯＳトランジスタ２９１，２９３およびＮチャネルＭＯＳトランジスタ２９１，２９３は、カレントミラー回路を構成し、ＰチャネルＭＯＳトランジスタ２９６，２９８およびＮチャネルＭＯＳトランジスタ２９７，２９９は、カレントミラー回路を構成する。

ＮチャネルＭＯＳトランジスタ２９２および２９９は、チャネル幅Ｗが可変であり、要求される特性に応じて、チャネル幅Ｗが変更される。実施の形態１３においては、一例として、ＮチャネルＭＯＳトランジスタ２９２は、ＮチャネルＭＯＳトランジスタ２９４のチャネル幅Ｗに比較して、１〜１０倍の範囲でチャネル幅Ｗを変更できる。同様に、ＮチャネルＭＯＳトランジスタ２９９は、ＮチャネルＭＯＳトランジスタ２９７のチャネル幅Ｗに比較して、１〜１０倍の範囲でチャネル幅Ｗを変更できる。

一般的に、トランジスタのチャネル幅Ｗ比を約１０倍にすると、出力電位は約±０．１Ｖ変化する。そのため、ＮチャネルＭＯＳトランジスタ２９２および２９９のチャネル幅Ｗを変更することで、それぞれのカレントミラー回路におけるミラー比が変化する。たとえば、ＮチャネルＭＯＳトランジスタ２９２のチャネル幅ＷをＮチャネルＭＯＳトランジスタ２９４のチャネル幅Ｗの１０倍にすると、ＰチャネルＭＯＳトランジスタ２９１のゲートに与えられた電圧に０．１Ｖ加算された電圧がＰチャネルＭＯＳトランジスタ２９６のゲートへ与えられる。また、ＮチャネルＭＯＳトランジスタ２９９のチャネル幅ＷをＮチャネルＭＯＳトランジスタ２９９のチャネル幅Ｗの１０倍にすると、ＰチャネルＭＯＳトランジスタ２９１のゲートに与えられた電圧から０．１Ｖ減算された電圧が出力される。

すなわち、ＮチャネルＭＯＳトランジスタ２９２は、入力される基準電圧ＶｒｅｆＮを０〜０．１Ｖの範囲で増加させ、ＮチャネルＭＯＳトランジスタ２９９は、入力される基準電圧ＶｒｅｆＮを０〜０．１Ｖの範囲で減少させる。したがって、レベル変換回路２８１は、入力される基準電圧ＶｒｅｆＮを±０．１Ｖの範囲で変化させることができる。

再度、図４２を参照して、差動増幅器２４５は、基準電圧ＶｒｅｆＮと負電圧分割信号ＶｎｅｇＤｉｖとを比較するが、負電圧分割信号ＶｎｅｇＤｉｖ＝（昇圧電圧Ｖｐｐ＋負電圧Ｖｎｅｇ）／２であるので、基準電圧ＶｒｅｆＮを±０．１の範囲で変化させることは、出力される負電圧Ｖｎｅｇを±０．２Ｖの範囲で変化させることを意味する。

したがって、実施の形態１３に従う内部電源発生回路においては、負電圧Ｖｎｅｇを−０．５±０．２Ｖの範囲で最適値を出力させることができる。

この発明の実施の形態１３によれば、実施の形態１２における効果に加えて、基準電圧を調整することにより、所望の負電圧を生成させることができる。よって、より自由度を高くすることができ、さまざまな回路への適用を実現できる。

［実施の形態１４］
実施の形態９〜１３においては、基準電圧が予め定めた１つの温度特性をもつように構成される場合について説明した。一方、実施の形態１４においては、基準電圧が複数の温度特性をもつように構成される場合について説明する。

一般的に、負の温度特性をもつ内部電源を生成することで、回路の安定動作および電圧下限特性を改善できるが、メモリの仕様条件（動作速度、動作電圧、消費電力など）に応じて、異なる温度特性が要求される場合がある。また、電源回路の設計には、高度な設計およびシミュレーションノウハウの蓄積が必要である。そのため、最適な温度特性を決定するには、大規模ＳＰＩＣＥシミュレーションを行なう必要があり、設計期間が長期化してしまう。

そこで、切換可能な複数の温度特性をもつように電源を構成することで、さまざまな要求に対応することができる。

図４４は、実施の形態１４に従う基準電圧発生回路２００の概略構成図である。
図４４を参照して、基準電圧発生回路２００は、ＰチャネルＭＯＳトランジスタ２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８，２０９からなる。

ＰチャネルＭＯＳトランジスタ２０１は、外部電源電圧ＶｄｄＨと接続され、定電流発生回路（図示しない）からゲートに与えられる定電流ＩＣＯＮＳＴに応じた貫通電流を供給する。

ＰチャネルＭＯＳトランジスタ２０２は、ＰチャネルＭＯＳトランジスタ２０１と接続され、そのゲートは接地電圧Ｇｎｄと接続される。そして、ＰチャネルＭＯＳトランジスタ２０２は、チャネル抵抗として機能し、その抵抗値と貫通電流に応じた電位差を生じる。また、ＰチャネルＭＯＳトランジスタ２０２は、ＰチャネルＭＯＳトランジスタ２０１との接続点から基準電圧ＶｒｅｆＳまたはＶｒｅｆＰ（以下、ＶｒｅｆＰまたはＶｒｅｆＳを意図して単にＶｒｅｆと称す）を出力する。さらに、ＰチャネルＭＯＳトランジスタ２０２は、そのチャネル長さＬが可変であり、要求される特性に応じて、チャネル抵抗が変更される。

ＰチャネルＭＯＳトランジスタ２０３，２０７，２０９は、ＰチャネルＭＯＳトランジスタ２０２のドレインと共通に接続される。そして、ＰチャネルＭＯＳトランジスタ２０３，２０７，２０９は、要求される特性に応じてゲートにＬレベルの信号を受ける。

ＰチャネルＭＯＳトランジスタ２０４，２０６は、ＰチャネルＭＯＳトランジスタ２０３と接地電圧Ｇｎｄとの間の直列に接続され、ＰチャネルＭＯＳトランジスタ２０８は、ＰチャネルＭＯＳトランジスタ２０７と接地電圧Ｇｎｄとの間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ２０４，２０６，２０８のソースは、それぞれ自己のドレインと接続され、しきい値トランジスタとして機能する。

以下、基準電圧発生回路２００の動作について説明する。ＰチャネルＭＯＳトランジスタ２０２は、チャネル抵抗として機能するので、正の温度特性をもつ。一方、ＰチャネルＭＯＳトランジスタ２０４，２０６，２０８は、それぞれしきい値トランジスタとして機能するので、負の温度特性をもつ。したがって、貫通電流が流れる経路を切換えることで、全体の温度特性を変更する。

たとえば、温度特性をもたない基準電圧が必要な場合には、ユーザは、ＰチャネルＭＯＳトランジスタ２０７のゲートへＬレベルの信号を与える。すると、ＰチャネルＭＯＳトランジスタ２０１から供給される貫通電流は、ＰチャネルＭＯＳトランジスタ２０２，２０７および２０８を通過する。そのため、基準電圧発生回路２００は、ＰチャネルＭＯＳトランジスタ２０２および２０８に応じた基準電圧Ｖｒｅｆを出力する。したがって、貫通電流をｉ、ＰチャネルＭＯＳトランジスタ２０２のチャネル抵抗をＲｃ、ＰチャネルＭＯＳトランジスタ２０８のしきい値をいずれもＶｔｈとすると、基準電圧Ｖｒｅｆ＝Ｒｃ×ｉ＋Ｖｔｈとなる。

ここで、ＰチャネルＭＯＳトランジスタ２０２における正の温度特性と、ＰチャネルＭＯＳトランジスタ２０８における負の温度特性とが互いに相殺されるように、ＰチャネルＭＯＳトランジスタ２０２および２０８を選定する。すると、基準電圧発生回路２００は、温度特性をもたない基準電圧Ｖｒｅｆを出力する。

次に、負の温度特性をもつ基準電圧が必要な場合には、ユーザは、ＰチャネルＭＯＳトランジスタ２０３のゲートへＬレベルの信号を与える。すると、ＰチャネルＭＯＳトランジスタ２０１から供給される貫通電流は、ＰチャネルＭＯＳトランジスタ２０２，２０３，２０４および２０６を通過する。そのため、基準電圧発生回路２００は、ＰチャネルＭＯＳトランジスタ２０２，２０４，２０６に応じた基準電圧Ｖｒｅｆを出力する。したがって、基準電圧Ｖｒｅｆ＝Ｒｃ×ｉ＋２Ｖｔｈとなる。

ここで、ＰチャネルＭＯＳトランジスタ２０８と同一であるＰチャネルＭＯＳトランジスタ２０４および２０６を選定する。すると、ＰチャネルＭＯＳトランジスタ２０４および２０６における正の温度特性が優勢となるので、基準電圧発生回路２００は、正の温度特性をもつ基準電圧Ｖｒｅｆを出力する。

同様に、正の温度特性をもつ基準電圧が必要な場合には、ユーザは、ＰチャネルＭＯＳトランジスタ２０９のゲートへＬレベルの信号を与える。すると、ＰチャネルＭＯＳトランジスタ２０１から供給される貫通電流は、ＰチャネルＭＯＳトランジスタ２０２および２０９を通過する。そのため、基準電圧発生回路２００は、ＰチャネルＭＯＳトランジスタ２０２に応じた基準電圧Ｖｒｅｆを出力する。したがって、基準電圧Ｖｒｅｆ＝Ｒｃ×ｉとなる。

ここで、正の温度特性をもつしきい値トランジスタが存在しないので、基準電圧発生回路２００は、正の温度特性をもつ基準電圧Ｖｒｅｆを出力する。

たとえば、負の温度特性をもつ基準電圧を選択すると、図５に示すようなセンスアンプにおいて、ビット線対ＢＬ，ＺＢＬの間に配置されるトランジスタの低温時のしきい値上昇に応じて、ゲートに与える昇圧電圧Ｖｐｐを上昇させることができ、マージンを確保できるという利点が生じる。

また、負の温度特性をもつ基準電圧を選択すると、高温時におけるメモリセルのオフリーク電流の増加に応じて、メモリセルに与える昇圧電圧Ｖｐｐを上昇させることができ、リフレッシュサイクルの増加による過大な消費電力の発生を抑制できるという利点が生じる。

この発明の実施の形態１４によれば、さまざまな内部電源の温度特性を選択できるので、適用される回路の特性に応じて、必要な温度特性を得ることができる。よって、内部電源が必要とされるいずれの回路に対しても適用が可能である。

［実施の形態１５］
実施の形態１５においては、消費電力を抑制した中間電圧発生回路について説明する。

再度、図２３を参照して、中間電圧発生回路８は、フェードバック抵抗素子であるＰチャネルＭＯＳトランジスタ１１５およびＮチャネルＭＯＳトランジスタ１１８と、しきい値トランジスタであるＮチャネルＭＯＳトランジスタ１１６およびＰチャネルＭＯＳトランジスタ１１７とを流れる貫通電流が生じる。ＰチャネルＭＯＳトランジスタ１１５およびＮチャネルＭＯＳトランジスタ１１９は、そのゲートに中間電圧Ｖｂｌ／Ｖｃｐが与えられて貫通電流を制御するが、プロセス変動、温度変化および電圧変動などにより、貫通電流は大きく変動する。たとえば、１３０ｎｍ世代では、貫通電流は、０．１μＡ〜１０μＡの範囲で変動し、その変動幅は約１００倍にもなる。そのため、過剰な貫通電流が生じ、消費電力を抑制することができないことがあった。

図４５は、実施の形態１５に従う中間電圧発生回路３１０である。
図４５を参照して、中間電圧発生回路３１０は、ＰチャネルＭＯＳトランジスタ３１１，３１２，３１４，３１８と、ＮチャネルＭＯＳトランジスタ３１３，３１４，３１６，３１７とからなる。そして、中間電圧発生回路３１０は、フィードバック抵抗素子であるＰチャネルＭＯＳトランジスタ３１１と、しきい値トランジスタであるＮチャネルＭＯＳトランジスタ３１３との間に一定抵抗素子であるＰチャネルＭＯＳトランジスタ３１２を介挿し、かつ、フィードバック抵抗素子であるＮチャネルＭＯＳトランジスタ３１６と、しきい値トランジスタであるＰチャネルＭＯＳトランジスタ３１４との間に一定抵抗素子であるＮチャネルＭＯＳトランジスタ３１５を介挿したものである。

ＰチャネルＭＯＳトランジスタ３１２のゲートは、接地電圧Ｇｎｄと接続され、ＮチャネルＭＯＳトランジスタのゲートは内部降圧電圧ＶｄｄＴと接続される。そのため、ＰチャネルＭＯＳトランジスタ３１２およびＮチャネルＭＯＳトランジスタ３１５は、一定のチャネル抵抗を形成し、一定抵抗素子として機能する。

さらに、ＰチャネルＭＯＳトランジスタ３１２には、内部降圧電圧ＶｄｄＴと中間電圧Ｖｂｌ／Ｖｃｐとの電位差、すなわち中間電圧Ｖｂｌ／Ｖｃｐが最大の印加電圧となり、ＮチャネルＭＯＳトランジスタ３１５には、中間電圧Ｖｂｌ／Ｖｃｐと接地電圧Ｇｎｄとの電位差、すなわち中間電圧Ｖｂｌ／Ｖｃｐが最大の印加電圧となる。そのため、貫通電流は、ＰチャネルＭＯＳトランジスタ３１２およびＮチャネルＭＯＳトランジスタ３１５の一定抵抗成分と、中間電圧Ｖｂｌ／Ｖｃｐとに応じて決まる最大電流値に制限される。

よって、過剰な貫通電流の発生を抑制し、低消費電力を実現できる。
この発明の実施の形態１５によれば、中間電圧発生回路は、プロセス変動、温度変化および電圧変動などにより変化する貫通電流を所定の値に制限することができる。よって、プロセス変動、温度変化および電圧変動などの外乱に対して、消費電力の増加を抑制し、低消費電力化を実現できる。

なお、上述の説明においては、定電流回路を備える半導体装置について説明したが、特にこの構成に限られることはない。たとえば、ＳＩＰ（System In Package）により他のチップにおいて生成された定電流を受けるなど、外部から定電流を供給される構成としてもよい。

なお、上述した各実施の形態は、適宜組合せて実現してもよい。
なお、上述した実施の形態において示した外部電源電圧ＶｄｄＨ，ＶｄｄＬ、内部降圧電圧ＶｄｄＴ、昇圧電圧Ｖｐｐ、負電圧Ｖｎｅｇ、中間電圧Ｖｂｌ，Ｖｃｐのそれぞれ電圧値は、例示である。そのため、外部電源電圧ＶｄｄＨと外部電源電圧ＶｄｄＬとの電圧値の大小関係、内部降圧電圧ＶｄｄＴと昇圧電圧Ｖｐｐとの電圧値の大小関係、接地電圧Ｇｎｄと負電源Ｖｎｅｇとの電圧値の大小関係、および各基準電圧Ｖｒｅｆ，ＶｒｅｆＰ，ＶｒｅｆＳ，ＶｒｅｆＮの電圧値の大小関係が同様であれば、他の電圧値でもよいことは言うもまでもない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

実施の形態１に従う半導体装置の概略配置図である。 実施の形態１に従う半導体装置の要部を示す概略構成図である。 実施の形態１に従うメモリマクロの概略構成図である データパスと接続されるグローバルＩＯ線対ＧＩＯおよびＺＧＩＯを説明するための図である。 実施の形態１に従うメモリマクロの詳細な構成図である。 レベル変換器２１の概略構成図である。 実施の形態２に従うメモリマクロの概略構成図である。 実施の形態２に従うメモリマクロの詳細な構成図である。 実施の形態３に従うメモリマクロの概略構成図である。 実施の形態３に従うメモリマクロの詳細な構成図である。 実施の形態４に従うメモリマクロの概略構成図である。 実施の形態４に従うメモリマクロの詳細な構成図である。 実施の形態５に従う半導体装置の要部を示す概略構成図である。 実施の形態５に従う半導体装置の要部を示す図である。 ディープスタンバイモード１および２における内部電源および基準電圧の遷移状態を示す図である。 ＶｄｄＴ−ＶｄｄＬ直結回路の概略構成図である。 Ｖｐｐ−ＶｄｄＬ直結回路の概略構成図である。 Ｖｎｅｇ−Ｇｎｄ直結回路の概略構成図である。 内部電源発生回路の概略構成図である。 内部降圧電圧発生回路の回路図である。 昇圧電圧発生回路の回路図である。 負電圧発生回路の回路図である。 中間電圧発生回路の回路図である。 電源スタンバイモジュールの要部を示す図である。 基準電圧発生回路に含まれる基準電圧ＶｒｅｆＮ発生回路の概略構成図である。 実施の形態６に従うレベル変換回路の回路構成図である。 実施の形態７に従う基準電圧発生回路の要部を示す図である。 実施の形態８に従う半導体装置の要部を示す図である。 電源アクティブモジュールの回路構成図である。 電源アクティブモジュールの回路構成図である。 実施の形態９に従う電源スタンバイモジュールの要部を示す図である ゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を説明する図である。 チャネル抵抗およびしきい値と温度特性との関係を説明する図である。 基準電圧発生回路から出力される基準電圧に基づいて生成される内部電源の温度特性を示す図である。 昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差ΔＶの温度特性を示す図である。 実施の形態１０に従う電源スタンバイモジュールの要部を示す図である。 実施の形態１１に従う内部電源発生回路の要部である。 実施の形態１２に従う内部電源発生回路の要部である。 昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差が温度によらず一定である場合の内部電源の電圧を示す図である。 昇圧電圧Ｖｐｐと内部降圧電圧ＶｄｄＴとの電位差が負の温度特性をもつ場合の内部電源の電圧を示す図である。 ディテクタ回路を構成するトランジスタの断面構造の概略図である。 実施の形態１３に従う内部電源発生回路の要部である。 レベル変換回路の概略構成図である。 実施の形態１４に従う基準電圧発生回路の概略構成図である。 実施の形態１５に従う中間電圧発生回路である。

符号の説明

１ 半導体装置、２ 電源スタンバイモジュール、３，１５８ 電源アクティブモジュール、４．１，４．２，５４，６４，３６０ メモリマクロ、５ ロジック回路部、６ 定電流回路、７，１８０，１９６，２００，３３０ 基準電圧発生回路、８，３１０ 中間電圧発生回路、９，１５６ ディテクタ制御回路、１０ 内部電源発生回路、１１，１５５ 電源スタンバイモジュール、１２，６１，３６２ 制御回路、１３，４４ ロウカラムデコーダ、１４，５５ データパス、１５ センスアンプ部、１６ メモリアレイ、１７，１８，５６，６２，１５０，２８１ レベル変換回路、２０，２１，２８，２９ レベル変換器、２２ 制御部、２３，２４，４２，６０，２２７，３４６，３５６ バッファ回路、２５ ロウデコーダ、２６ ビットイコライザ線デコーダ、２７ カラムデコーダ、３０ ワード線ドライバ、３１ ビットイコライザ線ドライバ、３２ カラム線ドライバ、３４，３５，３６，３７，３８，４５，４６，４７，４８，７４，７５，７６，７７，７８，７９，８１，８２，８３，８４，８５，８７，８８，９１，９２，９３，９４，９５，９６，９７，９８，１０７，１０８，１０９，１１０，１１１，１１５，１１６，１１７，１１８，１１９，１２０，１２１，１２２，１２５，１２６，１２７，１２８，１３０，１３１，１３２，１３３，１３４，１４０，１４１，１４２，１４３，１４４，１４６，１４７，１４８，１４９，１５１，１６０，１６１，１６２，１６３，１６４，１６５，１６６，１６９，１７１，１７２，１７６，１７７，１７９，１８１，１８２，１８３，１８４，１８６，１８７，１８８，１８９，１９０，１９１，１９２，２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８，２０９，２２１，２２２，２２３，２２４，２２５，２２６，２２８，２２９，２３０，２４１，２４２，２４３，２４４，２９０，２９１，２９２，２９３，２９４，２９５，２９６，２９７，２９８，２９９，３１１，３１２，３１３，３１４，３１５，３１６，３１７，３１８，３２０，３２１，３２２，３２３，３４１，３４２，３４３，３４４，３５１，３５２，３５３，３５４，３７０，３７１ トランジスタ、３９，５７ プリアンプ、４０，５８ メインアンプ、４１，５９ ライトドライバ、１９，４９，５０，５１，７０，７１，７２，７３，８０，８６，１０２，１０３，１０５，１２３，１２４，１４５，１５７，１６８，１７３，１７４，１７５，１７８，３４５，３５５，３７３，３７６ インバータ、５９，９９，１５９，２２０，２４０，２８０ ディテクタ回路、６３ 制御部、６５ ＶｄｄＴ−ＶｄｄＬ直結回路、６６ Ｖｐｐ−ＶｄｄＬ直結回路、６７ Ｖｎｅｇ−Ｇｎｄ直結回路、６３，１７０，３７２，３７５ ＯＲ回路、９０ 内部降圧電圧発生回路、９８ 昇圧電圧発生回路、１００ ポンプ回路、１０１ クロック発生回路、１０４，１０６ 容量素子、１１２ 負電圧発生回路、１２９ 抵抗、１６７ ディテクタ、１９７ ポリシリコン抵抗、２４５ 差動増幅器、２５０，２６２ 半導体基板、２５１，２５２，２６３，２６５，２６６，２７５，２７６ ウェル領域、２５３，２５４，２５６，２５８，２５９，２６０，２６７，２６８，２６９，２７１，２７２，２７３ 不純物領域、２５５，２５９，２７０，２７４ ゲート電極、３４０ ＶｒｅｆＳバッファ回路、３５０ ＶｒｅｆＰバッファ回路、３７４ ＡＮＤ回路、ＢＩＡＳＬ バイアス電圧、ＢＬ，ＺＢＬ ビット線対、ＢＬＥＱ ビットイコライザ線、ＣＬＫ クロック信号、ＣＳＬ 列選択線、ＤｅｔＣｎｔ１，ＤｅｔＣｎｔ２ ディテクタ制御信号、ＤｅｔＣｎｔ ディテクタ制御信号、ＧＩＯ，ＺＧＩＯ グローバルＩＯ線対、Ｇｎｄ 接地電圧、ｉ，ｉ１，ｉ２，ｉ３，ｉ４，ｉ５ 貫通電流、ＩＣＯＮＳＴ 定電流、Ｌ チャネル長さ、Ｒｅｃｏｖｅｒ 復帰信号、Ｖｂｌ，Ｖｃｐ，Ｖｂｌ／Ｖｃｐ 中間電圧、ＶｄｄＨ 外部電源電圧、ＶｄｄＬ 外部電源電圧、ＶｄｄＴ 内部降圧電圧、Ｖｇｓ ソース間電圧、Ｖｎｅｇ 負電圧、ＶｎｅｇＤｅｔ，ＶｎｅｇＤｅｔ１，ＶｎｅｇＤｅｔ２ 負電圧検出信号、ＶｎｅｇＤｉｖ，ＶｎｅｇＤｉｖ１，ＶｎｅｇＤｉｖ２ 負電圧分割信号、Ｖｐｐ 昇圧電圧、Ｖｒｅｆ，ＶｒｅｆＰ，ＶｒｅｆＳ，ＶｒｅｆＮ 基準電圧、Ｗ チャネル幅、ＷＣＳＬ 書込み列選択線、ＷＤＬ，ＺＷＤＬ データ線対、ＷＬ ワード線、ＷＤＬ，ＺＷＤＬ 書込みデータ線対、ΔＶ 電位差。

Claims (19)

1. 装置外部から与えられる第１の外部電圧を降圧して内部降圧電圧を供給する電源モジュール部と、
   入力されるデータに基づいて論理演算が行なわれるロジック回路部と、
   メモリマクロとを備え、
   前記メモリマクロは、
   前記ロジック回路部に用いられるデータを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、
   メモリセルに接続されたビット線のデータをセンスするセンスアンプを含み、前記内部降圧電圧が供給される第１の負荷回路と、
   前記ロジック回路部とメモリセルとの間のデータの入出力が可能なデータ入出力回路を含み、前記第１の外部電圧より低い装置外部から与えられる第２の外部電圧が供給される第２の負荷回路とを有する、半導体装置。
2. 前記メモリマクロは、前記第２の外部電圧レベルの入力信号を前記内部降圧電圧レベルの第１の信号に変換して出力する第１のレベル変換回路をさらに有し、
   前記第１の負荷回路は、前記メモリアレイのいずれかの行および列を選択するロウカラムデコーダを含む、請求項１に記載の半導体装置。
3. 前記メモリマクロは、前記内部降圧電圧レベルの入力信号を前記第２の外部電圧レベルの第２の信号に変換して出力する第２のレベル変換回路をさらに有し、
   前記第１のレベル変換回路は、前記メモリマクロに与えられるメモリアレイの行および列のアドレスを示すアドレス信号ならびに前記メモリマクロの動作を指示するコマンド信号を前記入力信号として受け、前記第１の信号を出力し、
   前記第１の負荷回路は、前記第１の信号を受け、前記ロウカラムデコーダおよび前記第２のレベル変換回路へそれぞれ信号を出力する制御回路をさらに含み、
   前記第２の負荷回路は、前記センスアンプと前記データ入出力回路との間に接続されたデータパスを含み、
   前記第２のレベル変換回路は、前記制御回路の出力信号を前記入力信号として受け、前記第２の信号を前記データパスに出力する、請求項２に記載の半導体装置。
4. 前記メモリマクロは、前記内部降圧電圧レベルの入力信号を前記第２の外部電圧レベルの第３の信号に変換して出力し、かつ、前記第２の外部電圧レベルの入力信号を前記内部降圧電圧レベルの第４の信号に変換して出力する第３のレベル変換回路をさらに有し、
   前記第１のレベル変換回路は、前記メモリマクロに与えられるメモリアレイの行および列のアドレスを示すアドレス信号ならびに前記メモリマクロの動作を指示するコマンド信号を前記入力信号として受け、前記第１の信号を出力し、
   前記第１の負荷回路は、
   前記第１の信号を受け、前記ロウカラムデコーダへ信号を出力する制御回路と、
   前記センスアンプと前記第３のレベル変換回路との間に接続されたデータパスとをさらに含み、
   前記第３のレベル変換回路は、前記第３の信号を前記データ入出力回路へ出力し、かつ、前記第４の信号を前記データパスへ出力する、請求項２に記載の半導体装置。
5. 前記第１のレベル変換回路は、前記電源モジュール部から供給される前記内部降圧電圧を受けて駆動し、
   前記電源モジュール部は、前記データ入出力回路を介した前記ロジック回路部とのデータ入出力を停止および前記内部降圧電圧の供給を遮断させるスタンバイ指示信号を受け、前記内部降圧電圧の供給を遮断させるスタンバイ回路を有し、
   前記スタンバイ回路は、前記内部降圧電圧の供給を遮断した後、前記内部降圧電圧の供給を再開する際に、前記第１のレベル変換回路へ供給する前記内部降圧電圧が所定の電圧値に回復するまで、前記第１のレベル変換回路からの前記第１の信号の出力を抑制する、請求項２に記載の半導体装置。
6. 前記第２の負荷回路は、
   前記メモリマクロに与えられるメモリアレイの行および列のアドレスを示すアドレス信号と、前記メモリマクロの動作を指示するコマンド信号とを入力信号として受け、前記第１のレベル変換回路へ出力する制御回路と、
   前記センスアンプと前記データ入出力回路との間に接続されたデータパスとを含み、
   前記第１のレベル変換回路は、前記制御回路の出力信号を前記入力信号として受け、前記第１の信号を前記ロウカラムデコーダへ出力する、請求項２に記載の半導体装置。
7. 入力されるデータに基づいて論理演算が行なわれるロジック回路部と、
   メモリマクロと、
   電源モジュール部とを備え、
   前記メモリマクロは、
   前記ロジック回路部に用いられるデータを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、
   装置外部から外部低電圧が供給され、前記ロジック回路部とメモリセルとの間のデータの入出力が可能なデータ入出力回路と、
   前記メモリセルのデータをリフレッシュするリフレッシュ手段と、
   前記入出力回路を介した前記ロジック回路部とのデータ入出力を停止させ、および前記リフレッシュ手段の活性化を指示する第１のスタンバイ指令信号を受け、前記リフレッシュ手段に活性化信号を出力する制御回路とを有し、
   前記電源モジュール部は、
   装置外部から与えられる前記外部低電圧より高い電圧である外部高電圧を降圧した内部降圧電圧を、前記メモリマクロに設けられた内部電源線に供給する内部降圧電圧回路と、
   前記入出力回路を介した前記ロジック回路部とのデータ入出力を停止させ、および前記リフレッシュ手段の非活性化を指示する第２のスタンバイ指示信号を受け、前記内部降圧電圧回路を非活性化させ、かつ、前記内部電源線に前記外部低電圧を供給させるスタンバイ回路とを有する、半導体装置。
8. 前記スタンバイ回路は、前記入出力回路を介した前記ロジック回路部とのデータ入出力を停止させ、前記リフレッシュ手段の非活性化を指示し、および前記内部電源線への電圧供給を遮断させる第３のスタンバイ指示信号を受け、前記内部降圧電圧回路を非活性化させ、かつ、前記内部電源線への前記外部低電圧および前記外部高電圧の供給を遮断させる、請求項７に記載の半導体装置。
9. 前記メモリマクロは、
   前記メモリアレイの各行に設けられたワード線と、
   前記ワード線を選択するワード線ドライバと、
   前記メモリセルを構成し、前記ワード線にゲート電極が接続されたＰチャネルＭＯＳトランジスタとをさらに含み、
   前記電源モジュール部は、
   前記内部降圧電圧より高い昇圧電圧を発生させる昇圧電圧発生回路と、
   装置外部から供給させる接地電圧より低い負電圧を発生させる負電圧発生回路とをさらに有し、
   前記スタンバイ回路は、
   前記第１のスタンバイ指令信号が与えられた第１のスタンバイモード時に前記昇圧電圧を、前記第２のスタンバイ指示信号が与えられた第２のスタンバイモード時に前記外部低電圧を、それぞれ前記ワード線ドライバに供給する第１の直結回路と、
   前記第１のスタンバイモード時に前記負電圧を、前記第２のスタンバイモード時に接地電圧を、それぞれ前記ワード線ドライバに供給する第２の直結回路とを有する、請求項７または８に記載の半導体装置。
10. 前記電源モジュール部は、前記第１のスタンバイモード時に前記負電源発生回路に参照として用いる基準電圧を与え、かつ、前記第２のスタンバイモード時に前記基準電圧の供給を止める基準電圧発生回路をさらに有する、請求項９に記載の半導体装置。
11. 前記電源モジュール部は、前記第２のスタンバイ指令信号が与えられた第１のスタンバイモード時に前記負電源発生回路に参照として用いる基準電圧を与え、かつ、前記第３のスタンバイ指示信号が与えられた第２のスタンバイモード時に前記基準電圧の供給を止める基準電圧発生回路をさらに含み、
    前記基準電圧発生回路は、前記基準電圧を増幅するバッファ回路を含み、
    前記スタンバイ回路は、前記第１および第２のスタンバイモードから復帰する際に、前記バッファ回路における駆動能力を増幅させる、請求項７または８に記載の半導体装置。
12. 基準電圧を生成する基準電圧発生回路と、
    前記基準電圧発生回路において生成された前記基準電圧に従い、各々が外部電圧から内部電圧を生成する複数の内部電源発生回路と、
    前記複数の内部電源発生回路とそれぞれ対応付けられ、前記内部電圧を受けて駆動する複数のメモリマクロと、
    外部からの指令に応じて、スタンバイ状態に移行し消費電力を抑制するスタンバイ回路とを備え、
    前記複数のメモリマクロの各々は、
    データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、
    メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含み、
    前記複数の内部電源発生回路から出力される前記内部電圧の配線は、共通に接続され、
    前記スタンバイ回路は、前記スタンバイモードに移行すると、前記複数の内部電源発生回路のうち予め定められた数の前記内部電源発生回路における駆動電流を抑制する、半導体装置。
13. 前記スタンバイ回路は、前記複数の内部電源発生回路のうち１つの内部電源発生回路を除いて、他の内部電源発生回路における駆動電流を抑制する、請求項１２に記載の半導体装置。
14. 前記複数の内部電源発生回路の各々は、負電圧の前記内部電圧を生成する、請求項１２または１３に記載の半導体装置。
15. 前記基準電圧発生回路は、温度の上昇に伴い生成する前記基準電圧の電圧レベル絶対値を減少させる、請求項１０〜１４のいずれか１項に記載の半導体装置。
16. 定電流を生成する定電流回路をさらに備え、
    前記基準電圧発生回路は、
    ゲートに接地電圧が与えられ、ソースとドレインとの間に所定の抵抗値を生じる第１のトランジスタと、
    ゲートおよびドレインに共通の電圧が与えられ、ソースとドレインとの間に所定の電圧降下を生じる第２のトランジスタとを含み、
    前記基準電圧発生回路は、直列に接続された前記第１および第２のトランジスタに前記定電流を流すことで、前記基準電圧を生成する、請求項１５に記載の半導体装置。
17. 装置外部から与えられる外部電圧を降圧して内部降圧電圧を供給する電源モジュール部と、
    入力されるデータに基づいて論理演算が行なわれるロジック回路部と、
    データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含むメモリマクロとを備え、
    前記電源モジュールは、
    前記内部降圧電圧を供給するために参照として用いる第１の基準電圧を与える基準電圧発生回路と、
    正電圧の前記外部電圧を受けて負電圧の内部電圧を生成するポンプ回路と、
    前記ポンプ回路を制御するディテクタ回路とを含み、
    前記ディテクタ回路は、前記内部降圧電圧を所定の比率で分配した電圧および前記第１の基準電圧を用いて、前記負電圧を生成するための参照となる第２の基準電圧を生成し、かつ、前記第２の基準電圧と前記ポンプ回路から出力される前記負電圧とを比較し、前記ポンプ回路を制御する制御信号を生成する、半導体装置。
18. 装置外部から与えられる外部電圧を降圧して複数の内部電圧を供給する電源モジュール部と、
    入力されるデータに基づいて論理演算が行なわれるロジック回路部と、
    データを保持可能な複数のメモリセルが行列状に配列されたメモリアレイと、メモリセルに接続されたビット線のデータをセンスするセンスアンプとを含むメモリマクロとを備え、
    前記電源モジュールは、
    前記外部電圧を降圧して第１および第２の内部電圧を生成する内部降圧電圧回路と、
    正電圧の前記外部電圧を受けて負電圧の内部電圧を生成するポンプ回路と、
    前記ポンプ回路を制御するディテクタ回路とを含み、
    前記第２の内部電圧は、前記第１の内部電圧と前記外部電圧との間の電圧値をもち、
    前記ディテクタ回路は、前記第１の内部電圧と接地電圧とから生成される第１の中間電圧と、前記第２の内部電圧と前記ポンプ回路が出力する負電圧とから生成される第２の中間電圧とを比較し、前記ポンプ回路を制御する制御信号を生成する、半導体装置。
19. 前記ディテクタ回路は、前記第１の中間電圧の電圧値を調整するレベル変換回路を含む、請求項１８に記載の半導体装置。

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