JPH10144879A - ワード線ドライバ回路及び半導体記憶装置 - Google Patents
ワード線ドライバ回路及び半導体記憶装置Info
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- JPH10144879A JPH10144879A JP8294031A JP29403196A JPH10144879A JP H10144879 A JPH10144879 A JP H10144879A JP 8294031 A JP8294031 A JP 8294031A JP 29403196 A JP29403196 A JP 29403196A JP H10144879 A JPH10144879 A JP H10144879A
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Abstract
(57)【要約】
【課題】素子数を削減することができ、デコーダピッチ
へのレイアウトが容易であり、かつ製造価格の低減化を
図る。 【解決手段】内部ロジック電源電圧の振幅を持つロウデ
コード信号がゲートに供給され、ソース、ドレイン間の
電流通路の一端が電源電圧ＶWLh が供給されるノードに
接続され、ソース、ドレイン間の電流通路の他端がワー
ド線ＷＬに接続されたＰチャネル型ＭＯＳトランジスタ
２１と、上記入力信号がゲートに供給され、ソース、ド
レイン間の電流通路の一端が負の値を有する電源電圧Ｖ
WLl が供給されるノードに接続され、ソース、ドレイン
間の電流通路の他端がワード線ＷＬに接続されたＮチャ
ネル型ＭＯＳトランジスタ２２とからなるＣＭＯＳイン
バータ２３を具備し、このＣＭＯＳインバータ２３の回
路閾値が、内部ロジック電源電圧で動作する他のＣＭＯ
Ｓインバータの回路閾値よりも高く設定されている。
へのレイアウトが容易であり、かつ製造価格の低減化を
図る。 【解決手段】内部ロジック電源電圧の振幅を持つロウデ
コード信号がゲートに供給され、ソース、ドレイン間の
電流通路の一端が電源電圧ＶWLh が供給されるノードに
接続され、ソース、ドレイン間の電流通路の他端がワー
ド線ＷＬに接続されたＰチャネル型ＭＯＳトランジスタ
２１と、上記入力信号がゲートに供給され、ソース、ド
レイン間の電流通路の一端が負の値を有する電源電圧Ｖ
WLl が供給されるノードに接続され、ソース、ドレイン
間の電流通路の他端がワード線ＷＬに接続されたＮチャ
ネル型ＭＯＳトランジスタ２２とからなるＣＭＯＳイン
バータ２３を具備し、このＣＭＯＳインバータ２３の回
路閾値が、内部ロジック電源電圧で動作する他のＣＭＯ
Ｓインバータの回路閾値よりも高く設定されている。
Description
【０００１】
【発明の属する技術分野】この発明はダイナミック型半
導体記憶装置に係り、特にワード線を駆動するワード線
ドライバ回路の改良に関する。
導体記憶装置に係り、特にワード線を駆動するワード線
ドライバ回路の改良に関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）のメモリセルでは、ＮチャネルのＭＯＳトランジス
タを用いたトランスファゲートを介して、ビット線電圧
をメモリキャパシタに書き込むようにしている。この書
き込みの際に、ビット線における高レベル電圧がトラン
スファゲートの閾値電圧分だけ低下してメモリキャパシ
タに書き込まれるのを避けるため、トランスファゲート
を駆動する信号電圧を昇圧して、電源電圧よりも高くし
ている。このトランスファゲートのゲート電極はワード
線に接続されており、このワード線の高レベル電圧は、
（ビット線電圧の高レベル電圧）＋（ＮチャネルＭＯＳ
トランジスタの閾値電圧）＋（プロセスのばらつきに対
するマージン）に相当する値を持つ昇圧電圧ＶPPに設定
されている（なお、この方式をワード線昇圧方式と称す
る）。
Ｍ）のメモリセルでは、ＮチャネルのＭＯＳトランジス
タを用いたトランスファゲートを介して、ビット線電圧
をメモリキャパシタに書き込むようにしている。この書
き込みの際に、ビット線における高レベル電圧がトラン
スファゲートの閾値電圧分だけ低下してメモリキャパシ
タに書き込まれるのを避けるため、トランスファゲート
を駆動する信号電圧を昇圧して、電源電圧よりも高くし
ている。このトランスファゲートのゲート電極はワード
線に接続されており、このワード線の高レベル電圧は、
（ビット線電圧の高レベル電圧）＋（ＮチャネルＭＯＳ
トランジスタの閾値電圧）＋（プロセスのばらつきに対
するマージン）に相当する値を持つ昇圧電圧ＶPPに設定
されている（なお、この方式をワード線昇圧方式と称す
る）。
【０００３】また、複数のワード線のうち、ロウデコー
ダにより選択されたものに対して上記の昇圧電圧ＶPPを
与え、非選択のワード線には低レベル電圧を与えるワー
ド線ドライバ回路は、上記昇圧電圧ＶPPが電源電圧とし
て供給され、高レベルの入力信号として昇圧電圧ＶPPが
供給される。
ダにより選択されたものに対して上記の昇圧電圧ＶPPを
与え、非選択のワード線には低レベル電圧を与えるワー
ド線ドライバ回路は、上記昇圧電圧ＶPPが電源電圧とし
て供給され、高レベルの入力信号として昇圧電圧ＶPPが
供給される。
【０００４】図９は、上記ワード線昇圧方式のＤＲＡＭ
におけるワード線ドライバ回路とセルアレイ部の配置状
態を示すパターン図であり、図１０は図９中のワード線
ドライバ回路部分の等価回路図である。図９、１０にお
いて、７１はｐウエル領域（ｐ−ｗｅｌｌ）、７２はｎ
ウエル領域（ｎ−ｗｅｌｌ）、７３はｐウエル領域であ
り、これらの各ウエル領域中にワード線ドライバ回路を
構成するＮチャネル型のＭＯＳトランジスタ８１のソー
ス、ドレイン、Ｐチャネル型のＭＯＳトランジスタ８２
のソース、ドレイン及びＮチャネル型のＭＯＳトランジ
スタ８３のソース、ドレインを構成するｎ型拡散層７
４、ｐ型拡散層７５、ｎ型拡散層７６が形成されてい
る。また、７７はロウデコーダからの出力が供給される
ゲート配線、７８は多結晶シリコンからなるワード線
（ＷＬ）である。また、ｎウエル領域７９に形成された
ｐウエル領域８０内にはメモリセル内のトランスファゲ
ート（図示せず）が形成される。なお、図９中、ＢＬ、
／ＢＬは図示しないメモリセルが接続されるビット線対
であり、ＳＡはメモリセルからの読み出し電圧を増幅し
てデータセンスを行うセンスアンプである。
におけるワード線ドライバ回路とセルアレイ部の配置状
態を示すパターン図であり、図１０は図９中のワード線
ドライバ回路部分の等価回路図である。図９、１０にお
いて、７１はｐウエル領域（ｐ−ｗｅｌｌ）、７２はｎ
ウエル領域（ｎ−ｗｅｌｌ）、７３はｐウエル領域であ
り、これらの各ウエル領域中にワード線ドライバ回路を
構成するＮチャネル型のＭＯＳトランジスタ８１のソー
ス、ドレイン、Ｐチャネル型のＭＯＳトランジスタ８２
のソース、ドレイン及びＮチャネル型のＭＯＳトランジ
スタ８３のソース、ドレインを構成するｎ型拡散層７
４、ｐ型拡散層７５、ｎ型拡散層７６が形成されてい
る。また、７７はロウデコーダからの出力が供給される
ゲート配線、７８は多結晶シリコンからなるワード線
（ＷＬ）である。また、ｎウエル領域７９に形成された
ｐウエル領域８０内にはメモリセル内のトランスファゲ
ート（図示せず）が形成される。なお、図９中、ＢＬ、
／ＢＬは図示しないメモリセルが接続されるビット線対
であり、ＳＡはメモリセルからの読み出し電圧を増幅し
てデータセンスを行うセンスアンプである。
【０００５】図１０に示されるワード線ドライバ回路に
おいて、Ｐ、Ｎチャネル型のＭＯＳトランジスタ８１、
８２の各ゲートには、選択時に昇圧電圧ＶPPとなるロウ
デコーダからのデコード出力信号が供給される。また、
Ｐチャネル型のＭＯＳトランジスタ８２のソースには、
選択時に昇圧電圧ＶPPとなる信号ＷＤＬＶが供給され
る。Ｎチャネル型のＭＯＳトランジスタ８３のゲートに
は上記信号ＷＤＬＶとは逆の論理レベルを持ち、高レベ
ル電圧が上記昇圧電圧ＶPPよりも低い通常の電源電圧Ｖ
DDの信号／ＷＤＬＶが供給される。
おいて、Ｐ、Ｎチャネル型のＭＯＳトランジスタ８１、
８２の各ゲートには、選択時に昇圧電圧ＶPPとなるロウ
デコーダからのデコード出力信号が供給される。また、
Ｐチャネル型のＭＯＳトランジスタ８２のソースには、
選択時に昇圧電圧ＶPPとなる信号ＷＤＬＶが供給され
る。Ｎチャネル型のＭＯＳトランジスタ８３のゲートに
は上記信号ＷＤＬＶとは逆の論理レベルを持ち、高レベ
ル電圧が上記昇圧電圧ＶPPよりも低い通常の電源電圧Ｖ
DDの信号／ＷＤＬＶが供給される。
【０００６】このような構成のワード線ドライバ回路で
は、信号ＷＤＬＶが昇圧電圧ＶPPになっている選択時、
ロウデコーダからのデコード出力信号が接地電圧ＶSSの
ときはＰチャネル型のＭＯＳトランジスタ８２が導通
し、ワード線ＷＬには昇圧電圧ＶPPが出力される。ま
た、選択時にロウデコーダからのデコード出力信号がＶ
PPのときはＮチャネル型のＭＯＳトランジスタ８１が導
通し、ワード線ＷＬには接地電圧ＶSSが出力される。一
方、ワード線ドライバ回路の非選択時には、信号／ＷＤ
ＬＶがＶDDとなり、Ｎチャネル型のＭＯＳトランジスタ
８３が導通して、ワード線ＷＬは接地電圧ＶSSに保持さ
れる。
は、信号ＷＤＬＶが昇圧電圧ＶPPになっている選択時、
ロウデコーダからのデコード出力信号が接地電圧ＶSSの
ときはＰチャネル型のＭＯＳトランジスタ８２が導通
し、ワード線ＷＬには昇圧電圧ＶPPが出力される。ま
た、選択時にロウデコーダからのデコード出力信号がＶ
PPのときはＮチャネル型のＭＯＳトランジスタ８１が導
通し、ワード線ＷＬには接地電圧ＶSSが出力される。一
方、ワード線ドライバ回路の非選択時には、信号／ＷＤ
ＬＶがＶDDとなり、Ｎチャネル型のＭＯＳトランジスタ
８３が導通して、ワード線ＷＬは接地電圧ＶSSに保持さ
れる。
【０００７】一方、アドレス信号をデコードし、そのデ
コード出力信号に基づいて上記ワード線ドライバ回路に
供給する信号を発生するデコーダとして、上記昇圧電圧
ＶPPで所定の回路ノードをプリチャージしておき、内部
回路電圧レベル（ＶDD、ＶSS）の入力信号の入力レベル
判定を行うダイナミック回路方式によるレベル変換回路
が用いられている。
コード出力信号に基づいて上記ワード線ドライバ回路に
供給する信号を発生するデコーダとして、上記昇圧電圧
ＶPPで所定の回路ノードをプリチャージしておき、内部
回路電圧レベル（ＶDD、ＶSS）の入力信号の入力レベル
判定を行うダイナミック回路方式によるレベル変換回路
が用いられている。
【０００８】
【発明が解決しようとする課題】しかし、上記従来技術
の問題点として、 （１）ワード線に印加する電圧が昇圧電圧ＶPPであるた
めに、メモリキャパシタの記憶電荷が“０”レベルで、
ワード線が“１”レベルとなった時、トランスファゲー
トのゲート酸化膜に昇圧電圧が加わり、他のロジック用
トランジスタよりも酸化膜の信頼性が低下する。 （２）トランスファゲートのゲート酸化膜として、他の
ロジック用トランジスタと同程度の信頼性を得ようとす
ると、そのゲート酸化膜に加わる電界を同じにするため
に膜厚を厚くする必要があり、前記トランスファゲート
のコンダクタンスが低下する。このコンダクタンスの低
下は、ＤＲＡＭ全体の速度を低下させる要因となる。 （３）昇圧電圧でワード線等の負荷容量を充電すると、
内部電源電圧で充電する場合よりも多くの時間を要す
る。この充電時間の増加も、同様にＤＲＡＭ全体の速度
を低下させる要因となる。
の問題点として、 （１）ワード線に印加する電圧が昇圧電圧ＶPPであるた
めに、メモリキャパシタの記憶電荷が“０”レベルで、
ワード線が“１”レベルとなった時、トランスファゲー
トのゲート酸化膜に昇圧電圧が加わり、他のロジック用
トランジスタよりも酸化膜の信頼性が低下する。 （２）トランスファゲートのゲート酸化膜として、他の
ロジック用トランジスタと同程度の信頼性を得ようとす
ると、そのゲート酸化膜に加わる電界を同じにするため
に膜厚を厚くする必要があり、前記トランスファゲート
のコンダクタンスが低下する。このコンダクタンスの低
下は、ＤＲＡＭ全体の速度を低下させる要因となる。 （３）昇圧電圧でワード線等の負荷容量を充電すると、
内部電源電圧で充電する場合よりも多くの時間を要す
る。この充電時間の増加も、同様にＤＲＡＭ全体の速度
を低下させる要因となる。
【０００９】このような問題を回避する方法として、さ
らに従来では、例えば、IEEE JOURNAL OF SOLID-STATE
CIRCUIT. VOL.30.NO.11 NOVEMBER 1995,pp1183-1188,Ta
datoYamagata et.AL.による「Low Voltage Circuit Des
ign Techniques for Battery-Operated and/or Giga-Sc
ale DRAM's 」等で開示されている負電圧駆動ワード線
方式が知られている。これはワード線の振幅を保持した
まま、低レベル側の電圧レベルを負電位にする、つまり
ワード線の振幅の低レベル側の電圧レベルを下げると共
に、トランスファゲートの閾値電圧を下げるものであ
る。
らに従来では、例えば、IEEE JOURNAL OF SOLID-STATE
CIRCUIT. VOL.30.NO.11 NOVEMBER 1995,pp1183-1188,Ta
datoYamagata et.AL.による「Low Voltage Circuit Des
ign Techniques for Battery-Operated and/or Giga-Sc
ale DRAM's 」等で開示されている負電圧駆動ワード線
方式が知られている。これはワード線の振幅を保持した
まま、低レベル側の電圧レベルを負電位にする、つまり
ワード線の振幅の低レベル側の電圧レベルを下げると共
に、トランスファゲートの閾値電圧を下げるものであ
る。
【００１０】図１１は、上記のワード線昇圧方式と負電
圧駆動ワード線方式の電圧関係をまとめて示したもので
ある。図１１の（ａ）は前者のワード線昇圧方式の場合
であり、ワード線の高レベル電圧は昇圧電圧ＶPP（例え
ば４．５Ｖ）に、低レベル電圧は接地電圧ＶSS（０Ｖ）
にそれぞれ設定され、内部回路の高レベル電圧ＶDDは例
えば３．３Ｖに設定されている。なお、図中のＶthはメ
モリセル内のトランスファゲートの閾値電圧である。
圧駆動ワード線方式の電圧関係をまとめて示したもので
ある。図１１の（ａ）は前者のワード線昇圧方式の場合
であり、ワード線の高レベル電圧は昇圧電圧ＶPP（例え
ば４．５Ｖ）に、低レベル電圧は接地電圧ＶSS（０Ｖ）
にそれぞれ設定され、内部回路の高レベル電圧ＶDDは例
えば３．３Ｖに設定されている。なお、図中のＶthはメ
モリセル内のトランスファゲートの閾値電圧である。
【００１１】これに対し、図１１の（ｂ）は後者の負電
圧駆動ワード線方式の場合であり、ワード線の低レベル
電圧ＶWLl は接地電圧ＶSSよりも低い負の値（例えば−
０．６Ｖ）に設定されている。また、ワード線の高レベ
ル電圧ＶWLh は、前記昇圧電圧ＶPPよりも０．６Ｖだけ
低い３．９Ｖに設定されている。この方式では、メモリ
セル内のトランスファゲートの閾値電圧Ｖth′が、ワー
ド線昇圧方式のＶthと比べて（ＶPP−ＶWLh ）だけ下げ
られている。
圧駆動ワード線方式の場合であり、ワード線の低レベル
電圧ＶWLl は接地電圧ＶSSよりも低い負の値（例えば−
０．６Ｖ）に設定されている。また、ワード線の高レベ
ル電圧ＶWLh は、前記昇圧電圧ＶPPよりも０．６Ｖだけ
低い３．９Ｖに設定されている。この方式では、メモリ
セル内のトランスファゲートの閾値電圧Ｖth′が、ワー
ド線昇圧方式のＶthと比べて（ＶPP−ＶWLh ）だけ下げ
られている。
【００１２】負電圧駆動ワード線方式によれば、ワード
線の信号電圧が高レベルのときの、メモリセルキャパシ
タに対する書き込み電圧はＶWLh −Ｖth′＝ＶPP−Ｖth
となり、ワード線昇圧方式の場合と同様の書き込み電圧
にできる。また、ワード線の信号電圧が低レベルの時の
メモリセルキャパシタの電荷保持特性はＶth′−ＶWLl
＝Ｖth−ＶSSとなり、ワード線昇圧方式の場合と同様の
特性となる。
線の信号電圧が高レベルのときの、メモリセルキャパシ
タに対する書き込み電圧はＶWLh −Ｖth′＝ＶPP−Ｖth
となり、ワード線昇圧方式の場合と同様の書き込み電圧
にできる。また、ワード線の信号電圧が低レベルの時の
メモリセルキャパシタの電荷保持特性はＶth′−ＶWLl
＝Ｖth−ＶSSとなり、ワード線昇圧方式の場合と同様の
特性となる。
【００１３】すなわち、負電圧駆動ワード線方式では、
書き込み特性及び電荷保持特性を損なうことなく、ワー
ド線の高レベル信号電圧を下げることができ、トランス
ファゲートのゲート酸化膜の信頼性の低下を防ぐことが
できる。
書き込み特性及び電荷保持特性を損なうことなく、ワー
ド線の高レベル信号電圧を下げることができ、トランス
ファゲートのゲート酸化膜の信頼性の低下を防ぐことが
できる。
【００１４】図１２は、上記負電圧駆動ワード線方式の
ＤＲＡＭで使用される従来のワード線ドライバ回路の一
例を示している。この回路は、閾値電圧が低い２個のＭ
ＯＳトランジスタ９１、９２と、閾値電圧が０Ｖ近傍の
２個のＭＯＳトランジスタ９３、９４と、通常の閾値電
圧を持つ２個のＭＯＳトランジスタ９５、９６とで構成
されており、入力信号ＩＮとしてロウデコーダの出力が
与えられ、ＭＯＳトランジスタ９４、９５の共通接続ノ
ードの信号ＯＵＴが対応するワード線にワード線駆動信
号として供給される。
ＤＲＡＭで使用される従来のワード線ドライバ回路の一
例を示している。この回路は、閾値電圧が低い２個のＭ
ＯＳトランジスタ９１、９２と、閾値電圧が０Ｖ近傍の
２個のＭＯＳトランジスタ９３、９４と、通常の閾値電
圧を持つ２個のＭＯＳトランジスタ９５、９６とで構成
されており、入力信号ＩＮとしてロウデコーダの出力が
与えられ、ＭＯＳトランジスタ９４、９５の共通接続ノ
ードの信号ＯＵＴが対応するワード線にワード線駆動信
号として供給される。
【００１５】このような構成のワード線ドライバ回路で
は、ＶDDとＶSSの間の振幅を持つロウデコーダからの出
力信号が、ＶWLh とＶWLl の間の振幅を持つ信号にレベ
ル変換されてワード線に与えられる。
は、ＶDDとＶSSの間の振幅を持つロウデコーダからの出
力信号が、ＶWLh とＶWLl の間の振幅を持つ信号にレベ
ル変換されてワード線に与えられる。
【００１６】しかしながら、このワード線ドライバ回路
は６個のＭＯＳトランジスタが必要であり、各ワード線
毎に６個のＭＯＳトランジスタを配置する必要があるの
で、デコーダピッチへのレイアウトが困難となり、ドラ
イバ回路の占有面積の増大によるセル占有率の低下によ
り製造価格が高価になるという欠点がある。
は６個のＭＯＳトランジスタが必要であり、各ワード線
毎に６個のＭＯＳトランジスタを配置する必要があるの
で、デコーダピッチへのレイアウトが困難となり、ドラ
イバ回路の占有面積の増大によるセル占有率の低下によ
り製造価格が高価になるという欠点がある。
【００１７】また、ワード線ドライバ回路内のＭＯＳト
ランジスタ９３のゲート酸化膜にはＶWLh −ＶWLl （＝
ＶPP−ＶSS）の電圧が加わるために、このＭＯＳトラン
ジスタの信頼性も問題になる。
ランジスタ９３のゲート酸化膜にはＶWLh −ＶWLl （＝
ＶPP−ＶSS）の電圧が加わるために、このＭＯＳトラン
ジスタの信頼性も問題になる。
【００１８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、従来に比べて素子数を
削減することができ、デコーダピッチへのレイアウトが
容易であり、かつ製造価格の低減化を図ることができる
ワード線ドライバ回路及び半導体記憶装置を提供するこ
とにある。
されたものであり、その目的は、従来に比べて素子数を
削減することができ、デコーダピッチへのレイアウトが
容易であり、かつ製造価格の低減化を図ることができる
ワード線ドライバ回路及び半導体記憶装置を提供するこ
とにある。
【００１９】
【課題を解決するための手段】この発明のワード線ドラ
イバ回路は、第１の電圧とこれよりも低い第２の電圧と
の間の振幅を持つ入力信号がゲートに供給され、ソー
ス、ドレイン間の電流通路の一端が上記第１の電圧より
も高い第３の電圧が供給されるノードに接続され、ソー
ス、ドレイン間の電流通路の他端がワード線に接続され
たＰチャネル型の第１のＭＯＳトランジスタと、上記入
力信号がゲートに供給され、ソース、ドレイン間の電流
通路の一端が上記第２の電圧よりも低くかつ負の値を有
する第４の電圧が供給されるノードに接続され、ソー
ス、ドレイン間の電流通路の他端が上記ワード線に接続
されたＮチャネル型の第２のＭＯＳトランジスタとから
なるＣＭＯＳインバータを具備し、上記ＣＭＯＳインバ
ータの回路閾値が、上記第１の電圧と第２の電圧を電源
電圧として動作する他のＣＭＯＳインバータの回路閾値
よりも高く設定されていることを特徴とする。
イバ回路は、第１の電圧とこれよりも低い第２の電圧と
の間の振幅を持つ入力信号がゲートに供給され、ソー
ス、ドレイン間の電流通路の一端が上記第１の電圧より
も高い第３の電圧が供給されるノードに接続され、ソー
ス、ドレイン間の電流通路の他端がワード線に接続され
たＰチャネル型の第１のＭＯＳトランジスタと、上記入
力信号がゲートに供給され、ソース、ドレイン間の電流
通路の一端が上記第２の電圧よりも低くかつ負の値を有
する第４の電圧が供給されるノードに接続され、ソー
ス、ドレイン間の電流通路の他端が上記ワード線に接続
されたＮチャネル型の第２のＭＯＳトランジスタとから
なるＣＭＯＳインバータを具備し、上記ＣＭＯＳインバ
ータの回路閾値が、上記第１の電圧と第２の電圧を電源
電圧として動作する他のＣＭＯＳインバータの回路閾値
よりも高く設定されていることを特徴とする。
【００２０】この発明のワード線ドライバ回路は、第１
導電型の半導体基板と、上記半導体基板内に互いに分離
して設けられた第２導電型の第１、第２のウエル領域及
び第１導電型の第３のウエル領域と、上記半導体基板に
設けられた第２導電型の分離用領域と、上記分離用領域
内に設けられた第１導電型の第４のウエル領域と、アド
レス信号をデコードして第１の電圧とこれよりも低い第
２の電圧との間の振幅を持つ信号を出力するデコード回
路と、上記第１のウエル領域に形成されたＰチャネル型
の第１のＭＯＳトランジスタと、上記第３のウエル領域
に形成され、上記第１のＭＯＳトランジスタと共に第１
のＣＭＯＳインバータを構成するＮチャネル型の第２の
ＭＯＳトランジスタと、上記第２のウエル領域に形成さ
れ、上記デコード回路の出力信号がゲートに供給され、
ソース、ドレイン間の電流通路の一端が上記第１の電圧
よりも高い第３の電圧が供給されるノードに接続され、
ソース、ドレイン間の電流通路の他端がワード線に接続
されたＰチャネル型の第３のＭＯＳトランジスタと、上
記第４のウエル領域に形成され、上記入力信号がゲート
に供給され、ソース、ドレイン間の電流通路の一端が上
記第２の電圧よりも低くかつ負の値を有する第４の電圧
が供給されるノードに接続され、ソース、ドレイン間の
電流通路の他端が上記ワード線に接続され、上記第３の
ＭＯＳトランジスタと共に第２のＣＭＯＳインバータを
構成するＮチャネル型の第４のＭＯＳトランジスタと、
第１のバイアス電圧を発生し、上記第２のウエル領域に
供給する第１のバイアス電圧発生回路と、第２のバイア
ス電圧を発生し、上記第４のウエル領域に供給する第２
のバイアス電圧発生回路とを具備し、上記第１及び第２
のバイアス電圧発生回路は、上記第２のＣＭＯＳインバ
ータの回路閾値が上記第１のＣＭＯＳインバータの回路
閾値よりも高くなるように上記第１及び第２のバイアス
電圧を発生することを特徴とする。
導電型の半導体基板と、上記半導体基板内に互いに分離
して設けられた第２導電型の第１、第２のウエル領域及
び第１導電型の第３のウエル領域と、上記半導体基板に
設けられた第２導電型の分離用領域と、上記分離用領域
内に設けられた第１導電型の第４のウエル領域と、アド
レス信号をデコードして第１の電圧とこれよりも低い第
２の電圧との間の振幅を持つ信号を出力するデコード回
路と、上記第１のウエル領域に形成されたＰチャネル型
の第１のＭＯＳトランジスタと、上記第３のウエル領域
に形成され、上記第１のＭＯＳトランジスタと共に第１
のＣＭＯＳインバータを構成するＮチャネル型の第２の
ＭＯＳトランジスタと、上記第２のウエル領域に形成さ
れ、上記デコード回路の出力信号がゲートに供給され、
ソース、ドレイン間の電流通路の一端が上記第１の電圧
よりも高い第３の電圧が供給されるノードに接続され、
ソース、ドレイン間の電流通路の他端がワード線に接続
されたＰチャネル型の第３のＭＯＳトランジスタと、上
記第４のウエル領域に形成され、上記入力信号がゲート
に供給され、ソース、ドレイン間の電流通路の一端が上
記第２の電圧よりも低くかつ負の値を有する第４の電圧
が供給されるノードに接続され、ソース、ドレイン間の
電流通路の他端が上記ワード線に接続され、上記第３の
ＭＯＳトランジスタと共に第２のＣＭＯＳインバータを
構成するＮチャネル型の第４のＭＯＳトランジスタと、
第１のバイアス電圧を発生し、上記第２のウエル領域に
供給する第１のバイアス電圧発生回路と、第２のバイア
ス電圧を発生し、上記第４のウエル領域に供給する第２
のバイアス電圧発生回路とを具備し、上記第１及び第２
のバイアス電圧発生回路は、上記第２のＣＭＯＳインバ
ータの回路閾値が上記第１のＣＭＯＳインバータの回路
閾値よりも高くなるように上記第１及び第２のバイアス
電圧を発生することを特徴とする。
【００２１】この発明のワード線ドライバ回路は、第１
の電圧が供給される第１の電源配線と、上記第１の電圧
よりも高い第２の電圧が供給される第２の電源配線と、
上記第１の電圧よりも低い第３の電圧が供給される第３
の電源配線と、上記第３の電圧よりも低くかつ負の値を
有する第４の電圧が供給される第４の電源配線と、上記
第１の電圧と上記第３の電圧との間の振幅を持つ入力信
号がゲートに供給され、ドレインがワード線に接続され
かつバックゲートが上記第２の電源配線に接続されたＰ
チャネル型の第１のＭＯＳトランジスタと、上記入力信
号がゲートに供給され、ドレインが上記ワード線に接続
されかつバックゲートが上記第４の電源配線に接続され
たＮチャネル型の第２のＭＯＳトランジスタと、アドレ
ス信号に応じて、上記第１のＭＯＳトランジスタのソー
スを上記第１、第２の電源配線のいずれか一方に切替接
続制御する第１のスイッチ回路と、上記アドレス信号に
応じて、上記第２のＭＯＳトランジスタのソースを上記
第３、第４の電源配線のいずれか一方に切替接続制御す
る第２のスイッチ回路とを具備したことを特徴とする。
の電圧が供給される第１の電源配線と、上記第１の電圧
よりも高い第２の電圧が供給される第２の電源配線と、
上記第１の電圧よりも低い第３の電圧が供給される第３
の電源配線と、上記第３の電圧よりも低くかつ負の値を
有する第４の電圧が供給される第４の電源配線と、上記
第１の電圧と上記第３の電圧との間の振幅を持つ入力信
号がゲートに供給され、ドレインがワード線に接続され
かつバックゲートが上記第２の電源配線に接続されたＰ
チャネル型の第１のＭＯＳトランジスタと、上記入力信
号がゲートに供給され、ドレインが上記ワード線に接続
されかつバックゲートが上記第４の電源配線に接続され
たＮチャネル型の第２のＭＯＳトランジスタと、アドレ
ス信号に応じて、上記第１のＭＯＳトランジスタのソー
スを上記第１、第２の電源配線のいずれか一方に切替接
続制御する第１のスイッチ回路と、上記アドレス信号に
応じて、上記第２のＭＯＳトランジスタのソースを上記
第３、第４の電源配線のいずれか一方に切替接続制御す
る第２のスイッチ回路とを具備したことを特徴とする。
【００２２】この発明の半導体記憶装置は、アドレス信
号をデコードして第１の電圧とこれよりも低い第２の電
圧との間の振幅を持つ信号を出力するデコード回路と、
上記デコード回路からの出力信号がゲートに供給され、
ソース、ドレイン間の電流通路の一端が上記第１の電圧
よりも高い第３の電圧が供給されるノードに接続され、
ソース、ドレイン間の電流通路の他端がワード線に接続
されたＰチャネル型の第１のＭＯＳトランジスタと、上
記デコード回路からの出力信号がゲートに供給され、ソ
ース、ドレイン間の電流通路の一端が上記第２の電圧よ
りも低くかつ負の値を有する第４の電圧が供給されるノ
ードに接続され、ソース、ドレイン間の電流通路の他端
が上記ワード線に接続されたＮチャネル型の第２のＭＯ
ＳトランジスタとからなるＣＭＯＳインバータを有する
ワード線ドライバ回路と、トランスファゲートとメモリ
キャパシタとからなり、上記ワード線の信号に基づいて
トランスファゲートが導通制御されるメモリセルとを具
備し、上記ワード線ドライバ回路のＣＭＯＳインバータ
の回路閾値が、上記第１の電圧と第２の電圧を電源電圧
として動作する他のＣＭＯＳインバータの回路閾値より
も高く設定されていることを特徴とする。
号をデコードして第１の電圧とこれよりも低い第２の電
圧との間の振幅を持つ信号を出力するデコード回路と、
上記デコード回路からの出力信号がゲートに供給され、
ソース、ドレイン間の電流通路の一端が上記第１の電圧
よりも高い第３の電圧が供給されるノードに接続され、
ソース、ドレイン間の電流通路の他端がワード線に接続
されたＰチャネル型の第１のＭＯＳトランジスタと、上
記デコード回路からの出力信号がゲートに供給され、ソ
ース、ドレイン間の電流通路の一端が上記第２の電圧よ
りも低くかつ負の値を有する第４の電圧が供給されるノ
ードに接続され、ソース、ドレイン間の電流通路の他端
が上記ワード線に接続されたＮチャネル型の第２のＭＯ
ＳトランジスタとからなるＣＭＯＳインバータを有する
ワード線ドライバ回路と、トランスファゲートとメモリ
キャパシタとからなり、上記ワード線の信号に基づいて
トランスファゲートが導通制御されるメモリセルとを具
備し、上記ワード線ドライバ回路のＣＭＯＳインバータ
の回路閾値が、上記第１の電圧と第２の電圧を電源電圧
として動作する他のＣＭＯＳインバータの回路閾値より
も高く設定されていることを特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明の第１の実
施の形態によるダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）の一部の構成を示す回路図である。
実施の形態により説明する。図１はこの発明の第１の実
施の形態によるダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）の一部の構成を示す回路図である。
【００２４】セルアレイ１０内には、ＮチャネルのＭＯ
Ｓトランジスタを用いたトランスファゲート１１とメモ
リキャパシタ１２とから構成されたメモリセル１３が多
数設けられている（図では１個のみ図示している）。上
記メモリセル１３内のトランスファゲート１１のドレイ
ンは複数対のビット線ＢＬ、／ＢＬ（図では１対のみ図
示している）のいずれか一対でかついずれか一方のビッ
ト線に接続され、ソースはメモリキャパシタ１２の一端
に接続されている。上記メモリキャパシタ１２の他端は
所定の電圧のノード、例えば接地電圧のノードに接続さ
れている。さらに、上記トランスファゲート１１のゲー
ト電極は複数のワード線ＷＬのうちのいずれか一つに接
続されている。また、上記各ビット線対にはそれぞれ、
メモリセルからの読み出し信号を増幅してデータセンス
を行うセンスアンプ１４が接続されている。
Ｓトランジスタを用いたトランスファゲート１１とメモ
リキャパシタ１２とから構成されたメモリセル１３が多
数設けられている（図では１個のみ図示している）。上
記メモリセル１３内のトランスファゲート１１のドレイ
ンは複数対のビット線ＢＬ、／ＢＬ（図では１対のみ図
示している）のいずれか一対でかついずれか一方のビッ
ト線に接続され、ソースはメモリキャパシタ１２の一端
に接続されている。上記メモリキャパシタ１２の他端は
所定の電圧のノード、例えば接地電圧のノードに接続さ
れている。さらに、上記トランスファゲート１１のゲー
ト電極は複数のワード線ＷＬのうちのいずれか一つに接
続されている。また、上記各ビット線対にはそれぞれ、
メモリセルからの読み出し信号を増幅してデータセンス
を行うセンスアンプ１４が接続されている。
【００２５】ロウデコーダ１５は、入力されるロウアド
レス信号に応じて上記複数のワード線ＷＬの中から１つ
を選択して駆動するものであり、その複数のデコード信
号出力端と上記複数のワード線ＷＬとの間にはドライバ
回路（ワード線ドライバ回路）１６がそれぞれ設けられ
ている。
レス信号に応じて上記複数のワード線ＷＬの中から１つ
を選択して駆動するものであり、その複数のデコード信
号出力端と上記複数のワード線ＷＬとの間にはドライバ
回路（ワード線ドライバ回路）１６がそれぞれ設けられ
ている。
【００２６】図２は、図１におけるドライバ回路１６の
詳細な回路構成をメモリセル１３と共に示している。上
記ドライバ回路１６は、ソース及びバックゲートが電源
電圧ＶWLh のノードに接続され、ドレインが対応するワ
ード線ＷＬに接続されたＰチャネル型ＭＯＳトランジス
タ２１と、ソース及びバックゲートが電源電圧ＶWLlの
ノードに接続され、ドレインが対応するワード線ＷＬに
接続されたＮチャネル型ＭＯＳトランジスタ２２とから
なるＣＭＯＳインバータ２３で構成されている。そし
て、上記ＭＯＳトランジスタ２１、２２のゲートは共通
に接続され、このゲート共通接続点には前記ロウデコー
ダ１５の対応するデコード信号出力端から出力されるロ
ウデコード信号が入力される。
詳細な回路構成をメモリセル１３と共に示している。上
記ドライバ回路１６は、ソース及びバックゲートが電源
電圧ＶWLh のノードに接続され、ドレインが対応するワ
ード線ＷＬに接続されたＰチャネル型ＭＯＳトランジス
タ２１と、ソース及びバックゲートが電源電圧ＶWLlの
ノードに接続され、ドレインが対応するワード線ＷＬに
接続されたＮチャネル型ＭＯＳトランジスタ２２とから
なるＣＭＯＳインバータ２３で構成されている。そし
て、上記ＭＯＳトランジスタ２１、２２のゲートは共通
に接続され、このゲート共通接続点には前記ロウデコー
ダ１５の対応するデコード信号出力端から出力されるロ
ウデコード信号が入力される。
【００２７】ここで、上記両ＭＯＳトランジスタ２１、
２２のゲートに入力されるロウデコード信号の高レベル
電圧の値は内部ロジック回路の電源電圧ＶDD（例えば
３．３Ｖ）に設定され、低レベル電圧の値は内部ロジッ
ク回路の接地電圧ＶSS（例えば０Ｖ）に設定されてい
る。さらに上記電源電圧ＶWLh の値は、前記図１１に示
されるように、ＶDDよりは高く、昇圧電圧ＶPPよりは低
い例えば３．９Ｖに設定され、上記電源電圧ＶWLl の値
は、同様に、ＶSSよりも低い負の値である例えば−０．
６Ｖに設定されている。また、メモリセル１３内のトラ
ンスファゲート１１を構成するＭＯＳトランジスタの閾
値電圧は、負電圧駆動ワード線方式の場合と同様に低い
値に設定されている。
２２のゲートに入力されるロウデコード信号の高レベル
電圧の値は内部ロジック回路の電源電圧ＶDD（例えば
３．３Ｖ）に設定され、低レベル電圧の値は内部ロジッ
ク回路の接地電圧ＶSS（例えば０Ｖ）に設定されてい
る。さらに上記電源電圧ＶWLh の値は、前記図１１に示
されるように、ＶDDよりは高く、昇圧電圧ＶPPよりは低
い例えば３．９Ｖに設定され、上記電源電圧ＶWLl の値
は、同様に、ＶSSよりも低い負の値である例えば−０．
６Ｖに設定されている。また、メモリセル１３内のトラ
ンスファゲート１１を構成するＭＯＳトランジスタの閾
値電圧は、負電圧駆動ワード線方式の場合と同様に低い
値に設定されている。
【００２８】さらに、ドライバ回路１６内のＣＭＯＳイ
ンバータ２３の回路閾値電圧は、このＣＭＯＳインバー
タ２３以外でＶDDとＶSSの電圧を電源電圧として動作す
るＣＭＯＳインバータの回路閾値電圧よりも高くなるよ
うに設定されている。
ンバータ２３の回路閾値電圧は、このＣＭＯＳインバー
タ２３以外でＶDDとＶSSの電圧を電源電圧として動作す
るＣＭＯＳインバータの回路閾値電圧よりも高くなるよ
うに設定されている。
【００２９】このような構成のＤＲＡＭにおいて、ロウ
デコーダ１５にロウアドレス信号が入力されることによ
り、複数のワード線ＷＬの中から１つが選択され、この
選択されたワード線に対応したロウデコーダ１５のデコ
ード信号出力端のみからＶDDの値を持つ信号が出力さ
れ、残りの非選択のワード線に対応したデコード信号出
力端からはそれぞれＶSSの値を持つ信号が出力される。
デコーダ１５にロウアドレス信号が入力されることによ
り、複数のワード線ＷＬの中から１つが選択され、この
選択されたワード線に対応したロウデコーダ１５のデコ
ード信号出力端のみからＶDDの値を持つ信号が出力さ
れ、残りの非選択のワード線に対応したデコード信号出
力端からはそれぞれＶSSの値を持つ信号が出力される。
【００３０】そして、図２中のドライバ回路１６内のＣ
ＭＯＳインバータ２３に、ＶDDの値を持つデコード信号
が入力されたとする。このとき、入力信号が高レベルで
あるために、ＣＭＯＳインバータ２３ではＮチャネル型
ＭＯＳトランジスタ２２が導通し、ドライバ回路１６か
ら低レベルの電圧ＶWLl が対応するワード線ＷＬに出力
される。このとき、ＣＭＯＳインバータ２３内のＰチャ
ネル型ＭＯＳトランジスタ２１のゲートとソースとの間
に加わる電圧は（ＶWLh −ＶDD）＝３．９Ｖ−３．３Ｖ
＝０．６Ｖであり、Ｎチャネル型ＭＯＳトランジスタ２
２のゲートとソースとの間に加わる電圧は（ＶDD−ＶWL
l ）＝３．３Ｖ−（−０．６Ｖ）＝３．９Ｖとなり、前
記昇圧電圧ＶPP（４．５Ｖ）を用いた負電圧駆動ワード
線方式の場合の４．５Ｖと比べてそれぞれ十分に低くす
ることができる。
ＭＯＳインバータ２３に、ＶDDの値を持つデコード信号
が入力されたとする。このとき、入力信号が高レベルで
あるために、ＣＭＯＳインバータ２３ではＮチャネル型
ＭＯＳトランジスタ２２が導通し、ドライバ回路１６か
ら低レベルの電圧ＶWLl が対応するワード線ＷＬに出力
される。このとき、ＣＭＯＳインバータ２３内のＰチャ
ネル型ＭＯＳトランジスタ２１のゲートとソースとの間
に加わる電圧は（ＶWLh −ＶDD）＝３．９Ｖ−３．３Ｖ
＝０．６Ｖであり、Ｎチャネル型ＭＯＳトランジスタ２
２のゲートとソースとの間に加わる電圧は（ＶDD−ＶWL
l ）＝３．３Ｖ−（−０．６Ｖ）＝３．９Ｖとなり、前
記昇圧電圧ＶPP（４．５Ｖ）を用いた負電圧駆動ワード
線方式の場合の４．５Ｖと比べてそれぞれ十分に低くす
ることができる。
【００３１】他方、ＶSSの値を持つデコード信号がドラ
イバ回路１６内のＣＭＯＳインバータ２３に入力された
場合、入力信号が低レベルであるために、Ｐチャネル型
ＭＯＳトランジスタ２１が導通し、ドライバ回路１６か
らは高レベルの電圧ＶWLh が対応するワード線ＷＬに出
力される。このとき、ＣＭＯＳインバータ２３内のＰチ
ャネル型ＭＯＳトランジスタ２１のゲートとソースとの
間に加わる電圧は（ＶWLh −Ｖss）＝３．９Ｖ−０Ｖ＝
３．９Ｖとなり、Ｎチャネル型ＭＯＳトランジスタ２２
のゲートとソースとの間に加わる電圧は（Ｖss−ＶWLl
）＝０Ｖ−（−０．６Ｖ）＝０．６Ｖとなり、この場
合にも前記昇圧電圧ＶPPを用いた負電圧駆動ワード線方
式の場合の４．５Ｖと比べてそれぞれ十分に低くするこ
とができる。この結果、ドライバ回路１６を構成する両
ＭＯＳトランジスタ２１、２２では、ゲート酸化膜の膜
厚を特別に厚くせずとも信頼性を十分に確保することが
できる。
イバ回路１６内のＣＭＯＳインバータ２３に入力された
場合、入力信号が低レベルであるために、Ｐチャネル型
ＭＯＳトランジスタ２１が導通し、ドライバ回路１６か
らは高レベルの電圧ＶWLh が対応するワード線ＷＬに出
力される。このとき、ＣＭＯＳインバータ２３内のＰチ
ャネル型ＭＯＳトランジスタ２１のゲートとソースとの
間に加わる電圧は（ＶWLh −Ｖss）＝３．９Ｖ−０Ｖ＝
３．９Ｖとなり、Ｎチャネル型ＭＯＳトランジスタ２２
のゲートとソースとの間に加わる電圧は（Ｖss−ＶWLl
）＝０Ｖ−（−０．６Ｖ）＝０．６Ｖとなり、この場
合にも前記昇圧電圧ＶPPを用いた負電圧駆動ワード線方
式の場合の４．５Ｖと比べてそれぞれ十分に低くするこ
とができる。この結果、ドライバ回路１６を構成する両
ＭＯＳトランジスタ２１、２２では、ゲート酸化膜の膜
厚を特別に厚くせずとも信頼性を十分に確保することが
できる。
【００３２】図３は、上記第１の実施の形態におけるド
ライバ回路１６とセルアレイの配置状態を示すパターン
図である。図３において、３１、３２はそれぞれｎウエ
ル領域（ｎ−ｗｅｌｌ）、３３、３４は上記一方のｎウ
エル領域３２中に形成されたｐウエル領域（ｐ−ｗｅｌ
ｌ）であり、ｎウエル領域３１中には図２中のＰチャネ
ル型ＭＯＳトランジスタ２１のソース、ドレインを構成
するｐ型拡散層３５が、ｐウエル領域３４中に図２中の
Ｎチャネル型ＭＯＳトランジスタ２２のソース、ドレイ
ンを構成するｎ型拡散層３６がそれぞれ形成されてい
る。また、ｐウエル領域３３中には、前記メモリセル内
のトランスファゲート用のＮチャネル型ＭＯＳトランジ
スタのソース、ドレインを構成するｎ型拡散層（図示せ
ず）等が形成されている。また、３７は前記ロウデコー
ダからの出力が供給されるゲート配線、３８は多結晶シ
リコンからなるワード線（ＷＬ）である。なお、この例
では、Ｐチャネル型ＭＯＳトランジスタ２１のバックゲ
ートがソースに接続されているので、図３中のｎウエル
領域３１には電圧ＶWLh が基板バイアス電圧として供給
されており、Ｎチャネル型ＭＯＳトランジスタ２２のバ
ックゲートもそのソースに接続されているので、図３中
のｐウエル領域３４には電圧ＶWLl が基板バイアス電圧
として供給されている。
ライバ回路１６とセルアレイの配置状態を示すパターン
図である。図３において、３１、３２はそれぞれｎウエ
ル領域（ｎ−ｗｅｌｌ）、３３、３４は上記一方のｎウ
エル領域３２中に形成されたｐウエル領域（ｐ−ｗｅｌ
ｌ）であり、ｎウエル領域３１中には図２中のＰチャネ
ル型ＭＯＳトランジスタ２１のソース、ドレインを構成
するｐ型拡散層３５が、ｐウエル領域３４中に図２中の
Ｎチャネル型ＭＯＳトランジスタ２２のソース、ドレイ
ンを構成するｎ型拡散層３６がそれぞれ形成されてい
る。また、ｐウエル領域３３中には、前記メモリセル内
のトランスファゲート用のＮチャネル型ＭＯＳトランジ
スタのソース、ドレインを構成するｎ型拡散層（図示せ
ず）等が形成されている。また、３７は前記ロウデコー
ダからの出力が供給されるゲート配線、３８は多結晶シ
リコンからなるワード線（ＷＬ）である。なお、この例
では、Ｐチャネル型ＭＯＳトランジスタ２１のバックゲ
ートがソースに接続されているので、図３中のｎウエル
領域３１には電圧ＶWLh が基板バイアス電圧として供給
されており、Ｎチャネル型ＭＯＳトランジスタ２２のバ
ックゲートもそのソースに接続されているので、図３中
のｐウエル領域３４には電圧ＶWLl が基板バイアス電圧
として供給されている。
【００３３】上記のようにドライバ回路１６では、電源
電圧ＶWLh の値はＶDDよりは高く、昇圧電圧ＶPPよりは
低い値に設定され、電源電圧ＶWLl の値はＶSSよりも低
い負の値に設定されており、Ｐチャネル型ＭＯＳトラン
ジスタ２１のゲートとソースとの間に加わる電圧は（Ｖ
WLh −ＶDD）であり、Ｎチャネル型ＭＯＳトランジスタ
２２のゲートとソースとの間に加わる電圧は（ＶDD−Ｖ
WLl ）となり、昇圧電圧ＶPPを用いた負電圧駆動ワード
線方式の場合と比べてそれぞれ十分に低くすることがで
きるので、ドライバ回路１６は２個のＭＯＳトランジス
タで構成することができる。このため、デコーダピッチ
へのレイアウトが容易となる。さらに、ドライバ回路の
占有面積を大きくする必要がないのでセル占有率を上昇
させることができ、製造価格も安価となる。
電圧ＶWLh の値はＶDDよりは高く、昇圧電圧ＶPPよりは
低い値に設定され、電源電圧ＶWLl の値はＶSSよりも低
い負の値に設定されており、Ｐチャネル型ＭＯＳトラン
ジスタ２１のゲートとソースとの間に加わる電圧は（Ｖ
WLh −ＶDD）であり、Ｎチャネル型ＭＯＳトランジスタ
２２のゲートとソースとの間に加わる電圧は（ＶDD−Ｖ
WLl ）となり、昇圧電圧ＶPPを用いた負電圧駆動ワード
線方式の場合と比べてそれぞれ十分に低くすることがで
きるので、ドライバ回路１６は２個のＭＯＳトランジス
タで構成することができる。このため、デコーダピッチ
へのレイアウトが容易となる。さらに、ドライバ回路の
占有面積を大きくする必要がないのでセル占有率を上昇
させることができ、製造価格も安価となる。
【００３４】図４はＭＯＳトランジスタのゲート酸化膜
に加わるストレス電界εs （ＭＶ／ｃｍ）と、累積不良
率Ｆ（％）が所定値（ここでは１０％と５０％との２種
類）に達するまでの時間lnｔ（ｈ）つまり耐久時間との
関係の一例を示している。図４から明らかなように、耐
久時間は指数的に変化するため、ストレス電界εs が１
０％程度小さくなると、時間ｔは１００〜１００００倍
向上する。
に加わるストレス電界εs （ＭＶ／ｃｍ）と、累積不良
率Ｆ（％）が所定値（ここでは１０％と５０％との２種
類）に達するまでの時間lnｔ（ｈ）つまり耐久時間との
関係の一例を示している。図４から明らかなように、耐
久時間は指数的に変化するため、ストレス電界εs が１
０％程度小さくなると、時間ｔは１００〜１００００倍
向上する。
【００３５】この結果、ドライバ回路１６を構成する２
個のＭＯＳトランジスタ２１、２２のゲート酸化膜に加
わる電界を下げることにより、それぞれのゲート酸化膜
の膜厚を厚くしなくても信頼性は十分に確保することが
でき、ゲート酸化膜をある程度（通常、ＤＲＡＭに用い
られるＭＯＳトランジスタのゲート酸化膜の膜厚の１０
ｎｍ程度）薄くすることができる。これにより、両ＭＯ
Ｓトランジスタ２１、２２のコンダクタンスを上げるこ
とができ、ワード線の充放電時間を短くすることができ
て、ＤＲＡＭ全体の速度を向上させることができる。
個のＭＯＳトランジスタ２１、２２のゲート酸化膜に加
わる電界を下げることにより、それぞれのゲート酸化膜
の膜厚を厚くしなくても信頼性は十分に確保することが
でき、ゲート酸化膜をある程度（通常、ＤＲＡＭに用い
られるＭＯＳトランジスタのゲート酸化膜の膜厚の１０
ｎｍ程度）薄くすることができる。これにより、両ＭＯ
Ｓトランジスタ２１、２２のコンダクタンスを上げるこ
とができ、ワード線の充放電時間を短くすることができ
て、ＤＲＡＭ全体の速度を向上させることができる。
【００３６】例えば、上記のようにゲート酸化膜に加わ
る電圧が、負電圧駆動ワード線方式の場合の４．５Ｖか
ら３．９Ｖに約１３％緩和されると、ゲート酸化膜厚を
１３％薄くすることができ、ＭＯＳトランジスタのコン
ダクタンスを１３％上げることができる。
る電圧が、負電圧駆動ワード線方式の場合の４．５Ｖか
ら３．９Ｖに約１３％緩和されると、ゲート酸化膜厚を
１３％薄くすることができ、ＭＯＳトランジスタのコン
ダクタンスを１３％上げることができる。
【００３７】ところで、一般にＣＭＯＳインバータで
は、入力信号が高レベルのときにＰチャネル型ＭＯＳト
ランジスタのソース電圧と入力信号の高レベル電圧との
差がＰチャネル型ＭＯＳトランジスタの閾値電圧の絶対
値（Ｐチャネル型ＭＯＳトランジスタの閾値電圧は負の
値を有する）よりも十分に低く、かつ入力信号が低レベ
ルのときはＮチャネル型ＭＯＳトランジスタのソース電
圧と入力信号の低レベル電圧との差がＮチャネル型ＭＯ
Ｓトランジスタの閾値電圧よりも十分に低くないと、そ
れぞれ非導通状態となるべき両チャネル型のＭＯＳトラ
ンジスタが十分な非導通状態とはならず、電源電圧間に
貫通電流が流れて消費電流が増大することが知られてい
る。
は、入力信号が高レベルのときにＰチャネル型ＭＯＳト
ランジスタのソース電圧と入力信号の高レベル電圧との
差がＰチャネル型ＭＯＳトランジスタの閾値電圧の絶対
値（Ｐチャネル型ＭＯＳトランジスタの閾値電圧は負の
値を有する）よりも十分に低く、かつ入力信号が低レベ
ルのときはＮチャネル型ＭＯＳトランジスタのソース電
圧と入力信号の低レベル電圧との差がＮチャネル型ＭＯ
Ｓトランジスタの閾値電圧よりも十分に低くないと、そ
れぞれ非導通状態となるべき両チャネル型のＭＯＳトラ
ンジスタが十分な非導通状態とはならず、電源電圧間に
貫通電流が流れて消費電流が増大することが知られてい
る。
【００３８】ところが、上記図２に示したドライバ回路
１６では、ＣＭＯＳインバータ２３の回路閾値電圧が、
ＶDDとＶSSの電圧を電源電圧として動作する他のＣＭＯ
Ｓインバータの回路閾値電圧よりも高くなるように設定
されている。
１６では、ＣＭＯＳインバータ２３の回路閾値電圧が、
ＶDDとＶSSの電圧を電源電圧として動作する他のＣＭＯ
Ｓインバータの回路閾値電圧よりも高くなるように設定
されている。
【００３９】図５は上記ドライバ回路１６内のＣＭＯＳ
インバータ２３の入出力電圧特性と消費電流特性を示し
ている。図中、Ｖin及びＶout はＣＭＯＳインバータ２
３の入出力電圧であり、Ｉは消費電流である。
インバータ２３の入出力電圧特性と消費電流特性を示し
ている。図中、Ｖin及びＶout はＣＭＯＳインバータ２
３の入出力電圧であり、Ｉは消費電流である。
【００４０】この実施の形態では、ＣＭＯＳインバータ
２３内のＰチャネル型ＭＯＳトランジスタ２１の閾値電
圧の絶対値｜ＶthP ｜とＮチャネル型ＭＯＳトランジス
タ２２の閾値電圧ＶthN とを共に高く設定することによ
って、ＣＭＯＳインバータ２３の回路閾値電圧が高くな
るようにしている。このように、両ＭＯＳトランジスタ
２１、２２の閾値電圧（もしくはその絶対値）を高くし
て、ＣＭＯＳインバータ２３の回路閾値電圧を高く設定
したことにより、図５中において前記の貫通電流による
消費電流Ｉが生じる期間Ｔを短くことができる。これに
より、通常の回路閾値電圧を有するＣＭＯＳインバータ
をドライバ回路１６に使用した場合と比べて消費電流を
削減することができる。
２３内のＰチャネル型ＭＯＳトランジスタ２１の閾値電
圧の絶対値｜ＶthP ｜とＮチャネル型ＭＯＳトランジス
タ２２の閾値電圧ＶthN とを共に高く設定することによ
って、ＣＭＯＳインバータ２３の回路閾値電圧が高くな
るようにしている。このように、両ＭＯＳトランジスタ
２１、２２の閾値電圧（もしくはその絶対値）を高くし
て、ＣＭＯＳインバータ２３の回路閾値電圧を高く設定
したことにより、図５中において前記の貫通電流による
消費電流Ｉが生じる期間Ｔを短くことができる。これに
より、通常の回路閾値電圧を有するＣＭＯＳインバータ
をドライバ回路１６に使用した場合と比べて消費電流を
削減することができる。
【００４１】上記ＣＭＯＳインバータ２３の回路閾値電
圧を高くするためには、ＣＭＯＳインバータ２３内の
Ｐ、Ｎ両チャネル型のＭＯＳトランジスタ２１、２２自
体の閾値電圧もしくはその絶対値を共に高くする、ある
いはいずれか一方のみを高くすればよい。そして、個々
のＭＯＳトランジスタの閾値電圧もしくはその絶対値を
高くする方法としては次のようなものがあり、これらの
各方法を単独に用いるかあるいは適宜組み合わせて用い
てもよい。 （１）ＭＯＳトランジスタ２１、２２のチャネル領域に
おける不純物濃度を、ＶDDとＶSSの電圧を電源電圧とし
て動作するＣＭＯＳインバータを構成するＰ、Ｎ両チャ
ネル型のＭＯＳトランジスタのチャネル領域における不
純物濃度よりも高く設定する。
圧を高くするためには、ＣＭＯＳインバータ２３内の
Ｐ、Ｎ両チャネル型のＭＯＳトランジスタ２１、２２自
体の閾値電圧もしくはその絶対値を共に高くする、ある
いはいずれか一方のみを高くすればよい。そして、個々
のＭＯＳトランジスタの閾値電圧もしくはその絶対値を
高くする方法としては次のようなものがあり、これらの
各方法を単独に用いるかあるいは適宜組み合わせて用い
てもよい。 （１）ＭＯＳトランジスタ２１、２２のチャネル領域に
おける不純物濃度を、ＶDDとＶSSの電圧を電源電圧とし
て動作するＣＭＯＳインバータを構成するＰ、Ｎ両チャ
ネル型のＭＯＳトランジスタのチャネル領域における不
純物濃度よりも高く設定する。
【００４２】通常、ＤＲＡＭに用いられるＭＯＳトラン
ジスタのチャネル領域の不純物濃度は１０16（ｃｍ-3）
のオーダーであるが、ゲート酸化膜の膜厚が例えば１０
ｎｍのＭＯＳトランジスタにおいて、チャネル領域の不
純物濃度をこれよりも１桁上げると、閾値電圧は約０．
５Ｖ〜１Ｖ上昇する。従って、この方法では、Ｐ、Ｎ両
チャネル型のＭＯＳトランジスタの閾値電圧を変えるこ
とができる。 （２）通常、Ｎチャネル型ＭＯＳトランジスタのゲート
材料としてｎ型の不純物を含む多結晶シリコンが用いら
れているが、Ｎチャネル型ＭＯＳトランジスタ２２のゲ
ート材料としてｐ型の不純物を含む多結晶シリコンを用
いる。
ジスタのチャネル領域の不純物濃度は１０16（ｃｍ-3）
のオーダーであるが、ゲート酸化膜の膜厚が例えば１０
ｎｍのＭＯＳトランジスタにおいて、チャネル領域の不
純物濃度をこれよりも１桁上げると、閾値電圧は約０．
５Ｖ〜１Ｖ上昇する。従って、この方法では、Ｐ、Ｎ両
チャネル型のＭＯＳトランジスタの閾値電圧を変えるこ
とができる。 （２）通常、Ｎチャネル型ＭＯＳトランジスタのゲート
材料としてｎ型の不純物を含む多結晶シリコンが用いら
れているが、Ｎチャネル型ＭＯＳトランジスタ２２のゲ
ート材料としてｐ型の不純物を含む多結晶シリコンを用
いる。
【００４３】例えばゲート酸化膜の膜厚が１０ｎｍのＮ
チャネル型ＭＯＳトランジスタで、ゲート材料をｎ型の
不純物を含む多結晶シリコンからｐ型の不純物を含む多
結晶シリコンに変えることにより、閾値電圧は０．５Ｖ
程度上昇する。従って、この方法はＮチャネル型ＭＯＳ
トランジスタの閾値電圧を高くする場合のみに用いられ
る。 （３）ＭＯＳトランジスタ２１、２２のバックゲートに
供給されるバイアス電圧の値を、ＶDDとＶSSの電圧を電
源電圧として動作するＣＭＯＳインバータを構成するＭ
ＯＳトランジスタのバックゲートに供給されるバイアス
電圧の値と変える。具体的には、Ｐチャネル型ＭＯＳト
ランジスタ２１のバックゲートに供給されるバイアス電
圧の値を、ＶDDとＶSSの電圧を電源電圧として動作する
ＣＭＯＳインバータを構成するＰチャネル型ＭＯＳトラ
ンジスタのバックゲートに供給されるバイアス電圧の値
よりも高くし、かつＮチャネル型ＭＯＳトランジスタ２
２のバックゲートに供給されるバイアス電圧の値を、Ｖ
DDとＶSSの電圧を電源電圧として動作するＣＭＯＳイン
バータを構成するＮチャネル型ＭＯＳトランジスタのバ
ックゲートに供給されるバイアス電圧の値よりも低く設
定することにより、ＭＯＳトランジスタ２１、２２それ
ぞれの閾値電圧を高くする。従って、この方法ではどち
らか一方のバイアス電圧の値のみを変えることにより、
Ｐ、Ｎいずれか一方のチャネル型のＭＯＳトランジスタ
の閾値電圧を変えることができる。
チャネル型ＭＯＳトランジスタで、ゲート材料をｎ型の
不純物を含む多結晶シリコンからｐ型の不純物を含む多
結晶シリコンに変えることにより、閾値電圧は０．５Ｖ
程度上昇する。従って、この方法はＮチャネル型ＭＯＳ
トランジスタの閾値電圧を高くする場合のみに用いられ
る。 （３）ＭＯＳトランジスタ２１、２２のバックゲートに
供給されるバイアス電圧の値を、ＶDDとＶSSの電圧を電
源電圧として動作するＣＭＯＳインバータを構成するＭ
ＯＳトランジスタのバックゲートに供給されるバイアス
電圧の値と変える。具体的には、Ｐチャネル型ＭＯＳト
ランジスタ２１のバックゲートに供給されるバイアス電
圧の値を、ＶDDとＶSSの電圧を電源電圧として動作する
ＣＭＯＳインバータを構成するＰチャネル型ＭＯＳトラ
ンジスタのバックゲートに供給されるバイアス電圧の値
よりも高くし、かつＮチャネル型ＭＯＳトランジスタ２
２のバックゲートに供給されるバイアス電圧の値を、Ｖ
DDとＶSSの電圧を電源電圧として動作するＣＭＯＳイン
バータを構成するＮチャネル型ＭＯＳトランジスタのバ
ックゲートに供給されるバイアス電圧の値よりも低く設
定することにより、ＭＯＳトランジスタ２１、２２それ
ぞれの閾値電圧を高くする。従って、この方法ではどち
らか一方のバイアス電圧の値のみを変えることにより、
Ｐ、Ｎいずれか一方のチャネル型のＭＯＳトランジスタ
の閾値電圧を変えることができる。
【００４４】図６は、ゲート酸化膜の膜厚が例えば５３
ｎｍのＭＯＳトランジスタのバックゲートに供給される
基板バイアス電圧ＶBSをパラメータとした時の、ゲート
電圧ＶG とサブスショルド電流ＩD との関係の一例を示
す特性図である。図中、最も小さな値のサブスショルド
電流が流れるときのゲート電圧ＶG が閾値電圧に対応し
ており、例えば、ＶBSを０Ｖから１Ｖに上昇させること
で、ＶG は約０．５Ｖ上昇している。通常、ＤＲＡＭに
用いられるＭＯＳトランジスタのゲート酸化膜の膜厚は
１０ｎｍ程度なので、バックゲートバイアス電圧に対す
る閾値電圧の変化のしかたは図６の場合の１／５程度の
０．１Ｖとなる。
ｎｍのＭＯＳトランジスタのバックゲートに供給される
基板バイアス電圧ＶBSをパラメータとした時の、ゲート
電圧ＶG とサブスショルド電流ＩD との関係の一例を示
す特性図である。図中、最も小さな値のサブスショルド
電流が流れるときのゲート電圧ＶG が閾値電圧に対応し
ており、例えば、ＶBSを０Ｖから１Ｖに上昇させること
で、ＶG は約０．５Ｖ上昇している。通常、ＤＲＡＭに
用いられるＭＯＳトランジスタのゲート酸化膜の膜厚は
１０ｎｍ程度なので、バックゲートバイアス電圧に対す
る閾値電圧の変化のしかたは図６の場合の１／５程度の
０．１Ｖとなる。
【００４５】次にこの発明の第２の実施の形態を説明す
る。図７はこの発明に係る半導体記憶装置の素子構造を
示す断面図である。この例では半導体基板としてｐ型基
板４１が使用されている。この基板４１には分離用ｎ型
領域４２が形成されている。また、この分離用ｎ型領域
４２内には、前記メモリセル内のトランスファゲート用
のＮチャネル型のＭＯＳトランジスタのソース、ドレイ
ンが設けられる前記図３中のｐウエル領域３３と、前記
ドライバ回路１６内のＮチャネル型ＭＯＳトランジスタ
２２のソース、ドレインが設けられる前記図３中のｐウ
エル領域３４とが互いに分離して形成されている。
る。図７はこの発明に係る半導体記憶装置の素子構造を
示す断面図である。この例では半導体基板としてｐ型基
板４１が使用されている。この基板４１には分離用ｎ型
領域４２が形成されている。また、この分離用ｎ型領域
４２内には、前記メモリセル内のトランスファゲート用
のＮチャネル型のＭＯＳトランジスタのソース、ドレイ
ンが設けられる前記図３中のｐウエル領域３３と、前記
ドライバ回路１６内のＮチャネル型ＭＯＳトランジスタ
２２のソース、ドレインが設けられる前記図３中のｐウ
エル領域３４とが互いに分離して形成されている。
【００４６】また、上記基板４１には、ｎウエル領域４
３及び前記ドライバ回路１６内のＰチャネル型ＭＯＳト
ランジスタ２１のソース、ドレインが設けられる前記図
３中のｐウエル領域３１等が互いに分離して形成されて
いる。上記ｎウエル領域４３には、前記セルアレイ及び
前記ドライバ回路１６を除く周辺回路を構成するＰチャ
ネル型のＭＯＳトランジスタのソース、ドレイン等が形
成される。上記ｐウエル領域４４には、前記セルアレイ
及び前記ドライバ回路１６を除く周辺回路を構成し、上
記ｎウエル領域４３にソース、ドレインが形成されるＰ
チャネル型ＭＯＳトランジスタと共にＣＭＯＳインバー
タを構成するＮチャネル型ＭＯＳトランジスタのソー
ス、ドレイン等が形成される。
３及び前記ドライバ回路１６内のＰチャネル型ＭＯＳト
ランジスタ２１のソース、ドレインが設けられる前記図
３中のｐウエル領域３１等が互いに分離して形成されて
いる。上記ｎウエル領域４３には、前記セルアレイ及び
前記ドライバ回路１６を除く周辺回路を構成するＰチャ
ネル型のＭＯＳトランジスタのソース、ドレイン等が形
成される。上記ｐウエル領域４４には、前記セルアレイ
及び前記ドライバ回路１６を除く周辺回路を構成し、上
記ｎウエル領域４３にソース、ドレインが形成されるＰ
チャネル型ＭＯＳトランジスタと共にＣＭＯＳインバー
タを構成するＮチャネル型ＭＯＳトランジスタのソー
ス、ドレイン等が形成される。
【００４７】上記ｐウエル領域３３には、内部ロジック
回路用の電源電圧のうちで最低の値を持つ電圧、すなわ
ちＶss（０Ｖ）が基板バイアス電圧として供給される。
上記ｎウエル領域４３には、前記セルアレイ及び前記ド
ライバ回路１６を除く周辺回路に供給される内部ロジッ
ク回路用の電源電圧のうちで最高の値を持つ電圧、すな
わちＶDD（３．３Ｖ）が基板バイアス電圧として供給さ
れる。上記ｐウエル領域４４には、ｐウエル領域３３の
場合と同様に電圧Ｖss（０Ｖ）が基板バイアス電圧とし
て供給される。
回路用の電源電圧のうちで最低の値を持つ電圧、すなわ
ちＶss（０Ｖ）が基板バイアス電圧として供給される。
上記ｎウエル領域４３には、前記セルアレイ及び前記ド
ライバ回路１６を除く周辺回路に供給される内部ロジッ
ク回路用の電源電圧のうちで最高の値を持つ電圧、すな
わちＶDD（３．３Ｖ）が基板バイアス電圧として供給さ
れる。上記ｐウエル領域４４には、ｐウエル領域３３の
場合と同様に電圧Ｖss（０Ｖ）が基板バイアス電圧とし
て供給される。
【００４８】また、上記ｐウエル領域３４に供給される
基板バイアス電圧はバイアス電圧発生回路４５で発生さ
れ、上記ｎウエル領域３１に供給される基板バイアス電
圧はバイアス電圧発生回路４６で発生される。この両バ
イアス電圧発生回路４５、４６には、前記ドライバ回路
１６に入力されるものと同一のロウデコード信号が入力
される。そして、このデコード信号に応じて前記ドライ
バ回路１６が動作する際に、両バイアス電圧発生回路４
５、４６は、上記ｐウエル領域３４にソース、ドレイン
が形成されるＮチャネル型ＭＯＳトランジスタと上記ｎ
ウエル領域３１にソース、ドレインが形成されるＰチャ
ネル型ＭＯＳトランジスタそれぞれの閾値電圧が高くな
り、これによって両ＭＯＳトランジスタで構成されたＣ
ＭＯＳインバータの回路閾値電圧が高くなるようなバイ
アス電圧を発生する。
基板バイアス電圧はバイアス電圧発生回路４５で発生さ
れ、上記ｎウエル領域３１に供給される基板バイアス電
圧はバイアス電圧発生回路４６で発生される。この両バ
イアス電圧発生回路４５、４６には、前記ドライバ回路
１６に入力されるものと同一のロウデコード信号が入力
される。そして、このデコード信号に応じて前記ドライ
バ回路１６が動作する際に、両バイアス電圧発生回路４
５、４６は、上記ｐウエル領域３４にソース、ドレイン
が形成されるＮチャネル型ＭＯＳトランジスタと上記ｎ
ウエル領域３１にソース、ドレインが形成されるＰチャ
ネル型ＭＯＳトランジスタそれぞれの閾値電圧が高くな
り、これによって両ＭＯＳトランジスタで構成されたＣ
ＭＯＳインバータの回路閾値電圧が高くなるようなバイ
アス電圧を発生する。
【００４９】具体的には、上記バイアス電圧発生回路４
５は上記ｐウエル領域３３に供給されている基板バイア
ス電圧Ｖssよりも低い値、例えば−１．５Ｖの電圧を発
生し、上記バイアス電圧発生回路４６は上記ｎウエル領
域４３に供給されている基板バイアス電圧ＶDD及びＶWL
h よりも高い値、例えば４．５Ｖの電圧を発生する。
５は上記ｐウエル領域３３に供給されている基板バイア
ス電圧Ｖssよりも低い値、例えば−１．５Ｖの電圧を発
生し、上記バイアス電圧発生回路４６は上記ｎウエル領
域４３に供給されている基板バイアス電圧ＶDD及びＶWL
h よりも高い値、例えば４．５Ｖの電圧を発生する。
【００５０】このような構成によれば、ワード線を駆動
する際にドライバ回路１６の回路閾値電圧を高くして、
消費電流の削減を図ることができる。次にこの発明の第
３の実施の形態を説明する。図８はこの発明に係る半導
体記憶装置においてワード線を駆動するドライバ回路
（ワード線ドライバ回路）の構成を示す回路図である。
ここでは２個のドライバ回路のみを図示している。各ド
ライバ回路は、バックゲートがソースとが分離されたＰ
チャネル型ＭＯＳトランジスタ５１と、バックゲートが
ソースとが分離され上記Ｐチャネル型ＭＯＳトランジス
タ５１と共にＣＭＯＳインバータ５２を構成するＮチャ
ネル型ＭＯＳトランジスタ５３と、前記電源電圧ＶDDを
伝達する配線５４及び前記電源電圧ＶWLhを伝達する配
線５５と上記Ｐチャネル型ＭＯＳトランジスタ５１のソ
ースとの間に接続されたスイッチ回路５６と、前記接地
電圧ＶSSを伝達する配線５７及び前記電源電圧ＶWLl を
伝達する配線５８と上記Ｎチャネル型ＭＯＳトランジス
タ５３のソースとの間に接続されたスイッチ回路５９と
から構成されている。
する際にドライバ回路１６の回路閾値電圧を高くして、
消費電流の削減を図ることができる。次にこの発明の第
３の実施の形態を説明する。図８はこの発明に係る半導
体記憶装置においてワード線を駆動するドライバ回路
（ワード線ドライバ回路）の構成を示す回路図である。
ここでは２個のドライバ回路のみを図示している。各ド
ライバ回路は、バックゲートがソースとが分離されたＰ
チャネル型ＭＯＳトランジスタ５１と、バックゲートが
ソースとが分離され上記Ｐチャネル型ＭＯＳトランジス
タ５１と共にＣＭＯＳインバータ５２を構成するＮチャ
ネル型ＭＯＳトランジスタ５３と、前記電源電圧ＶDDを
伝達する配線５４及び前記電源電圧ＶWLhを伝達する配
線５５と上記Ｐチャネル型ＭＯＳトランジスタ５１のソ
ースとの間に接続されたスイッチ回路５６と、前記接地
電圧ＶSSを伝達する配線５７及び前記電源電圧ＶWLl を
伝達する配線５８と上記Ｎチャネル型ＭＯＳトランジス
タ５３のソースとの間に接続されたスイッチ回路５９と
から構成されている。
【００５１】そして、上記各Ｐチャネル型ＭＯＳトラン
ジスタ５１のバックゲートは電源電圧ＶWLh を伝達する
配線５５に、各Ｎチャネル型ＭＯＳトランジスタ５３の
バックゲートは電源電圧ＶWLl を伝達する配線５８にそ
れぞれ接続されている。また、上記各スイッチ回路５
６、５９には各ドライバ回路に入力されるものと同一の
デコード信号が入力され、各スイッチ回路５６、５９は
それぞれこのデコード信号に応じて電源電圧を選択し、
対応するＭＯＳトランジスタのソースに供給する。
ジスタ５１のバックゲートは電源電圧ＶWLh を伝達する
配線５５に、各Ｎチャネル型ＭＯＳトランジスタ５３の
バックゲートは電源電圧ＶWLl を伝達する配線５８にそ
れぞれ接続されている。また、上記各スイッチ回路５
６、５９には各ドライバ回路に入力されるものと同一の
デコード信号が入力され、各スイッチ回路５６、５９は
それぞれこのデコード信号に応じて電源電圧を選択し、
対応するＭＯＳトランジスタのソースに供給する。
【００５２】このような構成において、高レベルの電圧
ＶDDがデコード信号として入力されるドライバ回路にお
いて、一方のスイッチ回路５６は、このデコード信号に
応答して配線５４上の電源電圧ＶDDを選択してＰチャネ
ル型ＭＯＳトランジスタ５１のソースに供給し、他方の
スイッチ回路５９は、このデコード信号に応答して配線
５８上の電源電圧ＶWLl を選択してＮチャネル型ＭＯＳ
トランジスタ５３のソースに供給する。
ＶDDがデコード信号として入力されるドライバ回路にお
いて、一方のスイッチ回路５６は、このデコード信号に
応答して配線５４上の電源電圧ＶDDを選択してＰチャネ
ル型ＭＯＳトランジスタ５１のソースに供給し、他方の
スイッチ回路５９は、このデコード信号に応答して配線
５８上の電源電圧ＶWLl を選択してＮチャネル型ＭＯＳ
トランジスタ５３のソースに供給する。
【００５３】ここで、この高レベルのデコード信号が入
力されるドライバ回路では、Ｎチャネル型ＭＯＳトラン
ジスタ５３が導通状態となって、対応するワード線ＷＬ
には低レベルの電圧、すなわちＶWLl が出力されるもの
であるが、非導通状態となるべきＰチャネル型ＭＯＳト
ランジスタ５１については、スイッチ回路５６を介して
そのソースには、バックゲートに供給されている電圧Ｖ
WLh よりも低い電圧ＶDDが供給される。このため、この
Ｐチャネル型ＭＯＳトランジスタ５１では、バックゲー
トバイアス電圧（基板バイアス電圧）がソース電圧より
も高くなるので、閾値電圧が高くなる。これにより、Ｃ
ＭＯＳインバータ５２の回路閾値が上昇して、前記のよ
うな貫通電流が発生する期間を短くすることができる。
力されるドライバ回路では、Ｎチャネル型ＭＯＳトラン
ジスタ５３が導通状態となって、対応するワード線ＷＬ
には低レベルの電圧、すなわちＶWLl が出力されるもの
であるが、非導通状態となるべきＰチャネル型ＭＯＳト
ランジスタ５１については、スイッチ回路５６を介して
そのソースには、バックゲートに供給されている電圧Ｖ
WLh よりも低い電圧ＶDDが供給される。このため、この
Ｐチャネル型ＭＯＳトランジスタ５１では、バックゲー
トバイアス電圧（基板バイアス電圧）がソース電圧より
も高くなるので、閾値電圧が高くなる。これにより、Ｃ
ＭＯＳインバータ５２の回路閾値が上昇して、前記のよ
うな貫通電流が発生する期間を短くすることができる。
【００５４】他方、低レベルの電圧ＶSSがデコード信号
として入力されるドライバ回路では、一方のスイッチ回
路５６は、このデコード信号に応答して配線５５上の電
源電圧ＶWLh を選択してＰチャネル型ＭＯＳトランジス
タ５１のソースに供給し、他方のスイッチ回路５９は、
このデコード信号に応答して配線５７上の電源電圧Ｖss
を選択してＮチャネル型ＭＯＳトランジスタ５３のソー
スに供給する。
として入力されるドライバ回路では、一方のスイッチ回
路５６は、このデコード信号に応答して配線５５上の電
源電圧ＶWLh を選択してＰチャネル型ＭＯＳトランジス
タ５１のソースに供給し、他方のスイッチ回路５９は、
このデコード信号に応答して配線５７上の電源電圧Ｖss
を選択してＮチャネル型ＭＯＳトランジスタ５３のソー
スに供給する。
【００５５】この低レベルのデコード信号が入力される
ドライバ回路では、Ｐチャネル型ＭＯＳトランジスタ５
１が導通状態となって、対応するワード線ＷＬには高レ
ベルの電圧、すなわちＶWLh が出力されるものである
が、非導通状態となるべきＮチャネル型ＭＯＳトランジ
スタ５３については、スイッチ回路５９を介してそのソ
ースには、バックゲートに供給されている電圧ＶWLh よ
りも高い電圧ＶSSが供給される。このため、このＮチャ
ネル型ＭＯＳトランジスタ５３では、バックゲートバイ
アス電圧（基板バイアス電圧）がソース電圧よりも低く
なるので、閾値電圧が高くなる。これにより、ＣＭＯＳ
インバータ５２の回路閾値が上昇して、前記のような貫
通電流が発生する期間を短くすることができる。
ドライバ回路では、Ｐチャネル型ＭＯＳトランジスタ５
１が導通状態となって、対応するワード線ＷＬには高レ
ベルの電圧、すなわちＶWLh が出力されるものである
が、非導通状態となるべきＮチャネル型ＭＯＳトランジ
スタ５３については、スイッチ回路５９を介してそのソ
ースには、バックゲートに供給されている電圧ＶWLh よ
りも高い電圧ＶSSが供給される。このため、このＮチャ
ネル型ＭＯＳトランジスタ５３では、バックゲートバイ
アス電圧（基板バイアス電圧）がソース電圧よりも低く
なるので、閾値電圧が高くなる。これにより、ＣＭＯＳ
インバータ５２の回路閾値が上昇して、前記のような貫
通電流が発生する期間を短くすることができる。
【００５６】
【発明の効果】以上、説明したようにこの発明によれ
ば、従来に比べて素子数を削減することができ、デコー
ダピッチへのレイアウトが容易であり、かつ製造価格の
低減化を図ることができるワード線ドライバ回路及び半
導体記憶装置を提供することができる。
ば、従来に比べて素子数を削減することができ、デコー
ダピッチへのレイアウトが容易であり、かつ製造価格の
低減化を図ることができるワード線ドライバ回路及び半
導体記憶装置を提供することができる。
【図１】この発明の第１の実施の形態によるダイナミッ
ク型半導体記憶装置（ＤＲＡＭ）の一部の構成を示す回
路図。
ク型半導体記憶装置（ＤＲＡＭ）の一部の構成を示す回
路図。
【図２】図１中のドライバ回路の詳細な回路構成をメモ
リセルと共に示す回路図。
リセルと共に示す回路図。
【図３】第１の実施の形態におけるドライバ回路とセル
アレイの配置状態を示すパターン図。
アレイの配置状態を示すパターン図。
【図４】ＭＯＳトランジスタのゲート酸化膜に加わるス
トレス電界と耐久時間との関係の一例を示す特性図。
トレス電界と耐久時間との関係の一例を示す特性図。
【図５】ドライバ回路内のＣＭＯＳインバータの入出力
電圧特性と消費電流特性を示す特性図。
電圧特性と消費電流特性を示す特性図。
【図６】ＭＯＳトランジスタのゲート電圧とサブスショ
ルド電流との関係の一例を示す特性図。
ルド電流との関係の一例を示す特性図。
【図７】この発明の第２の実施の形態による半導体記憶
装置の素子構造を示す断面図。
装置の素子構造を示す断面図。
【図８】この発明の第３の実施の形態によるドライバ回
路の構成を示す回路図。
路の構成を示す回路図。
【図９】ワード線昇圧方式のＤＲＡＭにおけるワード線
ドライバ回路とセルアレイ部の配置状態を示すパターン
図。
ドライバ回路とセルアレイ部の配置状態を示すパターン
図。
【図１０】図９中のワード線ドライバ回路部分の等価回
路図。
路図。
【図１１】ワード線昇圧方式と負電圧駆動ワード線方式
の電圧関係をまとめて示す図。
の電圧関係をまとめて示す図。
【図１２】負電圧駆動ワード線方式のＤＲＡＭで使用さ
れる従来のワード線ドライバ回路の一例を示す回路図。
れる従来のワード線ドライバ回路の一例を示す回路図。
１０…セルアレイ、 １１…トランスファゲート、 １２…メモリキャパシタ、 １３…メモリセル、 １４…センスアンプ、 １５…ロウデコーダ、 １６…ドライバ回路（ワード線ドライバ回路）、 ２１…Ｐチャネル型ＭＯＳトランジスタ、 ２２…Ｎチャネル型ＭＯＳトランジスタ、 ２３…ＣＭＯＳインバータ、 ３１、３２…ｎウエル領域（ｎ−ｗｅｌｌ）、 ３３、３４…ｐウエル領域（ｐ−ｗｅｌｌ）、 ３５…ｐ型拡散層、 ３６…ｎ型拡散層、 ３７…ゲート配線、 ３８…ワード線（ＷＬ）、 ４１…ｐ型基板、 ４２…分離用ｎ型領域、 ４３…ｎウエル領域、 ４４…ｐウエル領域、 ４５、４６…バイアス電圧発生回路、 ５１…Ｐチャネル型ＭＯＳトランジスタ、 ５２…ＣＭＯＳインバータ、 ５３…Ｎチャネル型ＭＯＳトランジスタ、 ５４、５５、５７、５８…配線、 ５６、５９…スイッチ回路。
Claims (15)
- 【請求項１】 第１の電圧とこれよりも低い第２の電圧
との間の振幅を持つ入力信号がゲートに供給され、ソー
ス、ドレイン間の電流通路の一端が上記第１の電圧より
も高い第３の電圧が供給されるノードに接続され、ソー
ス、ドレイン間の電流通路の他端がワード線に接続され
たＰチャネル型の第１のＭＯＳトランジスタと、 上記入力信号がゲートに供給され、ソース、ドレイン間
の電流通路の一端が上記第２の電圧よりも低くかつ負の
値を有する第４の電圧が供給されるノードに接続され、
ソース、ドレイン間の電流通路の他端が上記ワード線に
接続されたＮチャネル型の第２のＭＯＳトランジスタと
からなるＣＭＯＳインバータを具備し、 上記ＣＭＯＳインバータの回路閾値が、上記第１の電圧
と第２の電圧を電源電圧として動作する他のＣＭＯＳイ
ンバータの回路閾値よりも高く設定されていることを特
徴とするワード線ドライバ回路。 - 【請求項２】 前記ＣＭＯＳインバータを構成する第
１、第２のＭＯＳトランジスタのうち少なくともいずれ
か一方のＭＯＳトランジスタの閾値電圧もしくは閾値電
圧の絶対値を、前記第１の電圧と第２の電圧を電源電圧
として動作する他のＣＭＯＳインバータの対応するチャ
ネル型のＭＯＳトランジスタの閾値電圧もしくは閾値電
圧の絶対値よりも大きく設定することにより、前記ＣＭ
ＯＳインバータの回路閾値が、前記第１の電圧と第２の
電圧を電源電圧として動作する他のＣＭＯＳインバータ
の回路閾値よりも高く設定されていることを特徴とする
請求項１に記載のワード線ドライバ回路。 - 【請求項３】 前記ＣＭＯＳインバータを構成する第
１、第２のＭＯＳトランジスタのうち少なくともいずれ
か一方のＭＯＳトランジスタのチャネル領域における不
純物濃度を、前記第１の電圧と第２の電圧を電源電圧と
して動作する他のＣＭＯＳインバータの対応するチャネ
ル型のＭＯＳトランジスタのチャネル領域における不純
物濃度よりも高く設定することにより、前記ＣＭＯＳイ
ンバータの回路閾値が、前記第１の電圧と第２の電圧を
電源電圧として動作する他のＣＭＯＳインバータの回路
閾値よりも高く設定されていることを特徴とする請求項
１に記載のワード線ドライバ回路。 - 【請求項４】 前記ＣＭＯＳインバータを構成する第
１、第２のＭＯＳトランジスタのうちＮチャネル型の第
２のＭＯＳトランジスタのゲート材料としてｐ型の多結
晶シリコンを用いることにより、前記ＣＭＯＳインバー
タの回路閾値が、前記第１の電圧と第２の電圧を電源電
圧として動作しＮチャネル型のＭＯＳトランジスタのゲ
ート材料としてｎ型の多結晶シリコンを用いた他のＣＭ
ＯＳインバータの回路閾値よりも高く設定されているこ
とを特徴とする請求項１に記載のワード線ドライバ回
路。 - 【請求項５】 前記ＣＭＯＳインバータを構成する第
１、第２のＭＯＳトランジスタのうち少なくともいずれ
か一方のＭＯＳトランジスタのバックゲートに供給され
るバイアス電圧の値を、前記第１の電圧と第２の電圧を
電源電圧として動作する他のＣＭＯＳインバータの対応
するチャネル型のＭＯＳトランジスタのバックゲートに
供給されるバイアス電圧の値と異ならせることにより、
前記ＣＭＯＳインバータの回路閾値が、前記第１の電圧
と第２の電圧を電源電圧として動作する他のＣＭＯＳイ
ンバータの回路閾値よりも高く設定されていることを特
徴とする請求項１に記載のワード線ドライバ回路。 - 【請求項６】 前記ＣＭＯＳインバータを構成するＰチ
ャネル型の第１のＭＯＳトランジスタのバックゲートに
供給されるバイアス電圧の値を、前記第１の電圧と第２
の電圧を電源電圧として動作する他のＣＭＯＳインバー
タの対応するＰチャネル型のＭＯＳトランジスタのバッ
クゲートに供給されるバイアス電圧の値よりも高くし、
かつ前記ＣＭＯＳインバータを構成するＮチャネル型の
第２のＭＯＳトランジスタのバックゲートに供給される
バイアス電圧の値を、前記第１の電圧と第２の電圧を電
源電圧として動作する他のＣＭＯＳインバータの対応す
るＮチャネル型のＭＯＳトランジスタのバックゲートに
供給されるバイアス電圧の値よりも低く設定することに
より、前記ＣＭＯＳインバータの回路閾値が、前記第１
の電圧と第２の電圧を電源電圧として動作する他のＣＭ
ＯＳインバータの回路閾値よりも高く設定されているこ
とを特徴とする請求項１に記載のワード線ドライバ回
路。 - 【請求項７】 第１導電型の半導体基板と、 上記半導体基板内に互いに分離して設けられた第２導電
型の第１、第２のウエル領域及び第１導電型の第３のウ
エル領域と、 上記半導体基板に設けられた第２導電型の分離用領域
と、 上記分離用領域内に設けられた第１導電型の第４のウエ
ル領域と、 アドレス信号をデコードして第１の電圧とこれよりも低
い第２の電圧との間の振幅を持つ信号を出力するデコー
ド回路と、 上記第１のウエル領域に形成されたＰチャネル型の第１
のＭＯＳトランジスタと、 上記第３のウエル領域に形成され、上記第１のＭＯＳト
ランジスタと共に第１のＣＭＯＳインバータを構成する
Ｎチャネル型の第２のＭＯＳトランジスタと、 上記第２のウエル領域に形成され、上記デコード回路の
出力信号がゲートに供給され、ソース、ドレイン間の電
流通路の一端が上記第１の電圧よりも高い第３の電圧が
供給されるノードに接続され、ソース、ドレイン間の電
流通路の他端がワード線に接続されたＰチャネル型の第
３のＭＯＳトランジスタと、 上記第４のウエル領域に形成され、上記入力信号がゲー
トに供給され、ソース、ドレイン間の電流通路の一端が
上記第２の電圧よりも低くかつ負の値を有する第４の電
圧が供給されるノードに接続され、ソース、ドレイン間
の電流通路の他端が上記ワード線に接続され、上記第３
のＭＯＳトランジスタと共に第２のＣＭＯＳインバータ
を構成するＮチャネル型の第４のＭＯＳトランジスタ
と、 第１のバイアス電圧を発生し、上記第２のウエル領域に
供給する第１のバイアス電圧発生回路と、 第２のバイアス電圧を発生し、上記第４のウエル領域に
供給する第２のバイアス電圧発生回路とを具備し、 上記第１及び第２のバイアス電圧発生回路は、上記第２
のＣＭＯＳインバータの回路閾値が上記第１のＣＭＯＳ
インバータの回路閾値よりも高くなるように上記第１及
び第２のバイアス電圧を発生することを特徴とするワー
ド線ドライバ回路。 - 【請求項８】 前記第１及び第２のバイアス電圧発生回
路は、前記アドレス信号に応じて前記第１及び第２のバ
イアス電圧を発生することを特徴とする請求項７に記載
のワード線ドライバ回路。 - 【請求項９】 第１の電圧が供給される第１の電源配線
と、 上記第１の電圧よりも高い第２の電圧が供給される第２
の電源配線と、 上記第１の電圧よりも低い第３の電圧が供給される第３
の電源配線と、 上記第３の電圧よりも低くかつ負の値を有する第４の電
圧が供給される第４の電源配線と、 上記第１の電圧と上記第３の電圧との間の振幅を持つ入
力信号がゲートに供給され、ドレインがワード線に接続
されかつバックゲートが上記第２の電源配線に接続され
たＰチャネル型の第１のＭＯＳトランジスタと、 上記入力信号がゲートに供給され、ドレインが上記ワー
ド線に接続されかつバックゲートが上記第４の電源配線
に接続されたＮチャネル型の第２のＭＯＳトランジスタ
と、 アドレス信号に応じて、上記第１のＭＯＳトランジスタ
のソースを上記第１、第２の電源配線のいずれか一方に
切替接続制御する第１のスイッチ回路と、 上記アドレス信号に応じて、上記第２のＭＯＳトランジ
スタのソースを上記第３、第４の電源配線のいずれか一
方に切替接続制御する第２のスイッチ回路とを具備した
ことを特徴とするワード線ドライバ回路。 - 【請求項１０】 アドレス信号をデコードして第１の電
圧とこれよりも低い第２の電圧との間の振幅を持つ信号
を出力するデコード回路と、 上記デコード回路からの出力信号がゲートに供給され、
ソース、ドレイン間の電流通路の一端が上記第１の電圧
よりも高い第３の電圧が供給されるノードに接続され、
ソース、ドレイン間の電流通路の他端がワード線に接続
されたＰチャネル型の第１のＭＯＳトランジスタと、上
記デコード回路からの出力信号がゲートに供給され、ソ
ース、ドレイン間の電流通路の一端が上記第２の電圧よ
りも低くかつ負の値を有する第４の電圧が供給されるノ
ードに接続され、ソース、ドレイン間の電流通路の他端
が上記ワード線に接続されたＮチャネル型の第２のＭＯ
ＳトランジスタとからなるＣＭＯＳインバータを有する
ワード線ドライバ回路と、 トランスファゲートとメモリキャパシタとからなり、上
記ワード線の信号に基づいてトランスファゲートが導通
制御されるメモリセルとを具備し、 上記ワード線ドライバ回路のＣＭＯＳインバータの回路
閾値が、上記第１の電圧と第２の電圧を電源電圧として
動作する他のＣＭＯＳインバータの回路閾値よりも高く
設定されていることを特徴とする半導体記憶装置。 - 【請求項１１】 前記ＣＭＯＳインバータを構成する第
１、第２のＭＯＳトランジスタのうち少なくともいずれ
か一方のＭＯＳトランジスタの閾値電圧もしくは閾値電
圧の絶対値を、前記第１の電圧と第２の電圧を電源電圧
として動作する他のＣＭＯＳインバータの対応するチャ
ネル型のＭＯＳトランジスタの閾値電圧もしくは閾値電
圧の絶対値よりも大きく設定することにより、前記ＣＭ
ＯＳインバータの回路閾値が、前記第１の電圧と第２の
電圧を電源電圧として動作する他のＣＭＯＳインバータ
の回路閾値よりも高く設定されていることを特徴とする
請求項１０に記載の半導体記憶装置。 - 【請求項１２】 前記ＣＭＯＳインバータを構成する第
１、第２のＭＯＳトランジスタのうち少なくともいずれ
か一方のＭＯＳトランジスタのチャネル領域における不
純物濃度を、前記第１の電圧と第２の電圧を電源電圧と
して動作する他のＣＭＯＳインバータの対応するチャネ
ル型のＭＯＳトランジスタのチャネル領域における不純
物濃度よりも高く設定することにより、前記ＣＭＯＳイ
ンバータの回路閾値が、前記第１の電圧と第２の電圧を
電源電圧として動作する他のＣＭＯＳインバータの回路
閾値よりも高く設定されていることを特徴とする請求項
１０に記載の半導体記憶装置。 - 【請求項１３】 前記ＣＭＯＳインバータを構成する第
１、第２のＭＯＳトランジスタのうちＮチャネル型の第
２のＭＯＳトランジスタのゲート材料としてｐ型の多結
晶シリコンを用い、前記第１の電圧と第２の電圧を電源
電圧として動作する他のＣＭＯＳインバータの対応する
Ｎチャネル型のＭＯＳトランジスタのゲート材料として
ｎ型の多結晶シリコンを用いることにより、前記ＣＭＯ
Ｓインバータの回路閾値が、前記第１の電圧と第２の電
圧を電源電圧として動作する他のＣＭＯＳインバータの
回路閾値よりも高く設定されていることを特徴とする請
求項１０に記載の半導体記憶装置。 - 【請求項１４】 前記ＣＭＯＳインバータを構成する第
１、第２のＭＯＳトランジスタのうち少なくともいずれ
か一方のＭＯＳトランジスタのバックゲートに供給され
るバイアス電圧の値を、前記第１の電圧と第２の電圧を
電源電圧として動作する他のＣＭＯＳインバータの対応
するチャネル型のＭＯＳトランジスタのバックゲートに
供給されるバイアス電圧の値と異ならせることにより、
前記ＣＭＯＳインバータの回路閾値が、前記第１の電圧
と第２の電圧を電源電圧として動作する他のＣＭＯＳイ
ンバータの回路閾値よりも高く設定されていることを特
徴とする請求項１０に記載の半導体記憶装置。 - 【請求項１５】 前記ＣＭＯＳインバータを構成するＰ
チャネル型の第１のＭＯＳトランジスタのバックゲート
に供給されるバイアス電圧の値を、前記第１の電圧と第
２の電圧を電源電圧として動作する他のＣＭＯＳインバ
ータの対応するＰチャネル型のＭＯＳトランジスタのバ
ックゲートに供給されるバイアス電圧の値よりも高く
し、かつ前記ＣＭＯＳインバータを構成するＮチャネル
型の第２のＭＯＳトランジスタのバックゲートに供給さ
れるバイアス電圧の値を、前記第１の電圧と第２の電圧
を電源電圧として動作する他のＣＭＯＳインバータの対
応するＮチャネル型のＭＯＳトランジスタのバックゲー
トに供給されるバイアス電圧の値よりも低く設定するこ
とにより、前記ＣＭＯＳインバータの回路閾値が、前記
第１の電圧と第２の電圧を電源電圧として動作する他の
ＣＭＯＳインバータの回路閾値よりも高く設定されてい
ることを特徴とする請求項１０に記載の半導体記憶装
置。
Priority Applications (2)
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| JP8294031A JPH10144879A (ja) | 1996-11-06 | 1996-11-06 | ワード線ドライバ回路及び半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294031A JPH10144879A (ja) | 1996-11-06 | 1996-11-06 | ワード線ドライバ回路及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
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| JPH10144879A true JPH10144879A (ja) | 1998-05-29 |
Family
ID=17802376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8294031A Abandoned JPH10144879A (ja) | 1996-11-06 | 1996-11-06 | ワード線ドライバ回路及び半導体記憶装置 |
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