KR100600461B1 - 반도체 장치 - Google Patents

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KR100600461B1
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Abstract

반도체 장치는 외부 전원전압 (EVcc) 과 접지전압 (Vss) 사이에 제공되며 반도체 장치내의 각 내부회로를 구동하는데 필요한 내부 전원전압 (IVcc) 를 발생하는 내부 전원전압 발생회로 (강압회로), 내부 전원전압 (IVcc) 과 접지전압 (Vss) 사이에 제공되며 내부전원전압 (IVcc) 보다 더 높은 승압전압 (VBST) 을 발생하는 승압회로, 및 승압전압 (VBST) 과 접지전압 사이에 제공되며 승압전압 (VBST) 을 안정시키는 캐패시터를 포함한다. 이 캐패시터는 접지전압이 인가되는 P형 반도체 기판, 및 내부 전원전압 (IVcc) 이 인가되며 메모리셀이 형성된 P형 우물영역을 내부에 가지는 N형 우물영역을 포함한다.
반도체 장치, 캐패시터

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 제 1 실시예를 나타낸 반도체 집적회로의 다이어 그램.
도 2 는 본 발명의 제 1 실시예에 따른 반도체 장치에서 내부전원전압을 안정시키는데 사용하는 캐패시터, 메모리 셀 및 워드라인 드라이버를 나타낸 장치구성의 단면도.
도 3 은 본 발명의 제 2 실시예를 나타낸 반도체 집적회로의 다이어그램.
도 4 는 본 발명의 제 1 실시예에 따른 반도체 장치에서 내부전원전압을 안정시키는데 사용하는 캐패시터, 메모리 셀 및 센스 증폭기를 나타낸 장치구성의 단면도.
도 5 는 본 발명의 제 3 실시예를 나타낸 반도체 집적회로의 다이어그램.
도 6 은 본 발명의 제 3 실시예에 따른 반도체 장치에서 내부 전원전압을 안정시키는데 사용되는 캐패시터 및 메모리셀을 나타낸 장치구성의 단면도.
※ 도면의 주요부분에 대한 부호의 설명
101 : 내부 전원전압 발생회로 102 : 승압회로
103 : 캐패시터 104 : 반도체 기판
105 : N형 우물영역 106A : P형 우물영역
106B : P형 우물영역 107 : NMOS 트랜지스터
107A, 107B : N형 고농도 불순물층 107C : 게이트 전극
108 : 캐패시터 108A : 하부전극
108B : 유전막 108C : 상부전극
109 : 메모리 셀 110 : 비트라인
111 : N형 고농도 불순물 영역 112 : P형 고농도 불순물 영역
113 : 워드라인 드라이버 구동전원전압 발생회로
113A : PMOS 트랜지스터 113B : NMOS 트랜지스터
114 : 워드라인 드라이버 114A : PMOS 트랜지스터
114B : NMOS 트랜지스터
본 발명은 반도체 장치의 외부로부터 인가된 전원전압에 기초하여 내부 회로를 구동하는데 좀더 안정한 전압을 제공하는 것이 가능하면서도, 칩면적을 줄일 수 있는 반도체 장치에 관한 것이다.
지금까지는, 반도체 장치의 외부로부터 정전압원에 의해 인가된 외부 전원전압에 기초하여, 반도체 장치의 내부에 제공된 내부 전원전압 발생회로 (스텝-다운 또는 강압회로 등) 에 의해 내부 전원전압을 발생시키고 있다. 또한, 그 내부 전원전압에 기초하여, 승압회로에 의해 내부 전원전압보다 더 높은 승압된 전압을 발생시키고 있다. 이러한 내부 전원전압과 승압된 전압을, 반도체 장치에 채용된 내부 회로 (메모리셀, TTL (Transistor Transistor Logic) 레벨 입력 버퍼 회로, 데이터 출력 드라이버 회로 등) 을 구동하는데 이용하고 있다.
그러나, 상술한 반도체 장치에서는, 상술한 내부 전원전압과 승압된 전압을 이용하여 내부회로를 구동하는 반도체 장치에서 내부 회로에 의해 전류가 소모될 때, 내부 전원전압 발생회로의 임피던스에 의해 전압강하가 일어나, 내부 전원전압과 승압된 전압이 변하게 된다. 따라서, 내부 전원전압과 승압된 전압을 안정화시키려는 관점에서, 내부 전원전압 발생회로와 내부 회로 간의 노드와 접지 전압 사이에 전압안정용의 캐패시터를 제공하고 있다. 그러한 캐패시터로는, MOS (Metal Oxide Semiconductor) 트랜지스터를 절연체로서 이용하고 있는 MOS 형 구조를 갖는 캐패시터를 이용하고 있다. 이러한 MOS 형 구조를 갖는 캐패시터는, 그 게이트 전극이 내부 전원전압 발생회로와 내부회로사이에 제공된 노드에 전기적으로 접속되어 있으며, 그 소오스 및 드레인 양자는 접지전압에 전기적으로 접속되어 있다. 한편, 각 메모리셀용의 N형 우물과 주변회로용의 N형 우물에 각각 서로 다른 구동 전원전압을 인가하기 때문에, 이 N형 우물들은 서로 물리적으로 분리되어 있다.
본 발명의 목적은, 반도체 장치에 채용되는 내부전원전압의 안정화를 향상시키면서도 그 반도체 장치에 이용된 칩면적의 증대를 제어할 수 있는 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치는,
반도체 장치 내부의 외부 전원전압에 기초하여, 그 외부 전원전압 보다 낮은 내부 전원전압을 발생하는 강압회로;
상기 내부 전원전압에 기초하여, 상기 내부 전원전압보다 높은 승압 전압을 발생하는 승압회로;
접지전압이 인가되는 제 1 도전형 반도체 기판;
상기 반도체 기판 내에 형성되며 상기 승압 전압이 인가되는 제 2 도전형 제 1 우물영역;
상기 제 1 우물영역 내에 형성되는 제 1 도전형 제 2 우물영역; 및
상기 제 2 우물영역 상부에 형성되는 메모리셀을 제공한다.
또한, 상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치는,
반도체 장치 내부의 외부 전원전압에 기초하여, 외부 전원전압 보다 낮은 내부 전원전압을 발생하는 강압회로;
상기 내부 전원전압에 기초하여, 상기 내부 전원전압보다 높은 승압전압을 발생하는 승압회로;
접지전압이 인가되는 제 1 도전형 반도체 기판;
상기 반도체 기판내에 형성되며 상기 승압전압이 인가되는 제 2 도전형 제 1 우물영역;
상기 제 1 우물영역내에 형성되는 제 1 도전형 제 2 우물영역;
상기 제 2 우물영역내에 형성되는 메모리 셀;
상기 제 1 우물영역내에 형성되며 접지전압이 인가되는 제 1 도전형 제 3 우물영역; 및
상기 제 1 및 제 3 우물영역 상부에 형성되며 각 메모리 셀의 주변에 배치되는 주변회로를 제공한다.
본 출원의 여러가지 발명들중의 대표적인 발명을 간단히 나타내었다. 그러나, 본 출원의 여러가지 발명들과 이들 발명들의 특정 구성은 다음의 설명으로부터 이해할 수 있을 것이다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명한다.
도 1 은 본 발명의 제 1 실시예를 나타낸 반도체 집적회로의 다이어그램이다.
도 1 을 참조하면, 반도체 장치내의 각 내부회로를 구동하는데 필요한 내부 전원전압 (IVcc) 을 발생하는 내부 전원전압 발생회로 (스텝-다운 또는 강압회로) (101) 는 내부 전원전압 (EVcc) 과 접지전압 (Vss) 사이에 전기적으로 접속되어 있다. 또한, 내부 전원전압 (IVcc) 보다 높은 승압 전압 (VBST) 를 발생하는 승압회로 (102) 는 외부 전원전압 (EVcc), 내부 전원전압 (IVcc) 및 접지전압 (Vss) 사이에 전기적으로 접속되어 있다. 승압 전압 (VBST) 을 안정시키는 캐패시터 (103) 는 승압전압 (VBST) 과 접지전압 (Vss) 사이에 전기적으로 접속되어 있다. 이후 자세히 설명한 바와 같이, 이 캐패시터 (103) 는 접지전압 (Vss) 이 인가되 는 P형 반도체 기판 (104), 및 승압전압 (Vss) 이 인가되는 N형 우물영역 (105) 를 포함한다. 이 N형 우물영역 (105) 은 메모리셀 (109) 이 형성되는 P형 우물영역 (106A) 과, 각 워드라인 드라이버용의 N채널 MOS 트랜지스터 (이하, "NMOS 트랜지스터"라함) 가 형성되는 P형 우물영역 (106B) 을 갖는다.
또한, 승압 전압 (VBST) 는 인버터로 구성되며 각 워드라인 드라이버용으로 사용되는 구동 전원전압을 발생하는 회로 (113) 에 대한 전원전압으로서 사용된다. 이 워드라인 드라이버 구동전원전압 발생회로 (113) 는 P형 MOS 트랜지스터 (이하, "PMOS 트랜지스터"라함) (113A) 및 NMOS 트랜지스터 (113B) 을 포함하며, 디코드 신호 (a) 의 입력에 따라서 출력전압 (PW) 을 PMOS 트랜지스터 (113A) 및 NMOS 트랜지스터 (113B) 의 게이트 전극으로 출력한다.
이 출력전압 (PW) 을 인버터로 구성된 워드라인 드라이버 (114) 에 대한 전원전압으로 이용한다. 워드라인 드라이버 (114) 는 PMOS 트랜지스터 (114A) 및 NMOS 트랜지스터 (114B) 를 포함한다. 복수개의 워드라인 드라이버들은 하나의 워드라인 드라이버 구동전원전압 발생회로 (113) 의 출력 신호라인에 전기적으로 접속된다. 워드라인 드라이버용의 서브 어레이는 복수개의 워드라인 드라이버 (114) 로 구성된다. 각 워드라인 드라이버 (114) 는 디코드 신호 (b) 의 입력에 따라서 워드라인 구동전원전압 (VWD) 를 PMOS 트랜지스터 (114A) 및 NMOS 트랜지스터 (114B) 의 게이트 전극으로 출력한다. 워드라인 구동전원전압 (VWD) 는 후술할 메모리 셀 (109) 내에 제공되는 NMOS 트랜지스터 (107) 의 게이트 전극 (107C) 에 인가된다.
도 2 는 본 발명의 제 1 실시예에 따른 반도체 장치에서 내부 전원전압을 안정시키는데 사용되는 캐패시터, 메모리셀 및 워드라인 드라이버를 나타낸 장치 구성의 단면도이다.
이 제 1 실시예에서는, 반도체 기판내에 형성된 우물영역을 반도체 장치 내부에 발생되는 내부 전원전압의 레벨을 안정시키는 캐패시터를 형성하는데 이용한다. 또, 메모리셀 어레이 및 워드라인의 서브 어레이에 공통한 N형 우물영역으로서 형성되도록, 메모리셀 어레이용의 N형 우물영역과 워드라인 드라이버의 서브 어레이용으로 사용되는 N형 우물영역에 동일한 전압을 인가한다.
반도체 기판 (104) 내에, P형 반도체 기판 (104) 와는 다른 도전형 확산층 영역으로 구성된 N형 우물영역이 형성된다. N형 우물영역 (105) 내에는, 반도체 기판 (104) 과 동일한 도전형인 확산층 영역으로 각각 구성된 P형 우물영역 (106A 및 106B) 이 형성된다. 그 P형 반도체 기판 (104) 에 접지 전압 (Vss) 이 P형 고농도 불순물층 (112) 을 통하여 백바이어스 전압으로서 인가된다.
그 P형 우물영역 (106A) 내에, 소오스와 드레인으로 각각 기능하는 N형 고농도 불순물층 (107A 및 107B) 및 게이트 전극 (107C) 로 구성된 NMOS 트랜지스터 (107) 가 형성된다. 또, 그 N형 고농도 불순물층 (107A) 에는 캐패시터 (108) 의 하부 전극 (108A) 이 접속되어 있다. 이 캐패시터 (108) 는 하부전극 (108A), 유전막 (108B) 및 상부전극 (108C) 을 포함한다. 또, 그 NMOS 트 랜지스터 (107) 와 캐패시터 (108) 는 하나의 메모리셀 (109) 을 구성한다. 그 N형 고농도 불순물층 (107B) 에, 각 메모리셀내에 기억된 데이터를 독출하거나 또는 그 내부 데이터의 기록시 데이터를 전송하는 비트라인 (110) 이 접속되어 있다.
예를들어, 이 P형 우물영역 (106A) 을 메모리셀 어레이로 사용한다. 이 메모리셀 어레이는 매트릭스 형태로 배치된 복수개의 메모리 셀 (109) 로 구성된다. 한편, 그 N형 우물영역 (105) 내에는 N형 고농도 불순물층 (111) 이 형성된다. 이 N형 고농도 불순물층 (111) 에 승압회로 (102) 로부터 발생된 승압 전압 (VBST) 이 인가된다.
또, 워드라인 드라이버 (114) 는 N형 우물영역 (105) 내에 형성된 PMOS 트랜지스터 (114A), 및 P형 우물영역 (106B) 내에 형성된 NMOS 트랜지스터 (114B) 를 포함한다. 그 P형 우물영역 (106B) 내에 P형 고농도 불순물 영역 (115) 이 형성된다. 이 P형 우물영역 (106B) 에 P형 고농도 불순물 영역 (115) 을 통하여 접지전압 (Vss) 이 인가된다. 이러한 워드라인 드라이버 (114) 는 워드라인 드라이버들의 서브 어레이가 후술하는 바와 같이 구성되도록, 복수개의 형태로 배열된다.
다음으로, 본 발명의 제 1 실시예에 따른 반도체 장치에 관련된 동작과 효과를 설명한다.
내부 전원전압 발생회로 (강압회로) (101) 로부터 외부 전원전압에 기초하 여 내부 전원전압 (IVcc) 이 발생된다. 승압회로 (102) 는 그 내부 전원전압 (IVcc) 및 그 외부 전원전압 (EVcc) 에 기초하여 승압전압 (VBST) 을 출력한다. 이때, "L"레벨을 갖는 디코드 신호 (a) 가 워드라인 드라이버 구동전원전압 발생회로 (113) 에 입력되는 경우, PMOS 트랜지스터 (113A) 는 전도상태가 되며, NMOS 트랜지스터 (113B) 는 비전도상태가 된다. 따라서, 워드라인 드라이버 구동전원전압 발생회로 (113) 의 출력단자로부터 승압전압 (VBST) 에 기초한 출력전압 (PW) 이 출력된다. 그후, "L"레벨인 디코드 신호 (b) 가 워드라인 드라이버 (114) 에 입력되는 경우, PMOS 트랜지스터 (114A) 는 전도상태가 되며, NMOS 트랜지스터 (114B) 는 비전도상태가 되어, 워드라인 드라이버 (114) 의 출력단자로부터 워드라인 구동전원전압 (VWD) 이 출력된다. 이 워드라인 구동전원전압 (VWD) 은 NMOS 트랜지스터 (107) 의 게이트 전극 (107C) 에 인가되어, 대응 메모리셀 (109) 이 선택된다. 그러면, 복수개의 메모리셀들이 하나의 워드라인에 전기적으로 접속되므로, 이들 메모리셀들 내에 존재하는 NMOS 트랜지스터들을 전도상태로 하기에 충분한 워드라인 구동전원전압 (VWD) 가 필요하다. 이때 하나의 워드라인이 선택되는 경우, 승압전압 (VBST) 이 강하할 것이다.
그러나, 본 발명의 제 1 실시예에서는, N형 우물영역 (105) 내에 있는 N형 고농도불순물 영역 (111) 에 승압 전압 (VBST) 을 인가하고, P형 반도체 기판 (104) 내에 존재하는 P형 고농도 불순물 영역 (112) 에는 접지전압 (Vss) 을 인가한다. 따라서, 전압레벨에 있어, N형 우물영역 (105) 가 P형 반도체 기판 (104) 보다 더 높아지게 된다. 그 결과, P형 반도체 기판 (104) 과 N형 우물영역 (105) 사이의 PN접합에서 공핍층이 확장하게 된다. 따라서, P형 반도체 기판 (104) 와 N형 우물영역 (105) 에 의해, 승압회로 (102) 와 접지전압 (Vss) 사이에 승압전압 (VBST) 을 안정시키는 캐패시터 (103) 이 형성되게 된다.
일반적으로 반도체 장치에서는, 반도체 칩의 영역에서의 메모리셀 어레이의 비율이 약 50% 까지 증가한다. 따라서, 메모리 셀 어레이가 형성되는 P형 우물영역 (106A) 를 포위하는 N형 우물영역 (105) 의 영역도 커지게 된다. 면적이 큰 P형 반도체 기판 (104) 과 N형 우물영역 (105) 을 승압전압 (VBST) 의 안정을 위한 캐패시터 (103) 용의 소자로서 이용하기 때문에, 반도체 칩 영역내에 승압전압 (VBST) 의 안정을 위한 캐패시터를 형성하기 위한 영역을 부가적으로 확보할 필요가 없게 된다. 그 결과, 반도체 칩의 면적의 증대를 제어하면서 승압전압 (VBST) 을 좀더 효과적으로 안정시킬 수 있게 된다. 또한, 이러한 방법으로 승압전압 (VBST) 의 레벨을 안정시키면 워드라인 구동전원전압 (VWD) 의 레벨도 안정시킬 수 있기 때문에, 각 메모리 셀로의 데이터 기입을 고속으로 행할 수 있다.
본 발명의 제 1 실시예에서는, 메모리셀 어레이용의 N형 우물영역과 워드 라인 드라이버용의 N형 우물영역에 승압전압 (VBST) 을 인가한다. 따라서, 워드라인 드라이버의 서브 어레이용의 N형 우물영역으로부터 메모리셀 어레이용의 N형 우물영역을 물리적으로 분리할 필요가 없게 된다. 또, 동일한 N형 우물영역 (105) 내에 워드라인 드라이버용의 N형 우물영역과 메모리셀 어레이를 형성할 수 있다. 따라서, 반도체 칩에 채용되는 칩면적을 줄이는 것이 가능하게 된다.
도 3 은 본 발명의 제 2 실시예를 나타낸 반도체 장치의 다이어그램이다.
도 3 을 참조하면, 외부 전원전압 (EVcc) 과 접지전압 (Vss) 사이에, 반도체 장치내의 각각의 내부 회로를 구동하는데 필요한 내부 전원전압 (IVcc) 를 발생하는 내부 전원전압 발생회로 (스텝-다운 또는 강압회로) (201) 가 전기적으로 접속되어 있다. 또, 외부 전원전압 (EVcc), 내부 전원전압 (IVcc) 및 접지전압 (Vss) 사이에, 내부 전원전압 (IVcc) 보다 더 높은 승압전압 (VBST) 를 발생하는 승압회로 (202) 가 전기적으로 접속되어 있다. 그 승압전압 (VBST) 과 접지전압 (Vss) 사이에는 승압전압 (VBST) 을 안정시키는 캐패시터 (203) 가 전기적으로 접속되어 있다. 이후 설명한 바와 같이, 이 캐패시터 (203) 는 접지전압 (Vss) 이 인가되는 P형 반도체 기판 (204) 및 승압전압 (VBST) 이 인가되는 N형 우물영역 (205) 을 포함한다. 이 N형 우물영역 (205) 은 메모리셀 (209) 을 이루는 P형 우물영역 (206A) 및 각 센스 증폭기 어레이용의 NMOS 트랜지스터 (218B) 가 형성되는 P형 우물영역 (206B) 을 갖는다.
또, 이 승압전압 (VBST) 은 인버터로 구성되며 비트라인 선택용으로 사용되는 구동 전원전압을 발생하는 회로 (213) 에 대한 소오스 전압으로서 인가된다. 이 비트라인 선택 구동전원전압 발생회로 (s) 는 PMOS 트랜지스터 (213A) 및 NMOS 트랜지스터 (213B) 를 포함하며, 그로부터 디코드 신호 (c) 의 입력에 따라 비트라인 선택용의 구동 전원전압 (VTG) 을 PMOS 트랜지스터 (213A) 및 NMOS 트랜지스터 (213B) 의 게이트 전극으로 출력한다.
이 비트라인 선택용의 구동 전원전압 (VTG) 은 비트라인 쌍에 각각 접속된 로우 선택 게이트로 기능하는, NMOS 트랜지스터 (216 및 217) 의 게이트 전극에 인가된다. 또, 복수개의 비트라인 쌍들은 비트라인 선택용의 구동전원전압 (VTG) 을 전송하는 신호라인에 전기적으로 접속되어 있다. 또한, 인접한 비트라인 쌍들간에는 센스 증폭기 (218) 가 전기적으로 접속되어 있다. 이 복수개의 센스 증폭기 (218) 들은 센스 증폭기 어레이를 구성하도록, 매트릭스 형태로 배열되어 있다. 비트라인 쌍의 하나의 비트라인은 후술할 메모리 셀 (209) 의 비트라인 (210) 으로 기능한다.
도 4 는 본 발명의 제 2 실시예에 따른 반도체 장치에서 내부 전원전압을 안정시키는데 사용되는 캐패시터, 메모리 셀 및 센스 증폭기를 나타낸 장치 구성의 단면도이다.
이 제 2 실시예에서는, 반도체 기판내에 형성된 반도체 기판과 우물영역을 반도체 장치 내부에서 발생된 내부 전원전압의 레벨을 안정시키는 캐패시터를 형성하는데 이용한다. 또한, 공통의 N형 우물영역을 사용할 수 있도록, 메모리셀 어레이용의 N형 우물영역 및 센스 증폭기 어레이용의 N형 우물영역에 동일 전압을 인가한다.
반도체 기판 (204) 내에는, P형 반도체 기판 (204) 와는 다른 도전형 확산층 영역으로 구성된 N형 우물영역 (205) 이 형성된다. 그 N형 우물영역 (205) 에는 반도체 기판 (204) 과 동일한 도전형인 확산층 영역으로 각각 이루어진 P형 우물영역 (206A 및 206B) 이 형성된다. 그 P형 반도체 기판 (204) 에는 P형 고농도 불순물층 (212) 을 통하여 접지전압 (Vss) 이 백바이어스 전압으로서 인가된다.
그 P형 우물영역 (206A) 에는 소오스 및 드레인으로 각각 기능하는 N형 고농도 불순물층 (207A 및 207B) 및 게이트 전극 (207C) 으로 구성된 NMOS 트랜지스터 (207) 가 형성된다. 또, 그 N형 고농도 불순물층 (207A) 에는 캐패시터 (208) 의 하부전극 (208A) 이 전기적으로 접속된다. 이 캐패시터 (208) 는 하부전극 (208A), 유전막 (208B) 및 상부전극 (208C) 를 포함한다. 또, 그 NMOS 트랜지스터 (207) 및 캐패시터 (208) 는 하나의 메모리 셀 (209) 을 이룬다. 그 N형 고농도 불순물층 (207B) 에는 각 메모리 셀에 기억된 데이터를 독출하거나 또는 그 내부에 데이터의 기입시에 전송하는 비트라인 (210) 이 전기적으로 접속 된다. 예를들어, 이 P형 우물영역 (206A) 은 메모리 셀 어레이로 이용한다. 메모리 셀 어레이는 매트릭스 형태로 배열된 복수개의 메모리 셀 (209) 로 구성된다. 한편, 그 N형 우물영역 (205) 내에는 N형 고농도 불순물층 (211) 이 형성된다. 이 N형 고농도 불순물층 (211) 에 승압회로 (202) 로부터 발생된 승압전압 (VBST) 이 인가된다.
또, 각 센스 증폭기는 N형 우물영역 (205) 내에 형성된 복수개의 PMOS 트랜지스터 (218A), 및 P형 우물영역 (206B) 내에 형성된 복수개의 NMOS 트랜지스터 (218B) 를 포함한다. P형 우물영역 (206B) 내에는 P형 고농도 불순물 영역 (215) 이 형성된다. 이 P형 고농도 불순물 영역 (215) 을 통하여 이 P형 우물영역 (206B) 에 접지 전압 (Vss) 이 인가된다. 이러한 센스 증폭기 (218) 이 복수개로 배열되어, 상술한 바와 같이 센스 증폭기 어레이가 구성된다.
다음으로, 본 발명의 제 2 실시예에 따른 반도체 장치에 관련된 동작과 효과를 설명한다.
내부 전원전압 발생회로 (강압회로) (201) 로부터 외부 전원전압 (EVcc) 에 기초하여 내부 전원전압 (IVcc) 이 발생된다. 승압회로 (202) 는 그 내부 전원전압 (IVcc) 에 기초하여 승압전압 (VBST) 을 출력한다. 이때, "L"레벨을 갖는 디코드 신호 (c) 가 각 비트라인에 대한 비트라인 선택 구동전원전압 발생회로 (213) 에 입력되는 경우, PMOS 트랜지스터 (213A) 는 전도상태가 되며, NMOS 트랜지스터 (213B) 는 비전도상태가 된다. 따라서, 비트라인 선택용의 구동전원전 압 (VTG) 이 비트라인 선택용 구동전원전압 발생회로 (213) 의 출력단자로부터 출력된다. 이 구동전원전압 (VTG) 은 각 비트라인쌍에 제공되는 로우 선택 게이트로 기능하는, NMOS 트랜지스터 (216 및 217) 의 게이트 전극에 인가되어, 대응하는 센스 증폭기 (218) 에 의해 증폭된 각 메모리셀 (209) 에 기억된 데이터가 독출된다. 여기서, 복수개의 로우선택 게이트는 구동전원전압 (VTG) 을 전송하는 하나의 와이어 또는 배선에 전기적으로 접속되므로, 이들 로우 선택 게이트 (NMOS 트랜지스터) 를 도전상태로 하기에 충분한 비트라인 선택용의 구동 전원전압 (VTG) 이 필요하다. 이때, 비트라인 선택용의 구동전원전압 (VTG) 이 그 구동전원전압 (VTG) 을 전송하는 하나의 배선에 인가되는 경우, 승압 전압 (VBST) 는 강하할 것이다.
그러나, 이 본 발명의 제 2 실시예에서는, N형 우물영역 (205) 내에 있는 N형 고농도불순물 영역 (211) 에 승압 전압 (VBST) 을 인가하고, P형 반도체 기판 (204) 내에 존재하는 P형 고농도 불순물 영역 (212) 에는 접지전압 (Vss) 을 인가한다. 따라서, 전압레벨에 있어, N형 우물영역 (205) 이 P형 반도체 기판 (204) 보다 더 높아지게 된다. 그 결과, P형 반도체 기판 (204) 과 N형 우물영역 (205) 사이의 PN접합에서 공핍층이 확장하게 된다. 따라서, P형 반도체 기판 (204) 와 N형 우물영역 (205) 에 의해, 승압회로 (202) 와 접지전압 (Vss) 사 이에 승압전압 (VBST) 을 안정시키는 캐패시터 (203) 가 형성되게 된다.
반도체 장치에서는, 일반적으로 반도체 칩의 영역에서의 메모리셀 어레이의 비율이 높게 약 50% 에 달한다. 따라서, 메모리 셀 어레이가 형성되는 P형 우물영역 (206A) 를 포위하는 N형 우물영역 (205) 의 면적도 커지게 된다. 면적이 큰 P형 반도체 기판 (204) 과 N형 우물영역 (205) 을 승압전압 (VBST) 의 안정을 위한 캐패시터 (203) 용의 소자로서 이용하기 때문에, 반도체 칩 영역내에 승압전압 (VBST) 의 안정을 위한 캐패시터를 형성하기 위한 영역을 부가적으로 확보할 필요가 없게 된다. 그 결과, 반도체 칩의 면적의 증대를 제어하면서 승압전압 (VBST) 을 좀더 효과적으로 안정시킬 수 있다. 또한, 이러한 방법으로 승압전압 (VBST) 의 레벨을 안정시키면 비트라인용의 구동전원전압 (VWD) 의 레벨도 안정시킬 수 있기 때문에, 각 메모리 셀로부터의 데이터 독출과 내부에의 데이터 기입을 고속으로 행할 수 있다.
이 본 발명의 제 2 실시예에서는, 메모리셀 어레이용의 N형 우물영역과 워드라인 드라이버용의 N형 우물영역에 승압전압 (VBST) 을 인가한다. 따라서, 센스 증폭기용의 N형 우물영역으로부터 메모리셀 어레이용의 N형 우물영역을 물리적으로 분리할 필요가 없게 된다. 또, 동일한 N형 우물영역 (205) 내에 메모리셀 어레이와 센스 증폭기 어레이를 형성할 수 있다. 따라서, 반도체 칩에 채용되는 칩면적을 줄이는 것이 가능하게 된다.
도 5 는 본 발명의 제 3 실시예를 나타낸 반도체 장치의 다이어그램이다.
도 5 를 참조하면, 외부 전원전압 (EVcc) 과 접지전압 (Vss) 사이에, 반도체 장치내의 각각의 내부 회로를 구동하는데 필요한 내부 전원전압 (IVcc) 를 발생하는 내부 전원전압 발생회로 (스텝-다운 또는 강압회로) (301) 가 전기적으로 접속되어 있다. 또, 외부 전원전압 (EVcc), 내부 전원전압 (IVcc) 및 접지전압 (Vss) 사이에, 내부 전원전압 (IVcc) 보다 더 높은 승압전압 (VBST) 을 발생하는 승압회로 (302) 가 전기적으로 접속되어 있다. 그 승압전압 (VBST) 과 접지전압 (Vss) 사이에는 승압전압 (VBST) 을 안정시키는 캐패시터 (303) 가 전기적으로 접속되어 있다. 이후 설명한 바와 같이, 이 캐패시터 (303) 는 접지전압 (Vss) 이 인가되는 P형 반도체 기판 (304) 및 승압전압 (VBST) 이 인가되는 N형 우물영역 (305) 을 포함한다.
여기서, 이 N형 우물영역 (305) 은 메모리셀 (309) 을 이루는 P형 우물영역 (306) 을 갖는다. 또, 이 승압전압 (VBST) 은 인버터로 구성되며 이퀄라이저 구동 전원전압 발생회로 (313) 에 대한 소오스 전압으로서 이용된다. 이 이퀄라이저 구동전원전압 발생회로 (313) 는 PMOS 트랜지스터 (313A) 및 NMOS 트랜지스터 (313B) 을 포함하며, 그로부터 디코드 신호 (d) 의 입력에 따라 이퀄라이저 구동 전원전압 (VEQ) 을 PMOS 트랜지스터 (313A) 및 NMOS 트랜지스터 (313B) 의 게이트 전극으로 출력한다.
이 이퀄라이저 구동 전원전압 (VEQ) 은 이퀄라이저로 사용된 각 NMOS 트랜지스터 (319) 의 게이트 전극에 인가된다. 또, 이 NMOS 트랜지스터 (319) 는 각 비트라인 쌍들간에 전기적으로 접속되어 있다. 이 비트라인 쌍들은 복수개로 존재하기 때문에, 복수개의 NMOS 트랜지스터 (이퀄라이저) 가 이퀄라이저 구동전원전압 (VEQ) 를 전송하는 하나의 배선에 전기적으로 접속되어 있다. 각 비트라인 쌍들중의 한 비트라인은 각 메모리 셀 (309) 의 비트라인 (310) 으로 기능한다.
도 6 은 본 발명의 제 3 실시예에 따른 반도체 장치에서 내부 전원전압을 안정시키는데 사용되는 캐패시터 및 메모리 셀을 나타낸 장치 구성의 단면도이다.
이 제 3 실시예에서는, 반도체 기판내에 형성된 반도체 기판과 우물영역을 이용하여, 반도체 장치 내부에서 발생된 내부 전원전압의 레벨을 안정시키는 캐패시터를 구성한다.
반도체 기판 (304) 내에는 P형 반도체 기판 (304) 와는 다른 도전형 확산층 영역으로 이루어진 N형 우물영역 (305) 이 형성된다. 그 N형 우물영역 (305) 에는 반도체 기판 (304) 와 동일한 도전형인 확산층 영역으로 각각 이루어진 P형 우물영역 (306) 이 형성된다. 그 P형 반도체 기판 (304) 에는 P형 고농도 불순물층 (312) 을 통하여 접지전압 (Vss) 이 백바이어스 전압으로서 인가된다.
그 P형 우물영역 (306) 에는 소오스 및 드레인으로 각각 기능하는 N형 고 농도 불순물층 (307A 및 307B) 및 게이트 전극 (307C) 으로 구성된 NMOS 트랜지스터 (307) 가 형성된다. 또, 그 N형 고농도 불순물층 (307A) 에는 캐패시터 (308) 의 하부전극 (308A) 이 전기적으로 접속된다. 이 캐패시터 (308) 는 하부전극 (308A), 유전막 (308B) 및 상부전극 (308C) 을 포함한다. 또, 그 NMOS 트랜지스터 (307) 및 캐패시터 (308) 는 하나의 메모리 셀 (309) 을 이룬다. 그 N형 고농도 불순물층 (307B) 에는 각 메모리 셀에 기억된 데이터를 독출하거나 또는 그 내부에의 데이터 기입시에 데이터를 전송하는 비트라인 (310) 이 전기적으로 접속된다.
예를들어, 이 P형 우물영역 (306) 은 메모리 셀 어레이로 사용된다. 메모리 셀 어레이는 매트릭스 형태로 배열된 복수개의 메모리 셀 (309) 로 구성된다. 한편, 그 N형 우물영역 (305) 내에는 N형 고농도 불순물층 (311) 이 형성된다. 이 N형 고농도 불순물층 (311) 에는 승압회로 (302) 로부터 발생된 승압전압 (VBST) 이 인가된다.
다음으로, 본 발명의 제 3 실시예에 따른 반도체 장치에 관련된 동작과 효과를 설명한다.
내부 전원전압 발생회로 (강압회로) (301) 로부터 외부 전원전압 (EVcc) 에 기초하여 내부 전원전압 (IVcc) 이 발생된다. 승압회로 (302) 는 그 내부 전원전압 (IVcc) 에 기초하여 승압전압 (VBST) 을 출력한다. 이때, "L"레벨을 갖는 디코드 신호 (d) 가 이퀄라이저 구동전원전압 발생회로 (313) 에 입력되는 경우, PMOS 트랜지스터 (313A) 는 전도상태가 되며, NMOS 트랜지스터 (313B) 는 비전도상태가 된다. 따라서, 이퀄라이저 구동전원전압 (VEQ) 이 이퀄라이저 구동전원전압 발생회로 (313) 의 출력단자로부터 출력된다. 이 이퀄라이저 구동전원전압 (VEQ) 이 각 비트라인쌍에 제공되는 이퀄라이저로 사용된 NMOS 트랜지스터 (319) 의 게이트 전극에 인가되는 경우, NMOS 트랜지스터 (319) 가 도전상태가 되어, 각 비트라인 쌍을 구성하는 2개의 비트라인이 동일한 전위가 된다. 이러한 방법으로 각 비트라인을 예비 충전하는 동작을 행한다. 이 이퀄라이저 구동 전원전압 (VEQ) 이 이퀄라이저 구동전원전압 (VEQ) 를 전송하는 하나의 배선에 인가되는 경우, 복수개의 NMOS 트랜지스터 (이퀄라이저) 가 위에서 언급한 하나의 배선에 전기적으로 접속되어 있기 때문에, 이 배선에 접속된 모든 NMOS 트랜지스터 (이퀄라이저) 가 구동된다. 즉, 이들 복수개의 이퀄라이저의 전력소비로 인해 승압전압 (VEQ) 이 강하할 것이다.
그러나, 이 실시예에서는, N형 우물영역 (305) 내에 있는 N형 고농도불순물 영역 (311) 에 승압 전압 (VBST) 을 인가하고, P형 반도체 기판 (304) 내에 존재하는 P형 고농도 불순물 영역 (312) 에는 접지전압 (Vss) 을 인가한다. 따라서, 전압레벨에 있어, N형 우물영역 (305) 이 P형 반도체 기판 (304) 보다 더 높아지게 된다. 그 결과, P형 반도체 기판 (304) 과 N형 우물영역 (305) 사이의 PN접합에서 공핍층이 확장하게 된다. 따라서, P형 반도체 기판 (304) 과 N형 우물영역 (305) 에 의해, 승압회로 (302) 와 접지전압 (Vss) 사이에 승압전압 (VBST) 을 안정시키는 캐패시터 (303) 가 형성되게 된다.
반도체 장치에서는, 일반적으로 반도체 칩의 영역에서의 메모리셀 어레이의 비율이 높게 약 50% 에 달한다. 따라서, 메모리 셀 어레이가 형성되는 P형 우물영역 (306) 을 포위하는 N형 우물영역 (305) 의 면적도 커지게 된다. 면적이 충분히 큰 P형 반도체 기판 (304) 과 N형 우물영역 (305) 을 승압전압 (VBST) 의 안정을 위한 캐패시터 (203) 용의 소자로서 이용하기 때문에, 반도체 칩 영역내에 승압전압 (VBST) 의 안정을 위한 캐패시터를 형성하기 위한 영역을 부가적으로 확보할 필요가 없게 된다. 그 결과, 반도체 칩의 면적의 증대를 제어하면서 승압전압 (VBST) 을 좀더 효과적으로 안정시킬 수 있다. 또한, 이러한 방법으로 승압전압 (VBST) 의 레벨을 안정시키면 이퀄라이저 구동전원전압 (VWD) 의 레벨도 안정시킬 수 있기 때문에, 각 비트라인 쌍의 예비 충전을 고속으로 행할 수 있다.
이상 본 발명을 예시적인 실시예를 통하여 설명하였지만, 이 설명은 한정하려는 것이 아니다. 당업자는 이러한 설명을 참조하여 본 발명의 예시적 실시예 뿐만 아니라 다른 실시예의 여러가지 변형예를 행할 수 있다. 따라서, 첨부된 청구범위는 어떠한 그러한 변형예 또는 실시예도 본 발명의 진정한 범주내에 포함되는 것으로 고려하여야 한다.
이상 설명한 바와 같이, 본 발명에 따르면, 면적이 충분히 큰 P형 반도체 기판과 N형 우물영역을 승압전압의 안정을 위한 캐패시터용의 소자로 이용함으로써, 반도체 칩 영역내에 승압전압의 안정용 캐패시터를 형성하기 위한 영역을 부가적으로 확보할 필요가 없기 때문에, 반도체 칩의 면적의 증대를 제어하면서도 승압전압을 좀더 효과적으로 안정시킬 수 있는 효과가 있으며, 또한, 이와 같은 방법으로 승압전압의 레벨을 안정시키면 구동전원전압의 레벨도 안정시킬 수 있기 때문에, 각 소자의 동작을 고속으로 행할 수 있는 효과가 있다.

Claims (7)

  1. 반도체 장치 내부의 외부 전원전압에 기초하여, 외부 전원전압 보다 낮은 내부 전원전압을 발생하는 강압회로;
    상기 내부 전원전압에 기초하여, 상기 내부 전원전압보다 높은 승압 전압을 발생하는 승압회로;
    접지전압이 인가되는 제 1 도전형 반도체 기판;
    상기 반도체 기판 내에 형성되며 상기 승압 전압이 인가되는 제 2 도전형 제 1 우물영역;
    상기 제 1 우물영역 내에 형성되는 제 1 도전형 제 2 우물영역; 및
    상기 제 2 우물영역 상부에 형성되는 메모리셀을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    승압전압에 기초하여, 워드라인 구동전원전압을 발생하는 워드라인 구동회로를 포함하고,
    상기 각 메모리셀내에 제공된 트랜지스터는 상기 워드라인 구동 전원전압에 의해 구동되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    승압전압에 기초하여, 비트라인 선택 전원전압을 발생하는 비트라인 선택 구동전원전압 발생회로;
    각각의 개별 비트라인 쌍들에 각각 접속되며, 상기 비트라인 선택 전원전압에 의해 제어되는 비트라인 선택 트랜지스터; 및
    비트라인 쌍들간에 각각 접속된 센스 증폭기를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    승압전압에 기초하여, 이퀄라이저 구동 전원전압을 발생하는 이퀄라이저 구동전원전압 발생회로; 및
    상기 각각의 비트라인 쌍들간에 각각 접속되며, 상기 각 메모리셀들이 이퀄라이저 구동전원전압에 의해 예비 충전될 때 제어되는 이퀄라이저 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 우물영역내에 형성되며, 접지전위가 인가되는 제 1 도전형 제 3 우물영역; 및
    상기 제 1 및 제 3 우물영역 상부에 형성되며, 상기 메모리셀의 주변상에 배치된 주변회로들을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 각 주변회로는 상기 각 메모리 셀내에 있는 트랜지스터의 게이트 전극에 인가되어지는 워드라인 구동전원전압을 발생하는 워드라인 구동회로인 것을 특징으로 반도체 장치.
  7. 제 5 항에 있어서,
    상기 비트라인 쌍들간에 각각 접속되며, 상기 메모리 셀이 이퀄라이저 구동전원전압에 의해 예비충전될 때 제어되는 이퀄라이저 회로를 포함하되,
    상기 주변회로는 승압전압에 기초하여 이퀄라이저 전원전압을 발생하는 이퀄라이저 구동전원전압 발생회로인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093195A (ja) * 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置のテスト方法
US6545310B2 (en) * 2001-04-30 2003-04-08 Motorola, Inc. Non-volatile memory with a serial transistor structure with isolated well and method of operation
US20230386577A1 (en) * 2022-05-24 2023-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838344B2 (ja) * 1992-10-28 1998-12-16 三菱電機株式会社 半導体装置
JP2851757B2 (ja) * 1992-12-18 1999-01-27 三菱電機株式会社 半導体装置および半導体記憶装置
US5600598A (en) * 1994-12-14 1997-02-04 Mosaid Technologies Incorporated Memory cell and wordline driver for embedded DRAM in ASIC process
JP3704188B2 (ja) * 1996-02-27 2005-10-05 株式会社ルネサステクノロジ 半導体記憶装置
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
JP4330183B2 (ja) * 1997-09-30 2009-09-16 株式会社ルネサステクノロジ 半導体記憶装置

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