JP2000294751A - 半導体装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
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- G11—INFORMATION STORAGE
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置におけるチップ面積が
増大するのを抑制しながら、半導体装置における内部電
源電圧の安定化を向上させることができる半導体装置を
提供することを目的とする。 【構成】 本発明は、外部電源電圧ＥＶCCと接地電圧Ｖ
SSとの間に設けられた、半導体装置の内部回路を駆動さ
せるために必要な内部電源電圧ＩＶCCを発生させるため
の内部電源電圧発生回路（降圧回路）１０１と、内部電
源電圧ＩＶCCと接地電圧ＶSSとの間に設けられた、内部
電源電圧ＩＶCCよりも高いブースト電圧ＶBSTを発生さ
せる昇圧回路１０２と、ブースト電圧ＶBSTと接地電圧
との間に設けられた、ブースト電圧ＶBSTを安定させる
ためのキャパシタ１０３とを有し、このキャパシタ１０
３が、接地電圧ＶSSが印加されるＰ型半導体基板１０６
と、メモリセル１１１が形成されたＰ型ウエル領域１０
８を内部に有し、かつ内部電源電圧ＩＶCCが印加される
Ｎ型ウエル領域１０７とで構成されたことを特徴とする
半導体装置である。
増大するのを抑制しながら、半導体装置における内部電
源電圧の安定化を向上させることができる半導体装置を
提供することを目的とする。 【構成】 本発明は、外部電源電圧ＥＶCCと接地電圧Ｖ
SSとの間に設けられた、半導体装置の内部回路を駆動さ
せるために必要な内部電源電圧ＩＶCCを発生させるため
の内部電源電圧発生回路（降圧回路）１０１と、内部電
源電圧ＩＶCCと接地電圧ＶSSとの間に設けられた、内部
電源電圧ＩＶCCよりも高いブースト電圧ＶBSTを発生さ
せる昇圧回路１０２と、ブースト電圧ＶBSTと接地電圧
との間に設けられた、ブースト電圧ＶBSTを安定させる
ためのキャパシタ１０３とを有し、このキャパシタ１０
３が、接地電圧ＶSSが印加されるＰ型半導体基板１０６
と、メモリセル１１１が形成されたＰ型ウエル領域１０
８を内部に有し、かつ内部電源電圧ＩＶCCが印加される
Ｎ型ウエル領域１０７とで構成されたことを特徴とする
半導体装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置外
部から供給される電源電圧に基づいて内部回路を動作さ
せるための電圧をより安定化させ、かつチップ面積を縮
小させることができる半導体記憶装置に関するものであ
る。
部から供給される電源電圧に基づいて内部回路を動作さ
せるための電圧をより安定化させ、かつチップ面積を縮
小させることができる半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】従来において、半導体装置外部から定電
圧源によって供給される外部電源電圧に基づいて、半導
体装置内部に設けられた内部電源電圧発生回路（降圧回
路等）により内部電源電圧を発生させていた。また、こ
の内部電源電圧に基づいて昇圧回路によって内部電源電
圧よりも高いブースト電圧が生成されていた。これらの
内部電源電圧や昇圧電圧は、半導体装置における内部回
路（例えば、メモリセル、ＴＴＬ（Transistor Transis
tor Logic）レベル入力バッファ回路やデータ出力ドラ
イバ回路等）を駆動させるために使用されていた。
圧源によって供給される外部電源電圧に基づいて、半導
体装置内部に設けられた内部電源電圧発生回路（降圧回
路等）により内部電源電圧を発生させていた。また、こ
の内部電源電圧に基づいて昇圧回路によって内部電源電
圧よりも高いブースト電圧が生成されていた。これらの
内部電源電圧や昇圧電圧は、半導体装置における内部回
路（例えば、メモリセル、ＴＴＬ（Transistor Transis
tor Logic）レベル入力バッファ回路やデータ出力ドラ
イバ回路等）を駆動させるために使用されていた。
【０００３】しかし、上記のような半導体装置において
前述の内部電源電圧や昇圧電圧を用いて半導体装置の内
部回路を動作させた時に、その内部回路で電流が消費さ
れると、内部電源電圧発生回路のインピーダンスにより
電圧降下が生じ、内部電源電圧や昇圧電圧が変動してし
まうことがある。そこで、内部電源電圧や昇圧電圧を安
定させるために、内部電源電圧発生回路と内部回路との
間のノードと接地電圧との間に電圧安定化用のキャパシ
タが設けられていた。このようなキャパシタとしては、
ＭＯＳ（Metal Oxide Semiconductor）トランジスタの
ゲート酸化膜を絶縁体として利用したＭＯＳ型構造を有
するキャパシタが使われていた。 このＭＯＳ型構造を
有するキャパシタは、ゲート電極が内部電源電圧発生回
路と内部回路との間のノードに接続され、ソース及びド
レインは共に接地電圧に接続されていた。一方、メモリ
セルにおけるＮ型ウエルと周辺回路におけるＮ型ウエル
とにはそれぞれ異なる駆動用電源電圧が印加されている
ので、両Ｎ型ウエルは物理的に分離されていた。
前述の内部電源電圧や昇圧電圧を用いて半導体装置の内
部回路を動作させた時に、その内部回路で電流が消費さ
れると、内部電源電圧発生回路のインピーダンスにより
電圧降下が生じ、内部電源電圧や昇圧電圧が変動してし
まうことがある。そこで、内部電源電圧や昇圧電圧を安
定させるために、内部電源電圧発生回路と内部回路との
間のノードと接地電圧との間に電圧安定化用のキャパシ
タが設けられていた。このようなキャパシタとしては、
ＭＯＳ（Metal Oxide Semiconductor）トランジスタの
ゲート酸化膜を絶縁体として利用したＭＯＳ型構造を有
するキャパシタが使われていた。 このＭＯＳ型構造を
有するキャパシタは、ゲート電極が内部電源電圧発生回
路と内部回路との間のノードに接続され、ソース及びド
レインは共に接地電圧に接続されていた。一方、メモリ
セルにおけるＮ型ウエルと周辺回路におけるＮ型ウエル
とにはそれぞれ異なる駆動用電源電圧が印加されている
ので、両Ｎ型ウエルは物理的に分離されていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の半導体装置においては、安定した内部電源
電圧や昇圧電圧を半導体装置の内部回路に供給するため
に、ＭＯＳ型構造を有するキャパシタを形成するための
領域が必要になる。内部電源電圧や昇圧電圧の安定化の
ためには、このＭＯＳ型構造を有するキャパシタを大き
くする必要があるが、このキャパシタを大きくすると、
チップ面積が増加してしまい、結果的に半導体装置自体
が大きくなってしまうという問題が生じる。
ような従来の半導体装置においては、安定した内部電源
電圧や昇圧電圧を半導体装置の内部回路に供給するため
に、ＭＯＳ型構造を有するキャパシタを形成するための
領域が必要になる。内部電源電圧や昇圧電圧の安定化の
ためには、このＭＯＳ型構造を有するキャパシタを大き
くする必要があるが、このキャパシタを大きくすると、
チップ面積が増加してしまい、結果的に半導体装置自体
が大きくなってしまうという問題が生じる。
【０００５】また、メモリセルにおけるＮ型ウエルと周
辺回路におけるＮ型ウエルは物理的に分離させているの
で、その分離領域の分だけチップ面積が増加してしま
い、延いては半導体装置自体が大きくなってしまうとい
う問題が生じる。
辺回路におけるＮ型ウエルは物理的に分離させているの
で、その分離領域の分だけチップ面積が増加してしま
い、延いては半導体装置自体が大きくなってしまうとい
う問題が生じる。
【０００６】
【課題を解決するための手段】本発明は、外部電源電圧
に基づいて、半導体装置内部で外部電源電圧よりも低い
内部電源電圧を発生させる降圧回路と、内部電源電圧に
基づいて内部電源電圧よりも高い昇圧電圧を発生させる
昇圧回路と、接地電圧が与えられる第１導電型の半導体
基板と、半導体基板内に形成され、かつ昇圧電圧が与え
られる第２導電型の第１ウエル領域と、第１ウエル領域
内に形成された第１導電型の第２ウエル領域と、第２ウ
エル領域上に形成されたメモリセルとを有する半導体装
置を提供することにより、半導体装置におけるチップ面
積が増大するのを抑制しながら、内部電源電圧の安定化
を向上させるものである。
に基づいて、半導体装置内部で外部電源電圧よりも低い
内部電源電圧を発生させる降圧回路と、内部電源電圧に
基づいて内部電源電圧よりも高い昇圧電圧を発生させる
昇圧回路と、接地電圧が与えられる第１導電型の半導体
基板と、半導体基板内に形成され、かつ昇圧電圧が与え
られる第２導電型の第１ウエル領域と、第１ウエル領域
内に形成された第１導電型の第２ウエル領域と、第２ウ
エル領域上に形成されたメモリセルとを有する半導体装
置を提供することにより、半導体装置におけるチップ面
積が増大するのを抑制しながら、内部電源電圧の安定化
を向上させるものである。
【０００７】また、本発明は、外部電源電圧に基づい
て、半導体装置内部で外部電源電圧よりも低い内部電源
電圧を発生させる降圧回路と、内部電源電圧に基づいて
内部電源電圧よりも高い昇圧電圧を発生させる昇圧回路
と、接地電圧が与えられる第１導電型の半導体基板と、
半導体基板内に形成され、かつ昇圧電圧が与えられる第
２導電型の第１ウエル領域と、第１ウエル領域内に形成
された第１導電型の第２ウエル領域と、第２ウエル領域
上に形成されたメモリセルと、第１ウエル領域内に形成
され、かつ接地電圧が与えられる第１導電型の第３ウエ
ル領域と、第１及び第３ウエル領域上に形成され、かつ
メモリセルの周辺に配置された周辺回路とを有する半導
体装置を提供することにより、半導体装置におけるチッ
プ面積を縮小させるものである。
て、半導体装置内部で外部電源電圧よりも低い内部電源
電圧を発生させる降圧回路と、内部電源電圧に基づいて
内部電源電圧よりも高い昇圧電圧を発生させる昇圧回路
と、接地電圧が与えられる第１導電型の半導体基板と、
半導体基板内に形成され、かつ昇圧電圧が与えられる第
２導電型の第１ウエル領域と、第１ウエル領域内に形成
された第１導電型の第２ウエル領域と、第２ウエル領域
上に形成されたメモリセルと、第１ウエル領域内に形成
され、かつ接地電圧が与えられる第１導電型の第３ウエ
ル領域と、第１及び第３ウエル領域上に形成され、かつ
メモリセルの周辺に配置された周辺回路とを有する半導
体装置を提供することにより、半導体装置におけるチッ
プ面積を縮小させるものである。
【０００８】
【発明の実施の形態】本発明の実施の形態を、以下図面
を参照しながら説明する。
を参照しながら説明する。
【０００９】図１は、本発明の第１の実施の形態におけ
る半導体集積回路図である。
る半導体集積回路図である。
【００１０】図１において、外部電源電圧ＥＶCCと接地
電圧ＶSSとの間には、半導体装置の内部回路を駆動させ
るために必要な内部電源電圧ＩＶCCを発生させる内部電
源電圧発生回路（降圧回路）１０１が接続されている。
また、外部電源電圧ＥＶCC及び内部電源電圧ＩＶCCと接
地電圧ＶSSとの間には、内部電源電圧ＩＶCCよりも高い
ブースト電圧ＶBSTを発生させる昇圧回路１０２が接続
されている。そして、このブースト電圧ＶBSTと接地電
圧ＶSSとの間には、ブースト電圧ＶBSTを安定させるた
めのキャパシタ１０３が接続されており、このキャパシ
タ１０３は、後述するように、接地電圧ＶSSが印加され
るＰ型半導体基板１０４と、ブースト電圧ＶBSTが印加
されるＮ型ウエル領域１０５とで構成されている。ここ
で、Ｎ型ウエル領域１０５はその中にメモリセル１０９
が形成されたＰ型ウエル領域１０６Ａとワード線ドライ
バのＮチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタとする。）１１４Ｂが形成されたＰ型ウ
エル領域１０６Ｂとを有している。
電圧ＶSSとの間には、半導体装置の内部回路を駆動させ
るために必要な内部電源電圧ＩＶCCを発生させる内部電
源電圧発生回路（降圧回路）１０１が接続されている。
また、外部電源電圧ＥＶCC及び内部電源電圧ＩＶCCと接
地電圧ＶSSとの間には、内部電源電圧ＩＶCCよりも高い
ブースト電圧ＶBSTを発生させる昇圧回路１０２が接続
されている。そして、このブースト電圧ＶBSTと接地電
圧ＶSSとの間には、ブースト電圧ＶBSTを安定させるた
めのキャパシタ１０３が接続されており、このキャパシ
タ１０３は、後述するように、接地電圧ＶSSが印加され
るＰ型半導体基板１０４と、ブースト電圧ＶBSTが印加
されるＮ型ウエル領域１０５とで構成されている。ここ
で、Ｎ型ウエル領域１０５はその中にメモリセル１０９
が形成されたＰ型ウエル領域１０６Ａとワード線ドライ
バのＮチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタとする。）１１４Ｂが形成されたＰ型ウ
エル領域１０６Ｂとを有している。
【００１１】また、ブースト電圧ＶBSTはインバータか
らなるワード線ドライバ用駆動電源電圧発生回路１１３
の電源電圧としても使用される。ワード線ドライバ用駆
動電源電圧発生回路１１３は、Ｐチャンネル型ＭＯＳト
ランジスタ（以下、ＰＭＯＳトランジスタとする。）１
１３ＡとＮＭＯＳトランジスタ１１３Ｂとで構成されて
おり、ＰＭＯＳトランジスタ１１３Ａ及びＮＭＯＳトラ
ンジスタ１１３Ｂのゲート電極にデコード信号ａが入力
されることにより、出力電圧ＰＷが出力される。
らなるワード線ドライバ用駆動電源電圧発生回路１１３
の電源電圧としても使用される。ワード線ドライバ用駆
動電源電圧発生回路１１３は、Ｐチャンネル型ＭＯＳト
ランジスタ（以下、ＰＭＯＳトランジスタとする。）１
１３ＡとＮＭＯＳトランジスタ１１３Ｂとで構成されて
おり、ＰＭＯＳトランジスタ１１３Ａ及びＮＭＯＳトラ
ンジスタ１１３Ｂのゲート電極にデコード信号ａが入力
されることにより、出力電圧ＰＷが出力される。
【００１２】この出力電圧ＰＷはインバータからなるワ
ード線ドライバ１１４の電源電圧として使用される。ワ
ード線ドライバ１１４はＰＭＯＳトランジスタ１１４Ａ
とＮＭＯＳトランジスタ１１４Ｂとで構成されており、
一つのワード線ドライバ用駆動電源電圧発生回路１１３
の出力信号線に対して複数のワード線ドライバが接続さ
れている。これらの複数のワード線ドライバ１１４によ
りワード線ドライバのサブアレイが構成されている。ワ
ード線ドライバ１１４においては、ＰＭＯＳトランジス
タ１１４Ａ及びＮＭＯＳトランジスタ１１４Ｂのゲート
電極にデコード信号ｂが入力されることにより、ワード
線駆動電源電圧ＶWDが出力される。このワード線駆動電
源電圧ＶWDは、後述するメモリセル１０９内のＮＭＯＳ
トランジスタ１０７のゲート電極１０７Ｃに印加され
る。
ード線ドライバ１１４の電源電圧として使用される。ワ
ード線ドライバ１１４はＰＭＯＳトランジスタ１１４Ａ
とＮＭＯＳトランジスタ１１４Ｂとで構成されており、
一つのワード線ドライバ用駆動電源電圧発生回路１１３
の出力信号線に対して複数のワード線ドライバが接続さ
れている。これらの複数のワード線ドライバ１１４によ
りワード線ドライバのサブアレイが構成されている。ワ
ード線ドライバ１１４においては、ＰＭＯＳトランジス
タ１１４Ａ及びＮＭＯＳトランジスタ１１４Ｂのゲート
電極にデコード信号ｂが入力されることにより、ワード
線駆動電源電圧ＶWDが出力される。このワード線駆動電
源電圧ＶWDは、後述するメモリセル１０９内のＮＭＯＳ
トランジスタ１０７のゲート電極１０７Ｃに印加され
る。
【００１３】図２は、本発明の第１の実施の形態におけ
る、半導体装置の内部電源電圧を安定させるためのキャ
パシタ、メモリセル及びワード線ドライバのデバイス構
造断面図である。第１の実施の形態では、半導体基板に
形成されたウエル領域を利用することによって、半導体
装置内部で生成された内部電源電圧のレベルを安定させ
るためのキャパシタを構成している。また、メモリセル
アレイにおけるＮ型ウエル領域とワード線ドライバのサ
ブアレイにおけるＮ型ウエルとに同一電圧を印加させ、
メモリセルアレイとワード線ドライバのサブアレイとに
対して共通のＮ型ウエル領域としている。
る、半導体装置の内部電源電圧を安定させるためのキャ
パシタ、メモリセル及びワード線ドライバのデバイス構
造断面図である。第１の実施の形態では、半導体基板に
形成されたウエル領域を利用することによって、半導体
装置内部で生成された内部電源電圧のレベルを安定させ
るためのキャパシタを構成している。また、メモリセル
アレイにおけるＮ型ウエル領域とワード線ドライバのサ
ブアレイにおけるＮ型ウエルとに同一電圧を印加させ、
メモリセルアレイとワード線ドライバのサブアレイとに
対して共通のＮ型ウエル領域としている。
【００１４】Ｐ型半導体基板１０４内には該半導体基板
１０４とは異なる導電型の拡散層領域から成るＮ型ウエ
ル領域１０５が形成されており、該Ｎ型ウエル領域１０
５内には該半導体基板１０４と同一導電型の拡散層領域
から成るＰ型ウエル領域１０６Ａ及び１０６Ｂが形成さ
れている。 Ｐ型半導体基板１０４にはバックバイアス
電圧としてＰ型高濃度不純物層１１２を介して接地電圧
ＶSSが印加されている。
１０４とは異なる導電型の拡散層領域から成るＮ型ウエ
ル領域１０５が形成されており、該Ｎ型ウエル領域１０
５内には該半導体基板１０４と同一導電型の拡散層領域
から成るＰ型ウエル領域１０６Ａ及び１０６Ｂが形成さ
れている。 Ｐ型半導体基板１０４にはバックバイアス
電圧としてＰ型高濃度不純物層１１２を介して接地電圧
ＶSSが印加されている。
【００１５】Ｐ型ウエル領域１０６Ａには、ソース及び
ドレインとなるＮ型高濃度不純物層１０７Ａ及び１０７
Ｂとゲート電極１０７Ｃとで構成されるＮＭＯＳトラン
ジスタ１０７が形成されている。また、Ｎ型高濃度不純
物層１０７Ａにはキャパシタ１０８の下部電極１０８Ａ
が接続されており、このキャパシタ１０８は下部電極１
０８Ａ、誘電体膜１０８Ｂ、上部電極１０８Ｃにより構
成されている。そして、ＮＭＯＳトランジスタ１０７及
びキャパシタ１０８により一つのメモリセル１０９が構
成されている。また、Ｎ型高濃度不純物層１０７Ｂに
は、メモリセル内のデータを読み出す、あるいは書き込
む時にデータを伝送するためのビット線１１０が接続さ
れている。
ドレインとなるＮ型高濃度不純物層１０７Ａ及び１０７
Ｂとゲート電極１０７Ｃとで構成されるＮＭＯＳトラン
ジスタ１０７が形成されている。また、Ｎ型高濃度不純
物層１０７Ａにはキャパシタ１０８の下部電極１０８Ａ
が接続されており、このキャパシタ１０８は下部電極１
０８Ａ、誘電体膜１０８Ｂ、上部電極１０８Ｃにより構
成されている。そして、ＮＭＯＳトランジスタ１０７及
びキャパシタ１０８により一つのメモリセル１０９が構
成されている。また、Ｎ型高濃度不純物層１０７Ｂに
は、メモリセル内のデータを読み出す、あるいは書き込
む時にデータを伝送するためのビット線１１０が接続さ
れている。
【００１６】上記Ｐ型ウエル領域１０６Ａは、例えばメ
モリセルアレイとして使用され、このメモリセルアレイ
は複数のメモリセル１０９がマトリクス状に配置される
ことにより構成されている。一方、Ｎ型ウエル領域１０
５にはＮ型高濃度不純物層１１１が形成されており、こ
のＮ型高濃度不純物層１１１には昇圧回路１０２から発
生するブースト電圧ＶBSTが印加されている。
モリセルアレイとして使用され、このメモリセルアレイ
は複数のメモリセル１０９がマトリクス状に配置される
ことにより構成されている。一方、Ｎ型ウエル領域１０
５にはＮ型高濃度不純物層１１１が形成されており、こ
のＮ型高濃度不純物層１１１には昇圧回路１０２から発
生するブースト電圧ＶBSTが印加されている。
【００１７】また、ワード線ドライバ１１４は、Ｎ型ウ
エル領域１０５に形成されたＰＭＯＳトランジスタ１１
４Ａと、Ｐ型ウエル領域１０４Ｂに形成されたＮＭＯＳ
トランジスタ１１４Ｂとで構成されている。Ｐ型ウエル
領域１０４Ｂには、Ｐ型高濃度不純物領域１１５が形成
されており、このＰ型高濃度不純物領域１１５を介して
Ｐ型ウエル領域１０６Ｂに接地電圧ＶSSが印加されてい
る。そして、このようなワード線ドライバ１１５が複数
配列されることにより、前述したように、ワード線ドラ
イバのサブアレイが構成されている。
エル領域１０５に形成されたＰＭＯＳトランジスタ１１
４Ａと、Ｐ型ウエル領域１０４Ｂに形成されたＮＭＯＳ
トランジスタ１１４Ｂとで構成されている。Ｐ型ウエル
領域１０４Ｂには、Ｐ型高濃度不純物領域１１５が形成
されており、このＰ型高濃度不純物領域１１５を介して
Ｐ型ウエル領域１０６Ｂに接地電圧ＶSSが印加されてい
る。そして、このようなワード線ドライバ１１５が複数
配列されることにより、前述したように、ワード線ドラ
イバのサブアレイが構成されている。
【００１８】次に、本発明の第２の実施の形態における
半導体装置に関する動作及び効果について説明する。
半導体装置に関する動作及び効果について説明する。
【００１９】内部電源電圧発生回路（降圧回路）１０１
により外部電源電圧ＥＶCCに基づいて内部電源電圧ＩＶ
CCが生成され、この内部電源電圧ＩＶCCと外部電源電圧
ＥＶCCに基づいて昇圧回路１０２によってブースト電圧
ＶBSTが出力される。この時、ワード線ドライバ用駆動
電源電圧発生回路１１３において“Ｌ”レベルのデコー
ド信号ａが入力されると、ＰＭＯＳトランジスタ１１３
Ａが導通状態となり、ＮＭＯＳトランジスタ１１３Ｂが
非導通状態となるので、ワード線ドライバ用駆動電源電
圧発生回路１１３の出力端子からはブースト電圧ＶBST
に基づいた出力電圧ＰＷが出力される。その後、ワード
線ドライバ１１４において“Ｌ”レベルのデコード信号
ｂが入力されると、ＰＭＯＳトランジスタ１１４Ａが導
通状態となり、ＮＭＯＳトランジスタ１１４Ｂが非導通
状態となり、ワード線ドライバ１１４の出力端子からワ
ード線駆動電源電圧ＶWDが出力される。このワード線駆
動電源電圧ＶWDはＮＭＯＳトランジスタ１０７のゲート
電極１０７Ｃに印加され、メモリセル１０９が選択され
る。ここで、一つのワード線には複数のメモリセルが接
続されており、これらのメモリセル内のＮＭＯＳトラン
ジスタを導通状態にすることができるだけのワード線駆
動電源電圧ＶWDが必要になる。この時、一つのワード線
が選択されると、ブースト電圧ＶBSTが降下しようとす
る。
により外部電源電圧ＥＶCCに基づいて内部電源電圧ＩＶ
CCが生成され、この内部電源電圧ＩＶCCと外部電源電圧
ＥＶCCに基づいて昇圧回路１０２によってブースト電圧
ＶBSTが出力される。この時、ワード線ドライバ用駆動
電源電圧発生回路１１３において“Ｌ”レベルのデコー
ド信号ａが入力されると、ＰＭＯＳトランジスタ１１３
Ａが導通状態となり、ＮＭＯＳトランジスタ１１３Ｂが
非導通状態となるので、ワード線ドライバ用駆動電源電
圧発生回路１１３の出力端子からはブースト電圧ＶBST
に基づいた出力電圧ＰＷが出力される。その後、ワード
線ドライバ１１４において“Ｌ”レベルのデコード信号
ｂが入力されると、ＰＭＯＳトランジスタ１１４Ａが導
通状態となり、ＮＭＯＳトランジスタ１１４Ｂが非導通
状態となり、ワード線ドライバ１１４の出力端子からワ
ード線駆動電源電圧ＶWDが出力される。このワード線駆
動電源電圧ＶWDはＮＭＯＳトランジスタ１０７のゲート
電極１０７Ｃに印加され、メモリセル１０９が選択され
る。ここで、一つのワード線には複数のメモリセルが接
続されており、これらのメモリセル内のＮＭＯＳトラン
ジスタを導通状態にすることができるだけのワード線駆
動電源電圧ＶWDが必要になる。この時、一つのワード線
が選択されると、ブースト電圧ＶBSTが降下しようとす
る。
【００２０】しかし、本発明の第１の実施の形態の場
合、ブースト電圧ＶBSTがＮ型ウエル領域１０５内のＮ
型高濃度不純物領域１１１に印加されており、かつＰ型
半導体基板１０４内のＰ型高濃度不純物領域１１２に接
地電圧ＶSSが印加されているので、Ｎ型ウエル領域１０
５の電位レベルはＰ型半導体基板１０４の電位レベルよ
りも高くなる。その結果、Ｐ型半導体基板１０４とＮ型
ウエル領域１０５との間のＰＮ接合部分において空乏層
が生じる。従って、昇圧回路１０２と接地電圧ＶSSとの
間に、Ｐ型半導体基板１０４及びＮ型ウエル領域１０５
によって、ブースト電圧ＶBSTを安定させるためのキャ
パシタ１０３が構成されることになる。
合、ブースト電圧ＶBSTがＮ型ウエル領域１０５内のＮ
型高濃度不純物領域１１１に印加されており、かつＰ型
半導体基板１０４内のＰ型高濃度不純物領域１１２に接
地電圧ＶSSが印加されているので、Ｎ型ウエル領域１０
５の電位レベルはＰ型半導体基板１０４の電位レベルよ
りも高くなる。その結果、Ｐ型半導体基板１０４とＮ型
ウエル領域１０５との間のＰＮ接合部分において空乏層
が生じる。従って、昇圧回路１０２と接地電圧ＶSSとの
間に、Ｐ型半導体基板１０４及びＮ型ウエル領域１０５
によって、ブースト電圧ＶBSTを安定させるためのキャ
パシタ１０３が構成されることになる。
【００２１】そして、一般に、半導体装置においては、
半導体チップ面積中に占めるメモリセルアレイの割合は
約５０％と大きく、従って、メモリセルアレイが形成さ
れているＰ型ウエル領域１０６Ａを包囲しているＮ型ウ
エル領域１０５の面積も大きくなる。また、面積が充分
に大きいＰ型半導体基板１０４及びＮ型ウエル領域１０
５をブースト電圧ＶBSTの安定化のためのキャパシタ１
０３の構成要素として使用しているので、別途、半導体
チップ領域中に、ブースト電圧ＶBSTの安定化のための
キャパシタを形成する領域を確保する必要もなくなる。
その結果、半導体チップ面積の増加を抑制しながら、よ
り効果的にブースト電圧ＶBSTを安定させることができ
る。このようにブースト電圧ＶBSTのレベルを安定させ
ることができれば、ワード線駆動電源電圧ＶWDのレベル
も安定するので、メモリセルへのデータ書込みを高速動
作で行うことができる。
半導体チップ面積中に占めるメモリセルアレイの割合は
約５０％と大きく、従って、メモリセルアレイが形成さ
れているＰ型ウエル領域１０６Ａを包囲しているＮ型ウ
エル領域１０５の面積も大きくなる。また、面積が充分
に大きいＰ型半導体基板１０４及びＮ型ウエル領域１０
５をブースト電圧ＶBSTの安定化のためのキャパシタ１
０３の構成要素として使用しているので、別途、半導体
チップ領域中に、ブースト電圧ＶBSTの安定化のための
キャパシタを形成する領域を確保する必要もなくなる。
その結果、半導体チップ面積の増加を抑制しながら、よ
り効果的にブースト電圧ＶBSTを安定させることができ
る。このようにブースト電圧ＶBSTのレベルを安定させ
ることができれば、ワード線駆動電源電圧ＶWDのレベル
も安定するので、メモリセルへのデータ書込みを高速動
作で行うことができる。
【００２２】また、本発明の第１の実施の形態において
は、メモリセルアレイにおけるＮ型ウエル領域とワード
線ドライバのサブアレイにおけるＮ型ウエル領域とにブ
ースト電圧ＶBSTが印加されるように構成されている。
従って、メモリセルアレイにおけるＮ型ウエル領域とワ
ード線ドライバのサブアレイにおけるＮ型ウエル領域と
を物理的に分離させる必要がなく、メモリセルアレイと
ワード線ドライバのサブアレイとは同一のＮ型ウエル領
域１０５に形成することができるので、半導体装置にお
けるチップ面積を縮小させることができる。
は、メモリセルアレイにおけるＮ型ウエル領域とワード
線ドライバのサブアレイにおけるＮ型ウエル領域とにブ
ースト電圧ＶBSTが印加されるように構成されている。
従って、メモリセルアレイにおけるＮ型ウエル領域とワ
ード線ドライバのサブアレイにおけるＮ型ウエル領域と
を物理的に分離させる必要がなく、メモリセルアレイと
ワード線ドライバのサブアレイとは同一のＮ型ウエル領
域１０５に形成することができるので、半導体装置にお
けるチップ面積を縮小させることができる。
【００２３】図３は、本発明の第２の実施の形態におけ
る半導体集積回路図である。
る半導体集積回路図である。
【００２４】図３において、外部電源電圧ＥＶCCと接地
電圧ＶSSとの間には、半導体装置の内部回路を駆動させ
るために必要な内部電源電圧ＩＶCCを発生させる内部電
源電圧発生回路（降圧回路）２０１が接続されている。
外部電源電圧ＥＶCC及び内部電源電圧ＩＶCCと接地電圧
ＶSSとの間には、内部電源電圧ＩＶCCよりも高いブース
ト電圧ＶBSTを発生させる昇圧回路２０２が接続されて
いる。そして、このブースト電圧ＶBSTと接地電圧ＶSS
との間には、ブースト電圧ＶBSTを安定させるためのキ
ャパシタ２０３が接続されており、このキャパシタ２０
３は、後述するように、接地電圧ＶSSが印加されるＰ型
半導体基板２０４と、ブースト電圧ＶBSTが印加される
Ｎ型ウエル領域２０５とで構成されている。ここで、Ｎ
型ウエル領域２０５はその中にメモリセル２０９が形成
されたＰ型ウエル領域２０６Ａとセンスアンプアレイの
ＮＭＯＳトランジスタ２１８Ｂが形成された２０８Ｂと
を有している。
電圧ＶSSとの間には、半導体装置の内部回路を駆動させ
るために必要な内部電源電圧ＩＶCCを発生させる内部電
源電圧発生回路（降圧回路）２０１が接続されている。
外部電源電圧ＥＶCC及び内部電源電圧ＩＶCCと接地電圧
ＶSSとの間には、内部電源電圧ＩＶCCよりも高いブース
ト電圧ＶBSTを発生させる昇圧回路２０２が接続されて
いる。そして、このブースト電圧ＶBSTと接地電圧ＶSS
との間には、ブースト電圧ＶBSTを安定させるためのキ
ャパシタ２０３が接続されており、このキャパシタ２０
３は、後述するように、接地電圧ＶSSが印加されるＰ型
半導体基板２０４と、ブースト電圧ＶBSTが印加される
Ｎ型ウエル領域２０５とで構成されている。ここで、Ｎ
型ウエル領域２０５はその中にメモリセル２０９が形成
されたＰ型ウエル領域２０６Ａとセンスアンプアレイの
ＮＭＯＳトランジスタ２１８Ｂが形成された２０８Ｂと
を有している。
【００２５】また、ブースト電圧ＶBSTはインバータか
らなるビット線選択用駆動電源電圧発生回路２１３の電
源電圧としても使用される。ビット線選択用駆動電源電
圧発生回路２１３は、ＰＭＯＳトランジスタ２１３Ａと
ＮＭＯＳトランジスタ２１３Ｂとで構成されており、Ｐ
ＭＯＳトランジスタ２１３Ａ及びＮＭＯＳトランジスタ
２１３Ｂのゲート電極にデコード信号ｃが入力されるこ
とにより、ビット線選択用駆動電源電圧ＶTGが出力され
る。
らなるビット線選択用駆動電源電圧発生回路２１３の電
源電圧としても使用される。ビット線選択用駆動電源電
圧発生回路２１３は、ＰＭＯＳトランジスタ２１３Ａと
ＮＭＯＳトランジスタ２１３Ｂとで構成されており、Ｐ
ＭＯＳトランジスタ２１３Ａ及びＮＭＯＳトランジスタ
２１３Ｂのゲート電極にデコード信号ｃが入力されるこ
とにより、ビット線選択用駆動電源電圧ＶTGが出力され
る。
【００２６】このビット線選択用駆動電源電圧ＶTGは、
ビット線対にそれぞれ接続された列選択ゲートであるＮ
ＭＯＳトランジスタ２１６及び２１７のゲート電極に印
加されている。また、ビット線選択用駆動電源電圧ＶTG
を伝達する信号線には複数のビット線対が接続されてお
り、各ビット線対間にはセンスアンプ２１８が接続され
ている。これら複数のセンスアンプ２１８がマトリクス
状に配置されていることにより、センスアンプアレイが
構成されている。ビット線対の一方のビット線は、後述
するメモリセル２０９のビット線２１０となっている。
ビット線対にそれぞれ接続された列選択ゲートであるＮ
ＭＯＳトランジスタ２１６及び２１７のゲート電極に印
加されている。また、ビット線選択用駆動電源電圧ＶTG
を伝達する信号線には複数のビット線対が接続されてお
り、各ビット線対間にはセンスアンプ２１８が接続され
ている。これら複数のセンスアンプ２１８がマトリクス
状に配置されていることにより、センスアンプアレイが
構成されている。ビット線対の一方のビット線は、後述
するメモリセル２０９のビット線２１０となっている。
【００２７】図４は、本発明の第２の実施の形態におけ
る、半導体装置の内部電源電圧を安定させるためのキャ
パシタ、メモリセル及びセンスアンプアレイのデバイス
構造断面図である。第２の実施の形態では、半導体基板
と該半導体基板に形成されたウエル領域を利用すること
によって、半導体装置内部で生成された内部電源電圧の
レベルを安定させるためのキャパシタを構成している。
また、メモリセルアレイにおけるＮ型ウエル領域とセン
スアンプアレイにおけるＮ型ウエルとに同じ電圧を印加
させ、共通のＮ型ウエル領域としている。
る、半導体装置の内部電源電圧を安定させるためのキャ
パシタ、メモリセル及びセンスアンプアレイのデバイス
構造断面図である。第２の実施の形態では、半導体基板
と該半導体基板に形成されたウエル領域を利用すること
によって、半導体装置内部で生成された内部電源電圧の
レベルを安定させるためのキャパシタを構成している。
また、メモリセルアレイにおけるＮ型ウエル領域とセン
スアンプアレイにおけるＮ型ウエルとに同じ電圧を印加
させ、共通のＮ型ウエル領域としている。
【００２８】Ｐ型半導体基板２０４内には該半導体基板
２０４とは異なる導電型の拡散層領域から成るＮ型ウエ
ル領域２０５が形成されており、該Ｎ型ウエル領域２０
５内には該半導体基板２０４と同一導電型の拡散層領域
から成るＰ型ウエル領域２０６Ａ及び２０６Ｂが形成さ
れている。 Ｐ型半導体基板２０４にはバックバイアス
電圧としてＰ型高濃度不純物層２１２を介して接地電圧
ＶSSが印加されている。
２０４とは異なる導電型の拡散層領域から成るＮ型ウエ
ル領域２０５が形成されており、該Ｎ型ウエル領域２０
５内には該半導体基板２０４と同一導電型の拡散層領域
から成るＰ型ウエル領域２０６Ａ及び２０６Ｂが形成さ
れている。 Ｐ型半導体基板２０４にはバックバイアス
電圧としてＰ型高濃度不純物層２１２を介して接地電圧
ＶSSが印加されている。
【００２９】Ｐ型ウエル領域２０６Ａには、ソース及び
ドレインとなるＮ型高濃度不純物層２０７Ａ及び２０７
Ｂとゲート電極２０７Ｃとで構成されるＮＭＯＳトラン
ジスタ２０７が形成されている。また、Ｎ型高濃度不純
物層２０７Ａにはキャパシタ０８の下部電極２０８Ａが
接続されており、このキャパシタ２０８は下部電極２０
８Ａ、誘電体膜２０８Ｂ、上部電極２０８Ｃにより構成
されている。そして、ＮＭＯＳトランジスタ２０７及び
キャパシタ２０８により一つのメモリセル２０９が構成
されている。また、Ｎ型高濃度不純物層２０７Ｂには、
メモリセル内のデータを読み出す、あるいは書き込む時
にデータを伝達するためのビット線２１０が接続されて
いる。上記Ｐ型ウエル領域２０６Ａは、例えばメモリセ
ルアレイとして使用され、このメモリセルアレイは複数
のメモリセル２０９がマトリクス状に配置されることに
より構成されている。一方、Ｎ型ウエル領域２０５には
Ｎ型高濃度不純物層２１１が形成されており、このＮ型
高濃度不純物層２１１には昇圧回路２０２から発生する
ブースト電圧ＶBSTが印加されている。
ドレインとなるＮ型高濃度不純物層２０７Ａ及び２０７
Ｂとゲート電極２０７Ｃとで構成されるＮＭＯＳトラン
ジスタ２０７が形成されている。また、Ｎ型高濃度不純
物層２０７Ａにはキャパシタ０８の下部電極２０８Ａが
接続されており、このキャパシタ２０８は下部電極２０
８Ａ、誘電体膜２０８Ｂ、上部電極２０８Ｃにより構成
されている。そして、ＮＭＯＳトランジスタ２０７及び
キャパシタ２０８により一つのメモリセル２０９が構成
されている。また、Ｎ型高濃度不純物層２０７Ｂには、
メモリセル内のデータを読み出す、あるいは書き込む時
にデータを伝達するためのビット線２１０が接続されて
いる。上記Ｐ型ウエル領域２０６Ａは、例えばメモリセ
ルアレイとして使用され、このメモリセルアレイは複数
のメモリセル２０９がマトリクス状に配置されることに
より構成されている。一方、Ｎ型ウエル領域２０５には
Ｎ型高濃度不純物層２１１が形成されており、このＮ型
高濃度不純物層２１１には昇圧回路２０２から発生する
ブースト電圧ＶBSTが印加されている。
【００３０】また、センスアンプ２１８は、Ｎ型ウエル
領域２０５に形成された複数のＰＭＯＳトランジスタ２
１８Ａと、Ｐ型ウエル領域２０６Ｂに形成された複数の
ＮＭＯＳトランジスタ２１８Ｂとで構成されている。Ｐ
型ウエル領域２０６Ｂには、Ｐ型高濃度不純物領域２１
５が形成されており、このＰ型高濃度不純物領域２１５
を介してＰ型ウエル領域２０６Ｂに接地電圧ＶSSが印加
されている。そして、このようなセンスアンプ２１８が
複数配列されることにより、前述したように、センスア
ンプアレイが構成されている。
領域２０５に形成された複数のＰＭＯＳトランジスタ２
１８Ａと、Ｐ型ウエル領域２０６Ｂに形成された複数の
ＮＭＯＳトランジスタ２１８Ｂとで構成されている。Ｐ
型ウエル領域２０６Ｂには、Ｐ型高濃度不純物領域２１
５が形成されており、このＰ型高濃度不純物領域２１５
を介してＰ型ウエル領域２０６Ｂに接地電圧ＶSSが印加
されている。そして、このようなセンスアンプ２１８が
複数配列されることにより、前述したように、センスア
ンプアレイが構成されている。
【００３１】次に、本発明の第２の実施の形態における
半導体装置に関する動作及び効果について説明する。
半導体装置に関する動作及び効果について説明する。
【００３２】内部電源電圧発生回路（降圧回路）２０１
により外部電源電圧ＥＶCCに基づいて内部電源電圧ＩＶ
CCが生成され、この内部電源電圧ＩＶCCに基づいて昇圧
回路２０２によってブースト電圧ＶBSTが出力される。
この時、ビット線選択用駆動電源電圧発生回路２１３に
おいて“Ｌ”レベルのデコード信号ｃが入力されると、
ＰＭＯＳトランジスタ２１３Ａが導通状態となり、ＮＭ
ＯＳトランジスタ２１３Ｂが非導通状態となるので、ビ
ット線選択用駆動電源電圧発生回路２１３の出力端子か
らはビット線選択用駆動電源電圧ＶTGが出力される。こ
のビット線選択用駆動電源電圧ＶTGはビット線対に設け
られた列選択ゲートであるＮＭＯＳトランジスタ２１６
及び２１７のゲート電極に印加され、その結果、センス
アンプ２１８によって増幅されたメモリセル２０９内に
格納されているデータが読み出される。ここで、ビット
線選択用駆動電源電圧ＶTGを伝達する一つの配線には複
数の列選択ゲートが接続されており、これらの列選択ゲ
ート（ＮＭＯＳトランジスタ）を導通状態にすることが
できるだけのビット線選択用駆動電源電圧ＶTGが必要に
なる。この時、ビット線選択用駆動電源電圧ＶTGを伝達
する一つの配線にビット線選択用駆動電源電圧ＶTGが印
加されると、ブースト電圧ＶBSTが降下しようとする。
により外部電源電圧ＥＶCCに基づいて内部電源電圧ＩＶ
CCが生成され、この内部電源電圧ＩＶCCに基づいて昇圧
回路２０２によってブースト電圧ＶBSTが出力される。
この時、ビット線選択用駆動電源電圧発生回路２１３に
おいて“Ｌ”レベルのデコード信号ｃが入力されると、
ＰＭＯＳトランジスタ２１３Ａが導通状態となり、ＮＭ
ＯＳトランジスタ２１３Ｂが非導通状態となるので、ビ
ット線選択用駆動電源電圧発生回路２１３の出力端子か
らはビット線選択用駆動電源電圧ＶTGが出力される。こ
のビット線選択用駆動電源電圧ＶTGはビット線対に設け
られた列選択ゲートであるＮＭＯＳトランジスタ２１６
及び２１７のゲート電極に印加され、その結果、センス
アンプ２１８によって増幅されたメモリセル２０９内に
格納されているデータが読み出される。ここで、ビット
線選択用駆動電源電圧ＶTGを伝達する一つの配線には複
数の列選択ゲートが接続されており、これらの列選択ゲ
ート（ＮＭＯＳトランジスタ）を導通状態にすることが
できるだけのビット線選択用駆動電源電圧ＶTGが必要に
なる。この時、ビット線選択用駆動電源電圧ＶTGを伝達
する一つの配線にビット線選択用駆動電源電圧ＶTGが印
加されると、ブースト電圧ＶBSTが降下しようとする。
【００３３】しかし、本発明の第２の実施の形態の場
合、ブースト電圧ＶBSTがＮ型ウエル領域２０５内のＮ
型高濃度不純物領域２１１に印加されており、かつＰ型
半導体基板２０４内のＰ型高濃度不純物領域２１２に接
地電圧ＶSSが印加されているので、 Ｎ型ウエル領域２
０５の電位レベルはＰ型半導体基板２０４の電位レベル
よりも高くなる。その結果、Ｐ型半導体基板２０４とＮ
型ウエル領域２０５との間のＰＮ接合部分において空乏
層が生じる。従って、昇圧回路２０２と接地電圧ＶSSと
の間に、Ｐ型半導体基板２０４及びＮ型ウエル領域２０
５によって、ブースト電圧ＶBSTを安定させるためのキ
ャパシタ２０３が構成されることになる。
合、ブースト電圧ＶBSTがＮ型ウエル領域２０５内のＮ
型高濃度不純物領域２１１に印加されており、かつＰ型
半導体基板２０４内のＰ型高濃度不純物領域２１２に接
地電圧ＶSSが印加されているので、 Ｎ型ウエル領域２
０５の電位レベルはＰ型半導体基板２０４の電位レベル
よりも高くなる。その結果、Ｐ型半導体基板２０４とＮ
型ウエル領域２０５との間のＰＮ接合部分において空乏
層が生じる。従って、昇圧回路２０２と接地電圧ＶSSと
の間に、Ｐ型半導体基板２０４及びＮ型ウエル領域２０
５によって、ブースト電圧ＶBSTを安定させるためのキ
ャパシタ２０３が構成されることになる。
【００３４】そして、一般に、半導体装置においては、
半導体チップ面積中に占めるメモリセルアレイの割合は
約５０％と大きく、従って、メモリセルアレイが形成さ
れているＰ型ウエル領域２０６Ａを包囲しているＮ型ウ
エル領域２０５の面積も大きくなる。また、面積が充分
に大きいＰ型半導体基板２０４及びＮ型ウエル領域２０
５をブースト電圧ＶBSTの安定化のためのキャパシタ２
０３の構成要素として使用しているので、別途、半導体
チップ領域中に、ブースト電圧ＶBSTの安定化のための
キャパシタを形成する領域を確保する必要もなくなる。
その結果、半導体チップ面積の増加を抑制しながら、よ
り効果的にブースト電圧ＶBSTを安定させることができ
る。このようにブースト電圧ＶBSTのレベルを安定させ
ることができれば、ビット線選択用駆動電源電圧ＶTGの
レベルも安定するので、メモリセルからのデータ読み出
しやメモリセルへのデータ書込みを高速動作で行うこと
ができる。
半導体チップ面積中に占めるメモリセルアレイの割合は
約５０％と大きく、従って、メモリセルアレイが形成さ
れているＰ型ウエル領域２０６Ａを包囲しているＮ型ウ
エル領域２０５の面積も大きくなる。また、面積が充分
に大きいＰ型半導体基板２０４及びＮ型ウエル領域２０
５をブースト電圧ＶBSTの安定化のためのキャパシタ２
０３の構成要素として使用しているので、別途、半導体
チップ領域中に、ブースト電圧ＶBSTの安定化のための
キャパシタを形成する領域を確保する必要もなくなる。
その結果、半導体チップ面積の増加を抑制しながら、よ
り効果的にブースト電圧ＶBSTを安定させることができ
る。このようにブースト電圧ＶBSTのレベルを安定させ
ることができれば、ビット線選択用駆動電源電圧ＶTGの
レベルも安定するので、メモリセルからのデータ読み出
しやメモリセルへのデータ書込みを高速動作で行うこと
ができる。
【００３５】また、本発明の第２の実施の形態において
は、メモリセルアレイにおけるＮ型ウエル領域とワード
線ドライバのサブアレイにおけるＮ型ウエル領域とにブ
ースト電圧ＶBSTが印加されるように構成されている。
従って、メモリセルアレイにおけるＮ型ウエル領域とセ
ンスアンプアレイにおけるＮ型ウエル領域とを物理的に
分離させる必要がなく、メモリセルアレイとセンスアン
プアレイとは同一のＮ型ウエル領域２０５に形成するこ
とができるので、半導体装置におけるチップ面積を縮小
させることができる。
は、メモリセルアレイにおけるＮ型ウエル領域とワード
線ドライバのサブアレイにおけるＮ型ウエル領域とにブ
ースト電圧ＶBSTが印加されるように構成されている。
従って、メモリセルアレイにおけるＮ型ウエル領域とセ
ンスアンプアレイにおけるＮ型ウエル領域とを物理的に
分離させる必要がなく、メモリセルアレイとセンスアン
プアレイとは同一のＮ型ウエル領域２０５に形成するこ
とができるので、半導体装置におけるチップ面積を縮小
させることができる。
【００３６】図５は、本発明の第３の実施の形態におけ
る半導体集積回路図である。
る半導体集積回路図である。
【００３７】図５において、外部電源電圧ＥＶCCと接地
電圧ＶSSとの間には、半導体装置の内部回路を駆動させ
るために必要な内部電源電圧ＩＶCCを発生させる内部電
源電圧発生回路（降圧回路）３０１が接続されている。
外部電源電圧ＥＶCC及び内部電源電圧ＩＶCCと接地電圧
ＶSSとの間には、内部電源電圧ＩＶCCよりも高いブース
ト電圧ＶBSTを発生させる昇圧回路３０２が接続されて
いる。そして、このブースト電圧ＶBSTと接地電圧ＶSS
との間には、ブースト電圧ＶBSTを安定させるためのキ
ャパシタ３０３が接続されており、このキャパシタ３０
３は、後述するように、接地電圧ＶSSが印加されるＰ型
半導体基板３０４とブースト電圧ＶBSTが印加されるＮ
型ウエル領域３０５とで構成されている。
電圧ＶSSとの間には、半導体装置の内部回路を駆動させ
るために必要な内部電源電圧ＩＶCCを発生させる内部電
源電圧発生回路（降圧回路）３０１が接続されている。
外部電源電圧ＥＶCC及び内部電源電圧ＩＶCCと接地電圧
ＶSSとの間には、内部電源電圧ＩＶCCよりも高いブース
ト電圧ＶBSTを発生させる昇圧回路３０２が接続されて
いる。そして、このブースト電圧ＶBSTと接地電圧ＶSS
との間には、ブースト電圧ＶBSTを安定させるためのキ
ャパシタ３０３が接続されており、このキャパシタ３０
３は、後述するように、接地電圧ＶSSが印加されるＰ型
半導体基板３０４とブースト電圧ＶBSTが印加されるＮ
型ウエル領域３０５とで構成されている。
【００３８】ここで、Ｎ型ウエル領域３０５はその中に
メモリセル３０９が形成されたＰ型ウエル領域３０６を
有している。また、ブースト電圧ＶBSTはインバータか
らなるイコライザ駆動電源電圧発生回路３１３の電源電
圧としても使用される。イコライザ駆動電源電圧発生回
路３１３は、ＰＭＯＳトランジスタ３１３ＡとＮＭＯＳ
トランジスタ３１３Ｂとで構成されており、ＰＭＯＳト
ランジスタ３１３Ａ及びＮＭＯＳトランジスタ３１３Ｂ
のゲート電極にデコード信号ｄが入力されることにより
イコライザ駆動電源電圧ＶEQが出力される。
メモリセル３０９が形成されたＰ型ウエル領域３０６を
有している。また、ブースト電圧ＶBSTはインバータか
らなるイコライザ駆動電源電圧発生回路３１３の電源電
圧としても使用される。イコライザ駆動電源電圧発生回
路３１３は、ＰＭＯＳトランジスタ３１３ＡとＮＭＯＳ
トランジスタ３１３Ｂとで構成されており、ＰＭＯＳト
ランジスタ３１３Ａ及びＮＭＯＳトランジスタ３１３Ｂ
のゲート電極にデコード信号ｄが入力されることにより
イコライザ駆動電源電圧ＶEQが出力される。
【００３９】このイコライザ駆動電源電圧ＶEQは、イコ
ライザとしてのＮＭＯＳトランジスタ３１９のゲート電
極に印加されている。そして、このＮＭＯＳトランジス
タ３１９はビット線対間に接続されている。また、ビッ
ト線対は複数存在しているので、イコライザ駆動電源電
圧ＶEQを伝達する一つの配線には、複数のＮＭＯＳトラ
ンジスタ（イコライザ）が接続されている。ビット線対
の一方のビット線は、メモリセル３０９のビット線３１
０となっている。
ライザとしてのＮＭＯＳトランジスタ３１９のゲート電
極に印加されている。そして、このＮＭＯＳトランジス
タ３１９はビット線対間に接続されている。また、ビッ
ト線対は複数存在しているので、イコライザ駆動電源電
圧ＶEQを伝達する一つの配線には、複数のＮＭＯＳトラ
ンジスタ（イコライザ）が接続されている。ビット線対
の一方のビット線は、メモリセル３０９のビット線３１
０となっている。
【００４０】図６は、本発明の第３の実施の形態におけ
る、半導体装置の内部電源電圧を安定させるためのキャ
パシタとメモリセルのデバイス構造断面図である。第４
の実施の形態では、半導体基板と該半導体基板に形成さ
れたウエル領域を利用することによって、半導体装置内
部で生成された内部電源電圧のレベルを安定させるため
のキャパシタを構成している。
る、半導体装置の内部電源電圧を安定させるためのキャ
パシタとメモリセルのデバイス構造断面図である。第４
の実施の形態では、半導体基板と該半導体基板に形成さ
れたウエル領域を利用することによって、半導体装置内
部で生成された内部電源電圧のレベルを安定させるため
のキャパシタを構成している。
【００４１】Ｐ型半導体基板３０４内には該半導体基板
３０４とは異なる導電型の拡散層領域から成るＮ型ウエ
ル領域３０５が形成されており、該Ｎ型ウエル領域３０
５内には該半導体基板３０４と同一導電型の拡散層領域
から成るＰ型ウエル領域３０６が形成されている。 Ｐ
型半導体基板３０４にはバックバイアス電圧としてＰ型
高濃度不純物層３１２を介して接地電圧ＶSSが印加され
ている。
３０４とは異なる導電型の拡散層領域から成るＮ型ウエ
ル領域３０５が形成されており、該Ｎ型ウエル領域３０
５内には該半導体基板３０４と同一導電型の拡散層領域
から成るＰ型ウエル領域３０６が形成されている。 Ｐ
型半導体基板３０４にはバックバイアス電圧としてＰ型
高濃度不純物層３１２を介して接地電圧ＶSSが印加され
ている。
【００４２】Ｐ型ウエル領域３０６には、ソース及びド
レインとなるＮ型高濃度不純物層３０７Ａ及び３０７Ｂ
とゲート電極３０７Ｃとで構成されるＮＭＯＳトランジ
スタ３０７が形成されている。また、Ｎ型高濃度不純物
層３０７Ａにはキャパシタ３０８の下部電極３０８Ａが
接続されており、このキャパシタ３０８は下部電極３０
８Ａ、誘電体膜３０８Ｂ、上部電極３０８Ｃにより構成
されている。そして、ＮＭＯＳトランジスタ３０７及び
キャパシタ３０８により一つのメモリセル３０９が構成
されている。また、Ｎ型高濃度不純物層３０７Ｂには、
メモリセル内のデータを読み出す、あるいは書き込む時
にデータを伝達するためのビット線３１０が接続されて
いる。
レインとなるＮ型高濃度不純物層３０７Ａ及び３０７Ｂ
とゲート電極３０７Ｃとで構成されるＮＭＯＳトランジ
スタ３０７が形成されている。また、Ｎ型高濃度不純物
層３０７Ａにはキャパシタ３０８の下部電極３０８Ａが
接続されており、このキャパシタ３０８は下部電極３０
８Ａ、誘電体膜３０８Ｂ、上部電極３０８Ｃにより構成
されている。そして、ＮＭＯＳトランジスタ３０７及び
キャパシタ３０８により一つのメモリセル３０９が構成
されている。また、Ｎ型高濃度不純物層３０７Ｂには、
メモリセル内のデータを読み出す、あるいは書き込む時
にデータを伝達するためのビット線３１０が接続されて
いる。
【００４３】上記Ｐ型ウエル領域３０６は、例えばメモ
リセルアレイとして使用され、このメモリセルアレイは
複数のメモリセル３０９がマトリクス状に配置されるこ
とにより構成されている。一方、Ｎ型ウエル領域３０５
にはＮ型高濃度不純物層３１１が形成されており、この
Ｎ型高濃度不純物層３１１には昇圧回路３０２から発生
するブースト電圧ＶBSTが印加されている。
リセルアレイとして使用され、このメモリセルアレイは
複数のメモリセル３０９がマトリクス状に配置されるこ
とにより構成されている。一方、Ｎ型ウエル領域３０５
にはＮ型高濃度不純物層３１１が形成されており、この
Ｎ型高濃度不純物層３１１には昇圧回路３０２から発生
するブースト電圧ＶBSTが印加されている。
【００４４】次に、本発明の第３の実施の形態における
半導体装置に関する動作及び効果について説明する。
半導体装置に関する動作及び効果について説明する。
【００４５】内部電源電圧発生回路（降圧回路）３０１
により外部電源電圧ＥＶCCに基づいて内部電源電圧ＩＶ
CCが生成され、この内部電源電圧ＩＶCCに基づいて昇圧
回路３０２によってブースト電圧ＶBSTが出力される。
この時、イコライザ駆動電源電圧発生回路３１３におい
て“Ｌ”レベルのデコード信号ｄが入力されると、ＰＭ
ＯＳトランジスタ３１３Ａが導通状態となり、ＮＭＯＳ
トランジスタ３１３Ｂが非導通状態となるので、イコラ
イザ駆動電源電圧発生回路３１３の出力端子からはイコ
ライザ駆動電源電圧ＶEQが出力される。このイコライザ
駆動電源電圧ＶEQがビット線対間に設けられたイコライ
ザとしてのＮＭＯＳトランジスタ３１９のゲート電極に
印加されると、ＮＭＯＳトランジスタ３１９が導通状態
となり、ビット線対をなす二つのビット線が同電位とな
る。このようにしてビット線のプリチャージ動作が行わ
れる。ここで、イコライザ駆動電源電圧ＶEQを伝達する
一つの配線には複数のＮＭＯＳトランジスタ（イコライ
ザ）が接続されているので、この配線にイコライザ駆動
電源電圧ＶEQが印加されると、その配線に接続されてい
るＮＭＯＳトランジスタ（イコライザ）が全て駆動され
る。つまり、これら複数のイコライザの消費電力によ
り、ブースト電圧ＶBSTが降下しようとする。
により外部電源電圧ＥＶCCに基づいて内部電源電圧ＩＶ
CCが生成され、この内部電源電圧ＩＶCCに基づいて昇圧
回路３０２によってブースト電圧ＶBSTが出力される。
この時、イコライザ駆動電源電圧発生回路３１３におい
て“Ｌ”レベルのデコード信号ｄが入力されると、ＰＭ
ＯＳトランジスタ３１３Ａが導通状態となり、ＮＭＯＳ
トランジスタ３１３Ｂが非導通状態となるので、イコラ
イザ駆動電源電圧発生回路３１３の出力端子からはイコ
ライザ駆動電源電圧ＶEQが出力される。このイコライザ
駆動電源電圧ＶEQがビット線対間に設けられたイコライ
ザとしてのＮＭＯＳトランジスタ３１９のゲート電極に
印加されると、ＮＭＯＳトランジスタ３１９が導通状態
となり、ビット線対をなす二つのビット線が同電位とな
る。このようにしてビット線のプリチャージ動作が行わ
れる。ここで、イコライザ駆動電源電圧ＶEQを伝達する
一つの配線には複数のＮＭＯＳトランジスタ（イコライ
ザ）が接続されているので、この配線にイコライザ駆動
電源電圧ＶEQが印加されると、その配線に接続されてい
るＮＭＯＳトランジスタ（イコライザ）が全て駆動され
る。つまり、これら複数のイコライザの消費電力によ
り、ブースト電圧ＶBSTが降下しようとする。
【００４６】しかし、本実施の形態の場合、ブースト電
圧ＶBSTがＮ型ウエル領域３０５内のＮ型高濃度不純物
領域３１１に印加されており、かつＰ型半導体基板３０
４内のＰ型高濃度不純物領域３１２に接地電圧ＶSSが印
加されているので、Ｎ型ウエル領域３０５の電位レベル
はＰ型半導体基板３０４の電位レベルよりも高くなる。
その結果、Ｐ型半導体基板３０４とＮ型ウエル領域３０
５との間のＰＮ接合部分において空乏層が生じる。従っ
て、昇圧回路３０２と接地電圧ＶSSとの間に、Ｐ型半導
体基板３０４及びＮ型ウエル領域３０５によって、ブー
スト電圧ＶBSTを安定させるためのキャパシタ３０３が
構成されることになる。
圧ＶBSTがＮ型ウエル領域３０５内のＮ型高濃度不純物
領域３１１に印加されており、かつＰ型半導体基板３０
４内のＰ型高濃度不純物領域３１２に接地電圧ＶSSが印
加されているので、Ｎ型ウエル領域３０５の電位レベル
はＰ型半導体基板３０４の電位レベルよりも高くなる。
その結果、Ｐ型半導体基板３０４とＮ型ウエル領域３０
５との間のＰＮ接合部分において空乏層が生じる。従っ
て、昇圧回路３０２と接地電圧ＶSSとの間に、Ｐ型半導
体基板３０４及びＮ型ウエル領域３０５によって、ブー
スト電圧ＶBSTを安定させるためのキャパシタ３０３が
構成されることになる。
【００４７】そして、一般に、半導体装置においては、
半導体チップ面積中に占めるメモリセルアレイの割合は
約５０％と大きく、従って、メモリセルアレイが形成さ
れているＰ型ウエル領域３０６を包囲しているＮ型ウエ
ル領域３０５の面積も大きくなる。また、面積が充分に
大きいＰ型半導体基板３０４及びＮ型ウエル領域３０５
をブースト電圧ＶBSTの安定化のためのキャパシタ３０
３の構成要素として使用しているので、別途、半導体チ
ップ領域中に、ブースト電圧ＶBSTの安定化のためのキ
ャパシタを形成する領域を確保する必要もなくなる。そ
の結果、半導体チップ面積の増加を抑制しながら、より
効果的にブースト電圧ＶBSTを安定させることができ
る。このようにブースト電圧ＶBSTのレベルを安定させ
ることができれば、イコライザ駆動電源電圧ＶEQのレベ
ルも安定するので、ビット線対のプリチャージを高速動
作で行うことができる。
半導体チップ面積中に占めるメモリセルアレイの割合は
約５０％と大きく、従って、メモリセルアレイが形成さ
れているＰ型ウエル領域３０６を包囲しているＮ型ウエ
ル領域３０５の面積も大きくなる。また、面積が充分に
大きいＰ型半導体基板３０４及びＮ型ウエル領域３０５
をブースト電圧ＶBSTの安定化のためのキャパシタ３０
３の構成要素として使用しているので、別途、半導体チ
ップ領域中に、ブースト電圧ＶBSTの安定化のためのキ
ャパシタを形成する領域を確保する必要もなくなる。そ
の結果、半導体チップ面積の増加を抑制しながら、より
効果的にブースト電圧ＶBSTを安定させることができ
る。このようにブースト電圧ＶBSTのレベルを安定させ
ることができれば、イコライザ駆動電源電圧ＶEQのレベ
ルも安定するので、ビット線対のプリチャージを高速動
作で行うことができる。
【００４８】
【発明の効果】本発明における半導体装置によれば、メ
モリセルが形成された第１導電型の第２ウエル領域を内
部に有する第２導電型の第１不純物領域に内部電源電圧
を与え、第１ウエル領域を内部に有する第１導電型の半
導体基板に接地電圧を与えることによって、半導体装置
における昇圧電圧を安定させるためのキャパシタを構成
しているので、半導体装置におけるチップ面積が増大す
るのを抑制しながら、昇圧電圧の安定化を向上させるこ
とができる。
モリセルが形成された第１導電型の第２ウエル領域を内
部に有する第２導電型の第１不純物領域に内部電源電圧
を与え、第１ウエル領域を内部に有する第１導電型の半
導体基板に接地電圧を与えることによって、半導体装置
における昇圧電圧を安定させるためのキャパシタを構成
しているので、半導体装置におけるチップ面積が増大す
るのを抑制しながら、昇圧電圧の安定化を向上させるこ
とができる。
【００４９】また、本発明における半導体装置によれ
ば、第１導電型の半導体基板内に形成され、かつ昇圧電
圧が与えられる第２導電型の第１ウエル領域内に、メモ
リセルを形成するための第１導電型の第２ウエル領域と
メモリセルの周辺回路を形成するための第１導電型の第
３ウエル領域とを形成することにより、半導体装置にお
けるチップ面積を縮小させることができる。
ば、第１導電型の半導体基板内に形成され、かつ昇圧電
圧が与えられる第２導電型の第１ウエル領域内に、メモ
リセルを形成するための第１導電型の第２ウエル領域と
メモリセルの周辺回路を形成するための第１導電型の第
３ウエル領域とを形成することにより、半導体装置にお
けるチップ面積を縮小させることができる。
【図１】本発明の第１の実施の形態における半導体集積
回路図である。
回路図である。
【図２】本発明の第１の実施の形態における、半導体装
置の内部電源電圧を安定させるためのキャパシタ、メモ
リセル及びワード線ドライバのデバイス構造断面図であ
る。
置の内部電源電圧を安定させるためのキャパシタ、メモ
リセル及びワード線ドライバのデバイス構造断面図であ
る。
【図３】本発明の第２の実施の形態における半導体集積
回路図である。
回路図である。
【図４】本発明の第２の実施の形態における、半導体装
置の内部電源電圧を安定させるためのキャパシタ、メモ
リセル及びセンスアンプアレイのデバイス構造断面図で
ある。
置の内部電源電圧を安定させるためのキャパシタ、メモ
リセル及びセンスアンプアレイのデバイス構造断面図で
ある。
【図５】本発明の第３の実施の形態における半導体集積
回路図である。
回路図である。
【図６】本発明の第３の実施の形態における、半導体装
置の内部電源電圧を安定させるためのキャパシタとメモ
リセルのデバイス構造断面図である。
置の内部電源電圧を安定させるためのキャパシタとメモ
リセルのデバイス構造断面図である。
101，201，301：内部電源電圧発生回路（降圧回路） 102：昇圧回路 103，203，303：キャパシタ 104，204，304：Ｐ型半導体基板 105，205，305：Ｎ型ウエル領域 106，206A，206B，306A，306B：Ｐ型ウエル領域 107，207，307：Ｎチャンネル型ＭＯＳトランジスタ 107A，107B，207A，207B，307A，307B：Ｎ型高濃度不純
物層（ソース及びドレイン） 107C，207C，307C：ゲート電極 108，208，308：キャパシタ 108A，208A，308A：下部電極 108B，208B，308B：誘電体膜 108C，208C，308C：上部電極 109，209，309：メモリセル 110，210，310：ビット線 111，211，311：Ｎ型高濃度不純物層 112，115，212，215，312：Ｐ型高濃度不純物層 113：ワード線ドライバ用駆動電源電圧発生回路 114：ワード線ドライバ 213：ビット線選択用駆動電源電圧発生回路 313：イコライザ駆動電源電圧発生回路 113A，114A，213A，218A，313A：Ｐチャンネル型ＭＯＳ
トランジスタ 113B，114B，213B，218B，313B：Ｎチャンネル型ＭＯＳ
トランジスタ 216，217：列選択ゲート（Ｎチャンネル型ＭＯＳトラン
ジスタ） 218：センスアンプ 319：イコライザ（Ｎチャンネル型ＭＯＳトランジス
タ）
物層（ソース及びドレイン） 107C，207C，307C：ゲート電極 108，208，308：キャパシタ 108A，208A，308A：下部電極 108B，208B，308B：誘電体膜 108C，208C，308C：上部電極 109，209，309：メモリセル 110，210，310：ビット線 111，211，311：Ｎ型高濃度不純物層 112，115，212，215，312：Ｐ型高濃度不純物層 113：ワード線ドライバ用駆動電源電圧発生回路 114：ワード線ドライバ 213：ビット線選択用駆動電源電圧発生回路 313：イコライザ駆動電源電圧発生回路 113A，114A，213A，218A，313A：Ｐチャンネル型ＭＯＳ
トランジスタ 113B，114B，213B，218B，313B：Ｎチャンネル型ＭＯＳ
トランジスタ 216，217：列選択ゲート（Ｎチャンネル型ＭＯＳトラン
ジスタ） 218：センスアンプ 319：イコライザ（Ｎチャンネル型ＭＯＳトランジス
タ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA03 AA07 BA13 BA27 CA10 CA27 5F083 AD21 GA09 GA11 LA03 LA09 ZA08
Claims (7)
- 【請求項１】 外部電源電圧に基づいて、半導体装置内
部で前記外部電源電圧よりも低い内部電源電圧を発生さ
せる降圧回路と、 前記内部電源電圧に基づいて、前記内部電源電圧よりも
高い昇圧電圧を発生させる昇圧回路と、 接地電圧が与えられる第１導電型の半導体基板と、 前記半導体基板内に形成され、かつ前記昇圧電圧が与え
られる第２導電型の第１ウエル領域と、 前記第１ウエル領域内に形成された第１導電型の第２ウ
エル領域と、 前記第２ウエル領域上に形成されたメモリセルとを有す
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置は、 前記昇圧電圧に基づいてワード線駆動電源電圧を発生さ
せるワード線駆動回路を有しており、 前記ワード線駆動電源電圧によって前記メモリセル内の
トランジスタを制御することを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置は、 前記昇圧電圧に基づいてビット線選択用電源電圧を発生
させるビット線選択用駆動電源電圧発生回路と、 ビット線対にそれぞれ接続され、かつ前記ビット線選択
用電源電圧によって制御されるビット線選択トランジス
タと、 前記ビット線対間に接続されたセンスアンプとを有する
ことを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置は、 前記昇圧電圧に基づいてイコライザ駆動用電源電圧を発
生させるイコライザ駆動用電源電圧発生回路と、 ビット線対間に接続され、かつ前記イコライザ駆動用電
源電圧によって前記メモリセルをプリチャージする時に
制御されるイコライザ回路とを有することを特徴とする
半導体装置。 - 【請求項５】 請求項１の半導体装置は、 前記第１ウエル領域内に形成され、かつ前記接地電圧が
与えられる第１導電型の第３ウエル領域と、 前記第１及び第３ウエル領域上に形成され、かつ前記メ
モリセルの周辺に配置された周辺回路とを有することを
特徴とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 前記周辺回路は、前記メモリセル内のトランジスタのゲ
ート電極に与えられるワード線駆動電源電圧を前記昇圧
電圧に基づいて発生させるワード線駆動回路であること
を特徴とする半導体装置。 - 【請求項７】 請求項５記載の半導体装置において、 前記周辺回路は、前記昇圧電圧に基づいてイコライザ駆
動用電源電圧を発生させるイコライザ駆動用電源電圧発
生回路であり、 ビット線対間に接続され、かつ前記イコライザ駆動用電
源電圧によって前記メモリセルをプリチャージする時に
制御されるイコライザ回路を有することを特徴とする半
導体装置。
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|---|---|---|---|
| JP10260599A JP3506633B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置 |
| DE60017628T DE60017628T2 (de) | 1999-04-09 | 2000-02-29 | Halbleiteranordnung |
| EP00104156A EP1043727B1 (en) | 1999-04-09 | 2000-02-29 | Semiconductor device |
| US09/519,573 US6304508B1 (en) | 1999-04-09 | 2000-03-06 | Semiconductor device |
| KR1020000011293A KR100600461B1 (ko) | 1999-04-09 | 2000-03-07 | 반도체 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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ID=14331881
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3506633B2 (ja) |
| KR (1) | KR100600461B1 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466506B2 (en) * | 2000-09-18 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of repairing small leak failure |
Families Citing this family (2)
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|---|---|---|---|---|
| US6545310B2 (en) * | 2001-04-30 | 2003-04-08 | Motorola, Inc. | Non-volatile memory with a serial transistor structure with isolated well and method of operation |
| US11984165B2 (en) * | 2022-05-24 | 2024-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device with reduced area |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838344B2 (ja) * | 1992-10-28 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| JP2851757B2 (ja) * | 1992-12-18 | 1999-01-27 | 三菱電機株式会社 | 半導体装置および半導体記憶装置 |
| US5600598A (en) * | 1994-12-14 | 1997-02-04 | Mosaid Technologies Incorporated | Memory cell and wordline driver for embedded DRAM in ASIC process |
| JP3704188B2 (ja) * | 1996-02-27 | 2005-10-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH10284705A (ja) * | 1997-04-10 | 1998-10-23 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP4330183B2 (ja) * | 1997-09-30 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1999
- 1999-04-09 JP JP10260599A patent/JP3506633B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-29 DE DE60017628T patent/DE60017628T2/de not_active Expired - Fee Related
- 2000-02-29 EP EP00104156A patent/EP1043727B1/en not_active Expired - Lifetime
- 2000-03-06 US US09/519,573 patent/US6304508B1/en not_active Expired - Lifetime
- 2000-03-07 KR KR1020000011293A patent/KR100600461B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466506B2 (en) * | 2000-09-18 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of repairing small leak failure |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60017628T2 (de) | 2006-03-30 |
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