JPH08171797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08171797A JPH08171797A JP6333909A JP33390994A JPH08171797A JP H08171797 A JPH08171797 A JP H08171797A JP 6333909 A JP6333909 A JP 6333909A JP 33390994 A JP33390994 A JP 33390994A JP H08171797 A JPH08171797 A JP H08171797A
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Abstract
(57)【要約】
【目的】 ワード線駆動回路によりワード線を駆動する
までの時間を短縮することができる半導体記憶装置を提
供する。 【構成】 Ｘデコーダ１２がハイレベルの信号を出力す
ると、電圧変換回路１８は、このハイレベルの信号と同
電位の信号を出力してワード線駆動回路１０に供給す
る。一方、Ｘデコーダ１２がローレベル（０Ｖ）の信号
を出力すると、電圧変換回路１８は、この入力されたロ
ーレベルの信号を受けて、このローレベルの電位よりも
更に低いマイナスレベルの電位を発生してワード線駆動
回路に供給する。このとき、ワード線駆動回路内のＰＭ
ＯＳトランジスタ１０Ｐは、ゲート・ソース間電圧の絶
対値が大きくなることにより、ワード線の駆動能力が向
上する。したがって、ＤＲＡＭの動作速度が向上する。
までの時間を短縮することができる半導体記憶装置を提
供する。 【構成】 Ｘデコーダ１２がハイレベルの信号を出力す
ると、電圧変換回路１８は、このハイレベルの信号と同
電位の信号を出力してワード線駆動回路１０に供給す
る。一方、Ｘデコーダ１２がローレベル（０Ｖ）の信号
を出力すると、電圧変換回路１８は、この入力されたロ
ーレベルの信号を受けて、このローレベルの電位よりも
更に低いマイナスレベルの電位を発生してワード線駆動
回路に供給する。このとき、ワード線駆動回路内のＰＭ
ＯＳトランジスタ１０Ｐは、ゲート・ソース間電圧の絶
対値が大きくなることにより、ワード線の駆動能力が向
上する。したがって、ＤＲＡＭの動作速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳインバータ型
ワード線駆動回路を有する、ダイナミックＲＡＭ（ＤＲ
ＡＭ）などの半導体記憶装置に関するものである。
ワード線駆動回路を有する、ダイナミックＲＡＭ（ＤＲ
ＡＭ）などの半導体記憶装置に関するものである。
【０００２】
【従来の技術】図３は、一般的なＣＭＯＳインバータ型
ワード線駆動回路を有するＤＲＡＭの一つのワード線３
６及びその周辺の回路を示した概略ブロック図である。
図３の回路は、ＣＭＯＳインバータ型ワード線駆動回路
（以下「ワード線駆動回路」という）３０、Ｘデコーダ
（もしくはロウ・デコーダ）３２、セカンダリＸデコー
ダ３４からなる。実際のＤＲＡＭには、ワード線３６が
多数設けられ、各ワード線には多数のメモリセル（不図
示）が接続されている。ここで、Ｘデコーダ３２は、複
数ある出力線のうちの一つにローレベルの電圧信号を出
力することによって、特定のワード線を選択する選択手
段である。
ワード線駆動回路を有するＤＲＡＭの一つのワード線３
６及びその周辺の回路を示した概略ブロック図である。
図３の回路は、ＣＭＯＳインバータ型ワード線駆動回路
（以下「ワード線駆動回路」という）３０、Ｘデコーダ
（もしくはロウ・デコーダ）３２、セカンダリＸデコー
ダ３４からなる。実際のＤＲＡＭには、ワード線３６が
多数設けられ、各ワード線には多数のメモリセル（不図
示）が接続されている。ここで、Ｘデコーダ３２は、複
数ある出力線のうちの一つにローレベルの電圧信号を出
力することによって、特定のワード線を選択する選択手
段である。
【０００３】ワード線駆動回路３０は、周知のＣＭＯＳ
型インバータ回路であり、ＰＭＯＳトランジスタ３０Ｐ
及びＮＭＯＳトランジスタ３０Ｎからなる。ＰＭＯＳト
ランジスタ３０Ｐのソースは、セカンダリＸデコーダ３
４の出力に接続されている。また、ＮＭＯＳトランジス
タ３０ＮのソースはグランドＧＮＤに接続され、ローレ
ベルもしくは０Ｖに維持されている。両トランジスタ３
０Ｐ及び３０Ｎの共通ゲートは、Ｘデコーダ３２の出力
のうちの一つに接続されており、共通ドレインはワード
線３６に接続されている。したがって、ワード線駆動回
路３０は、各ワード線ごとに設けられることになる。一
方、Ｘデコーダ３２及びセカンダリＸデコーダ３４は、
それぞれ数本のワード線について一つずつ設けるのが普
通である。尚、このようなワード線駆動回路３０を設け
るのは、各ワード線にかなりの容量が接続されているこ
とから、これを十分な速度で駆動できるようにするため
である。
型インバータ回路であり、ＰＭＯＳトランジスタ３０Ｐ
及びＮＭＯＳトランジスタ３０Ｎからなる。ＰＭＯＳト
ランジスタ３０Ｐのソースは、セカンダリＸデコーダ３
４の出力に接続されている。また、ＮＭＯＳトランジス
タ３０ＮのソースはグランドＧＮＤに接続され、ローレ
ベルもしくは０Ｖに維持されている。両トランジスタ３
０Ｐ及び３０Ｎの共通ゲートは、Ｘデコーダ３２の出力
のうちの一つに接続されており、共通ドレインはワード
線３６に接続されている。したがって、ワード線駆動回
路３０は、各ワード線ごとに設けられることになる。一
方、Ｘデコーダ３２及びセカンダリＸデコーダ３４は、
それぞれ数本のワード線について一つずつ設けるのが普
通である。尚、このようなワード線駆動回路３０を設け
るのは、各ワード線にかなりの容量が接続されているこ
とから、これを十分な速度で駆動できるようにするため
である。
【０００４】図３において、Ｘデコーダ３２からハイレ
ベル（通常５Ｖ）の信号が、ワード線駆動回路３６の入
力である共通ゲートに供給されると、ＮＭＯＳトランジ
スタ３０Ｎはオンとなり、ＰＭＯＳトランジスタ３０Ｐ
はオフとなるため、ワード線３６はＧＮＤレベルにプル
ダウンされる。このときワード線３６は選択されていな
い状態となる。一方、Ｘデコーダからローレベル（通常
０Ｖ）の信号が共通ゲートに供給されると、ＮＭＯＳト
ランジスタ３０Ｎはオフとなり、ＰＭＯＳトランジスタ
３０Ｐはオンとなるため、ワード線３６は、セカンダリ
Ｘデコーダ３４から供給される電圧にプルアップされ
る。このときワード線３６は選択された状態となる。
ベル（通常５Ｖ）の信号が、ワード線駆動回路３６の入
力である共通ゲートに供給されると、ＮＭＯＳトランジ
スタ３０Ｎはオンとなり、ＰＭＯＳトランジスタ３０Ｐ
はオフとなるため、ワード線３６はＧＮＤレベルにプル
ダウンされる。このときワード線３６は選択されていな
い状態となる。一方、Ｘデコーダからローレベル（通常
０Ｖ）の信号が共通ゲートに供給されると、ＮＭＯＳト
ランジスタ３０Ｎはオフとなり、ＰＭＯＳトランジスタ
３０Ｐはオンとなるため、ワード線３６は、セカンダリ
Ｘデコーダ３４から供給される電圧にプルアップされ
る。このときワード線３６は選択された状態となる。
【０００５】ワード線を、８ビットのアドレス信号Ａ0
〜Ａ7 で選択する場合を考えると、例えば信号Ａ0 及び
Ａ1 の２ビットを図示しないプリデコーダを介してセカ
ンダリＸデコーダに入力し、信号Ａ2 〜Ａ7 の６ビット
を別のプリデコーダを介してＸデコーダに入力する。そ
してＸデコーダとセカンダリＸデコーダによって共通に
選択されたワード線が、最終的に選択されるワード線と
なる。このワード線に接続されたメモリセルの中から特
定のセルを指定するには、図示しないコラム・デコーダ
（もしくはＹデコーダ）で特定のビット線を選択する。
そして、ワード線とビット線がクロスするセルが、選択
されたメモリセルとなり、必要なデータの書き込み又は
読み出しの動作が行われる。
〜Ａ7 で選択する場合を考えると、例えば信号Ａ0 及び
Ａ1 の２ビットを図示しないプリデコーダを介してセカ
ンダリＸデコーダに入力し、信号Ａ2 〜Ａ7 の６ビット
を別のプリデコーダを介してＸデコーダに入力する。そ
してＸデコーダとセカンダリＸデコーダによって共通に
選択されたワード線が、最終的に選択されるワード線と
なる。このワード線に接続されたメモリセルの中から特
定のセルを指定するには、図示しないコラム・デコーダ
（もしくはＹデコーダ）で特定のビット線を選択する。
そして、ワード線とビット線がクロスするセルが、選択
されたメモリセルとなり、必要なデータの書き込み又は
読み出しの動作が行われる。
【０００６】ところで、セカンダリＸデコーダ３４から
ＰＭＯＳトランジスタ３０のソースに供給される電位
は、動作速度の低下を防止する等のために、電源電圧よ
りも高い、例えば７．５Ｖ程度の昇圧電位とするのが普
通である。この昇圧電位は、例えば周知のブートストラ
ップ回路などを利用して得ることができる。
ＰＭＯＳトランジスタ３０のソースに供給される電位
は、動作速度の低下を防止する等のために、電源電圧よ
りも高い、例えば７．５Ｖ程度の昇圧電位とするのが普
通である。この昇圧電位は、例えば周知のブートストラ
ップ回路などを利用して得ることができる。
【０００７】
【発明が解決しようとする課題】ところで、図３におい
て、ＰＭＯＳトランジスタ３０Ｐはゲート電圧が閾値以
下の電圧となればオンとなるが、ゲート電圧がハイレベ
ルからローレベルに変化してから実際にオンとなるまで
には、ある程度の時間がかかる。そしてワード線３６
は、ＰＭＯＳトランジスタ３０Ｐがオンとなり、セカン
ダリＸデコーダ３４の昇圧電位から電流が供給されて、
初めて選択される。したがって、Ｘデコーダ３２がワー
ド線駆動回路３０に対してローレベルの信号を発してか
ら実際にワード線３６が選択されるまでには、ある程度
の時間を要する。すなわち、ＰＭＯＳトランジスタ３０
Ｐのゲート電圧がローレベルに変化してからオンになる
までの時間が、メモリの動作速度を律速することにな
り、ＤＲＡＭの動作速度に影響を与える。
て、ＰＭＯＳトランジスタ３０Ｐはゲート電圧が閾値以
下の電圧となればオンとなるが、ゲート電圧がハイレベ
ルからローレベルに変化してから実際にオンとなるまで
には、ある程度の時間がかかる。そしてワード線３６
は、ＰＭＯＳトランジスタ３０Ｐがオンとなり、セカン
ダリＸデコーダ３４の昇圧電位から電流が供給されて、
初めて選択される。したがって、Ｘデコーダ３２がワー
ド線駆動回路３０に対してローレベルの信号を発してか
ら実際にワード線３６が選択されるまでには、ある程度
の時間を要する。すなわち、ＰＭＯＳトランジスタ３０
Ｐのゲート電圧がローレベルに変化してからオンになる
までの時間が、メモリの動作速度を律速することにな
り、ＤＲＡＭの動作速度に影響を与える。
【０００８】本発明は、上記事情に基づいてなされたも
のであり、ワード線駆動回路によりワード線を駆動する
時間を短縮することができる半導体記憶装置を提供する
ことを目的とするものである。
のであり、ワード線駆動回路によりワード線を駆動する
時間を短縮することができる半導体記憶装置を提供する
ことを目的とするものである。
【０００９】
【課題を解決するための手段】前記の課題を解決するた
めの本発明は、複数のワード線のそれぞれについて設け
られたＣＭＯＳインバータ型ワード線駆動手段と、複数
の出力線のうちの一つにローレベルの信号を出力するこ
とにより特定のワード線を選択する選択手段と、前記Ｃ
ＭＯＳインバータ型ワード線駆動手段のそれぞれについ
て設けられ、前記選択手段からのローレベルの電圧信号
が入力されたときに入力電圧よりも低い電位の電圧信号
を対応する前記ＣＭＯＳインバータ型ワード線駆動手段
に出力する電圧変換手段と、を具備することを特徴とす
るものである。
めの本発明は、複数のワード線のそれぞれについて設け
られたＣＭＯＳインバータ型ワード線駆動手段と、複数
の出力線のうちの一つにローレベルの信号を出力するこ
とにより特定のワード線を選択する選択手段と、前記Ｃ
ＭＯＳインバータ型ワード線駆動手段のそれぞれについ
て設けられ、前記選択手段からのローレベルの電圧信号
が入力されたときに入力電圧よりも低い電位の電圧信号
を対応する前記ＣＭＯＳインバータ型ワード線駆動手段
に出力する電圧変換手段と、を具備することを特徴とす
るものである。
【００１０】また、前記電圧変換手段は、前記選択手段
からハイレベルの電圧信号が入力されたときは入力信号
と同じレベルの電圧信号を出力し、前記選択手段からロ
ーレベルの電圧信号が入力されたときは、基板バイアス
発生手段から得られる負の電位の電圧信号を出力するよ
うに構成したことを特徴とするものである。
からハイレベルの電圧信号が入力されたときは入力信号
と同じレベルの電圧信号を出力し、前記選択手段からロ
ーレベルの電圧信号が入力されたときは、基板バイアス
発生手段から得られる負の電位の電圧信号を出力するよ
うに構成したことを特徴とするものである。
【００１１】
【作用】ＣＭＯＳインバータ型ワード線駆動手段は、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタの共通ゲー
トにローレベルの電圧信号が供給されたときに、ＮＭＯ
Ｓトランジスタがオフ、ＰＭＯＳトランジスタがオンと
なる。そのとき、ＰＭＯＳトランジスタのソースに供給
されるハイレベルの電位によって、対応するワード線が
ハイレベルにプルアップされ、駆動される。ＰＭＯＳト
ランジスタがオンになるのは、閾値より低いゲートの電
位に正のキャリアであるホールが誘導されてソース・ド
レイン間にチャンネルが形成されるためである。したが
って、選択手段からローレベルの電圧信号が入力された
ときに、電圧変換手段が、このローレベルより更に低い
電位の電圧信号をＣＭＯＳインバータ型ワード線駆動手
段のゲートに供給すると、ゲート・ソース間電圧の絶対
値が大きくなるため、ホールは素早く誘起され、チャン
ネルがより速く形成される。これによって、ＣＭＯＳイ
ンバータ型ワード線駆動手段の駆動能力が向上し、選択
手段がローレベルの電圧信号を出力してからワード線が
選択されるまでの時間が短縮される。
ＭＯＳトランジスタとＮＭＯＳトランジスタの共通ゲー
トにローレベルの電圧信号が供給されたときに、ＮＭＯ
Ｓトランジスタがオフ、ＰＭＯＳトランジスタがオンと
なる。そのとき、ＰＭＯＳトランジスタのソースに供給
されるハイレベルの電位によって、対応するワード線が
ハイレベルにプルアップされ、駆動される。ＰＭＯＳト
ランジスタがオンになるのは、閾値より低いゲートの電
位に正のキャリアであるホールが誘導されてソース・ド
レイン間にチャンネルが形成されるためである。したが
って、選択手段からローレベルの電圧信号が入力された
ときに、電圧変換手段が、このローレベルより更に低い
電位の電圧信号をＣＭＯＳインバータ型ワード線駆動手
段のゲートに供給すると、ゲート・ソース間電圧の絶対
値が大きくなるため、ホールは素早く誘起され、チャン
ネルがより速く形成される。これによって、ＣＭＯＳイ
ンバータ型ワード線駆動手段の駆動能力が向上し、選択
手段がローレベルの電圧信号を出力してからワード線が
選択されるまでの時間が短縮される。
【００１２】また、ＤＲＡＭにおいては、ＭＯＳトラン
ジスタのカットオフ特性を改善する等のために、通常、
電源電圧のＧＮＤレベルよりも低い基板バイアス発生手
段を設け、半導体基板をこの基板バイアスレベルとする
ことが一般的である。したがって、電圧変換手段を、前
記選択手段からハイレベルの電圧信号が入力されたとき
は入力信号と同じレベルの電圧信号を出力し、前記選択
手段からローレベルの電圧信号が入力されたときは、基
板バイアス発生手段から得られる負の電位の電圧信号を
出力するよう構成することにより、基板バイアスの電圧
レベルを利用してローレベルの電圧信号よりも低い電位
の電圧信号をＣＭＯＳインバータ型ワード線駆動手段の
ゲートに供給することができる。
ジスタのカットオフ特性を改善する等のために、通常、
電源電圧のＧＮＤレベルよりも低い基板バイアス発生手
段を設け、半導体基板をこの基板バイアスレベルとする
ことが一般的である。したがって、電圧変換手段を、前
記選択手段からハイレベルの電圧信号が入力されたとき
は入力信号と同じレベルの電圧信号を出力し、前記選択
手段からローレベルの電圧信号が入力されたときは、基
板バイアス発生手段から得られる負の電位の電圧信号を
出力するよう構成することにより、基板バイアスの電圧
レベルを利用してローレベルの電圧信号よりも低い電位
の電圧信号をＣＭＯＳインバータ型ワード線駆動手段の
ゲートに供給することができる。
【００１３】
【実施例】以下に図面を参照して、本発明の一実施例に
ついて説明する。図１は、本発明の半導体記憶装置のう
ち、ＣＭＯＳインバータ型ワード線駆動回路（以下「ワ
ード線駆動回路」という）とこれに対応するワード線及
びその周辺の回路を示した概略ブロック図、図２は、図
１に示した電圧変換回路の内部の回路図である。図１に
おいて、ワード線駆動回路１０、選択手段であるＸデコ
ーダ１２、セカンダリＸデコーダ１４、ワード線１６、
そしてワード線駆動回路１０内のＰＭＯＳトランジスタ
１０Ｐ及びＮＭＯＳトランジスタ１０Ｎは、図３に示し
たものと同様であるので、その詳細な説明は省略する。
ついて説明する。図１は、本発明の半導体記憶装置のう
ち、ＣＭＯＳインバータ型ワード線駆動回路（以下「ワ
ード線駆動回路」という）とこれに対応するワード線及
びその周辺の回路を示した概略ブロック図、図２は、図
１に示した電圧変換回路の内部の回路図である。図１に
おいて、ワード線駆動回路１０、選択手段であるＸデコ
ーダ１２、セカンダリＸデコーダ１４、ワード線１６、
そしてワード線駆動回路１０内のＰＭＯＳトランジスタ
１０Ｐ及びＮＭＯＳトランジスタ１０Ｎは、図３に示し
たものと同様であるので、その詳細な説明は省略する。
【００１４】図１の電圧変換回路１８は、Ｘデコーダ１
２からの出力電圧を入力信号として受け、ワード線駆動
回路１０の共通ゲートに対して電圧信号を出力する。Ｘ
デコーダ１２がハイレベルの信号を出力すると、電圧変
換回路は、この入力されたハイレベルの信号と同電位の
信号を出力する。このときワード線駆動回路１０のＮＭ
ＯＳトランジスタ１０Ｎはオン、ＰＭＯＳトランジスタ
１０Ｐはオフとなるため、ワード線１６は駆動されず、
このワード線は選択されていない状態となる。一方、Ｘ
デコーダ１２がローレベル（０Ｖ）の信号を出力する
と、電圧変換回路は、この入力されたローレベルの信号
を受けて、このローレベルの電位よりも更に低いマイナ
スレベルの電位を発生して出力する。すなわち、入力さ
れたローレベルの電圧信号を、より低い負の電圧信号に
変換して出力する。このとき、ワード線駆動回路１０の
ＮＭＯＳトランジスタ１０Ｎはオフ、ＰＭＯＳトランジ
スタ１０Ｐはオンとなるため、ワード線１６は駆動さ
れ、このワード線は選択された状態となる。
２からの出力電圧を入力信号として受け、ワード線駆動
回路１０の共通ゲートに対して電圧信号を出力する。Ｘ
デコーダ１２がハイレベルの信号を出力すると、電圧変
換回路は、この入力されたハイレベルの信号と同電位の
信号を出力する。このときワード線駆動回路１０のＮＭ
ＯＳトランジスタ１０Ｎはオン、ＰＭＯＳトランジスタ
１０Ｐはオフとなるため、ワード線１６は駆動されず、
このワード線は選択されていない状態となる。一方、Ｘ
デコーダ１２がローレベル（０Ｖ）の信号を出力する
と、電圧変換回路は、この入力されたローレベルの信号
を受けて、このローレベルの電位よりも更に低いマイナ
スレベルの電位を発生して出力する。すなわち、入力さ
れたローレベルの電圧信号を、より低い負の電圧信号に
変換して出力する。このとき、ワード線駆動回路１０の
ＮＭＯＳトランジスタ１０Ｎはオフ、ＰＭＯＳトランジ
スタ１０Ｐはオンとなるため、ワード線１６は駆動さ
れ、このワード線は選択された状態となる。
【００１５】ところで、前記のように、ＰＭＯＳトラン
ジスタがオンになるのは、負の電位に正電荷のホールが
誘導されてチャンネルが形成されるためであり、このチ
ャンネル形成が高速に行われれば、当該ワード線の選択
も高速となり、メモリの読み出し又は書き込みの動作速
度が向上する。したがって、Ｘデコーダ１２からのロー
レベルの電圧信号を、電圧変換回路１８で更に低いマイ
ナスレベルの電位に変化してＰＭＯＳトランジスタ１０
ＰとＮＭＯＳトランジスタ１０Ｎの共通ゲートに供給す
ることによって、ゲート・ソース間電圧の絶対値が大き
くなってワード線駆動回路１０の駆動能力が向上し、Ｄ
ＲＡＭの動作速度はより速くなる。
ジスタがオンになるのは、負の電位に正電荷のホールが
誘導されてチャンネルが形成されるためであり、このチ
ャンネル形成が高速に行われれば、当該ワード線の選択
も高速となり、メモリの読み出し又は書き込みの動作速
度が向上する。したがって、Ｘデコーダ１２からのロー
レベルの電圧信号を、電圧変換回路１８で更に低いマイ
ナスレベルの電位に変化してＰＭＯＳトランジスタ１０
ＰとＮＭＯＳトランジスタ１０Ｎの共通ゲートに供給す
ることによって、ゲート・ソース間電圧の絶対値が大き
くなってワード線駆動回路１０の駆動能力が向上し、Ｄ
ＲＡＭの動作速度はより速くなる。
【００１６】次に、図２を参照して、図１の電圧変換回
路１８の内部の構成及びその動作について説明する。図
２に示すように、電圧変換回路１８の内部は、主とし
て、二つのＰＭＯＳトランジスタＰ1 及びＰ2 、二つの
ＮＭＯＳトランジスタＮ1 及びＮ2 、インバータ２０か
ら構成される。また、入力端子ＩＮはＸデコーダ１２の
出力が接続され、出力端子ＯＵＴはワード線駆動回路１
０の入力、すなわちＰＭＯＳトランジスタ１０ＰとＮＭ
ＯＳトランジスタ１０Ｎの共通ゲートに接続される。電
源ＶDDは、ＤＲＡＭの内部で使用されるハイレベルの電
源である。これに対し、電源ＶBBは、通常の０Ｖもしく
はローレベルの電源ではなく、負の電位の電圧を発生す
る基板バイアス発生回路の出力に接続される。かかる基
板バイアス発生回路は、カットオフ特性の改善や高速化
等の要請から、ＤＲＡＭに一般的に設けられている周知
の回路である。この基板バイアス発生回路は、通常は−
２Ｖ〜−２．５Ｖ程度とされる。
路１８の内部の構成及びその動作について説明する。図
２に示すように、電圧変換回路１８の内部は、主とし
て、二つのＰＭＯＳトランジスタＰ1 及びＰ2 、二つの
ＮＭＯＳトランジスタＮ1 及びＮ2 、インバータ２０か
ら構成される。また、入力端子ＩＮはＸデコーダ１２の
出力が接続され、出力端子ＯＵＴはワード線駆動回路１
０の入力、すなわちＰＭＯＳトランジスタ１０ＰとＮＭ
ＯＳトランジスタ１０Ｎの共通ゲートに接続される。電
源ＶDDは、ＤＲＡＭの内部で使用されるハイレベルの電
源である。これに対し、電源ＶBBは、通常の０Ｖもしく
はローレベルの電源ではなく、負の電位の電圧を発生す
る基板バイアス発生回路の出力に接続される。かかる基
板バイアス発生回路は、カットオフ特性の改善や高速化
等の要請から、ＤＲＡＭに一般的に設けられている周知
の回路である。この基板バイアス発生回路は、通常は−
２Ｖ〜−２．５Ｖ程度とされる。
【００１７】電圧変換回路１８の入力端子ＩＮに、Ｘデ
コーダからハイレベルの信号が供給されると、ゲートが
ハイレベルとなるＰＭＯＳトランジスタＰ1 はオフとな
り、そのドレインはローレベルとなる。したがって、Ｎ
ＭＯＳトランジスタＮ1 のゲートはローレベルとなり、
ＮＭＯＳトランジスタＮ1 もオフである。一方、ＰＭＯ
ＳトランジスタＰ2 のゲートはインバータ２０を介して
入力端子ＩＮに接続されているので、入力端子ＩＮがハ
イレベルのときはＰＭＯＳトランジスタＰ2 はオンとな
り、そのドレインは電源ＶDDの電位にプルアップされて
ハイレベルとなる。このため、ＮＭＯＳトランジスタＮ
2 のゲートはハイレベルとなり、ＮＭＯＳトランジスタ
Ｎ2 もオンとなる。したがって、出力端子ＯＵＴには、
電源ＶDDの電圧レベルがそのまま供給される。この場
合、ワード線駆動回路１０のＰＭＯＳトランジスタ１０
Ｐはオフ、ＮＭＯＳトランジスタ１０Ｎはオンとなるた
め、ワード線１６はローレベルとなり、このワード線１
６は選択されていない状態となる。
コーダからハイレベルの信号が供給されると、ゲートが
ハイレベルとなるＰＭＯＳトランジスタＰ1 はオフとな
り、そのドレインはローレベルとなる。したがって、Ｎ
ＭＯＳトランジスタＮ1 のゲートはローレベルとなり、
ＮＭＯＳトランジスタＮ1 もオフである。一方、ＰＭＯ
ＳトランジスタＰ2 のゲートはインバータ２０を介して
入力端子ＩＮに接続されているので、入力端子ＩＮがハ
イレベルのときはＰＭＯＳトランジスタＰ2 はオンとな
り、そのドレインは電源ＶDDの電位にプルアップされて
ハイレベルとなる。このため、ＮＭＯＳトランジスタＮ
2 のゲートはハイレベルとなり、ＮＭＯＳトランジスタ
Ｎ2 もオンとなる。したがって、出力端子ＯＵＴには、
電源ＶDDの電圧レベルがそのまま供給される。この場
合、ワード線駆動回路１０のＰＭＯＳトランジスタ１０
Ｐはオフ、ＮＭＯＳトランジスタ１０Ｎはオンとなるた
め、ワード線１６はローレベルとなり、このワード線１
６は選択されていない状態となる。
【００１８】これに対して、電圧変換回路１８の入力端
子ＩＮに、Ｘデコーダからローレベルの信号が供給され
ると、ゲートがローレベルとなるＰＭＯＳトランジスタ
Ｐ1はオンとなり、そのドレインは電源ＶDDのハイレベ
ルにプルアップされる。したがって、ＮＭＯＳトランジ
スタＮ1 のゲートはハイレベルとなり、ＮＭＯＳトラン
ジスタＮ1 はオンとなる。一方、ＰＭＯＳトランジスタ
Ｐ2 のゲートはハイレベルとなり、ＰＭＯＳトランジス
タＰ2 はオフとなる。したがって、そのドレインはロー
レベルとなり、これにゲートが接続されたＮＭＯＳトラ
ンジスタＮ2 もオフとなる。この場合、ＮＭＯＳトラン
ジスタＮ1 がオンとなるため、出力端子ＯＵＴは、電源
ＶBBのレベルにプルダウンされる。前記のように、この
ＶBBの電位は−２〜−２．５Ｖの負の電位に維持されて
いるため、ワード線駆動回路１０のＰＭＯＳトランジス
タ１０Ｐは素早くオンとなり、ＮＭＯＳトランジスタ１
０Ｎはオフとなる。このため、ワード線１６は直ちにハ
イレベルとなり、このワード線１６は選択された状態と
なる。
子ＩＮに、Ｘデコーダからローレベルの信号が供給され
ると、ゲートがローレベルとなるＰＭＯＳトランジスタ
Ｐ1はオンとなり、そのドレインは電源ＶDDのハイレベ
ルにプルアップされる。したがって、ＮＭＯＳトランジ
スタＮ1 のゲートはハイレベルとなり、ＮＭＯＳトラン
ジスタＮ1 はオンとなる。一方、ＰＭＯＳトランジスタ
Ｐ2 のゲートはハイレベルとなり、ＰＭＯＳトランジス
タＰ2 はオフとなる。したがって、そのドレインはロー
レベルとなり、これにゲートが接続されたＮＭＯＳトラ
ンジスタＮ2 もオフとなる。この場合、ＮＭＯＳトラン
ジスタＮ1 がオンとなるため、出力端子ＯＵＴは、電源
ＶBBのレベルにプルダウンされる。前記のように、この
ＶBBの電位は−２〜−２．５Ｖの負の電位に維持されて
いるため、ワード線駆動回路１０のＰＭＯＳトランジス
タ１０Ｐは素早くオンとなり、ＮＭＯＳトランジスタ１
０Ｎはオフとなる。このため、ワード線１６は直ちにハ
イレベルとなり、このワード線１６は選択された状態と
なる。
【００１９】ワード線１６が選択されることによって、
このワード線に接続されているメモリセル全体が選択さ
れたことになる。そして、更に、図示しないコラム・デ
コーダによってこの中の特定のメモリセルが選択され
て、データの読み出し又は書き込み動作が行われる。
このワード線に接続されているメモリセル全体が選択さ
れたことになる。そして、更に、図示しないコラム・デ
コーダによってこの中の特定のメモリセルが選択され
て、データの読み出し又は書き込み動作が行われる。
【００２０】図２を見ると分かるように、電圧変換回路
１８の回路構成は極めて簡単であるため、半導体基板上
でこの電圧変換回路１８が専有する面積はそれほど大き
くない。しかも、この回路は、ワード線ごとに設ける必
要はなく、Ｘデコーダと同じ数だけ設ければよい。更
に、基板バイアス発生回路の負の電位を利用することに
より、ワード線駆動回路１０に負の電位を供給するため
に特別の電源回路を設ける必要もなく、簡易な構成でＤ
ＲＡＭの動作速度を向上させることができる。
１８の回路構成は極めて簡単であるため、半導体基板上
でこの電圧変換回路１８が専有する面積はそれほど大き
くない。しかも、この回路は、ワード線ごとに設ける必
要はなく、Ｘデコーダと同じ数だけ設ければよい。更
に、基板バイアス発生回路の負の電位を利用することに
より、ワード線駆動回路１０に負の電位を供給するため
に特別の電源回路を設ける必要もなく、簡易な構成でＤ
ＲＡＭの動作速度を向上させることができる。
【００２１】尚、本発明は、上記実施例に限定されるも
のではなく、その要旨の範囲内で種々の変更が可能であ
る。例えば、電圧変換回路１８の構成は図２に示すもの
には限られず、その他の周知の回路を利用可能であるこ
とはいうまでもない。また、上記実施例では、基板バイ
アス発生回路から得られる電圧を負の電圧として利用し
たが、本発明はこれに限定されるものではなく、専用の
電源手段を設ける構成とすることも可能である。
のではなく、その要旨の範囲内で種々の変更が可能であ
る。例えば、電圧変換回路１８の構成は図２に示すもの
には限られず、その他の周知の回路を利用可能であるこ
とはいうまでもない。また、上記実施例では、基板バイ
アス発生回路から得られる電圧を負の電圧として利用し
たが、本発明はこれに限定されるものではなく、専用の
電源手段を設ける構成とすることも可能である。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
選択手段とＣＭＯＳインバータ型ワード線駆動手段との
間に、ローレベルの電圧をこのローレベルの電圧よりも
低い電圧に変換する電圧変換手段を設けたことにより、
選択手段からローレベルの電圧信号が出力されたとき
に、ＣＭＯＳインバータ型ワード線駆動手段にはローレ
ベルの信号よりも低いレベルの電圧信号が入力されるの
で、ＣＭＯＳインバータを構成するＰＭＯＳトランジス
タのゲート・ソース間電圧の絶対値が大きくなってワー
ド線の駆動能力が向上し、これによってデータの書き込
み動作又は読み出し動作に要する時間が短縮する半導体
記憶装置を提供することができる。
選択手段とＣＭＯＳインバータ型ワード線駆動手段との
間に、ローレベルの電圧をこのローレベルの電圧よりも
低い電圧に変換する電圧変換手段を設けたことにより、
選択手段からローレベルの電圧信号が出力されたとき
に、ＣＭＯＳインバータ型ワード線駆動手段にはローレ
ベルの信号よりも低いレベルの電圧信号が入力されるの
で、ＣＭＯＳインバータを構成するＰＭＯＳトランジス
タのゲート・ソース間電圧の絶対値が大きくなってワー
ド線の駆動能力が向上し、これによってデータの書き込
み動作又は読み出し動作に要する時間が短縮する半導体
記憶装置を提供することができる。
【００２３】また、電圧変換手段の構成を、選択手段か
らローレベルの信号が供給されたときに出力信号として
基板バイアス発生手段から得られる負電位の電圧をＣＭ
ＯＳインバータ型ワード線駆動手段へ供給するようにし
たことにより、簡単な構成でワード線の駆動能力を向上
させることができる半導体記憶装置を提供することがで
きる。
らローレベルの信号が供給されたときに出力信号として
基板バイアス発生手段から得られる負電位の電圧をＣＭ
ＯＳインバータ型ワード線駆動手段へ供給するようにし
たことにより、簡単な構成でワード線の駆動能力を向上
させることができる半導体記憶装置を提供することがで
きる。
【図１】本発明の一実施例の半導体記憶装置の一部を示
した概略ブロック図である。
した概略ブロック図である。
【図２】電圧変換回路の回路構成を示した回路図であ
る。
る。
【図３】従来の半導体記憶装置の一部を示した概略ブロ
ック図である。
ック図である。
【符号の説明】 １０、３０ ＣＭＯＳインバータ型ワード線駆動回路
（駆動回路） １２、３２ Ｘデコーダ（ロウ・デコーダ） １４、３４ セカンダリＸデコーダ １６、３６ ワード線 １８ 電圧変換回路 ２０ インバータ １０Ｎ、３０Ｎ、Ｎ1 、Ｎ2 ＮＭＯＳトランジスタ １０Ｐ、３０Ｐ、Ｐ1 、Ｐ2 ＰＭＯＳトランジスタ
（駆動回路） １２、３２ Ｘデコーダ（ロウ・デコーダ） １４、３４ セカンダリＸデコーダ １６、３６ ワード線 １８ 電圧変換回路 ２０ インバータ １０Ｎ、３０Ｎ、Ｎ1 、Ｎ2 ＮＭＯＳトランジスタ １０Ｐ、３０Ｐ、Ｐ1 、Ｐ2 ＰＭＯＳトランジスタ
Claims (2)
- 【請求項１】 複数のワード線のそれぞれについて設け
られたＣＭＯＳインバータ型ワード線駆動手段と、複数
の出力線のうちの一つにローレベルの信号を出力するこ
とにより特定のワード線を選択する選択手段と、前記Ｃ
ＭＯＳインバータ型ワード線駆動手段のそれぞれについ
て設けられ、前記選択手段からのローレベルの電圧信号
が入力されたときに入力電圧よりも低い電位の電圧信号
を対応する前記ＣＭＯＳインバータ型ワード線駆動手段
に出力する電圧変換手段と、を具備することを特徴とす
る半導体記憶装置。 - 【請求項２】 前記電圧変換手段は、前記選択手段から
ハイレベルの電圧信号が入力されたときは入力信号と同
じレベルの電圧信号を出力し、前記選択手段からローレ
ベルの電圧信号が入力されたときは、基板バイアス発生
手段から得られる負の電位の電圧信号を出力するように
構成したことを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333909A JPH08171797A (ja) | 1994-12-16 | 1994-12-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333909A JPH08171797A (ja) | 1994-12-16 | 1994-12-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08171797A true JPH08171797A (ja) | 1996-07-02 |
Family
ID=18271318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6333909A Withdrawn JPH08171797A (ja) | 1994-12-16 | 1994-12-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08171797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220214398A1 (en) * | 2021-01-04 | 2022-07-07 | Changxin Memory Technologies, Inc. | Evaluation method for hot carrier effect degraded performance |
-
1994
- 1994-12-16 JP JP6333909A patent/JPH08171797A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220214398A1 (en) * | 2021-01-04 | 2022-07-07 | Changxin Memory Technologies, Inc. | Evaluation method for hot carrier effect degraded performance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |