JPH10275473A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH10275473A JPH10275473A JP9082629A JP8262997A JPH10275473A JP H10275473 A JPH10275473 A JP H10275473A JP 9082629 A JP9082629 A JP 9082629A JP 8262997 A JP8262997 A JP 8262997A JP H10275473 A JPH10275473 A JP H10275473A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- overdrive
- sense amplifier
- common source
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ビット線のＬ側の開きを高速化し、アクセス
速度の向上を可能とすることができる半導体記憶装置を
提供する。 【解決手段】 ダイナミック形のメモリセルを用いたＤ
ＲＡＭであって、メモリセルアレイ、行デコーダ、列デ
コーダ、入出力制御回路、入出力インタフェース回路か
ら構成され、入出力制御回路に含まれるセンス回路９に
は、センスアンプＳＡおよびコモンソース駆動用のＰＭ
ＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮ
が備えられ、ＮＭＯＳトランジスタＭＮのコモンソース
ＮＣＳにはオーバードライブ用のＮＭＯＳトランジスタ
ＭＣ２、コンデンサＣおよびプリチャージ用のＮＭＯＳ
トランジスタＭＣ１が接続され、センスアンプＳＡのオ
ンの後、ＮＭＯＳトランジスタＭＮのコモンソースＮＣ
Ｓを電圧ＶＢＢに接続して、センスアンプＳＡのＬ側を
オーバードライブする構成となっている。
速度の向上を可能とすることができる半導体記憶装置を
提供する。 【解決手段】 ダイナミック形のメモリセルを用いたＤ
ＲＡＭであって、メモリセルアレイ、行デコーダ、列デ
コーダ、入出力制御回路、入出力インタフェース回路か
ら構成され、入出力制御回路に含まれるセンス回路９に
は、センスアンプＳＡおよびコモンソース駆動用のＰＭ
ＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮ
が備えられ、ＮＭＯＳトランジスタＭＮのコモンソース
ＮＣＳにはオーバードライブ用のＮＭＯＳトランジスタ
ＭＣ２、コンデンサＣおよびプリチャージ用のＮＭＯＳ
トランジスタＭＣ１が接続され、センスアンプＳＡのオ
ンの後、ＮＭＯＳトランジスタＭＮのコモンソースＮＣ
Ｓを電圧ＶＢＢに接続して、センスアンプＳＡのＬ側を
オーバードライブする構成となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にメモリセルからのデータの読み出し動作
において、アクセス速度を向上するためのセンスアンプ
のオーバードライブ方式として好適な半導体記憶装置に
適用して有効な技術に関する。
術に関し、特にメモリセルからのデータの読み出し動作
において、アクセス速度を向上するためのセンスアンプ
のオーバードライブ方式として好適な半導体記憶装置に
適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、半導体記憶装置の一例として
のＤＲＡＭは、複数のワード線と複数のビット線との交
点に格子状に配置された複数のメモリセルからなるメモ
リセルアレイと、このメモリセルアレイから任意のメモ
リセルを選択するデコーダと、このデコーダにより選択
されたメモリセルに対するデータの書き込みおよび読み
出しのための入出力制御を司る入出力制御回路などから
構成されている。
のＤＲＡＭは、複数のワード線と複数のビット線との交
点に格子状に配置された複数のメモリセルからなるメモ
リセルアレイと、このメモリセルアレイから任意のメモ
リセルを選択するデコーダと、このデコーダにより選択
されたメモリセルに対するデータの書き込みおよび読み
出しのための入出力制御を司る入出力制御回路などから
構成されている。
【０００３】このような構成によるＤＲＡＭにおいて、
本発明者が検討したところによれば、たとえばメモリセ
ルからのデータの読み出し動作において、アクセス速度
を向上するための技術としてセンスアンプのオーバード
ライブ方式が考えられる。この方式は、センスアンプの
Ｈ側、すなわちＰＭＯＳトランジスタのコモンソースを
電源電圧ＶＣＣによりオーバードライブする方式であ
り、この電源電圧ＶＣＣはアレイ降圧方式を用いること
により得ることができる。
本発明者が検討したところによれば、たとえばメモリセ
ルからのデータの読み出し動作において、アクセス速度
を向上するための技術としてセンスアンプのオーバード
ライブ方式が考えられる。この方式は、センスアンプの
Ｈ側、すなわちＰＭＯＳトランジスタのコモンソースを
電源電圧ＶＣＣによりオーバードライブする方式であ
り、この電源電圧ＶＣＣはアレイ降圧方式を用いること
により得ることができる。
【０００４】このオーバードライブ方式を用いることに
より、センスアンプのＨ側をオーバードライブして、セ
ンスアンプをオンした後にビット線のＨ側の開きを高速
化することができる。これにより、メモリセルアレイの
選択されたメモリセルからビット線を介してデータを高
速に読み出すことができる。
より、センスアンプのＨ側をオーバードライブして、セ
ンスアンプをオンした後にビット線のＨ側の開きを高速
化することができる。これにより、メモリセルアレイの
選択されたメモリセルからビット線を介してデータを高
速に読み出すことができる。
【０００５】なお、このようなＤＲＡＭなどの半導体記
憶装置に関しては、たとえば昭和５９年１１月３０日、
株式会社オーム社発行、社団法人電子通信学会編の「Ｌ
ＳＩハンドブック」Ｐ４８５〜Ｐ５３０などの文献に記
載される技術などが挙げられる。
憶装置に関しては、たとえば昭和５９年１１月３０日、
株式会社オーム社発行、社団法人電子通信学会編の「Ｌ
ＳＩハンドブック」Ｐ４８５〜Ｐ５３０などの文献に記
載される技術などが挙げられる。
【０００６】
【発明が解決しようとする課題】ところで、前記のよう
なセンスアンプのオーバードライブ方式においては、セ
ンスアンプのＨ側を電源電圧ＶＣＣによりオーバードラ
イブすることができるものの、一方、センスアンプのＬ
側、すなわちＮＭＯＳトランジスタのコモンソースが接
地電圧ＶＳＳのときはオーバードライブできないので、
ビット線のＬ側の開きは高速化できないという課題が残
されている。
なセンスアンプのオーバードライブ方式においては、セ
ンスアンプのＨ側を電源電圧ＶＣＣによりオーバードラ
イブすることができるものの、一方、センスアンプのＬ
側、すなわちＮＭＯＳトランジスタのコモンソースが接
地電圧ＶＳＳのときはオーバードライブできないので、
ビット線のＬ側の開きは高速化できないという課題が残
されている。
【０００７】そこで、本発明の目的は、センスアンプの
Ｌ側をオーバードライブすることによってビット線のＬ
側の開きを高速化し、アクセス速度の向上を可能とする
ことができる半導体記憶装置を提供することにある。
Ｌ側をオーバードライブすることによってビット線のＬ
側の開きを高速化し、アクセス速度の向上を可能とする
ことができる半導体記憶装置を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明による半導体記憶装置
は、センスアンプの動作を制御するＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタのコモンソース側がセン
スアンプに接続されている半導体記憶装置に適用される
ものであり、接地電圧の電圧ＶＳＳに接続されたＮＭＯ
Ｓトランジスタのコモンソースに、電圧ＶＳＳに接続さ
れた容量素子を介してオーバードライブ用ＭＯＳトラン
ジスタが接続され、このオーバードライブ用ＭＯＳトラ
ンジスタと容量素子との接続点に、電圧ＶＳＳより低い
負電圧の電圧ＶＢＢに接続されたプリチャージ用ＭＯＳ
トランジスタが接続され、かつオーバードライブ用ＭＯ
Ｓトランジスタのウェル領域が電圧ＶＢＢに形成されて
構成されるものである。
は、センスアンプの動作を制御するＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタのコモンソース側がセン
スアンプに接続されている半導体記憶装置に適用される
ものであり、接地電圧の電圧ＶＳＳに接続されたＮＭＯ
Ｓトランジスタのコモンソースに、電圧ＶＳＳに接続さ
れた容量素子を介してオーバードライブ用ＭＯＳトラン
ジスタが接続され、このオーバードライブ用ＭＯＳトラ
ンジスタと容量素子との接続点に、電圧ＶＳＳより低い
負電圧の電圧ＶＢＢに接続されたプリチャージ用ＭＯＳ
トランジスタが接続され、かつオーバードライブ用ＭＯ
Ｓトランジスタのウェル領域が電圧ＶＢＢに形成されて
構成されるものである。
【００１１】また、本発明による他の半導体記憶装置
は、前記と同様に、ＮＭＯＳトランジスタのコモンソー
スに容量素子を介してオーバードライブ用ＭＯＳトラン
ジスタが接続され、このオーバードライブ用ＭＯＳトラ
ンジスタと容量素子との接続点にプリチャージ用ＭＯＳ
トランジスタが接続される構成において、オーバードラ
イブ用ＭＯＳトランジスタおよびセンスアンプのウェル
領域が電圧ＶＢＢに形成されているものである。
は、前記と同様に、ＮＭＯＳトランジスタのコモンソー
スに容量素子を介してオーバードライブ用ＭＯＳトラン
ジスタが接続され、このオーバードライブ用ＭＯＳトラ
ンジスタと容量素子との接続点にプリチャージ用ＭＯＳ
トランジスタが接続される構成において、オーバードラ
イブ用ＭＯＳトランジスタおよびセンスアンプのウェル
領域が電圧ＶＢＢに形成されているものである。
【００１２】以上のような構成による半導体記憶装置
は、プリチャージ用ＭＯＳトランジスタをオンして容量
素子を電圧ＶＢＢにプリチャージし、さらにセンスアン
プをオンした後にオーバードライブ用ＭＯＳトランジス
タをオンして、電圧ＶＢＢによりセンスアンプをオーバ
ードライブするようにしたものである。
は、プリチャージ用ＭＯＳトランジスタをオンして容量
素子を電圧ＶＢＢにプリチャージし、さらにセンスアン
プをオンした後にオーバードライブ用ＭＯＳトランジス
タをオンして、電圧ＶＢＢによりセンスアンプをオーバ
ードライブするようにしたものである。
【００１３】さらに、本発明による他の半導体記憶装置
は、電圧ＶＳＳに接続されたＮＭＯＳトランジスタのコ
モンソースに、電圧ＶＢＢに接続されたオーバードライ
ブ用ＭＯＳトランジスタが接続され、かつオーバードラ
イブ用ＭＯＳトランジスタおよびセンスアンプのウェル
領域が電圧ＶＢＢに形成されて構成されるものである。
は、電圧ＶＳＳに接続されたＮＭＯＳトランジスタのコ
モンソースに、電圧ＶＢＢに接続されたオーバードライ
ブ用ＭＯＳトランジスタが接続され、かつオーバードラ
イブ用ＭＯＳトランジスタおよびセンスアンプのウェル
領域が電圧ＶＢＢに形成されて構成されるものである。
【００１４】このような構成による半導体記憶装置は、
センスアンプをオンした後にオーバードライブ用ＭＯＳ
トランジスタをオンして、電圧ＶＢＢによりセンスアン
プをオーバードライブするようにしたものである。
センスアンプをオンした後にオーバードライブ用ＭＯＳ
トランジスタをオンして、電圧ＶＢＢによりセンスアン
プをオーバードライブするようにしたものである。
【００１５】よって、前記半導体記憶装置によれば、セ
ンスアンプのＬ側のオーバードライブにおいて、センス
アンプのオンの後、ＮＭＯＳトランジスタのコモンソー
スを電圧ＶＳＳより低い電圧ＶＢＢに接続してオーバー
ドライブすることにより、ビット線のＬ側の開きを高速
化することができるので、アクセス速度の向上が可能と
なる。
ンスアンプのＬ側のオーバードライブにおいて、センス
アンプのオンの後、ＮＭＯＳトランジスタのコモンソー
スを電圧ＶＳＳより低い電圧ＶＢＢに接続してオーバー
ドライブすることにより、ビット線のＬ側の開きを高速
化することができるので、アクセス速度の向上が可能と
なる。
【００１６】また、オーバードライブ用ＭＯＳトランジ
スタおよびセンスアンプのウェル領域を電圧ＶＢＢに形
成する場合には、ウェル分離領域が不要となるので、レ
イアウト面積の縮小が可能となる。
スタおよびセンスアンプのウェル領域を電圧ＶＢＢに形
成する場合には、ウェル分離領域が不要となるので、レ
イアウト面積の縮小が可能となる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１８】（実施の形態１）図１は本発明の実施の形
態１である半導体記憶装置を示す概略構成図、図２は本
実施の形態１の半導体記憶装置に用いられるセンス回路
を示す回路図、図３はセンス回路によるＶＢＢオーバー
ドライブ方式を示す動作波形図、図４はセンス回路によ
るＶＢＢオーバードライブ方式の変形例を示す動作波形
図である。
態１である半導体記憶装置を示す概略構成図、図２は本
実施の形態１の半導体記憶装置に用いられるセンス回路
を示す回路図、図３はセンス回路によるＶＢＢオーバー
ドライブ方式を示す動作波形図、図４はセンス回路によ
るＶＢＢオーバードライブ方式の変形例を示す動作波形
図である。
【００１９】まず、図１により本実施の形態１の半導体
記憶装置の概略構成を説明する。
記憶装置の概略構成を説明する。
【００２０】本実施の形態１の半導体記憶装置は、たと
えばダイナミック形のメモリセルを用いたＤＲＡＭとさ
れ、複数のメモリセルからなるメモリセルアレイ１と、
このメモリセルアレイ１から任意のメモリセルを選択す
る行デコーダ２および列デコーダ３と、この選択された
メモリセルに対するデータの書き込みおよび読み出しの
ための入出力制御を司る入出力制御回路４と、外部との
インタフェースを司る入出力インタフェース回路５とか
ら構成されている。
えばダイナミック形のメモリセルを用いたＤＲＡＭとさ
れ、複数のメモリセルからなるメモリセルアレイ１と、
このメモリセルアレイ１から任意のメモリセルを選択す
る行デコーダ２および列デコーダ３と、この選択された
メモリセルに対するデータの書き込みおよび読み出しの
ための入出力制御を司る入出力制御回路４と、外部との
インタフェースを司る入出力インタフェース回路５とか
ら構成されている。
【００２１】メモリセルアレイ１は、複数のワード線６
と複数のビット線７との交点に格子状に配置される複数
のメモリセル８からなり、これらのメモリセル８には２
進情報の１ビットのデータがそれぞれ記憶され、たとえ
ばＮ＋Ｍ＝２０の場合には１Ｍビットの記憶容量による
ＤＲＡＭを構成することができる。
と複数のビット線７との交点に格子状に配置される複数
のメモリセル８からなり、これらのメモリセル８には２
進情報の１ビットのデータがそれぞれ記憶され、たとえ
ばＮ＋Ｍ＝２０の場合には１Ｍビットの記憶容量による
ＤＲＡＭを構成することができる。
【００２２】行デコーダ２は、行アドレス信号に基づい
てメモリセルアレイ１の行方向のワード線６を指定し、
一方、列デコーダ３は、列アドレス信号に基づいてメモ
リセルアレイ１の列方向のビット線７を指定し、この行
デコーダ２および列デコーダ３によりワード線６とビッ
ト線７との交点にあるメモリセル８が選択される。
てメモリセルアレイ１の行方向のワード線６を指定し、
一方、列デコーダ３は、列アドレス信号に基づいてメモ
リセルアレイ１の列方向のビット線７を指定し、この行
デコーダ２および列デコーダ３によりワード線６とビッ
ト線７との交点にあるメモリセル８が選択される。
【００２３】入出力制御回路４は、行デコーダ２および
列デコーダ３により選択されたメモリセル８に対して、
データ入力信号を入力としてデータを書き込み、一方、
読み出したデータをデータ出力信号として出力し、この
入出力制御回路４により書き込みおよび読み出しのため
の制御が行われる。
列デコーダ３により選択されたメモリセル８に対して、
データ入力信号を入力としてデータを書き込み、一方、
読み出したデータをデータ出力信号として出力し、この
入出力制御回路４により書き込みおよび読み出しのため
の制御が行われる。
【００２４】また、この入出力制御回路４には、たとえ
ば図２に示すような回路構成によるセンス回路９が含ま
れており、このセンス回路９には、メモリセル８からビ
ット線７を介して読み出したデータを増幅するセンスア
ンプＳＡと、このセンスアンプＳＡの動作を制御するコ
モンソース駆動用のＰＭＯＳトランジスタＭＰおよびＮ
ＭＯＳトランジスタＭＮとが備えられている。
ば図２に示すような回路構成によるセンス回路９が含ま
れており、このセンス回路９には、メモリセル８からビ
ット線７を介して読み出したデータを増幅するセンスア
ンプＳＡと、このセンスアンプＳＡの動作を制御するコ
モンソース駆動用のＰＭＯＳトランジスタＭＰおよびＮ
ＭＯＳトランジスタＭＮとが備えられている。
【００２５】特に、このセンス回路９において、ＰＭＯ
ＳトランジスタＭＰのコモンソースＰＣＳ側のドレイン
およびＮＭＯＳトランジスタＭＮのコモンソースＮＣＳ
側のドレインがセンスアンプＳＡに接続され、またＰＭ
ＯＳトランジスタＭＰのソースは電圧ＶＤＬ、ＮＭＯＳ
トランジスタＭＮのソースは電圧ＶＳＳ（第１電圧）に
それぞれ接続され、さらにそれぞれのゲートにはオン／
オフのための制御信号が入力される。
ＳトランジスタＭＰのコモンソースＰＣＳ側のドレイン
およびＮＭＯＳトランジスタＭＮのコモンソースＮＣＳ
側のドレインがセンスアンプＳＡに接続され、またＰＭ
ＯＳトランジスタＭＰのソースは電圧ＶＤＬ、ＮＭＯＳ
トランジスタＭＮのソースは電圧ＶＳＳ（第１電圧）に
それぞれ接続され、さらにそれぞれのゲートにはオン／
オフのための制御信号が入力される。
【００２６】また、ＮＭＯＳトランジスタＭＮのコモン
ソースＮＣＳ側のドレインには、オーバードライブ用の
ＮＭＯＳトランジスタＭＣ２のドレインが接続され、ま
たソースには電圧ＶＳＳに接続されたコンデンサＣ（容
量素子）が接続され、さらにゲートにはオーバードライ
ブのための制御信号が入力される。
ソースＮＣＳ側のドレインには、オーバードライブ用の
ＮＭＯＳトランジスタＭＣ２のドレインが接続され、ま
たソースには電圧ＶＳＳに接続されたコンデンサＣ（容
量素子）が接続され、さらにゲートにはオーバードライ
ブのための制御信号が入力される。
【００２７】さらに、オーバードライブ用のＮＭＯＳト
ランジスタＭＣ２とコンデンサＣとの接続ノードＡに
は、プリチャージ用のＮＭＯＳトランジスタＭＣ１のド
レインが接続され、またソースは電圧ＶＳＳより低い電
圧ＶＢＢ（第２電圧）に接続され、さらにゲートにはプ
リチャージのための制御信号が入力される。
ランジスタＭＣ２とコンデンサＣとの接続ノードＡに
は、プリチャージ用のＮＭＯＳトランジスタＭＣ１のド
レインが接続され、またソースは電圧ＶＳＳより低い電
圧ＶＢＢ（第２電圧）に接続され、さらにゲートにはプ
リチャージのための制御信号が入力される。
【００２８】また、これらのオーバードライブ用のＮＭ
ＯＳトランジスタＭＣ２、プリチャージ用のＮＭＯＳト
ランジスタＭＣ１は、ウェハプロセス工程において、電
圧ＶＢＢによるオーバードライブの効果を出すため、す
なわちコモンソースＮＣＳの配線負荷が増大しないよう
にセンスアンプＳＡの近傍に配置され、さらにオーバー
ドライブ用のＮＭＯＳトランジスタＭＣ２のウェル領域
Ｗ１のウェル電位が電圧ＶＢＢとなっている。
ＯＳトランジスタＭＣ２、プリチャージ用のＮＭＯＳト
ランジスタＭＣ１は、ウェハプロセス工程において、電
圧ＶＢＢによるオーバードライブの効果を出すため、す
なわちコモンソースＮＣＳの配線負荷が増大しないよう
にセンスアンプＳＡの近傍に配置され、さらにオーバー
ドライブ用のＮＭＯＳトランジスタＭＣ２のウェル領域
Ｗ１のウェル電位が電圧ＶＢＢとなっている。
【００２９】入出力インタフェース回路５は、外部から
アドレス信号および制御信号を入力として、制御信号に
基づいて、行アドレス信号を行デコーダ２、列アドレス
信号を列デコーダ３にそれぞれ出力するとともに、デー
タ（Ｄｉｎ，Ｄｏｕｔ）を外部と入出力制御回路４との
間で入出力するものである。
アドレス信号および制御信号を入力として、制御信号に
基づいて、行アドレス信号を行デコーダ２、列アドレス
信号を列デコーダ３にそれぞれ出力するとともに、デー
タ（Ｄｉｎ，Ｄｏｕｔ）を外部と入出力制御回路４との
間で入出力するものである。
【００３０】以上のような構成において、電圧ＶＳＳよ
り低い電圧ＶＢＢは、たとえば電圧ＶＳＳを入力として
電圧ＶＢＢを出力するＶＢＢ発生回路を内蔵することに
より発生することが可能である。なお、本実施の形態１
においては、コンデンサＣをプリチャージしてオーバー
ドライブすることにより、ＶＢＢ発生回路による電圧Ｖ
ＢＢの電流供給能力は問題となることがない。
り低い電圧ＶＢＢは、たとえば電圧ＶＳＳを入力として
電圧ＶＢＢを出力するＶＢＢ発生回路を内蔵することに
より発生することが可能である。なお、本実施の形態１
においては、コンデンサＣをプリチャージしてオーバー
ドライブすることにより、ＶＢＢ発生回路による電圧Ｖ
ＢＢの電流供給能力は問題となることがない。
【００３１】次に、本実施の形態１の作用について、図
３に基づいてセンス回路９によるＶＢＢオーバードライ
ブ方式の動作を説明する。
３に基づいてセンス回路９によるＶＢＢオーバードライ
ブ方式の動作を説明する。
【００３２】なお、ここでは、特にコモンソース駆動用
のＮＭＯＳトランジタＭＮのコモンソースＮＣＳ側を重
点に示し、ＰＭＯＳトランジタＭＰのコモンソースＰＣ
Ｓ側については、たとえば2.７Ｖの電圧ＶＤＬに対し
て、たとえば3.３Ｖの電圧ＶＣＣによるビット線７のＰ
側のオーバードライブ時を示している。
のＮＭＯＳトランジタＭＮのコモンソースＮＣＳ側を重
点に示し、ＰＭＯＳトランジタＭＰのコモンソースＰＣ
Ｓ側については、たとえば2.７Ｖの電圧ＶＤＬに対し
て、たとえば3.３Ｖの電圧ＶＣＣによるビット線７のＰ
側のオーバードライブ時を示している。
【００３３】予め、プリチャージ用のＮＭＯＳトランジ
スタＭＣ１をオンし、コンデンサＣをプリチャージして
接続ノードＡを、たとえば−１Ｖの負電圧の電圧ＶＢＢ
にしておく。このコンデンサＣのプリチャージ後、プリ
チャージ用のＮＭＯＳトランジスタＭＣ１はオフする。
スタＭＣ１をオンし、コンデンサＣをプリチャージして
接続ノードＡを、たとえば−１Ｖの負電圧の電圧ＶＢＢ
にしておく。このコンデンサＣのプリチャージ後、プリ
チャージ用のＮＭＯＳトランジスタＭＣ１はオフする。
【００３４】(1).ワード線６のオン このとき、コモンソース駆動用のＮＭＯＳトランジタＭ
Ｎ、オーバードライブ用のＮＭＯＳトランジスタＭＣ２
はオフ状態となっており、メモリセル８のデータがビッ
ト線７に読み出される。このワード線は、たとえば０Ｖ
の接地電圧の電圧ＶＳＳから電圧ＶＣＣで駆動される。
Ｎ、オーバードライブ用のＮＭＯＳトランジスタＭＣ２
はオフ状態となっており、メモリセル８のデータがビッ
ト線７に読み出される。このワード線は、たとえば０Ｖ
の接地電圧の電圧ＶＳＳから電圧ＶＣＣで駆動される。
【００３５】(2).センスアンプＳＡのオン コモンソース駆動用のＮＭＯＳトランジスタＭＮをオン
する。すなわち、たとえば1.３５Ｖの電圧ＶＭＰからＬ
側のコモンソースＮＣＳの配線容量分だけ電圧ＶＳＳに
引かれて、ビット線７上のデータが増幅される。
する。すなわち、たとえば1.３５Ｖの電圧ＶＭＰからＬ
側のコモンソースＮＣＳの配線容量分だけ電圧ＶＳＳに
引かれて、ビット線７上のデータが増幅される。
【００３６】(3).ＶＢＢオーバードライブのオン オーバードライブ用のＮＭＯＳトランジスタＭＣ２をオ
ンし、コモンソース駆動用のＮＭＯＳトランジスタＭＮ
をオフする。すなわち、コンデンサＣとコモンソースＮ
ＣＳの配線容量とのチャージシェアにより、コモンソー
スＮＣＳが電圧ＶＳＳ以下、たとえば−0.５Ｖの電圧Ｖ
ＮＣＳに到達し、ビット線７のＬ側が非オーバードライ
ブ時より早く電圧ＶＳＳに到達する。
ンし、コモンソース駆動用のＮＭＯＳトランジスタＭＮ
をオフする。すなわち、コンデンサＣとコモンソースＮ
ＣＳの配線容量とのチャージシェアにより、コモンソー
スＮＣＳが電圧ＶＳＳ以下、たとえば−0.５Ｖの電圧Ｖ
ＮＣＳに到達し、ビット線７のＬ側が非オーバードライ
ブ時より早く電圧ＶＳＳに到達する。
【００３７】なお、このときの電圧ＶＮＣＳの大きさは
ビルトイン・ポテンシャル以下に設定しておく。これ
は、プロセスばらつきによりオーバードライブ時間ｔｏ
が、設計値より長くなったときのラッチアップ防止のた
めである。
ビルトイン・ポテンシャル以下に設定しておく。これ
は、プロセスばらつきによりオーバードライブ時間ｔｏ
が、設計値より長くなったときのラッチアップ防止のた
めである。
【００３８】(4).ＶＢＢオーバードライブのオフ オーバードライブ用のＮＭＯＳトランジスタＭＣ２をオ
フし、コモンソース駆動用のＮＭＯＳトランジスタＭＮ
をオフする。
フし、コモンソース駆動用のＮＭＯＳトランジスタＭＮ
をオフする。
【００３９】以上のように、センスアンプＳＡのオン
後、コモンソース駆動用のＮＭＯＳトランジスタＭＮの
コモンソースＮＣＳを電圧ＶＢＢに接続してオーバード
ライブすることにより、ビット線７のＬ側の開きを高速
化することができる。
後、コモンソース駆動用のＮＭＯＳトランジスタＭＮの
コモンソースＮＣＳを電圧ＶＢＢに接続してオーバード
ライブすることにより、ビット線７のＬ側の開きを高速
化することができる。
【００４０】ところが、実際には、センスアンプＳＡの
オン後、コモンソースＮＣＳにビット線７の大きな容量
が接続するため、開く途中のコモンソースＮＣＳがもと
に戻されようとしてしまう。従って、これを防ぐタイミ
ングでＶＢＢオーバードライブを行う必要がある。
オン後、コモンソースＮＣＳにビット線７の大きな容量
が接続するため、開く途中のコモンソースＮＣＳがもと
に戻されようとしてしまう。従って、これを防ぐタイミ
ングでＶＢＢオーバードライブを行う必要がある。
【００４１】そこで、実際には、図４に示すように、オ
ーバードライブ用のＮＭＯＳトランジスタＭＣ２のオン
のタイミングをコモンソースＮＣＳが電圧ＶＳＳに到達
する前に行う。これは、センスアンプＳＡのオンによる
ビット線７とのチャージシェアによりコモンソースＮＣ
Ｓがもとに戻されるのを防ぐためである。
ーバードライブ用のＮＭＯＳトランジスタＭＣ２のオン
のタイミングをコモンソースＮＣＳが電圧ＶＳＳに到達
する前に行う。これは、センスアンプＳＡのオンによる
ビット線７とのチャージシェアによりコモンソースＮＣ
Ｓがもとに戻されるのを防ぐためである。
【００４２】また、ＶＢＢオーバードライブのオン後も
コモンソース駆動用のＮＭＯＳトランジスタＭＮをオン
のままの状態とする。これは、コンデンサＣの電圧ＶＳ
Ｓ以下の電位はコモンソースＮＣＳがもとに戻されるの
を防ぐ過程で電圧ＶＳＳになるので（図２のコンデンサ
Ｃの容量値は大きくできないため）、コモンソースＮＣ
Ｓが電圧ＶＳＳ以下になることはないためである。
コモンソース駆動用のＮＭＯＳトランジスタＭＮをオン
のままの状態とする。これは、コンデンサＣの電圧ＶＳ
Ｓ以下の電位はコモンソースＮＣＳがもとに戻されるの
を防ぐ過程で電圧ＶＳＳになるので（図２のコンデンサ
Ｃの容量値は大きくできないため）、コモンソースＮＣ
Ｓが電圧ＶＳＳ以下になることはないためである。
【００４３】さらに、コモンソースＮＣＳが電圧ＶＳＳ
とつながれたままになっているので、コモンソース駆動
用のＮＭＯＳトランジスタＭＮをオフする方式（図３）
より早く、Ｌ側のビット線７を電圧ＶＳＳのレベルに到
達させることができるようにするためである。
とつながれたままになっているので、コモンソース駆動
用のＮＭＯＳトランジスタＭＮをオフする方式（図３）
より早く、Ｌ側のビット線７を電圧ＶＳＳのレベルに到
達させることができるようにするためである。
【００４４】これにより、実際には図４のようなタイミ
ングに基づいて、ＶＢＢオーバードライブのオン後もコ
モンソース駆動用のＮＭＯＳトランジスタＭＮをオンの
ままの状態にして、コンデンサＣとコモンソースＮＣＳ
の配線容量とのチャージシェアにより、Ｌ側のビット線
７を非オーバードライブ時より早く電圧ＶＳＳのレベル
に到達させることができる。
ングに基づいて、ＶＢＢオーバードライブのオン後もコ
モンソース駆動用のＮＭＯＳトランジスタＭＮをオンの
ままの状態にして、コンデンサＣとコモンソースＮＣＳ
の配線容量とのチャージシェアにより、Ｌ側のビット線
７を非オーバードライブ時より早く電圧ＶＳＳのレベル
に到達させることができる。
【００４５】従って、本実施の形態１によれば、コモン
ソース駆動用のＮＭＯＳトランジスタＭＮのコモンソー
スＮＣＳに、オーバードライブ用のＮＭＯＳトランジス
タＭＣ２、コンデンサＣの電圧ＶＢＢへのプリチャージ
用のＮＭＯＳトランジスタＭＣ１を接続し、センスアン
プＳＡのＬ側のオーバードライブに使用することによ
り、ビット線７のＬ側の開きを高速化することができる
ので、アクセス速度の向上が可能となる。これは、セン
スアンプＳＡのしきい値Ｖｔｈにバックバイアスがかか
らないことによるものである。
ソース駆動用のＮＭＯＳトランジスタＭＮのコモンソー
スＮＣＳに、オーバードライブ用のＮＭＯＳトランジス
タＭＣ２、コンデンサＣの電圧ＶＢＢへのプリチャージ
用のＮＭＯＳトランジスタＭＣ１を接続し、センスアン
プＳＡのＬ側のオーバードライブに使用することによ
り、ビット線７のＬ側の開きを高速化することができる
ので、アクセス速度の向上が可能となる。これは、セン
スアンプＳＡのしきい値Ｖｔｈにバックバイアスがかか
らないことによるものである。
【００４６】また、本実施の形態１のように、オーバー
ドライブのためにコンデンサＣを使用する場合には、オ
ーバードライブ用のＮＭＯＳトランジスタＭＣ２のウェ
ル領域Ｗ１を電圧ＶＢＢとする他に、このオーバードラ
イブ用のＮＭＯＳトランジスタＭＣ２とセンスアンプＳ
Ａのウェル領域Ｗ２を電圧ＶＢＢとすることも可能であ
り、この場合には、ウェル分離領域が不要となるために
レイアウト面積を縮小することができる。
ドライブのためにコンデンサＣを使用する場合には、オ
ーバードライブ用のＮＭＯＳトランジスタＭＣ２のウェ
ル領域Ｗ１を電圧ＶＢＢとする他に、このオーバードラ
イブ用のＮＭＯＳトランジスタＭＣ２とセンスアンプＳ
Ａのウェル領域Ｗ２を電圧ＶＢＢとすることも可能であ
り、この場合には、ウェル分離領域が不要となるために
レイアウト面積を縮小することができる。
【００４７】（実施の形態２）図５は本発明の実施の形
態２である半導体記憶装置に用いられるセンス回路を示
す回路図である。
態２である半導体記憶装置に用いられるセンス回路を示
す回路図である。
【００４８】本実施の形態２の半導体記憶装置は、前記
実施の形態１と同様にダイナミック形のメモリセルを用
い、メモリセルアレイ、行デコーダ、列デコーダ、入出
力制御回路および入出力インタフェース回路から構成さ
れるＤＲＡＭとされ、前記実施の形態１との相違点は、
コンデンサを使用しないオーバードライブ方式とする点
である。
実施の形態１と同様にダイナミック形のメモリセルを用
い、メモリセルアレイ、行デコーダ、列デコーダ、入出
力制御回路および入出力インタフェース回路から構成さ
れるＤＲＡＭとされ、前記実施の形態１との相違点は、
コンデンサを使用しないオーバードライブ方式とする点
である。
【００４９】すなわち、本実施の形態１においては、入
出力制御回路に含まれるセンス回路９ａが図５のような
回路構成となっており、ソースが電圧ＶＳＳ（第１電
圧）に接続されたＮＭＯＳトランジスタＭＮのコモンソ
ースＮＣＳ側のドレインに、オーバードライブ用のＮＭ
ＯＳトランジスタＭＣ３のドレインが接続され、またソ
ースは電圧ＶＳＳより低い電圧ＶＢＢ（第２電圧）に接
続され、さらにゲートにはオーバードライブのための制
御信号が入力される。
出力制御回路に含まれるセンス回路９ａが図５のような
回路構成となっており、ソースが電圧ＶＳＳ（第１電
圧）に接続されたＮＭＯＳトランジスタＭＮのコモンソ
ースＮＣＳ側のドレインに、オーバードライブ用のＮＭ
ＯＳトランジスタＭＣ３のドレインが接続され、またソ
ースは電圧ＶＳＳより低い電圧ＶＢＢ（第２電圧）に接
続され、さらにゲートにはオーバードライブのための制
御信号が入力される。
【００５０】また、このセンス回路９ａにおいては、オ
ーバードライブ時間がプロセスばらつきによって設計値
より長くなった時、コモンソースＮＣＳが電圧ＶＳＳか
らビルトイン・ポテンシャルより大きく低くなり、ラッ
チアップの起こる可能性があるために、ウェハプロセス
工程において、オーバードライブ用のＮＭＯＳトランジ
スタＭＣ３とセンスアンプＳＡのウェル領域Ｗ２までウ
ェル電位を電圧ＶＢＢにしておく必要がある。
ーバードライブ時間がプロセスばらつきによって設計値
より長くなった時、コモンソースＮＣＳが電圧ＶＳＳか
らビルトイン・ポテンシャルより大きく低くなり、ラッ
チアップの起こる可能性があるために、ウェハプロセス
工程において、オーバードライブ用のＮＭＯＳトランジ
スタＭＣ３とセンスアンプＳＡのウェル領域Ｗ２までウ
ェル電位を電圧ＶＢＢにしておく必要がある。
【００５１】よって、本実施の形態２においても、セン
スアンプＳＡをオンした後、オーバードライブ用のＮＭ
ＯＳトランジスタＭＣ３をオンして、ＮＭＯＳトランジ
スタＭＮのコモンソースＮＣＳを電圧ＶＢＢに接続して
オーバードライブすることにより、ビット線７のＬ側の
開きを高速化することができる。
スアンプＳＡをオンした後、オーバードライブ用のＮＭ
ＯＳトランジスタＭＣ３をオンして、ＮＭＯＳトランジ
スタＭＮのコモンソースＮＣＳを電圧ＶＢＢに接続して
オーバードライブすることにより、ビット線７のＬ側の
開きを高速化することができる。
【００５２】従って、本実施の形態２によれば、コモン
ソース駆動用のＮＭＯＳトランジスタＭＮのコモンソー
スＮＣＳに、オーバードライブ用のＮＭＯＳトランジス
タＭＣ３を接続し、センスアンプＳＡのＬ側のオーバー
ドライブに使用することにより、ビット線７のＬ側の開
きを高速化することができるので、アクセス速度の向上
が可能となり、またオーバードライブ用のＮＭＯＳトラ
ンジスタＭＣ３とセンスアンプＳＡのウェル領域Ｗ２を
電圧ＶＢＢとすることにより、ウェル分離領域が不要と
なるので、レイアウト面積を縮小することも可能とな
る。
ソース駆動用のＮＭＯＳトランジスタＭＮのコモンソー
スＮＣＳに、オーバードライブ用のＮＭＯＳトランジス
タＭＣ３を接続し、センスアンプＳＡのＬ側のオーバー
ドライブに使用することにより、ビット線７のＬ側の開
きを高速化することができるので、アクセス速度の向上
が可能となり、またオーバードライブ用のＮＭＯＳトラ
ンジスタＭＣ３とセンスアンプＳＡのウェル領域Ｗ２を
電圧ＶＢＢとすることにより、ウェル分離領域が不要と
なるので、レイアウト面積を縮小することも可能とな
る。
【００５３】以上、本発明者によってなされた発明をそ
の実施の形態１および２に基づき具体的に説明したが、
本発明は前記実施の形態に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。
の実施の形態１および２に基づき具体的に説明したが、
本発明は前記実施の形態に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることは言
うまでもない。
【００５４】たとえば、前記実施の形態のような概念
は、既存の技術であるワード線昇圧方式、アレイ降圧方
式、さらにブーストレスネガティブワード方式などにも
適用可能であり、以下においてそれぞれの方式に本発明
の概念を適用した場合を簡単に説明する。
は、既存の技術であるワード線昇圧方式、アレイ降圧方
式、さらにブーストレスネガティブワード方式などにも
適用可能であり、以下においてそれぞれの方式に本発明
の概念を適用した場合を簡単に説明する。
【００５５】すなわち、ワード線昇圧方式においては、
図６に示すようにワード線を電圧ＶＳＳから電圧ＶＣＣ
を昇圧した、たとえば3.７Ｖの電圧ＶＣＨで駆動させ、
またビット線を電圧ＶＭＰからＰ側が電圧ＶＣＣ、Ｌ側
が電圧ＶＳＳで駆動させる技術であるので、前記実施の
形態と同様にビット線のＬ側を電圧ＶＢＢにより駆動し
てオーバードライブすることにより、ビット線のＬ側の
開きを高速化することができる。
図６に示すようにワード線を電圧ＶＳＳから電圧ＶＣＣ
を昇圧した、たとえば3.７Ｖの電圧ＶＣＨで駆動させ、
またビット線を電圧ＶＭＰからＰ側が電圧ＶＣＣ、Ｌ側
が電圧ＶＳＳで駆動させる技術であるので、前記実施の
形態と同様にビット線のＬ側を電圧ＶＢＢにより駆動し
てオーバードライブすることにより、ビット線のＬ側の
開きを高速化することができる。
【００５６】また、アレイ降圧方式においては、図７に
示すようにワード線を電圧ＶＳＳから電圧ＶＣＣで駆動
させ、またビット線を電圧ＶＭＰからＰ側が電圧ＶＣＣ
を降圧した電圧ＶＤＬ、Ｌ側が電圧ＶＳＳで駆動させる
技術であるので、ビット線のＬ側を電圧ＶＢＢにより駆
動してオーバードライブすることにより、ビット線のＬ
側の開きを高速化することができる。
示すようにワード線を電圧ＶＳＳから電圧ＶＣＣで駆動
させ、またビット線を電圧ＶＭＰからＰ側が電圧ＶＣＣ
を降圧した電圧ＶＤＬ、Ｌ側が電圧ＶＳＳで駆動させる
技術であるので、ビット線のＬ側を電圧ＶＢＢにより駆
動してオーバードライブすることにより、ビット線のＬ
側の開きを高速化することができる。
【００５７】さらに、ブーストレスネガティブワード方
式においても、図８に示すようにワード線を電圧ＶＳＳ
を降圧した電圧ＶＢＢから電圧ＶＣＣで駆動させ、また
ビット線を電圧ＶＭＰからＰ側が電圧ＶＣＣを降圧した
電圧ＶＤＬ、Ｌ側が電圧ＶＳＳで駆動させる技術である
ので、ビット線のＬ側を電圧ＶＢＢにより駆動してオー
バードライブすることにより、ビット線のＬ側の開きを
高速化することができる。
式においても、図８に示すようにワード線を電圧ＶＳＳ
を降圧した電圧ＶＢＢから電圧ＶＣＣで駆動させ、また
ビット線を電圧ＶＭＰからＰ側が電圧ＶＣＣを降圧した
電圧ＶＤＬ、Ｌ側が電圧ＶＳＳで駆動させる技術である
ので、ビット線のＬ側を電圧ＶＢＢにより駆動してオー
バードライブすることにより、ビット線のＬ側の開きを
高速化することができる。
【００５８】以上のように、本発明は、ワード線昇圧方
式、アレイ降圧方式、ブーストレスネガティブワード方
式などのように、ビット線のＬ側が電圧ＶＳＳであり、
基板逆バイアスの電圧ＶＢＢを用いる全てのアレイ電圧
制御方式に広く適用可能である。
式、アレイ降圧方式、ブーストレスネガティブワード方
式などのように、ビット線のＬ側が電圧ＶＳＳであり、
基板逆バイアスの電圧ＶＢＢを用いる全てのアレイ電圧
制御方式に広く適用可能である。
【００５９】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野である半導体記憶
装置のＤＲＡＭに適用した場合について説明したが、こ
れに限定されるものではなく、たとえばダイナミックア
ンプを用いた低電圧回路全般についても広く適用可能で
ある。
てなされた発明をその属する技術分野である半導体記憶
装置のＤＲＡＭに適用した場合について説明したが、こ
れに限定されるものではなく、たとえばダイナミックア
ンプを用いた低電圧回路全般についても広く適用可能で
ある。
【００６０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６１】(1).ＮＭＯＳトランジスタのコモンソース
に、容量素子、オーバードライブ用ＭＯＳトランジスタ
およびプリチャージ用ＭＯＳトランジスタを接続し、セ
ンスアンプのオンの後、ＮＭＯＳトランジスタのコモン
ソースを電圧ＶＳＳより低い電圧ＶＢＢに接続してオー
バードライブすることで、ビット線のＬ側の開きを高速
化することができるので、アクセス速度の向上が可能と
なる。
に、容量素子、オーバードライブ用ＭＯＳトランジスタ
およびプリチャージ用ＭＯＳトランジスタを接続し、セ
ンスアンプのオンの後、ＮＭＯＳトランジスタのコモン
ソースを電圧ＶＳＳより低い電圧ＶＢＢに接続してオー
バードライブすることで、ビット線のＬ側の開きを高速
化することができるので、アクセス速度の向上が可能と
なる。
【００６２】(2).オーバードライブ用ＭＯＳトランジス
タおよびセンスアンプのウェル領域を電圧ＶＢＢに形成
する場合には、ウェル分離領域が不要となるので、レイ
アウト面積の縮小が可能となる。
タおよびセンスアンプのウェル領域を電圧ＶＢＢに形成
する場合には、ウェル分離領域が不要となるので、レイ
アウト面積の縮小が可能となる。
【００６３】(3).ＮＭＯＳトランジスタのコモンソース
にオーバードライブ用ＭＯＳトランジスタのみを接続
し、オーバードライブ用ＭＯＳトランジスタおよびセン
スアンプのウェル領域を電圧ＶＢＢに形成する場合に
は、容量素子およびプリチャージ用ＭＯＳトランジスタ
を不要として、ビット線のＬ側の開きを高速化すること
によってアクセス速度の向上が可能になるとともに、ウ
ェル分離領域が不要となることによってレイアウト面積
の縮小が可能となる。
にオーバードライブ用ＭＯＳトランジスタのみを接続
し、オーバードライブ用ＭＯＳトランジスタおよびセン
スアンプのウェル領域を電圧ＶＢＢに形成する場合に
は、容量素子およびプリチャージ用ＭＯＳトランジスタ
を不要として、ビット線のＬ側の開きを高速化すること
によってアクセス速度の向上が可能になるとともに、ウ
ェル分離領域が不要となることによってレイアウト面積
の縮小が可能となる。
【図１】本発明の実施の形態１である半導体記憶装置を
示す概略構成図である。
示す概略構成図である。
【図２】本発明の実施の形態１の半導体記憶装置に用い
られるセンス回路を示す回路図である。
られるセンス回路を示す回路図である。
【図３】本発明の実施の形態１において、センス回路に
よるＶＢＢオーバードライブ方式を示す動作波形図であ
る。
よるＶＢＢオーバードライブ方式を示す動作波形図であ
る。
【図４】本発明の実施の形態１において、センス回路に
よるＶＢＢオーバードライブ方式の変形例を示す動作波
形図である。
よるＶＢＢオーバードライブ方式の変形例を示す動作波
形図である。
【図５】本発明の実施の形態２である半導体記憶装置に
用いられるセンス回路を示す回路図である。
用いられるセンス回路を示す回路図である。
【図６】本発明のＶＢＢオーバードライブ方式が適用さ
れるワード線昇圧方式を示す動作波形図である。
れるワード線昇圧方式を示す動作波形図である。
【図７】本発明のＶＢＢオーバードライブ方式が適用さ
れるアレイ降圧方式を示す動作波形図である。
れるアレイ降圧方式を示す動作波形図である。
【図８】本発明のＶＢＢオーバードライブ方式が適用さ
れるブーストレスネガティブワード方式を示す動作波形
図である。
れるブーストレスネガティブワード方式を示す動作波形
図である。
１ メモリセルアレイ ２ 行デコーダ ３ 列デコーダ ４ 入出力制御回路 ５ 入出力インタフェース回路 ６ ワード線 ７ ビット線 ８ メモリセル ９，９ａ センス回路 ＳＡ センスアンプ ＭＰ ＰＭＯＳトランジスタ ＭＮ ＮＭＯＳトランジスタ ＰＣＳ，ＮＣＳ コモンソース Ａ 接続ノード Ｃ コンデンサ（容量素子） ＭＣ１ ＮＭＯＳトランジスタ（プリチャージ用） ＭＣ２，ＭＣ３ ＮＭＯＳトランジスタ（オーバードラ
イブ用） Ｗ１，Ｗ２ ウェル領域
イブ用） Ｗ１，Ｗ２ ウェル領域
Claims (6)
- 【請求項１】 少なくとも、メモリセルアレイの選択さ
れたメモリセルからビット線を介して読み出したデータ
を増幅するセンスアンプと、このセンスアンプの動作を
制御するＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタとを含み、前記ＰＭＯＳトランジスタのコモンソー
ス側および前記ＮＭＯＳトランジスタのコモンソース側
が前記センスアンプに接続されている半導体記憶装置で
あって、第１電圧に接続された前記ＮＭＯＳトランジス
タのコモンソースに、前記第１電圧に接続された容量素
子を介してオーバードライブ用ＭＯＳトランジスタが接
続され、このオーバードライブ用ＭＯＳトランジスタと
前記容量素子との接続点に、前記第１電圧より低い第２
電圧に接続されたプリチャージ用ＭＯＳトランジスタが
接続され、かつ前記オーバードライブ用ＭＯＳトランジ
スタのウェル領域が前記第２電圧に形成されていること
を特徴とする半導体記憶装置。 - 【請求項２】 少なくとも、メモリセルアレイの選択さ
れたメモリセルからビット線を介して読み出したデータ
を増幅するセンスアンプと、このセンスアンプの動作を
制御するＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタとを含み、前記ＰＭＯＳトランジスタのコモンソー
ス側および前記ＮＭＯＳトランジスタのコモンソース側
が前記センスアンプに接続されている半導体記憶装置で
あって、第１電圧に接続された前記ＮＭＯＳトランジス
タのコモンソースに、前記第１電圧に接続された容量素
子を介してオーバードライブ用ＭＯＳトランジスタが接
続され、このオーバードライブ用ＭＯＳトランジスタと
前記容量素子との接続点に、前記第１電圧より低い第２
電圧に接続されたプリチャージ用ＭＯＳトランジスタが
接続され、かつ前記オーバードライブ用ＭＯＳトランジ
スタおよび前記センスアンプのウェル領域が前記第２電
圧に形成されていることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１または２記載の半導体記憶装置
であって、前記プリチャージ用ＭＯＳトランジスタをオ
ンして前記容量素子を前記第２電圧にプリチャージし、
さらに前記センスアンプをオンした後に前記オーバード
ライブ用ＭＯＳトランジスタをオンして、前記第２電圧
により前記センスアンプをオーバードライブすることを
特徴とする半導体記憶装置。 - 【請求項４】 少なくとも、メモリセルアレイの選択さ
れたメモリセルからビット線を介して読み出したデータ
を増幅するセンスアンプと、このセンスアンプの動作を
制御するＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタとを含み、前記ＰＭＯＳトランジスタのコモンソー
ス側および前記ＮＭＯＳトランジスタのコモンソース側
が前記センスアンプに接続されている半導体記憶装置で
あって、第１電圧に接続された前記ＮＭＯＳトランジス
タのコモンソースに、前記第１電圧より低い第２電圧に
接続されたオーバードライブ用ＭＯＳトランジスタが接
続され、かつ前記オーバードライブ用ＭＯＳトランジス
タおよび前記センスアンプのウェル領域が前記第２電圧
に形成されていることを特徴とする半導体記憶装置。 - 【請求項５】 請求項４記載の半導体記憶装置であっ
て、前記センスアンプをオンした後に前記オーバードラ
イブ用ＭＯＳトランジスタをオンして、前記第２電圧に
より前記センスアンプをオーバードライブすることを特
徴とする半導体記憶装置。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体記憶装置であって、前記第１電圧は接地電圧であ
り、かつ前記第２電圧は負電圧であることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082629A JPH10275473A (ja) | 1997-04-01 | 1997-04-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082629A JPH10275473A (ja) | 1997-04-01 | 1997-04-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275473A true JPH10275473A (ja) | 1998-10-13 |
Family
ID=13779751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9082629A Pending JPH10275473A (ja) | 1997-04-01 | 1997-04-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10275473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100551070B1 (ko) * | 2000-12-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 전류효율과 안정성을 향상시킨 센스앰프 오버드라이브 회로 |
| US7042781B2 (en) | 2003-10-31 | 2006-05-09 | Hynix Semiconductor Inc. | Semiconductor memory device for reducing write recovery time |
-
1997
- 1997-04-01 JP JP9082629A patent/JPH10275473A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100551070B1 (ko) * | 2000-12-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 전류효율과 안정성을 향상시킨 센스앰프 오버드라이브 회로 |
| US7042781B2 (en) | 2003-10-31 | 2006-05-09 | Hynix Semiconductor Inc. | Semiconductor memory device for reducing write recovery time |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100373223B1 (ko) | 반도체장치 | |
| EP0643393B1 (en) | Semiconductor memory device having voltage booster circuit | |
| US8000130B2 (en) | Semiconductor memory device with sense circuit connected to sense node coupled to bit line | |
| KR970023375A (ko) | 데이터 유지회로 | |
| JPH04370596A (ja) | 高速センシング動作を実行するセンスアンプ | |
| US4792922A (en) | Dynamic semiconductor memory with smaller memory cells | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| US20120257442A1 (en) | Semiconductor memory device | |
| JP4219663B2 (ja) | 半導体記憶装置及び半導体集積回路 | |
| US20060268656A1 (en) | External clock synchronization semiconductor memory device and method for controlling same | |
| JP3188634B2 (ja) | データ保持回路 | |
| US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
| US6452833B2 (en) | Semiconductor memory device | |
| GB2380036A (en) | Boosted ground voltage sense amplifier | |
| US6366492B1 (en) | Semiconductor memory device capable of automatically controlling bit-line recovery operation | |
| US20050275430A1 (en) | Voltage level shifting circuit and method | |
| TW526603B (en) | Semiconductor integrated circuit | |
| US6137715A (en) | Static random access memory with rewriting circuit | |
| JPH09326195A (ja) | 半導体メモリ装置のセンスアンプ回路 | |
| JPH10275473A (ja) | 半導体記憶装置 | |
| JP3805987B2 (ja) | 半導体記憶装置 | |
| JPH08180684A (ja) | 半導体集積回路装置 | |
| US6738301B2 (en) | Method and system for accelerating coupling of digital signals | |
| US7106645B2 (en) | Semiconductor memory device having a word line drive circuit and a dummy word line drive circuit | |
| JPH09330591A (ja) | センスアンプ駆動回路 |