KR970023375A - 데이터 유지회로 - Google Patents

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KR970023375A
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히로노리 아카마쯔
히로유키 야마우치
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모리시다 요이치
마쯔시다 덴키 산교 가부시키가이샤
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Abstract

본 발명은 저전압 구동시에 판독 동작 또는 기입 동작을 고속으로 함과 동시에, 누설 전류를 저감하여 소비전력을 저감하는 데이터 유지회로를 제공하기 위한 것이다.
메모리 셀(11)은 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버터(12) 및 제2인버터(13)와, 제1 및 제2트랜지스터(18,19)로 구성되어 있다. 게이트 전극이 워드선(WL)에 접속되어 있는 각 트랜지스터(18,19)는 비트선쌍(BL, /BL)과 각 기억 노드(N1, N2) 사이에 각각 접속되어 있다. 본 데이터 유지회로는 한쌍의 인버터(12,13)를 구동하는 메모리 셀(11)의 전원 전위(VCM)를 주변 회로에 인가되는 전원 전위(VCC)보다 높게 하는 수단, 또는 한쌍의 인버터(12,13)를 구동하는 접지 전위(VSM)를 주변 회로에 인가되는 접지 전위(VSS)보다 낮게 하는 수단을 포함하고 있다.

Description

데이터 유지회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 데이터 유지회로를 도시한 회로도,
제2도는 본 발명의 제1실시예에 의한 데이터 유지회로의 메모리 셀을 도시한 회로도,
제3도는 본 발명의 제1실시예에 의한 SRAM 메모리 셀에 있어서 비트선의 프리챠지 전위에 관한 동작 속도를 비교한 도면으로서, (a)는 비트선이 하이 프리챠지인 경우의 메모리 셀 등가 회로도, (b)는 하이 프리챠지에 있어서 워드선, 비트선 및 제1기억 노드의 각 전압과 시간의 시뮬레이션 결과를 도시한 그래프, (c)는 비트선이 로우 프리챠지인 경우의 메모리 셀 등가 회로도, (d)는 로우 프리챠지에서의 워드선, 비트선 및 제1기억 노드의 각 전압과 시간의 시뮬레이션 결과를 도시한 그래프,
제4도는 본 발명의 제2실시예에 의한 데이터 유지회로에 있어서 제어 시퀀스를 나타낸 도면,
제5도는 본 발명의 제3실시예에 의한 데이터 유지회로의 메모리 셀을 도시한 회로도.

Claims (14)

  1. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버퍼와 제2인버터로 이루어지는 데이터 유지부를 포함하며, 데이터의 판독 기간에 상기 데이터 유지부에 인가되는 전원 전위는 상기 데이터 유지부의 주변 회로에 인가되는 전원 전위보다 높게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  2. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버퍼와 제2인버터로 이루어지는 데이터 유지부를 포함하며, 데이터의 판독 기간에 상기 데이터 유지부에 인가되는 전원 전위는 데이터의 기입 기간에상기 데이터 유지부에 인가되는 전원 전위보다 높게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  3. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버퍼와 제2인버터로 이루어지는 데이터 유지부와, 상기 데이터 유지부로부터 데이터를 판독하는 판독선을 포함하며, 상기 데이터의 판독선은 로우 프리챠지되어 있고, 데이터의 판독 기간에 상기 데이터 유지부에 인가되는 접지 전위는 상기 데이터 유지부의 주변 회로에 인가되는 전원 전위보다 낮게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  4. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버퍼와 제2인버터로 이루어지는 데이터 유지부와, 상기 데이터 유지부로부터 데이터를 판독하는 데이터 판독선을 포함하며, 상기 데이터 판독선은 로우 프리챠지되어 있고, 데이터의 판독 기간에 상기 데이터 유지부에 인가되는 접지 전위는 데이터 기입 기간에 상기 데이터 유지부에 인가되는 접지 전위보다 낮게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  5. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버퍼와 제2인버터로 이루어지는 데이터 유지부를 구비하며, 데이터의 기입 기간에 상기 데이터 유지부에서 인가되는 전원 전위는 상기 데이터 유지부의 주변 회로에 인가되는 전원 전위보다 낮게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  6. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버터와 제2인버터로 이루어지는 데이터 유지부를 구비하며, 데이터의 기입 기간에 상기 데이터 유지부에서 인가되는 전원 전위는 데이터의 판독 기간에 상기 데이터 유지부에 인가되는 전원 전위보다 낮게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  7. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버퍼와 제2인버터로 이루어지는 데이터 유지부를 포함하며, 데이터의 기입 기간에 상기 데이터 유지부에 인가되는 접지 전위는 상기 데이터 유지부의주변 회로에 인가되는 접지 전위보다 높게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  8. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속된 제1인버퍼와 제2인버터로 이루어지는 데이터 유지부를 포함하며, 데이터의 기입 기간에 상기 데이터 유지부에 인가되는 접지 전위는 데이터 판독 기간에 상기 데이터 유지부에 인가되는 접지 전위보다 높게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  9. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속되며, 각각 P형 트랜지스터 및 N형 트랜지스터로 이루어지는 제1인버터와 제2인버터를 포함하며, 데이터의 판독 기간의 상기 P형 트랜지스터의 웰 전위는 데이터의 기입 기간의 상기 P형 트랜지스터의 웰 전위보다 낮게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  10. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속되고, 각각 P형 트랜지스터 및 N형 트랜지스터로 이루어지는 제1인버터와 제2인버터를 포함하며, 데이터 판독 기간의 상기 N형 트랜지스터의 웰 전위는 데이터의 기입 기간의 상기 N형 트랜지스터의 웰 전위보다 높게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  11. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속되고, 각각 P형 트랜지스터 및 N형 트랜지스터로이루어지는 제1인버터와 제2인버터를 포함하며, 데이터 기입 기간의 상기 N형 트랜지스터의 웰 전위는 데이터의 판독 기간의 상기 P형 트랜지스터의 웰 전위보다 낮게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  12. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속되고, 각각 P형 트랜지스터 및 N형 트랜지스터로 이루어지는 제1인버터와 제2인버터를 포함하며, 데이터 기입 기간의 상기 P형 트랜지스터의 웰 전위는 데이터의 판독 기간의 상기 P형 트랜지스터의 웰 전위보다 높게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  13. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속되고, 각각 P형 트랜지스터 및 N형 트랜지스터로 이루어지는 제1인버터와 제2인버터를 포함하며, 데이터 기입 기간의 상기 N형 트랜지스터의 웰 전위는 데이터의 판독 기간의 상기 N형 트랜지스터의 웰 전위보다 낮게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
  14. 한쪽의 출력 노드와 다른 쪽의 입력 노드가 서로 접속되고, 각각 P형 트랜지스터 및 N형 트랜지스터로 이루어지는 제1인버터와 제2인버터를 포함하며, 데이터 기입 기간의 상기 N형 트랜지스터의 웰 전위는 데이터 판독 기간의 상기 N형 트랜지스터의 웰 전위보다 높게 되도록 설정되어 있는 것을 특징으로 하는 데이터 유지회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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