JP2003132683A - 半導体装置 - Google Patents

半導体装置

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JP2003132683A JP2001324357A JP2001324357A JP2003132683A JP 2003132683 A JP2003132683 A JP 2003132683A JP 2001324357 A JP2001324357 A JP 2001324357A JP 2001324357 A JP2001324357 A JP 2001324357A JP 2003132683 A JP2003132683 A JP 2003132683A
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Abstract

(57)【要約】 【課題】メモリが混載されたシステムLSIのリーク電流
を低減し、スタンバイ状態の消費電力を低減する。 【解決手段】システムLSI中のロジック回路には電源ス
イッチを設け、スタンバイ時にはそのスイッチを遮断し
てリーク電流を低減する。同時にSRAM回路では、基板バ
イアスを制御してリーク電流を低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ロジック回路と
スタティックメモリ(SRAM)回路が混載された半導体装置
に関する。
【０００２】
【従来の技術】特開平7-86916号では論理回路に電源ス
イッチを設け、論理回路を構成するMOSトランジスタに
バックゲートバイアスをかける構成が開示されている。
また、特開2000-207884号においてはスタティックメモ
リを含んだ低電圧動作対応のシステムLSIに対する基板
バイアス制御技術が開示されている。特開2001-93275号
ではロジック回路にロジック電源を、メモリ回路にメモ
リ電源を設けた構成が開示されている。
【０００３】
【発明が解決しようとする課題】現在、SRAM回路とロジ
ック回路を同一半導体チップ上に集積したシステムLSI
(Large Scale Integrated Circuit: 大規模集積回路)
と呼ばれる半導体集積回路が広く製造されている。ここ
で、SRAM回路とは、アレイ状に並んだSRAMのメモリセル
およびそのメモリセルにアクセスするための周辺回路を
含んだ、その回路のみでメモリとして機能する回路のこ
とを指す。また、ロジック回路とは、SRAMやダイナミッ
クメモリ(DRAM)および不揮発性メモリなどのアレイ状に
並んだメモリセルおよびメモリセルにアクセスするため
の回路を含んだメモリ回路以外の、入力された信号に特
定の処理を施し出力する回路のことを指す。よって、ロ
ジック回路中にフリップフロップなどのデータを保持す
る回路があってもこれはロジック回路の一部と考える。
【０００４】システムLSIの低消費電力への要求およびL
SI中のトランジスタが微細化されていることから、LSI
の電源電圧が低下している。たとえば、0.13μmプロセ
スでは、電源電圧1.2Vで動作するLSIが製造される。電
源電圧が下がるとMOSトランジスタの電流が下がり回路
性能が劣化する。この性能の劣化を抑えるためにMOSト
ランジスタのしきい値電圧を下げたLSIが製造される。
【０００５】MOSトランジスタのしきい値を下げるとMOS
トランジスタのサブスレショルド電流と呼ばれるリーク
電流が増加する。リーク電流は回路の動作時、非動作時
に関わらず流れ続ける。スタンバイ状態では、SRAMで
は、書き込み読み出し動作は行われていないが、データ
は保持し続ける。よって、システムLSIのスタンバイ状
態での消費電力は回路中のMOSトランジスタのリーク電
流であり、MOSトランジスタのしきい値電圧を下げる
と、スタンバイ状態の消費電力が増加する。ここで、シ
ステムLSIにおいて、ロジック回路が動作せず、SRAM回
路がデータを保持している状態をスタンバイ状態と呼
ぶ。
【０００６】スタンバイ時には、ロジック回路は動作し
ていないため、ロジック回路についてはスイッチを用い
て電源を遮断することによりリーク電流を減らすことで
きた。また、SRAMのメモリセルはフリップフロップ構造
をしているため比較的リーク電流が少なく、また、従来
のシステムLSIでは、搭載されるSRAM回路の容量が大き
くなかったりしきい値の高いMOSトランジスタでSRAMの
メモリセルを作っていたため、SRAM回路でのリーク電流
は問題にはなっていなかった。しかし、MOSトランジス
タの微細化がすすみ、システムLSIに大容量のSRAMが搭
載され、SRAMのメモリセルを構成するMOSトランジスタ
のしきい値電圧が下げられると、SRAMのメモリセルにお
けるリーク電流が無視できなくなる。ロジック回路で
は、電源をスイッチで遮断すればスタンバイ時のリーク
電流を減らすことができるが、SRAM回路ではスタンバイ
状態にデータを保持しておく必要があるため、電源を遮
断することができず、リーク電流を低減することができ
ない。また、低電圧化が進みMOSトランジスタのしきい
値電圧が下がるとSRAM回路の中でメモリセルにアクセス
するために付属している回路でのリーク電流が大きくな
る。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。 (1)ロジック回路とSRAM回路が混載されているLSIにおい
て、スタンバイ時に、ロジック回路の電源はスイッチで
遮断し、SRAM回路はリーク電流を低減できるようMOSト
ランジスタの基板電位を制御する。 (2)SRAM回路内のメモリセルにアクセスするための制御
回路の電源を分割して遮断し消費電力を低減する。 (3)SRAM回路を分割して一部のSRAMでスタンバイ時にデ
ータを保持し、データを保持しないSRAMは電源を遮断
し、リーク電流を減らす。
【０００８】
【発明の実施の形態】<実施例1>図1に、本発明を用いた
ロジック回路とSRAM回路を混載したLSIの全体の構成を
概略的に示す。図1において、混載LSIであるCHIPは、外
部からの電源電位線VssQとVddQを動作電位とする入出力
回路IO(IO回路)と、データに所定の処理を実行するロジ
ック回路LOGICと、データを記憶するスタティックメモ
リ回路SRAMと、接地電位線Vssとロジック回路の低電位
側の動作電位供給線Vsslの間でスイッチとなるnMOSトラ
ンジスタN1と、スタンバイ状態の間入力される信号stby
が入力されN1のゲート電極に接続されてN1を制御する信
号cntnを出力する制御回路CNTSと、stbyが入力されると
SRAMの基板電位VbnおよびVbpを制御する基板バイアス制
御回路VBBCを含む。以下、特に断らない場合には、Vdd
から始まる記号のついた電源は、高い電位(ハイ電位)を
供給する電源、Vssから始まる記号のついた電源は低い
電位(ロウ電位)を供給する電源とする。尚、IO回路に供
給される動作電位差(VssQ-VddQ)は一般に規格により定
まりロジック回路やSRAM回路の動作電位差(Vss-Vdd)よ
りも大きい。一例としてVddQに3.3V、Vddに1.2V、Vssと
VssQに0Vを供給することが挙げられる。制御回路CNTSに
用いられる信号ｓｔｂｙはIO回路を介して用いられる。
図1の回路の半導体チップ上のレイアウトを図2にしめ
す。入出力回路IO(IO回路)に囲まれた中にコア回路(ロ
ジック回路やSRAM回路等)が配置されている。IO回路は
入出力パッドに接続されている。IO回路には、コア回路
で使用されているMOSトランジスタよりゲート絶縁膜厚
の厚いMOSトランジスタが使用される。一般にIO回路で
はコア回路より高い電源電圧が印加されるため、耐圧が
要求されるためである。図１中の電源制御系POWに含ま
れた電源スイッチ、基板バイアス制御回路VBBC、電源ス
イッチ制御回路CNTSは纏めて配置することによって集積
度を上げることができる。トランジスタサイズ(チャネ
ル長、チャネル幅)がロジック回路やSRAM回路と異なる
ときに有利となる。尚、基板バイアス制御回路は制御ス
イッチ、チャージポンプ回路等で構成される。
【０００９】図1中のN1は、IO回路に用いられる絶縁膜
厚の厚いnMOSトランジスタを用いている。電源スイッチ
N1の基板電位はソース側に接続されている。以下、電源
と接続されたスイッチを構成するMOSトランジスタの基
板電位は特に記載がない限りNチャネル型及びPチャネル
型MOSトランジスタとも該トランジスタのソース電位に
接続されているものとする。厚膜のMOSトランジスタを
使用することによって、ゲートのトンネルリーク電流対
策に有効となる。また耐圧が優れるためスイッチN1のゲ
ートに印加される電圧を動作電圧よりも大きくすること
ができ、nMOSを非導通にした場合のリーク電流を抑える
ことができる。LSIを構成するトランジスタの膜厚が1種
類しかない場合や、設計上IO回路に用いられるMOSトラ
ンジスタをコア部分で使用できない場合などには絶縁膜
厚の薄いMOSトランジスタをスイッチとして用いること
ができる。その場合には、スイッチN1で完全にリーク電
流を切ることはできない。よって、このリーク電流が許
容範囲内である場合にはMOSスイッチを薄膜のMOSトラン
ジスタで作るだけでよいが、リーク電流が許容値を超え
ていた場合には、ロジック回路およびスイッチN1また
は、スイッチN1のみの基板電位を制御してリーク電流を
低減するなどの方法をとる必要がある。
【００１０】また電源を遮断するスイッチとしてnMOSト
ランジスタを用いているのは、nMOSはpMOSと比較して流
れる電流が大きくなるため同じ電流を流そうとした場合
に、スイッチのサイズを小さくできるからである。よっ
て、面積に余裕がある場合などスイッチの大きさを考慮
しなければ、接地電源Vssを遮断するnMOSのスイッチを
入れるかわりに、電源Vddを遮断するpMOSのスイッチを
入れることが可能である。回路各部のアクティブ状態AC
Tおよびスタンバイ状態STBの電位の例を図3に示す。こ
こで、アクティブ状態ACTとはロジック回路及びSRAM回
路が動作している状態を表す。図1中のVddおよびVss
は、SRAM回路・ロジック回路を含むコアの電源でVddの
電圧は1.2V、Vssの電圧は0.0Vである。アクティブ状態
では、スタンバイ信号stbyがロウなため、スイッチのコ
ントロール信号がハイでnMOSスイッチはオンとなってい
る。またSRAM回路のnMOSトランジスタおよびpMOSトラン
ジスタの基板電位であるVbnおよびVbpはそれぞれ0Vと1.
2Vとなっており、SRAM回路中のMOSトランジスタにかか
る基板バイアスVbsは0Vとなっている。よって、SRAM回
路を構成するMOSトランジスタのしきい値電圧はトラン
ジスタの構造(ゲート幅・ゲート長・インプラ量)より決
定される値より変化していない。
【００１１】スタンバイ状態では、スタンバイ信号stby
がハイになる。それにしたがってnMOSスイッチを制御す
る信号cntnがロウとなりnMOSスイッチが非導通状態とな
る。同時に、SRAM回路を構成するnMOSトランジスタおよ
びpMOSトランジスタの基板電位であるVbnとVbpが-1.2V
および2.4Vとなる。これによって、SRAM回路中のMOSト
ランジスタに1.2Vの基板バイアスが印加され、MOSトラ
ンジスタのしきい値電圧が上昇し、MOSトランジスタの
リーク電流が減少する。
【００１２】入力されたスタンバイ信号stbyを用いてス
イッチをコントロールする信号cntnを生成する回路は例
えば、図4のような簡単な回路で実現することができ
る。
【００１３】また図4の回路を用いる場合には図3のよう
にスタンバイ状態STBで常にスタンバイ信号stbyとして
ハイが入力されている必要がある。ここで、例えば、ス
タンバイ状態STBになる時にのみスタンバイ信号stbyが
入力され、スタンバイ状態STBからアクティブ状態ACTに
変化する時にアクティブ信号ackが入力される場合が考
えられる。その際のスタンバイ信号stbyおよびアクティ
ブ信号ackおよびコントロール信号cntnの電位変化を図5
に示す。スタンバイ信号stbyが入るとコントロール信号
cntnがロウになって電源スイッチが切れてリーク電流を
減少させることが可能となる。またアクティブ信号ack
が入力されるとコントロール信号cntnがハイとなり電源
スイッチが導通しロジック回路に電源が供給される。
【００１４】図5の波形の信号を出力するための回路CNT
Sを図6に示す。スタンバイ状態STBであることを回路中
で記憶しておくためにフリップフロップを用いている。
この際には、アクティブ状態ACTに戻るための信号を用
意する。図7は、図1中のSRAM回路SRAMの構成例を示して
いる。SRAM回路は、メモリセルアレイMARと、メモリセ
ルにアクセスするための周辺回路PERI1とPERI2、および
PERI1またはPERI2の電源線VssおよびVddを遮断するため
のスイッチとなるMOSトランジスタs_sw2およびs_sw1お
よびs_sw2ｍのゲートにスタンバイ状態を伝達する信号s
tbyの反転信号を入力させるためにインバータを含む。S
RAM_CIRに含まれるPチャネル型MOSトランジスタの基板
電位はVbpに接続され、Nチャネル型MOSトランジスタの
基板電位はVbnに接続することによって基板バイアス電
位を制御できる。MARは、SRAMのメモリセルがアレイ上
に並んだ回路である。メモリセルは一対のCMOSインバー
タの入力と出力が互いに接続されて構成されるフリップ
・フロップ(第１と第２のＰチャネル型負荷ＭＯＳトラ
ンジスタ、第１と第２のＮチャネル型駆動ＭＯＳトラン
ジスタで構成される)と、前記フリップ・フロップの２
つの記憶ノードとビット線(ＢＬ，／ＢＬ)との間に接続
された第１と第２Ｎチャネル型転送ＭＯＳトランジスタ
とで構成される。Ｎチャネル型転送ＭＯＳトランジスタ
のゲート電極にはワード線ＷＬが接続される。メモリセ
ルの動作電位はVddmaとVssmaにより与えられる。周辺回
路PERI1は、ワードドライバWDRおよびロウデコーダRDE
C、メモリコントローラMCNTを含めたメモリセルのワー
ド線WLを制御するための回路を含んでいる。PERI1に含
まれる回路の動作電位はVddperとVssperにより与えられ
る。周辺回路PERI2は、プリチャージ回路PRE、ビット線
に接続された読み出し・書き込み制御回路であるリード
アンプ・ライトアンプRWAMPおよびカラムデコーダCDEC
を含むメモリセルのビット線BLを制御するための回路を
含んでいる。リード・ライトアンプRWAMPはセンスアン
プの出力バッファであるOBUF、ライトアンプの制御回路
WCNTを含んでいる。PERI２に含まれる回路の動作電位は
VddampとVssampにより与えられる。図中の/stbyは、ス
タンバイ時STBにはロウの信号が入力される。これによ
り、スタンバイ時には、PERI1へ入力される電源線Vddが
遮断され、同時にPERI2に入力される電源線Vssが遮断さ
れる。また同時にMAR、PERI1およびPERI2を構成するMOS
トランジスタの基板電位を供給するVbnおよびVbpは、MO
Sトランジスタのしきい値電圧の絶対値を上昇させるよ
うに制御される。このように、SRAMのメモリセルには基
板バイアスを印加し、周辺回路には基板バイアスをかけ
た上で電源にスイッチを設けてリーク電流を低減するこ
とにより、スタンバイ時のSRAMでの消費電力を低減する
ことができる。
【００１５】図７中で、周辺回路を2つにわけ、それぞ
れVssおよびVddを遮断していることには次に説明する理
由がある。スタンバイ状態ではワード線はロウとなって
いる上、動作状態においても選択されたワード線を除け
ば、ロウとなっている。従って、ワード線をドライブす
る回路はハイの電位である電源Vddを遮断することによ
って、ロウの電位である電源Vssを遮断するよりリーク
電流が低減でき、スタンバイ状態からの復帰にかかる時
間が短くなる。つまり、Vdd側にスイッチを入れる場
合、Vss側にスイッチを入れるよりも小さなスイッチで
すむ。逆に、SRAMではビット線は通常Vddにチャージさ
れるため、アンプ等は、Vddにチャージした状態が安定
となる構成になっている場合が多い。したがって、スタ
ンバイ時にビット線をVddにチャージし、リードアンプ
およびライトアンプの電源Vssをスイッチで遮断すると
リーク電流が低減でき、スタンバイ状態からアクティブ
状態への復帰時間が短くなる。ビット線をVddにプリチ
ャージする回路では、ビット線を駆動する回路のVssを
遮断する方がリーク電流および復帰時間の点で有利であ
るが、ビット線をVssにプリチャージする回路では、当
然Vdd側のスイッチを遮断する方が有利であり、その構
成をとることも可能である。
【００１６】図７の回路は、図1のようなシステムLSI中
のSRAMを想定しているが、システムLSIに限らずメモリL
SIに適用することが可能である。さらに、図７はSRAM回
路の基板バイアスを制御する図となっているが、周辺回
路のリークを抑えることによって十分にスタンバイ状態
の消費電力を低減することが可能であるならば、必ずし
も基板バイアスを印加する必要はない。とくに、今後MO
Sトランジスタの特性が変化し、MOSトランジスタのサブ
スレショルドと呼ばれるリーク電流よりもMOSトランジ
スタの接合リークと呼ばれるリーク電流が増加した場
合、基板電位を制御する方式では、リーク電流を低減で
きない可能性がある。その場合には、システムLSI内の
ロジック回路およびSRAMの周辺回路の電源をスイッチで
遮断する構成はとくに重要な技術となると考えられる。
図8には図1中のロジック回路LOGICの構成例を示してい
る。ロジック回路LOGIC_CIRはＰチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタとで構成さ
れるインバータ、ＮＡＮＤ、ＮＯＲ等の論理ゲートが組
み合わせられ、多段接続されている。ロジック回路内の
トランジスタには基板電位は印加されていないため、Ｐ
チャネル型ＭＯＳトランジスタの基板電位は動作電位の
高電位側Ｖｄｄに接続され、Ｎチャネル型ＭＯＳトラン
ジスタの基板電位は動作電位の低電位側Ｖｓｓｌに接続
されている。図９には、LSI中のロジック回路やSRAM回
路(CORE)に用いられるMOSトランジスタと、LSIの入出力
回路IOに用いられるMOSトランジスタと、図1で示したロ
ジック回路の電源を遮断するスイッチlogic swに用いら
れるMOSトランジスタと、図７で示したSRAMの周辺回路
の電源を遮断するスイッチＳ_ ＳＷに用いられるMOSト
ランジスタの種類の構造を表す。Pチャネル型MOSとNチ
ャネル型MOSトランジスタではしきい値電圧は異なる
が、一般に極性を反転させて同じ値に設計されるため図
16においてはその絶対値を示す。一般的にLSIの入出力
回路部分には絶縁膜厚の厚い厚膜トランジスタが、内部
のロジック回路等には絶縁膜厚の薄いトランジスタが用
いられる。この図では、絶縁膜厚の厚いMOSトランジス
タの例として絶縁膜厚が6.7nmのもの、絶縁膜厚の薄いM
OSトランジスタの例として絶縁膜厚が2.0nmのものを用
いた。また、膜厚の薄いMOSトランジスタとして、不純
物量の違いにより2種類かそれ以上のしきい値電圧をも
つMOSトランジスタが使われることが多い。図9では、し
きい値電圧Vthが0.40Vと0.25Vの2種類のMOSトランジス
タが使われる場合を例としてあげた。しきい値電圧の低
いMOSトランジスタの方が、動作時の電流が大きいが、
待機時のリーク電流も大きくなる。すべての組合せで、
制御スイッチを除いたロジック回路LOGIC_CIRとSRAM回
路SRAM_CIRにはゲート絶縁膜が薄膜の2種類のVthのMOS
トランジスタを、IOにはゲート絶縁膜が厚膜でVthの高
いMOSトランジスタを用いている。LOGIC_CIRにおいて、
クリティカルパスには低しきい値、残りの回路には高し
きい値のトランジスタを用いる。SRAM_CIRにおいて、リ
ーク電流の削減及びスタティックノイズマージン(SNB)
の維持のためメモリセルアレイMARには高しきい値のト
ランジスタを用いる。プリチャージ回路、センスアン
プ、ワードドライバ、デコーダを含めた周辺回路PERIに
は高速性が要求されるため低しきい値のＭＯＳトランジ
スタを用いる。
【００１７】Pattern1の組合せでは、ロジック回路の電
源スイッチには厚膜でVthの高いMOSトランジスタを、SR
AM回路内の周辺回路の電源スイッチには薄膜でVthの高
いMOSトランジスタを使用する。ロジック回路の電源ス
イッチには厚膜のMOSトランジスタを用いて、規模の大
きい回路のリーク電流を抑える。SRAMでは、基板バイア
スを制御してリーク電流を抑えているため、電源スイッ
チに多少リークの大きい薄膜のMOSトランジスタを用い
ているため全体のリーク電流が抑えられる。また、SRAM
回路にしめる周辺回路の回路規模が大きくない時には、
周辺回路のリーク電流は大きくないと考えられるため、
Pattern1の構成が有効である。さらに、SRAM回路を再利
用しやすい形のモジュールとして設計する場合には、SR
AM回路を設計する場合に薄膜のMOSトランジスタのみの
特性について考慮して設計できるため、スイッチを薄膜
のMOSトランジスタで作る方が設計効率がよくなる。こ
のようにPattern1の構成では、SRAM回路自体の規模が大
きくない場合、SRAM回路中の周辺回路の規模が大きくな
い場合、基板バイアスを制御することによるリーク電流
の低減が大きく見込める場合、またはSRAMの設計効率を
考えた場合に有効な構成である。
【００１８】Pattern2の組合せでは、ロジック回路の電
源スイッチおよびSRAM回路内の周辺回路の電源スイッチ
ともに厚膜でVthの高いMOSトランジスタを使用する。こ
れによって、LSI中のSRAMメモリセル以外の回路のリー
ク電流を低減することができ、Pattern1と比較してスタ
ンバイ時の消費電力が小さくなる。しかし、SRAM回路を
設計する際に、厚膜のMOSトランジスタの特性を考慮す
る必要があるため、設計効率は下がる。Pattern2の組合
せは、SRAM回路の規模が大きい場合、SRAMの周辺回路の
規模が大きい場合、または基板バイアスを制御すること
によるリーク電流の低減効果が大きく見込めない場合に
有効な組合せである。
【００１９】Pattern3の組合せでは、ロジック回路の電
源スイッチおよびSRAM回路内の周辺回路の電源スイッチ
ともに薄膜でVthの高いMOSトランジスタを使用する。こ
の場合、薄膜のMOSトランジスタを用いているため、Pat
tern2と比較してリーク電流を低減する効果が下がる。
しかし厚膜のMOSトランジスタの特性を考慮する必要が
ないため、設計効率は上がる。Pattern3の組合せは、LS
Iのリーク電流の低減効果がそれほど大きくなく、設計
効率が必要な場合等に有効である。
【００２０】以上のように、スタンバイ状態ではロジッ
ク回路の電源をスイッチで遮断し、SRAM回路には基板バ
イアスを印加することによって、システムLSIのリーク
電流を下げて、スタンバイ状態の消費電力を低減するこ
とができる。 <実施例2>本実施例ではロジック回路に用いられる電源
スイッチの変形例を示す。図10には、図1の回路でロジ
ック回路部分の電源Vssにのみ搭載していた電源スイッ
チを電源VddおよびVssにつけた場合の回路ブロック図を
示す。ロジック回路の2つの電源であるVddおよびVssに
スイッチを設けて電源を遮断することによって、電源ス
イッチを設けることによる面積の増加は大きくなるが、
より確実にスタンバイ時のリーク電流を遮断することが
可能となる。尚、図1にはIO回路が図示されているが、
図10では省略している。以下、他の図でもCHIP内のIO回
路を省略して記載する。
【００２１】図10の回路を用いた時の、回路各部の電位
を図11に示す。この図は、図3の電位にロジック部分のV
ddを遮断するためのスイッチであるpMOSのP1を制御する
信号cntpが加わった図となっている。cntpは、アクティ
ブ状態ACTでロウとなり、スタンバイ状態STBでハイとな
る。よって、図7中の制御信号を出力する回路CNTS2の内
部回路を特には記述しないが、図4または図6の回路に逆
位相の信号を出力する回路が付加された回路を取ること
も可能である。図1および図10では、図1中のロジック回
路が1つにまとまっている場合の回路について説明し
た。図12には、ロジック回路が2つ以上のブロックに分
割されているLSIに、本発明を適用した場合の回路のブ
ロック図を示す。図12では、ロジック回路が2つのブロ
ックに分割されている場合の例を示すが、3つ以上のブ
ロックに分割されている場合でも、同様の構成が適用で
きる。図12に示すメモリ混載LSIは、ロジック回路LOGIC
1およびLOGIC2、LOGIC1およびLOGIC2それぞれの接地電
位電源線Vssl1およびVssl2、Vssl1およびVssl2をLSI全
体の電源線Vssに接続するスイッチN2およびN3、スタテ
ィックメモリ回路SRAM、スイッチの制御回路CNTSおよび
SRAMの基板電位を制御する回路VBBCで構成されている。
ロジック回路が複数あることを除いては図1の回路と同
等の構成であり、動作は図1の回路と同等の動作とな
る。ロジック回路を複数のブロックに分割して、それぞ
れに電源を遮断するスイッチを設けることによって、そ
れぞれのブロックに最適のスイッチを付加することがで
きる。たとえば、一部のロジックブロックにはVssを遮
断するnMOSのスイッチを付加し、別のブロックにはVdd
を遮断するpMOSのスイッチを付加し、あるいはブロック
によってはVddとVssの2つの電源を遮断するスイッチを
設けることが可能である。
【００２２】図13に示すメモリ混載LSIは、各ロジック
回路のブロックがそれぞれに電源スイッチを付加され、
その電源スイッチがそれぞれ別の信号cntn1およびcntn2
で制御されていること、および、制御信号cntn1およびc
ntn2を別々に制御可能な制御回路CNTS3で構成されてい
ることが図12と異なっている。CNTS3は、電源スイッチ
の制御信号cntn1およびcntn2を制御可能な回路となって
おり、回路の動作状態によって、スイッチN2を遮断して
スイッチN3は導通するといった制御が可能である。これ
によって、スタンバイ状態で動作させておく必要のある
ロジック回路のブロックを動作させ、動作を止めること
ができるロジック回路のブロックとSRAM回路をスタンバ
イ状態にして、リーク電流を低減することが可能とな
る。
【００２３】図13において、図12の場合と同様、3つ以
上のロジックブロックがある場合や、ブロックごとにVs
s側の電源またはVdd側の電源またはその両者を遮断する
といった組合せを作ることは可能である。図13の構成で
は、ブロックごとの電源を供給を制御してスタンバイ状
態つまり低リーク状態にすることが可能であるため、ス
タンバイ状態に限らずアクティブ状態においても、動作
する必要のないロジック回路およびSRAM回路をスタンバ
イ状態となるよう電源スイッチを制御して、リーク電流
を最小限に抑えることも可能である。図14に図13の実施
例を中央演算処理装置を搭載したシステム(マイコン)に
適用した例を上げる。システムLSIは、中央演算処理装
置CPUと呼ばれるさまざまな演算が可能なロジック回路
ブロックCPUとデジタル信号演算専用のロジック回路ブ
ロックDSPとスタティックメモリブロックSRAM回路とそ
のブロックを接続しデータをやりとりするバスBUSとそ
のバスを制御する回路BSCNTおよび外部とデータをやり
とりする回路IOで構成される。それぞれのブロックはア
クティブ状態ではバスを通じてデータがやりとりされる
ため、バスの動作状態をモニターすることによって、そ
のブロックが動作しているかがわかる。例えば、回路全
体が動作していない場合には、バスをコントロールする
回路BSCNTからstat1という信号ですべてのブロックがス
タンバイ状態にあることをスイッチの制御回路CNTS3に
伝達すれば、CNTS3がcntn1およびcntn2をロウとしスイ
ッチN2およびN3が遮断されロジック回路のリーク電流が
低減できる。同時に、VBBCがSRAMの基板電位であるVbn
およびVbpを制御してSRAMのリーク電流を下げれば回路
全体のリーク電流を低減できる。また例えば、CPUのみ
動作していてDSPおよびSRAMへのバスを通じたアクセス
がない場合には、BSCNTがその情報をstat1を通じて出力
し、SRAMの基板電位をスタンバイ状態に、DSPの電源ス
イッチN3を遮断してDSPをスタンバイ状態に、CPUのみを
アクティブ状態にする、という状態を作ることが可能と
なる。 <実施例３>図15には、本発明を用いたロジック回路とSR
AM回路を混載したLSIの全体の構成を概略的に示す。混
載LSIであるCHIPは、ロジック回路LOGICと、スタティッ
クメモリ回路SRAMと、外部からの接地電位線Vssとロジ
ック回路の接地電位線Vsslの間でスイッチとなるnMOSト
ランジスタN1と、スタンバイ状態の間入力される信号st
byが入力されN1のゲート電極に接続されてN1を制御する
信号cntnを出力する制御回路CNTSと、stbyが入力される
とSRAMの基板電位VbnおよびVbpを制御する基板バイアス
制御回路VBBCと、stby信号によってSRAMの電源線Vddmを
制御する回路CNTV1を含む。
【００２４】図15の構成はCNTV1を除くと図1の回路と同
様の構成をとり、CNTV1以外は図1と同等の動作をする。
CNTV1は、スタンバイ状態になってstby信号が入力され
ると、SRAMの電源電圧をVddからデータを保持すること
が可能なVddより低い電圧に下げる。これによって、ス
タンバイ状態では、SRAMの基板電位が制御されてリーク
電流が減り、電源電圧が下がるためさらにリーク電流が
低減でき、図1の回路よりさらにスタンバイ時の消費電
力を低減することができる。
【００２５】図15の回路各部のアクティブ時ACTおよび
スタンバイ時STBの電位を図16に示す。回路の電源Vddの
電圧は1.2Vの場合の電位を示す。stby、cntn、Vbn、Vbp
は図1の動作電位である図3と同じである。SRAMの電源電
圧Vddmは、アクティブ時ACTは電源電圧と同じ1.2Vであ
り、スタンバイ時STBには、0.6Vとなっている。これに
よって、SRAMでのリーク電流を低減することができる。
【００２６】図15中の電源制御回路CNTV1は、例えば図1
6の回路で実現できる。CNTV1は、降圧回路PDCと切替え
スイッチで構成される。SRAM回路がアクティブ状態ACT
の時は、切替えスイッチによってSRAM回路内のメモリセ
ルに動作電位を供給する電源線Vddmが外部から供給され
る電源Vddに接続されて、SRAM回路の電源電圧はVddと等
しくなる。スタンバイ状態STBでは、信号stbyによって
切替えスイッチが切替えられ、降圧回路によって発生し
たVddより低くSRAMのメモリセル内のデータが保持でき
る電位以上になっているVddlowとSRAM回路の電源Vddmが
接続され、SRAM回路の電源電圧がVddより低くなる。
尚、図１５では高電位側で降圧したが、電源制御回路CN
TV1をVssmとVssとの間に接続し、CNTV1を昇圧回路とす
ることも可能である。低電位側を昇圧、又は昇圧降圧の
組み合わせにより同じ効果を得ることができる。 <実施例４>図18に、図７の回路の変形例を示す。図７で
は、メモリセルアレイの電源はVddmaおよびVssma、ビッ
ト線をドライブする回路を含んだ回路RWAMPの電源はVdd
ampおよびVssamp、それ以外の回路の電源はVddperおよ
びVssperで、SRAM回路内の電源を3系統にわけ、ビット
線の制御に用いられる周辺回路PERI２と低電位側の電源
との間にNチャネル型MOSトランジスタからなるスイッチ
を、ワード線の制御に用いられる周辺回路PERI1と高電
位側の電源との間にPチャネル型MOSトランジスタからな
るスイッチを挿入したが、ここでは3系統にわけた電源
の高電位側と低電位側それぞれにスイッチを入れて各電
源をスタンバイ時に遮断できる構成としたものである。
この回路では、すべての電源にMOSトランジスタで構成
されたスイッチが入っており、スタンバイ時に、制御信
号cntmp1および制御信号cntmp2をロウに、制御信号cntm
p3をハイに、制御信号cntmn1および制御信号cntmn3をハ
イに、制御信号cntmn2をロウにすることによって、スイ
ッチP6、P7、N6およびN8を導通させ、スイッチP8および
N7を遮断することによって、図７の構成を実現できる。
また、P6とN6はSRAMメモリセルの情報保持のためにスタ
ンバイ時でも導通しておく必要があるが、後に述べるSR
AM回路をブロック分割した場合に、情報を保持する必要
のないブロックにおいてはP6とN6を遮断する構成を採用
することも低電力化において有効になる。スタンバイ時
にVssampを制御するスイッチに印加される信号cntmn2を
ロウとする代わりに、cntmp2をハイにすれば、ビット線
をロウにプリチャージする回路で使用されると考えられ
るリード・ライトアンプのVdd側の電源を遮断する回路
が実現できる。このように、図18に示す回路では、制御
信号の制御の仕方によって、いくつかの種類の回路を実
現できる。
【００２７】図19には、図7の回路を一部変更した回路
を示す。カラムデコーダCDECの電源はVddperおよびVssp
erに接続されている。図７ではカラムデコーダCDECは、
Vss側の電源を遮断するようになっているが、これはカ
ラムデコーダがアンプの近くに配置されているため、ア
ンプと同じスイッチで電源を遮断すると回路設計が容易
になると考えられるためである。しかし、カラムデコー
ダをワード線を制御する回路と電源を共通にし、Vdd側
の電源を遮断することによって、電源の配置等の設計が
複雑にならなければ、Vdd側を遮断する構成をとること
ができる。カラムデコーダは、ビット線を制御するがワ
ードドライバWDRと同様に動作時に低電位を取るノード
が多い(選択線が非選択線よりも多い)ため、高電位側に
スイッチを用いるメモリコントローラＭＮＣＴと同じ動
作電位VddperとVssperを取る方が有利となる。尚同様の
理由で、図上示されていないが、ライトアンプの制御回
路WCNTもVddperとVssperに接続する方が望ましい。図１
９では図１８の３電源に対するスイッチ(VddとVddma、V
ddampとVddperとの間にそれぞれ設けられたPチャネル型
MOSトランジスタによるスイッチ及び、VssとVssma、Vss
ampとVssperとの間にそれぞれ設けられたNチャネル型MO
Sトランジスタによるスイッチ)とスイッチを介さない電
源線とを用意したが、構成上低電位側、高電位側のどち
らに遮断するスイッチを設けた方がよいかによってSRAM
回路内をブロック化することにより、Vddampと接続され
たPチャネル型MOSトランジスタ及び、Vssperと接続され
たNチャネル型MOSトランジスタを省略することができ
る。この回路では、図7と異なりロウデコーダRDECにつ
ながる電源がSRAM回路内の遮断可能な電源ではなくSRAM
回路外の電源VddとVssと直接接続されており、スタンバ
イ時にロウデコーダには電源が供給されている。これ
は、スタンバイ状態からの復帰時の電源の供給される時
間差等からワード線にノイズがのって、メモリセル内の
転送MOSが導通状態になってしまうのを防ぐためであ
る。このノイズが発生するのは、ワードドライバの電源
がその前段の回路の電源が早く立ち上がってしまい、ワ
ードドライバにロウの信号が入力された状態となり、ワ
ードドライバがハイを出力してしまうためである。ロウ
デコーダにスタンバイ時に電源を供給しておくことで、
ワードドライバにロウの信号が入力されることがなくな
り、ワード線にノイズがのることがなくなる。図19で
は、ロウデコーダ全体の電源を外部から供給される電源
VddおよびVssに直接接続したが、この回路構成ではロウ
デコーダのリーク電流は低減できないことになる。よっ
て、特には図示しないが、ロウデコーダ全体の電源をVd
dおよびVssに接続するのではなく、ワードドライバの前
段の回路たとえばNAND回路にのみ電源VddおよびVssを接
続し、それ以外のロウデコーダの回路にはスイッチで遮
断する電源を接続するという回路構成が考えられる。こ
の回路構成だと、リーク電流は低減できるが、ロウデコ
ーダ内での電源の配置が複雑になり、設計が困難にな
る。よって、SRAM回路中のロウデコーダの規模が比較的
大きく、ロウデコーダのリーク電流を抑える必要がある
場合には、ワードドライバの前段の回路にのみ外部から
供給されている電源VddおよびVssを接続し、それ以外の
ロウデコーダの回路には電源スイッチによってスタンバ
イ時に電源を遮断することが可能な電源を接続する回路
構成とし、ロウデコーダの規模が大きくなくロウデコー
ダのリーク電流の影響が少ない場合には、ロウデコーダ
の電源をすべてVddおよびVssに接続する本構成が有効で
あると考えられる。図19のようにSRAMの周辺回路の電源
を機能によって分割して制御することによって、SRAMの
周辺回路のリーク電流を低減することが可能となる。 <実施例５>図20に、図1のロジック回路とSRAM回路を混
載したLSIにおいてSRAM回路だけでなくロジック回路に
も基板バイアス制御を行った構成図を示す。混載LSIで
あるCHIPは、ロジック回路LOGICとスタティックメモリ
回路SRAMと、ロジック回路の接地電位線Vsslの間でスイ
ッチとなるnMOSトランジスタN1と、ロジック回路および
SRAM回路を構成するMOSトランジスタの基板電位線Vbn
l、Vbpl、VbnmおよびVbpmが、VddおよびVssとVbnおよび
Vbpのどちらに接続されるかを選択するスイッチSW1と、
N1を制御する信号cntnとスイッチSW1を制御する信号cnt
vbb1およびcntvbb2を出力する制御回路CNTS4と、基板バ
イアスVbnおよびVbpを発生する基板バイアス制御回路VB
BC2を含む。
【００２８】アクティブ時およびスタンバイ時の各部の
電圧は図3に示されている電圧となる。スタンバイ時に
は、ロジック回路の電源が遮断されるとともに、ロジッ
ク回路の基板電位が制御されロジック回路のリーク電流
が低減される。
【００２９】この回路は、図9のPattern3で示したよう
にロジック回路の電源スイッチを低しきい値のMOSトラ
ンジスタで作った場合に、電源スイッチでのリーク電流
がある場合に、基板バイアスを印加することによって、
ロジック回路のリーク電流が低減されるため、有効とな
る。この回路では、ロジック回路とSRAM回路の基板電位
を独立に制御することができる。SRAM回路のみスタンバ
イ状態にしてロジック回路をアクティブ状態にすること
によって、ロジック回路のみが動作している時にSRAM回
路でのリーク電流を低減することが可能である。また、
ロジック回路に基板バイアスを印加して、SRAM回路を動
作させてロジック回路のリーク電流を低減することも可
能である。このように、ロジック回路およびSRAM回路に
基板バイアスを印加するかどうか選択可能なスイッチを
持たせることによって、動作状態に応じてリーク電流を
減らすという動作が可能となる。さらに、基板電位を制
御するブロックを細かく制御することで、基板バイアス
を印加して電圧を変化させる負荷の量を変化させること
ができる。つまり、スイッチを設けて不必要な部分に基
板バイアスを印加しなければ、電位を変化させる必要の
ある負荷が減るため電位の変化にかかる時間を短くでき
る。 <実施例６>図21に、図１のSRAM回路をブロックに分割し
た第１の変形例を示す。図24において、混載LSIであるC
HIPは、ロジック回路LOGICと、スタティックメモリ回路
SRAM1およびSRAM2と、電源Vssとロジック回路の接地電
位線Vsslとの間でスイッチとなるnMOSトランジスタN9
と、電源VssとSRAM1の接地電位線Vssm1との間でスイッ
チとなるnMOSトランジスタN10と、N9およびN10を制御す
る信号cntnを出力する制御回路CNTSと、基板バイアスVb
nおよびVbpを発生する基板バイアス制御回路VBBCを含
む。SRAM回路SRAM1とSRAM２は図７及び既に上げた図７
の変形例と同様の構成をとることができる。
【００３０】この回路では、図１のSRAM回路をSRAM1とS
RAM2の2つのブロックに分割し、スタンバイ時には、ロ
ジック回路およびSRAM1の電源を遮断し、SRAM2には基板
バイアスを印加して全体のリーク電流を低減し、スタン
バイ時の消費電力を低減する。よって、図1の回路と比
較するとSRAM1の回路のリーク電流を低減することがで
きる。ただし、この構造では、スタンバイ時にはSRAM1
に記憶されていたデータは消えてしまうため、スタンバ
イ時に記憶しておく必要のあるデータはSRAM2に記憶さ
せる必要がある。システムLSIでは、いくつかのSRAMブ
ロックが混載されて、スタンバイ時にデータを保持して
おく必要のあるブロックとないブロックが混在している
構成も多く考えられるため、そのような回路ではこの回
路構成を用いることによって、リーク電流を低減する効
果が大きい。
【００３１】図22に、SRAM回路を2つに分割した場合の
それぞれのSRAMのメモリセル回路に用いるMOSトランジ
スタの組合せを示す。この図では、図9と同様に、絶縁
膜厚の厚いMOSトランジスタの例として絶縁膜厚が6.7nm
のも、絶縁膜厚の薄いMOSトランジスタの例として絶縁
膜厚が2.0nmのものを用いる。また、膜厚の薄いMOSトラ
ンジスタが2種類のしきい値電圧をもつ例として、しき
い値電圧Vthが0.40Vと0.25Vの2種類のMOSトランジスタ
が使われる場合を例としてあげた。MAR1が電源を遮断で
きるSRAM1のメモリセルのMOSトランジスタ、MAR2が電源
を遮断しないSRAM2のメモリセルのMOSトランジスタを表
している。ロジック回路LOGIC_CIRには、図9の表で挙げ
たとおり、2種類のしきい値のMOSトランジスタを用い
る。ロジック回路内の約１０％に低しきい値のMOSトラ
ンジスタを用い、それらはクリティカルパス経路内のト
ランジスタに割り当てられる。SRAMのメモリセルを除い
た周辺回路のMOSトランジスタは図示していないが、ロ
ジック回路の低しきい値0.25Vと同じしきい値のMOSトラ
ンジスタを用いる。いずれも薄膜のMOSトランジスタが
用いられる。IOは入出力回路に用いられるMOSトランジ
スタを表しており、いずれの組み合わせても厚膜でしき
い値電圧の高いMOSトランジスタが用いられる。
【００３２】Pattern1では、すべてのSRAM回路ブロック
内のメモリセルに薄膜でしきい値電圧の高いMOSトラン
ジスタを用いている。この構成では、メモリセルの面積
が小さくなり、またSRAMの動作安定性にも優れていると
考えられる。
【００３３】Pattern2では、電源スイッチが付加してい
ないSRAMメモリセルを厚膜でリーク電流の少ないMOSト
ランジスタで作り、リーク電流を下げる組合せである。
この組合せでは、電源スイッチが入っているSRAM1内の
メモリセルを構成するトランジスタは薄膜のMOSトラン
ジスタで作っているため面積が小さく動作も早い。さら
にリーク電流は電源スイッチで抑えることができる。ま
た、電源スイッチの入っていないSRAM2内のメモリセル
を構成するトランジスタを厚膜のMOSトランジスタで作
ることによって、スタンバイ時のリーク電流を下げるこ
とができる。ただし、SRAM2のメモリセルの面積は大き
くなると考えられるため、回路面積がそれほど気になら
ない回路や、リーク電流を確実に減らす必要のある回路
で使用すると、この回路の利点がもっとも得られる。ま
た、SRAM2の回路規模が小さい場合にもこの組合せは有
効である。
【００３４】Pattern3は、SRAM1のメモリセルを薄膜で
しきい値電圧が低いMOSトランジスタで作り、SRAM2のメ
モリセルは薄膜でしきい値電圧が高いMOSトランジスタ
で作る。SRAMのメモリセルを構成するMOSトランジスタ
のしきい値を下げた場合、リーク電流が大きくなってス
タンバイ時の消費電力が大きくなる問題と、SRAM自体の
動作マージンがなくなりメモリセル自体が動作しなくな
るという問題がある。前者の問題は、電源スイッチを設
けることで回避できる。よって、後者の問題が顕著に現
れないような特性のMOSトランジスタを用いる時にのみ
この組合せが実現できる。
【００３５】Pattern4は、Pattern3の組合せのうちSRAM
2のメモリセルを構成するMOSトランジスタとして厚膜の
MOSトランジスタを用いたものである。これにより、Pat
tern3よりも回路面積は大きくなるが、リーク電流は低
減できる。
【００３６】図23に、図21の応用例を示す。混載LSIで
あるCHIPは、ロジック回路LOGICと、スタティックメモ
リ回路SRAM1およびSRAM2と、ロジック回路とSRAM回路間
でデータを転送するバスであるBUSと、電源Vssとロジッ
ク回路の接地電位線Vsslとの間でスイッチとなるnMOSト
ランジスタN9と、電源VssとSRAM1の接地電位線Vssm1と
の間でスイッチとなるnMOSトランジスタN10と、スタン
バイ状態での制御信号cntnおよびdtranを出力する制御
回路CNTS5と、基板バイアスVbnおよびVbpを発生する基
板バイアス制御回路VBBCを含む。
【００３７】通常、システムLSIでは、バスを通してロ
ジック回路とSRAM回路間でデータのやりとりが行われる
ため、図21のシステムLSIの回路にもバスが存在すると
考えられる。よって、図23の回路と図21の回路とで異な
るのは、スタンバイ状態の制御回路であるCNTS5のみで
あり、この回路の動作およびバスの動作について説明す
る。LSIをスタンバイ状態にする場合に、制御回路CNTS5
から制御信号dtranを用いてロジック回路を制御して、S
RAM1中のスタンバイ時に記憶しておく必要のあるデータ
をバスを介してSRAM2に退避させる。退避させ終るとdtr
anを通じて退避が終了したことを制御回路CNTS5に伝え
る。これによって、制御回路CNTS5からスタンバイ状態
に遷移する信号が出力され、ロジック回路およびSRAM1
の電源がスイッチによって遮断され、またSRAM2にリー
ク電流が下がるような基板バイアスが印加される。逆
に、スタンバイ状態からアクティブ状態に復帰する場合
には、制御回路CNTS5から信号が出力され、ロジック回
路およびSRAM1に電源が供給されるとともにSRAM2のスタ
ンバイ状態の基板バイアスがアクティブ状態のバイアス
に切替えられる。ロジック回路およびSRAM1の電源電圧
およびSRAM2の基板電位が安定すると、制御信号dtranを
通してバスを制御する回路が制御され、SRAM2に退避さ
せていたSRAM1のデータをもとに戻す。この回路では、
スタンバイ時に保持しておく必要のあるデータは保持す
ることができ、かつ、保持しておく必要のないデータ分
のメモリセルのリーク電流を低減することができる。図
24に、SRAM回路をブロックに分割した第２の変形例のSR
AM回路とその電源制御回路部分を示す。図15においては
SRAM回路は一つの降圧回路でCNTV1でSRAM回路の高電位
側の電位が制御されているが、分割することにより各ブ
ロック毎に最適な制御(SRAM１は降圧するが、SRAM２は
読み出し・書き込み動作を行うために降圧しない)を行
うことができる。図１５の場合と同様、高電位側で降圧
するのでなく、低電位側を昇圧、又は昇圧降圧の組み合
わせにより同じ効果を得ることができる。CNTV2は各々
図１７に示された回路を用いればよい。降圧電圧はSRAM
の記憶保持ができる最低限の電圧以上にする必要があ
る。図25には、SRAM回路をブロックに分割した第３の変
形例のSRAM回路とその電源制御回路部分を示す。4つのS
RAMブロックSRAM１、SRAM2、SRAM3およびSRAM4と、それ
ぞれのブロックの電源を遮断するPチャネル型MOSトラン
ジスタで構成されたスイッチP9、P10、P11およびP12
と、その電源スイッチを制御する制御回路CNTS6で構成
されている。スタンバイ時には、データを保持する必要
のあるブロックの電源は遮断せず、データを保持する必
要のないブロックの電源は遮断する。この回路構成によ
って、SRAM回路のリーク電流をデータ保持が必要なブロ
ック分のみとすることができる。Ｐチャネル型ＭＯＳト
ランジスタの例を図示したが、面積効率の上からはＮチ
ャネル型のトランジスタに置き換えた構成の方が有利で
ある点は既に述べたとおりである。図21では電源を遮断
しないブロックを設け、情報保持を必要とするが電源が
スタンバイ時に遮断される他のブロックの情報を転送す
る構成をとるが、本構成によれば、データを転送する処
理を行う必要はなくなる。但し、情報保持を必要とする
か否かを検出する手段を付加し、その手段によって情報
保持が必要のないブロックの電源スイッチのみが遮断さ
れることになる。そこで、制御回路CNTS6の制御方式と
しては、例えば、必要なデータが格納されているブロッ
クを記憶しておき、スタンバイ状態に遷移する際には、
データが格納されていないブロックの電源を遮断する制
御方式が考えられる。また、回路作成時に、電源を遮断
するブロックと遮断しないブロックをプログラムしてお
き、そのプログラムにしたがって、電源を遮断する制御
方式も考えられる。また、動作中にどのブロックの電源
を遮断するかをプログラムしておき、電源遮断が必要な
ブロックのみ電源を遮断する制御方法も考えられる。こ
のように、制御回路CNTS6の制御方式を変更すれば、さ
まざまな電源遮断パターンが実現できる。
【００３８】図26には、図24のCNTV2を3つの電源状態の
いずれかに接続するスイッチとしたものである。3つの
電源状態とは外部から供給されている電源電圧Vddと接
続される状態、SRAMでデータを保持することが可能なVd
dよりも低い電圧の電源と接続される状態、および電源
が遮断される状態である。3つの電源状態に接続できる
場合には、アクティブ状態ではすべてのブロックの電源
をVddと接続し、スタンバイ状態にはデータを保持する
必要があるブロックの電源はVddよりも低い電圧の電源
に接続し、データを保持する必要のないブロックの電源
は遮断する。これによって、データを保持する必要のあ
るブロックのリーク電流も低減することができる。図中
のPDCは降圧回路であり電源Vddよりも低い電圧で、SRAM
のメモリセルがデータを保持できる電圧を出力する。こ
の回路では、入力された制御信号cntp1の値にしたがっ
て、スイッチが切り替わり、メモリの電源VddmをVdd
か、Vddを降圧した回路、または何も接続されていない
状態につなぎかえる。図25の回路を使用するとスタンバ
イ状態のリーク電流を低減できるが、例えば、アクティ
ブ状態でアクセスしているSRAMブロックの電源はVddに
接続し、アクセスされていないブロックの電源はVddよ
りも低い電圧の電源に接続する。これによって、アクテ
ィブ時の不要なSRAMブロックのリーク電流を低減するこ
とも可能である。CNTV2を降圧回路から昇圧回路に変
え、メモリセルの低電位側の電源との間に挿入すること
も可能である。尚、図24、図25では、とくにSRAM回路を
4つのブロックに分割しているが、回路構成としては、1
つ以上のブロックがある場合に適用できる。以上、MOS
(MetalーOxideーSemiconductor)トランジスタと記載した
が、酸化膜を用いないMIS(Metal-InsulatedーSemicondu
ctor)トランジスタに置き換えても、本発明の効果に相
違はない。
【００３９】
【発明の効果】本発明によれば、ロジック回路とSRAM回
路が混載されたLSIでスタンバイ時の消費電力を低減す
ることが可能となる。
【図面の簡単な説明】
【図1】本発明が適用されたシステムLSIのロジック回路
およびSRAM回路とその電源の関係の概略を表した図であ
る。
【図2】図1のシステムLSIのレイアウトの模式図であ
る。
【図3】図1に示した回路中の各ノードの電位の変化を示
した図である。
【図4】図1中の制御回路CNTSの回路の例を表した図であ
る。
【図5】図1の回路の状態を変化させるための信号の波形
図である。
【図6】図5に示した信号を発生させる回路の例を示した
図である。
【図7】本発明が適用されたSRAM回路の内部の構成とそ
の電源の関係を表した図である。
【図8】本発明が適用されたロジック回路の構成を示し
た図である。
【図9】本発明が適用されたシステムLSIのトランジスタ
の構造を示した図である。
【図10】ロジック回路のスイッチの第1の変形例を表し
た図である。
【図11】図10に示した回路中の各ノードの電位の変化を
示した図である。
【図12】ロジック回路のスイッチの第２の変形例を表し
た図である。
【図13】ロジック回路のスイッチの第３の変形例を表し
た図である。
【図14】図13の応用例の図である。
【図15】SRAM回路に降圧回路を適用した図である。
【図16】図15に示した回路中の各ノードの電位の変化を
示した図である。
【図17】図16中のスイッチ回路CNTV1の回路図である。
【図18】図７のSRAM回路の第1の変形例である。
【図19】図７のSRAM回路の第２の変形例である。
【図20】ロジック回路に基板バイアス制御を適用した図
である。
【図21】SRAM回路部を分割した第１の変形例を表した図
である。
【図22】図21において複数あるSRAM回路を構成するトラ
ンジスタの構造を示した図である。
【図23】図21の発明のシステムの応用例を表した図であ
る。
【図24】SRAM回路を分割した第２の変形例を表した図で
ある。
【図25】SRAM回路を分割した第３の変形例を表した図で
ある。
【図26】図24中の電源制御回路CNVT2の回路構成例を示
した図である。
【符号の説明】
CHIP…チップ、LOGIC・LOGIC1・LOGIC2…ロジック回
路、SRAM・SRAM1・SRAM2…スタティックメモリ回路、PO
W…電源制御系、VssQ…外部から供給される高電位側電
源線、VddQ…外部から供給される低電位側電源線、Vss
…内部回路の低電位側(接地)電位線、Vdd…内部回路の
高電位側電位線、stby…スタンバイ信号、Vbn…nMOS基
板電位線、Vbp…pMOS基板電位線、N1〜N10…nMOS電源ス
イッチ、P1〜P12…pMOS電源スイッチ、cntn・cntp・cnt
n1・cntn2・cntmn1・cntmn2・cntmn3・cntp1・cntp2・c
ntp3・cntp4・cntmp1・cntmp2・cntmp3…電源スイッチ
制御信号CNTS・CNTS2〜CNTS5…電源スイッチ制御回路、
VBBC・VBBC2…基板バイアス制御回路、Vddl・Vssl・Vss
l1・Vssl2…ロジック回路電源線、IO…入出力回路、ack
…アクティブ状態遷移信号、FF…フリップフロップ、BU
S…バス、BSCNT…バス制御回路、PDC…降圧回路、MAR…
メモリセルアレイ、PERI1・PERI2…SRAM周辺回路、CORE
…ロジック回路およびSRAM回路、WL…ワード線、BL・/B
L…ビット線、WDR…ワードドライバ、RWAMP…リードラ
イトアンプ、PRE…プリチャージ回路、CDEC…カラムデ
コーダ、RDEC…ロウデコーダ、MCNT…メモリ制御回路、
Vddma・Vssma・Vddamp・Vssamp・Vddperi・Vssperi…メ
モリ各部の電源、OBUF…リードアンプ出力バッファ、cn
tvbb1・cntvbb2…基板バイアス制御信号、SW1…切替え
スイッチ、Vbpl・Vbnl…ロジック回路基板電位線、Vbpm
・Vbnm…SRAM回路基板電位線、MEM1・MEM2…SRAMメモリ
セル、BLK1〜BLK2…SRAMブロック、CNTV1・CNTV2…電源
電圧制御回路、tox…ゲート絶縁膜厚。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松井 重純 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 長田 健一 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B015 HH04 JJ05 JJ07 KA28 KA38 KB36 KB66 KB92 MM06 PP01 PP08 QQ03

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】複数のＭＩＳトランジスタを含む論理回路
    と、 上記論理回路内のＭＩＳトランジスタの動作電位供給点
    と電源線との間に接続された第１スイッチと、 複数のスタティック型メモリセルを含むメモリアレイ
    と、 上記メモリセルを構成するＭＩＳトランジスタの基板電
    位を状態に応じて変える制御回路とを有する半導体装
    置。
  2. 【請求項２】上記複数のＭＩＳトランジスタはＮチャネ
    ル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジ
    スタとからなり、上記Ｎチャネル型ＭＩＳトランジスタ
    と上記Ｐチャネル型ＭＩＳトランジスタのゲート及びド
    レイン同士は接続されている請求項１に記載の半導体装
    置。
  3. 【請求項３】上記論理回路内のＭＩＳトランジスタの基
    板電位を状態に応じて変える制御回路とを具備する請求
    項１に記載の半導体装置。
  4. 【請求項４】上記メモリセルを構成するＭＩＳトランジ
    スタの動作電位供給点と電源線との間に接続された第２
    スイッチとを更に具備し、 上記第１スイッチと上記第２スイッチと上記メモリセル
    を構成するＭＩＳトランジスタの基板電位を状態に応じ
    て変える制御回路と上記論理回路内のＭＩＳトランジス
    タの基板電位を状態に応じて変える制御回路はそれぞれ
    ＭＩＳトランジスタで構成され、 上記第１スイッチを構成するＭＩＳトランジスタの絶縁
    膜の膜厚は上記第２スイッチを構成するＭＩＳトランジ
    スタの絶縁膜の膜厚より大きい請求項３に記載の半導体
    装置。
  5. 【請求項５】上記メモリセルアレイを制御する回路と、
    上記制御回路の動作電位を状態に応じて変える第３スイ
    ッチとを更に具備し、 上記メモリアレイはブロックに分割され、ブロック毎に
    上記第３スイッチが動作電圧を制御する請求項４に記載
    の半導体装置。
  6. 【請求項６】上記第１スイッチを構成するＭＩＳトラン
    ジスタは第１状態においてオフ状態、第２状態において
    オン状態となるようゲートが制御され、 上記上記論理回路内のＭＩＳトランジスタの基板電位を
    状態に応じて変える制御回路は上記論理回路内のＭＩＳ
    トランジスタの基板電位を上記第１状態における上記Ｍ
    ＩＳトランジスタのソース・ドレイン経路に流れる電流
    が上記第２状態に流れる電流よりも小さくなるように制
    御し、 上記メモリセルを構成するＭＩＳトランジスタの基板電
    位を状態に応じて変える制御回路は上記メモリセル内の
    ＭＩＳトランジスタの基板電位を上記第１状態における
    上記ＭＩＳトランジスタのソース・ドレイン経路に流れ
    る電流が上記第２状態に流れる電流よりも小さくなるよ
    うに制御する請求項３に記載の半導体装置。
  7. 【請求項７】Ｎチャネル型の第１ＭＩＳトランジスタ
    と、第２ＭＩＳトランジスタと、第３ＭＩＳトランジス
    タと、第４ＭＩＳトランジスタを具備する第１メモリセ
    ルと、 Ｎチャネル型の第５ＭＩＳトランジスタと、第６ＭＩＳ
    トランジスタと、第７ＭＩＳトランジスタと、第８ＭＩ
    Ｓトランジスタを具備する第２メモリセルとを有し、 上記第１ＭＩＳトランジスタのゲート絶縁膜厚は上記第
    ５ＭＩＳトランジスタのゲート絶縁膜厚よりも小さい半
    導体装置。
  8. 【請求項８】入出力回路内の第９ＭＩＳトランジスタ
    と、 第１０ＭＩＳトランジスタを具備する論理回路とを具備
    し、 上記第９ＭＩＳトランジスタのゲート絶縁膜厚は上記第
    １ＭＩＳトランジスタのゲート絶縁膜厚よりも大きく、 上記第１０ＭＩＳトランジスタのゲート絶縁膜厚は上記
    第５ＭＩＳトランジスタのゲート絶縁膜厚よりも小さい
    請求項７記載の半導体装置。
  9. 【請求項９】入出力回路と論理回路を具備し、 上記論理回路内のＭＩＳトランジスタのゲート絶縁膜厚
    は上記第１ＭＩＳトランジスタのゲート絶縁膜厚と等し
    く、 上記入出力回路内のＭＩＳトランジスタのゲート絶縁膜
    厚は上記第５ＭＩＳトランジスタのゲート絶縁膜厚と等
    しく、 上記第１メモリセルはＰチャネル型の第９ＭＩＳトラン
    ジスタと第１０ＭＩＳトランジスタとを具備し、 上記第２メモリセルはＰチャネル型の第１１ＭＩＳトラ
    ンジスタと第１２ＭＩＳトランジスタとを具備し、 上記第３ＭＩＳトランジスタと上記第４ＭＩＳトランジ
    スタのゲートはワード線に接続され、上記第１ＭＩＳト
    ランジスタのゲートは上記第４ＭＩＳトランジスタと、
    ドレインは上記第３ＭＩＳトランジスタと接続され、上
    記第２ＭＩＳトランジスタのゲートは上記第３ＭＩＳト
    ランジスタと、ドレインは上記第２ＭＩＳトランジスタ
    と接続され、 上記第７ＭＩＳトランジスタと上記第８ＭＩＳトランジ
    スタのゲートはワード線に接続され、上記第５ＭＩＳト
    ランジスタのゲートは上記第８ＭＩＳトランジスタと、
    ドレインは上記第７ＭＩＳトランジスタと接続され、上
    記第６ＭＩＳトランジスタのゲートは上記第７ＭＩＳト
    ランジスタと、ドレインは上記第８ＭＩＳトランジスタ
    と接続されている請求項７記載の半導体装置。
  10. 【請求項１０】上記第１メモリセルの動作電位供給点と
    電源線との間にソース・ドレイン経路を有する第９ＭＩ
    Ｓトランジスタとを有し、 上記第９ＭＩＳトランジスタは第１状態においてオフ状
    態、第２状態においてオン状態となるよう制御され、 上記第２状態から上記第１状態へ変化する前に、上記第
    １メモリセルの情報は上記第２メモリセルに記憶される
    請求項７に記載の半導体装置。
  11. 【請求項１１】複数のワード線と、ビット線の交点に配
    置された複数のメモリセルと、 上記ビット線に接続された読み出し・書き込み制御回路
    と、 上記ワード線を選択するデコーダと、 上記デコーダと第１ノードとの間に接続された第１スイ
    ッチと、 上記読み出し・書き込み制御回路と第２ノードとの間に
    接続された第２スイッチとを有する半導体装置。
  12. 【請求項１２】上記第１スイッチは上記デコーダと上記
    第１ノードとの間にソース・ドレイン経路が接続された
    Ｐチャネル型第１ＭＩＳトランジスタで構成され、 上記第２スイッチは上記読み出し・書き込み制御回路と
    上記第２ノードとの間にソース・ドレイン経路が接続さ
    れたＮチャネル型第２ＭＩＳトランジスタで構成される
    請求項１１に記載の半導体装置。
  13. 【請求項１３】複数のＭＩＳトランジスタからなる論理
    回路と、 上記ＭＩＳトランジスタの動作電位点と電源線との間に
    ソース・ドレイン経路を有する第３ＭＩＳトランジスタ
    とを具備し、上記第３ＭＩＳトランジスタのゲート絶縁
    膜厚は上記第１ＭＩＳトランジスタのゲート絶縁膜厚よ
    りも大きい請求項１２に記載の半導体装置。
  14. 【請求項１４】上記複数のメモリセルはブロックに分割
    され、上記ブロック毎に上記メモリセルの動作電位を制
    御するスイッチを有する請求項１１に記載の半導体装
    置。
  15. 【請求項１５】入出力回路を有し、 上記入出力回路内のＭＩＳトランジスタのゲート絶縁膜
    厚は上記動作電位を制御するスイッチを構成するＭＩＳ
    トランジスタのゲート絶縁膜厚よりも大きい請求項１４
    に記載の半導体装置。
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