KR100386620B1 - 에스램(ｓｒａｍ)의 전원 전압 제어 회로 - Google Patents

에스램(ｓｒａｍ)의 전원 전압 제어 회로 Download PDF

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Abstract

본 발명은 부트스트랩 회로를 워드라인 외 셀에 직접 인가하여 셀의 안정도를 향상시키고 저전압 리드 동작 속도를 개선시킨 SRAM의 전원 전압 제어 회로에 관한 것으로, 로우 디코더의 출력 X어드레스 신호의 반전 신호에 의해 제어되는 제 1 부트스트랩 회로를 통해 전원 전압을 셀의 워드라인에 인가하는 SRAM의 전원 전압 제어 회로에 있어서, 상기 X어드레스 신호에 응답하여, 대기 상태에서는 제 1 전원 전압(Vcc1)을 셀의 전압 인가단으로 인가하며, 리드시에는 상기 제 1 전원 전압보다 상대적으로 더 높은 전위의 제 2 전원 전압(Vcc2>Vcc1)을 상기 셀의 전압 인가단으로 인가하는 제 2 부트스트랩 회로를 더 구비함을 특징으로 한다.

Description

에스램(ＳＲＡＭ)의 전원 전압 제어 회로{Circuit for Controlling Power Voltage of Static Random Access Memory}
본 발명 전원 공급 회로에 관한 것으로 특히, 부트스트랩 회로를 워드라인 외 셀에 직접 인가하여 셀의 안정도를 향상시키고 저전압 리드 동작 속도를 개선시킨 SRAM의 전원 전압 제어 회로에 관한 것이다.
일반적인 SRAM의 부트스트랩 회로는 로우 디코더로부터 나온 X어드레스 신호에 의해 제어되어 SRAM 셀 내의 선택된 워드라인에 전원 전압을 인가하는 회로를 말한다.
이하, 첨부된 도면을 참조하여 종래의 부트스트랩 회로를 이용한 SRAM의 전원 전압 제어 회로에 대해 설명하면 다음과 같다.
도 1은 SRAM 한 개의 메모리 셀의 구조를 나타낸 회로도이다.
도 1과 같이, SRAM 셀은 전원 전압과 접지 전압 사이에 CMOS로 구성된 제 1 인버터, 제 2 인버터가 병렬 연결되어 있으며, 상기 제 1 인버터의 출력단과 비트라인(B) 사이에 제 1 앤모스 트랜지스터(N1)가, 제 2 인버터의 출력단과 비트바라인(BB) 사이에 제 2 앤모스 트랜지스터(N2)가 연결되어 있다.
여기서, 상기 제 1 인버터(P1, N3)의 출력단은 상기 제 2 인버터(P2, N4)의 입력단과 연결되어 있고, 이와 대칭적으로 상기 제 2 인버터(P2, N4)의 출력단은 상기 제 1 인버터(P1, N3)의 입력단과 연결되어 셀 내에서 데이터 저장을 하는 래치 역할을 한다.
제 1, 제 2 인버터 각각은 전원 전압(Vcc)과 접지 전압(Vss) 사이에 피모스및 앤모스 트랜지스터가 직렬로 연결되며, 각각의 게이트에 공통의 입력이 가해지고, 연결 노드에 출력이 발생한다.
이 때, 상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)를 액세스 트랜지스터라 하며, 제 1, 제 2 인버터의 피모스 트랜지스터를 로드 트랜지스터(P1, P2), 제 1, 제 2 인버터의 앤모스 트랜지스터를 드라이브 트랜지스터(N3, N4)라 한다.
우선, SRAM의 라이트(write)시의 동작을 살펴보면 다음과 같다.
상기 워드라인에 Vcc를 인가하고, 상기 비트라인은 Vcc, 비트바라인은 Vss를 인가하면, 비트라인을 통해 인가된 Vcc가 상기 제 1 앤모스 트랜지스터(N1)를 거치면서 연결 노드(K2)의 출력은 Vcc-Vth 가 된다. 따라서, 제 2 드라이브 트랜지스터(N4)는 온상태가 되어 상기 제 2 로드 트랜지스터(P2)와 제 2 드라이브 트랜지스터(N4)의 연결 노드(K3)의 출력은 0V로 되어 상기 SRAM의 셀에는 데이터 "1"이 쓰여진다.
한편, SRAM 셀에 데이터 "0"을 라이트(write) 하기 위해서는 상기 비트라인에 Vss, 비트바라인에는 Vcc를 가한다. 이로써, 노드 K2에는 Vcc-Vth의 전압이 출력되고, 노드 K1에는 0V가 출력되어, 상기 제 1 인버터(P1 및 N3) 및 제 2 인버터(P2 및 N4)는 래치 역할을 하게 된다. 이 때, 셀에는 데이터 "0"이 쓰여진다.
두 번째로, SRAM의 리드(read)시의 동작을 살펴보면, 다음과 같다.
셀에 이미 데이터 "1"이 쓰였다고 가정한다. 데이터를 읽기 위해서 비트라인과 비트바라인을 센스 앰프의 DC 동작점 전압 혹은 Vcc 수준으로 양쪽 라인의 전압을 같게 만든 후(Equalization), 워드라인 전압을 Vcc로 상승시켜 셀을 선택하면, 비트라인(B)의 전압은 로드(load) 트랜지스터(P1)를 통하여 흘러 들어오는 Vcc 쪽으로 약간 상승하고, 비트바라인(BB)의 전압은 제 2 드라이브 트랜지스터(N4)를 통하여 접지 전압(Vss)으로 전류가 흘러나가 약간 감소한다. 이 때 발생한 비트라인과 비트바라인의 전위차를 센스 앰프를 통하여 그 전위차를 증폭시켜서 출력 버퍼로 전달한다. 출력 버퍼로 전달된 신호는 부하를 구동시킬 만큼의 크기로 증폭된다.
데이터 "0" 리드(read)시도 동일한 방식이나 비트라인과 비트바라인의 전압 증감만 반대이다.
셋째, 대기상태의 소비 전력은 메모리 셀이 선택되지 않는 상태이므로 상기 CMOS 제 1, 제 2 인버터 주변회로의 소비 전류는 무시할 수 있으며 따라서 각 메모리 셀을 흐르는 정상 전류의 총합에 의해 결정된다.
상기 대기 상태는 워드라인에 선택 신호가 인가되지 않아 액세스 트랜지스터(N1, N2)가 온이 되지 않은 상태이므로, 메모리 셀 내 제 1, 제 2 인버터가 데이터를 유지하는 래치 회로를 이루고 있다.
도 2는 종래의 SRAM의 제 1 전원 전압 제어 회로를 나타낸 회로도이다.
도 2와 같이, 종래의 SRAM 부트스트랩 회로는 워드라인에 전원 전압(Vcc)을 인가하는 부트스트랩 회로로서, 전원 전압(Vcc)과 X어드레스의 출력단 사이에 직렬로 연결된 피모스 트랜지스터(P3) 및 앤모스 트랜지스터(N5)와, 이와 병렬로 연결된 CMOS 인버터(P4, N6)로 구성되어 있다.
상기 피모스 트랜지스터(P3)는 접지 전원(Vss)에 의해 제어되고, 상기 앤모스 트랜지스터(N5)는 로우 디코더에의 출력(X어드레스 신호)을 반전시키는 인버터(I)에 연결되어, 상기 X어드레스의 반전 신호에 의해 제어된다.
또한, 상기 피모스 및 앤모스 트랜지스터(P3, N5)의 연결 노드 K1은 상기 CMOS 인버터(P4, N6)의 입력단에 연결되어, 상기 노드 K1의 출력은 반전되어 워드라인에 인가되게 된다.
여기서 워드라인 부트스트랩 회로에 인가하는 전원 전압과 SRAM의 셀에 인가하는 전원 전압은 동일 전압(Vcc)을 인가한다
로우 디코더의 출력인 X어드레스 신호에 의해 제어되는 상기 앤모스 트랜지스터(N5)는, 상기 X어드레스 신호가 로우 레벨의 전압 신호(0V)로 인가될 때 턴온된다. 따라서, 이 신호에 응답하여 상기 CMOS 인버터의 출력으로 상기 X어드레스 신호의 반전 신호, 즉, 하이 레벨 신호의 전압 신호(Vcc)가 워드라인에 인가된다.
반면, 상기 X어드레스가 하이 레벨의 전압 신호(Vcc)일 때는 워드라인에는 로우 레벨(0V)의 전압 신호가 인가되게 된다.
만일 데이터 "1"을 리드한다고 하면, 데이터를 읽기 위해서 비트라인(B)과 비트바라인(BB)을 센스 앰프의 DC 동작점 전압 혹은 Vcc 수준으로, 양쪽 라인의 전압을 같게 만든 후(Equalization), 워드라인을 구동시켜, 즉, X어드레스 신호를 0V로 인가하여, 셀을 선택한다.
비트라인(B)의 전압은 로드 트랜지스터(P1)를 통하여 흘러 들어오는 Vcc 쪽으로 약간 상승하고, 비트바라인(BB)의 전압은 드라이브 트랜지스터(N4)를 통하여접지 전압단(Vss)으로 전류가 흘러나가 약간 감소한다. 이 때 발생한 비트라인(B)과 비트바라인(BB)의 전위차를 센스 앰프를 통하여 그 전위차를 증폭시켜서 출력 버퍼로 전달한다. 출력 버퍼로 전달된 신호는 부하를 구동시킬 만큼의 크기로 증폭된다.
이러한 과정을 통해 리드 동작이 수행될 때, 셀의 안정성이 나쁘게 되면, 노드 K3은 하이 레벨로 바뀌게 되며, 노드 K2는 로우 레벨로 바뀌어 셀의 데이터가 파괴된다(리드 전 "0", 리드 후 "1")
SRAM 셀의 리드(read) 속도는 셀의 드라이브 트랜지스터(N3) 및 액세스 트랜지스터(N1)에 흐르는 전류값과 비트라인의 캐패시턴스에 의해 결정되며, 이 때 셀의 안정도(cell stability)는 상기 드라이브 및 액세스 트랜지스터(N3, N1)의 컨덕턴스(conductance)의 비에 크게 의존한다.
즉, 비트라인 슬류 레이트(bit line slew rate)는 상기 액세스 트랜지스터(N1)에서 상기 드라이브 트랜지스터(N3)로 인가되는 전류(i)를 비트라인의 캐패시턴스로 나눈 값으로, 비트라인 슬류 레이트가 크면 클수록 리드 속도는 빠르다. (bit line slew rate= i/Capacitance_bitline)
또한, 셀 레이쇼(cell ratio)는 상기 드라이브 트랜지스터(N3)의 컨덕턴스를 상기 액세스 트랜지스터(N1)의 컨덕턴스로 나눈 값으로, 셀 내의 트랜지스터에 흐르는 전류 전도 능력을 비율로 특성화시킨 수치이다. 주로 반도체 기억 소자의 동작 성능을 평가할 때 주로 비교되는 특성이다(cell ratio=N3_conductance/N1_conductance).
셀 레이쇼는 일정 수준 이상의 값(이는 로드 피모스 트랜지스터인 P1, P2의 크기와도 관련이 있다)을 유지할 수 있어야 저전압에서 동작할 수 있고, 이러한 셀 레이쇼가 높은 값을 가질수록 셀의 안정도(cell stability)는 높아진다.
셀 레이쇼(cell ratio)가 낮게 되면, 노드 K2의 출력이 로우 레벨로 완전히 떨어지지 않고 일정 값 이상을 갖게 되어 셀의 안정도는 떨어지게 되고, 래치 효과는 떨어진다.
즉, 비트 라인(B), 비트바 라인(BB)에 동일 전압(Vcc)이 인가된 상태에서 워드라인이 선택되는 리드 동작하에서 셀의 하이 노드 전압과 로우 노드 전압과의 차인를 다이나믹 안정도(dynamic stability)라 정의하기도 하는 데, 셀 레이쇼가 낮을 경우 셀의 로우 노드 전압이 상승하게 되어 상기 다이나믹 안정도가 나빠지는 것이다.
한편, 저전압에서의 정상 동작을 위해서는 더욱 높은 셀의 안정도가 필요하며, 또한 스피드 저하 방지를 위해 상기 드라이브 및 액세스 트랜지스터의 전류 전도 능력을 증대시켜야 하는 데, 이는 필연적으로 셀의 사이즈 증대 및 전체 칩 사이즈의 증대를 동반하게 된다.
도 3은 종래의 제 2 실시례의 SRAM의 워드라인 부트스트랩 회로를 나타낸 회로도이다.
도 3과 같이, 전원 전압(Vcc2)과 X어드레스의 출력단 사이에 직렬로 연결된 피모스 트랜지스터(P3) 및 앤모스 트랜지스터(N5)와, 이와 병렬로 연결된 CMOS 인버터(P4, N6)로 구성되어 있다.
상기 피모스 트랜지스터(P3)는 접지 전원(Vss)에 의해 제어되고, 상기 앤모스 트랜지스터(N5)는 X어드레스 출력을 반전시키는 인버터(I)에 연결되어, 상기 X 어드레스의 반전 신호에 의해 제어된다.
또한, 상기 피모스 및 앤모스 트랜지스터(P3, P5)의 연결 노드 K1은 상기 CMOS 인버터의 입력단에 연결되어, 상기 노드 K1의 출력은 반전되어 워드라인에 인가되게 된다.
여기서 상기 전원 전압(Vcc2)은 셀에 인가하는 전원 전압(Vcc1)보다 고전위임이 특징이다. 이러한 고전위 Vcc2는 전하 충전 펌프 회로 등을 통해 인가한다.
로우 디코더의 출력인 X어드레스 신호에 의해 제어되는 상기 앤모스 트랜지스터(N5)는, 상기 X어드레스 신호가 로우 레벨의 전압 신호(0V)로 인가될 때 턴온된다. 따라서, 이 신호에 응답하여 상기 CMOS 인버터(P4, N6)의 출력으로 상기 X어드레스 신호의 반전 신호, 즉, 하이 레벨 신호의 전압 신호(Vcc2)가 워드라인에 인가된다.
반면, 상기 X어드레스가 하이 레벨의 전압 신호일 때는 워드라인에는 로우 레벨(0V)의 전압 신호가 인가되게 된다.
X어드레스 신호에 동기되어 고전위 Vcc2를 워드라인에 인가되며, 액세스 트랜지스터의 유효 Vgs 증대에 따른 셀 전류 증대 효과에 의해 저전압에서의 리드 속도가 개선(bit line slew rate = i/capacitance_bitline)되는 장점이 있다.
그러나, 이 경우 상기 셀 레이쇼(cell ratio=N3_conductance/N1_conductance)가 낮아져 셀의 안정도가 열화되는 문제점이있다. 즉, 워드라인 턴온시에 Vcc 레벨로 프리차지된 비트라인, 비트바라인에 의해 증가한 전류로 인해 리드 속도는 증가되나 셀 데이터가 유지되지 못하고 파괴될 수 있다.
그러나, 상기와 같은 종래의 SRAM의 전원 전압 제어 회로는 다음과 같은 문제점이 있다.
첫째, 종래의 SRAM 부트스트랩 회로는 비트라인 슬류 레이트를 일정 값 이상으로 증가시키기 어렵다. 이는 셀의 리드 속도 개선을 위해 비트라인 슬류 레이트를 일정 값 이상으로 증가시키면 필연적으로 셀의 사이즈 및 전체 칩 사이즈가 증대되기 때문이다.
둘째, 저전압에서 SRAM을 동작시키기 위해서는 일정 값 이상의 셀 레이쇼(cell ratio)가 되어야 하는 데, 이러한 비가 낮을 때 저전압에서 리드 동작이 어려우며, 셀의 안정도가 열화되는 문제점이 있다.
셋째, 종래 발명 제 2 실시례와 같이, 워드라인에 고전압을 인가하면 액세스 트랜지스터의 Vgs 증가에 따라, 액세스 및 드라이브 트랜지스터에 흐르는 전류가 증가하게 되어, 리드 속도가 개선될 수 있다. 그러나, 이 경우 셀 레이쇼 특성이 나빠져 셀의 안정도가 열화되는 문제점이 발생한다.
즉, 워드라인 턴온시에 고전위로 프리차지된 비트라인 및 비트바라인에 의해 셀의 로우 레벨 전위값을 갖는 노드의 전위가 높아져 셀 내의 래치효과가 감소되어 데이터가 파괴될 수 있는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 부트스트랩 수단을 워드라인 외에 셀에 직접 인가하여 셀의 안정도를 향상시키고 저전압 리드 동작 속도를 개선시킨 에스램(SRAM)의 전원 전압 제어 회로를 제공하는 데, 그 목적이 있다.
도 1은 일반적인 SRAM 셀의 구조를 나타낸 회로도
도 2는 종래의 제 1 실시례의 SRAM의 전원 전압 제어 회로를 나타낸 회로도
도 3은 종래의 제 2 실시례의 SRAM의 전원 전압 제어 회로를 나타낸 회로도
도 4는 본 발명의 제 1 실시례의 SRAM의 전원 전압 제어 회로를 나타낸 회로도
도 5는 본 발명의 제 2 실시례의 SRAM의 전원 전압 제어 회로를 나타낸 회로도
도 6a 내지 도 6e는 본 발명의 SRAM 전원 전압 제어 회로의 동작특성을 종래 발명과 비교한 그래프
도면의 주요 부분에 대한 부호 설명
B : 비트라인 BB : 비트바라인
Pn : 피모스 트랜지스터 Nn : 앤모스 트랜지스터
I : 인버터 Kn : 연결 노드
Vcc1 : 제 1 전원 전압 Vcc2 : 제 2 전원 전압
상기와 같은 목적을 달성하기 위한 본 발명의 SRAM의 전원 전압 제어 회로는 로우 디코더의 출력 X어드레스 신호의 반전 신호에 의해 제어되는 제 1 부트스트랩 회로를 통해 전원 전압을 SRAM 셀의 워드라인에 인가하는 SRAM의 전원 전압 제어 회로에 있어서, 상기 X어드레스 신호에 응답하여, 대기 상태에서는 제 1 전원 전압(Vcc1)을 셀의 전압 인가단으로 인가하며, 리드시에는 상기 제 1 전원 전압보다 상대적으로 더 높은 전위의 제 2 전원 전압(Vcc2>Vcc1)을 상기 셀의 전압 인가단으로 인가하는 제 2 부트스트랩 회로를 더 구비함을 특징으로 한다.이하, 첨부된 도면을 참조하여 SRAM의 전원 전압 제어 회로를 상세히 설명하면 다음과 같다.
도 4는 본 발명 SRAM의 제 1 실시례의 전원 전압 제어 회로를 나타낸 회로도이다.
도 4와 같이, 본 발명의 SRAM의 전원 전압 제어 회로는 로우 디코더의 출력 X어드레스 신호의 반전 신호에 의해 제어되는 제 1 부트스트랩 회로(100)를 통해 전원 전압을 셀의 워드라인에 인가하는 SRAM의 전원 전압 제어 회로에 있어서, 상기 X어드레스 신호에 응답하여, 대기 상태에서는 제 1 전원 전압(Vcc1)을 제 2 피모스 트랜지스터(P6) 턴온으로 노드 K1에 출력하여 셀의 전압 인가단으로 인가하며, 리드시에는 상기 제 1 전원 전압(Vcc1)보다 상대적으로 더 높은 전위의 제 2 전원 전압(Vcc2>Vcc1) 제 1 피모스 트랜지스터(P5) 턴온으로 노드 K1에 출력하여 상기 셀의 전압 인가단으로 인가하는 제 2 부트스트랩 회로(200)를 더 구비함을 특징으로 한다.
먼저, 상기 워드라인에 전원 전압을 인가하는 제 1 부트스트랩 회로(100)를 살펴보면, 다음과 같다.
상기 제 1 부트스트랩 회로(100)는, 로우 디코더의 출력 X어드레스 신호를 반전시키는 인버터(I)와, 상기 인버터의 출력에 의해 제어되는 제 1 앤모스 트랜지스터(N5)와, 상기 제 1 앤모스 트랜지스터(N5)와 직렬로 연결되며, 접지 전압에 의해 제어되는 제 3 피모스 트랜지스터(P3)와, 상기 제 3 피모스 트랜지스터(P3)와 동일한 전압 인가(Vcc1)를 받으며, 상기 제 4 피모스 및 제 2 앤모스 트랜지스터(P4, N2)의 연결 노드의 출력을 입력으로 받는 CMOS형 인버터(P4, N6)를 포함하여 구성된다.
두 번째로 셀 내의 전압 인가단에 직접적으로 전원 전압(Vcc2)을 인가하는 제 2 부트스트랩 회로(200)를 살펴보면 다음과 같다.
상기 X어드레스에 의해 제어되는 제 2 부트스트랩 회로(200)는, 상기 제 2 전원 전압(Vcc2) 및 제 1 전원 전압(Vcc1) 사이에 직렬로 연결된 제 1, 제 2 피모스 트랜지스터(P5, P6)로 구성되어 있으며, 상기 제 1 피모스 트랜지스터(P5)는 상기 X어드레스 신호에 의해 제어되며, 제 2 피모스 트랜지스터(P6)는 접지 전압(Vss)에 의해 제어되며, 상기 제 1, 제 2 피모스 트랜지스터(P5, P6)의 공통출력단은 상기 SRAM 셀의 전압 인가단과 연결되어 있다.
상기 본 발명 SRAM의 전원 전압 제어 회로의 제 1 실시례 동작을 크게 리드시와 대기 상태시, 두가지로 나누어 살펴본다.
대기 상태(standby mode)시는 X어드레스 신호가 하이 레벨로 입력되어, 상기 제 1 피모스 트랜지스터(P5)를 오프되고, 상기 제 1, 제 2 피모스 트랜지스터(P5, P6)의 연결 노드 K1에는 상기 제 2 피모스 트랜지스터(P6)의 출력으로 Vcc1의 전압 신호가 인가된다
따라서, 연결 노드 K1의 출력이 SRAM 셀 내의 전압 인가단에 인가되며, 이 때 Vcc1의 신호가 들어간다.
또한, X어드레스가 하이 레벨(Vcc1)로 입력되므로, 이의 반전 신호는 로우 레벨(0V)이며, 따라서, X어드레스 반전신호(0V)에 의해 제어되는 제 1 부트스트랩 회로의 출력은 로우 레벨(0V)로 상기 워드라인을 구동시키지 못한다. 즉, SRAM의 액세스 트랜지스터(N1, N2)는 오프 상태로 비트라인 및 비트바라인에는 전압 신호가 인가되지 않는다.
이 경우, SRAM 셀 내의 CMOS형 제 1, 제 2 인버터는 래치역할을 하여 데이터를 저장하고 있다.
리드 동작은 상기 X어드레스가 로우 레벨(0V) 신호를 입력함으로써 이루어진다. 여기서는 데이터 "0"을 읽는다고 가정한다.
제 2 부트스트랩 회로를 통해 제 1 피모스 트랜지스터(P5)가 온됨으로써, 상기 SRAM의 전압 인가담으로 Vcc2 신호가 인가된다. 그리고, 워드라인을 통해서는상기 제 1 부트스트랩 회로에 인가된 전압, Vcc1이 인가되어 상기 셀 내의 액세스 트랜지스터(N1, N2)를 구동시킨다.
이 경우 로드 트랜지스터에 의해 하이 레벨 노드 K3에 Vcc2가 인가되어 드라이브 트랜지스터(N3)의 유효 Vgs가 증가한다. 따라서, 셀의 전류(i=1/2β(Vgs-Vth)2)가 증대되며 리드 속도가 개선된다(bit line slew rate = i/capacitance_bitline).
이 때, 셀 레이쇼(cell ratio=β=N1_conductance/N3_conductance) 또한, 상기 고전압 Vcc2의 인가로 높아지게 되어, 셀의 안정도(cell stability)는 더 좋아지는 것이다.
즉, 종래의 제 2 실시례에서 워드라인에 직접적인 고전압 인가시 발생한 셀 안정도(cell stability) 열화현상 없이 셀의 리드 속도를 개선하게 되는 것이다.
도 5는 본 발명의 제 2 실시례의 SRAM의 전원 전압 제어 회로를 나타낸 회로도이다.
도 5와 같이, 제 2 실시례의 SRAM의 전원 전압 제어 회로는, 로우 디코더의 출력 X어드레스의 반전 신호에 의해 제어되는 제 1 부트스트랩 회로(300)를 통해 전원 전압을 셀의 워드라인에 인가하는 SRAM의 전원 전압 제어 회로에 있어서, 상기 X어드레스 신호에 응답하여, 대기 상태에서는 제 1 전원 전압(Vcc1)을 셀의 전압 인가단으로 인가하며, 리드시에는 상기 제 1 전원 전압(Vcc1)보다 상대적으로 더 높은 전위의 제 2 전원 전압(Vcc2)을 셀의 워드라인 및 전압 인가단 양단 모두에 인가하는 제 2 부트스트랩 회로(400)를 더 구비함을 특징으로 한다.
즉, 리드 동작 수행으로 제 2 부트스트랩 회로(400)의 출력이 Vcc2일 때는 공통적으로 셀의 전압 인가단 및 제 1 부트스트랩의 회로(300)의 전압 인가단에 입력된다. 또한, 대기 상태로 제 2 부트스트랩 회로(400)의 출력이 Vcc1일 때는 상기 제 1 부트스트랩 회로(300)에서는 로우 레벨의 신호가 나오게 되어 워드라인을 구동시키지 못하고, 이 때 셀 전압 인가단 역시 제 1 전원 전압 Vcc1이 인가된다.
로우 디코더의 출력 X어드레스의 반전 신호에 의해 제어되는 제 1 부트스트랩 회로(300)를 통해 제 1 전원 전압(Vcc1)을 SRAM 셀의 워드라인에 인가하는 SRAM의 전원 전압 제어 회로는 상기 제 1 부트스트랩 회로(300)의 전압 인가단에, 상기 X어드레스에 의해 제어되는 제 2 부트스트랩 회로(400)를 부가하여 리드시 SRAM 셀에 워드라인 및 전압 인가단 양단에 상기 제 1 전원 전압(Vcc1)보다 상대적으로 더 높은 제 2 전원 전압(Vcc2)을 동시에 인가함을 특징으로 한다.
상기 제 2 부트스트랩 회로(400)를 자세히 살펴보면, 상기 제 2 전원 전압(Vcc2) 및 제 1 전원 전압(Vcc1) 사이에 직렬로 연결된 제 1, 제 2 피모스 트랜지스터(P5, P6)로 구성되어 있으며, 상기 제 1 피모스 트랜지스터(P5)는 상기 X어드레스 신호에 의해 제어되며, 제 2 피모스 트랜지스터(P6)는 접지 전압에 의해 제어되며, 상기 제 1, 제 2 피모스 트랜지스터(P5, P6)의 공통 출력단은 상기 SRAM 셀의 전압 인가단 및 상기 제 1 부트스트랩 회로(300)의 전압 인가단과 연결되어 있음을 특징으로 한다.
도 5와 같이, 본 발명의 SRAM의 전원 전압 제어 회로는 제 2 부트스트랩 회로(400)의 출력단을 워드라인에 전원 전압을 인가하는 제 1 부트스트랩 회로(300)의 전압 인가단 및 SRAM 셀의 전원 전압을 인가하는 전압 인가단에 공통으로 인가한다.
이 때의 제 2 부트스트랩 회로(400)는, 제 2 전원 전압(Vcc2) 및 제 1 전원 전압(Vcc1) 사이에 직렬로 연결된 제 1, 제 2 피모스 트랜지스터(P5, P6)로 구성되어 있으며, 상기 제 1 피모스 트랜지스터(P5)는 상기 X어드레스 신호에 의해 제어되며, 제 2 피모스 트랜지스터(P6)는 접지 전압에 의해 제어되며, 상기 제 1, 제 2 피모스 트랜지스터(P5, P6)의 공통 출력단은 상기 SRAM 셀의 전압 인가단 및 상기 제 1 부트스트랩 회로(300)의 전압 인가단과 연결되어 있다.
상기 제 2 부트스트랩 회로(400)의 제 2 전원 전압은 Vcc2(>Vcc1)이며, 이로써, 리드 동작시 상기 제 1 부트스트랩 회로(300) 및 SRAM 셀의 전압 인가단에 고전위의 전압이 인가되도록 한다.
앞서 기술한 제 1 실시례에서와 같이, 리드 동작은 X어드레스 로우 레벨 신호에 동기되어 진행한다.
제 1 피모스 트랜지스터(P5)와 제 2 피모스 트랜지스터(P6)의 연결노드 K1의 출력은 Vcc2로 나오게 되고, 이는 상기 제 1 부트스트랩 회로(300)의 전압 인가단 및 셀의 전압 인가단에 인가된다.
이로써, 상기 제 1 부트스트랩 회로(300)의 출력은 Vcc2로 나와 워드라인을 구동시킨다. 따라서, 상기 액세스 트랜지스터(N1)는 온되고, 상기 로드 트랜지스터에 의해 하이 레벨을 갖는 노드 K3은 제 1 인버터(P1, N3)의 공통 입력단에 상기하이 레벨 신호를 입력하고, 이로써 상기 노드 K2는 로우 레벨이 된다.
따라서, 프리차지되었던 비트라인 및 비트바라인의 전압 신호는, 상기 워드라인 구동으로 비트 라인은 하강, 비트바라인은 상승하게 된다. 이 때 비트라인과 비트바라인의 전압 신호차를 센스 앰프를 통해 증폭하여 데이터 "0"을 리드(read)하게 된다.
데이터 "1" 리드시는 노드 K2, K3의 출력 신호가 반대로 되어, 상기 비트라인과 비트바라인의 상승 및 하강 또한 역전되어 동작을 수행하게 된다.
상기 리드 동작 외의 대기 상태의 동작은 앞서 기술한 본 발명의 제 1 실시례와 같이, X어드레스 신호 Vcc1(하이 레벨) 인가로 인해, 셀의 전압 인가단으로 Vcc1의 전압신호가 인가됨으로써 수행된다.
이 때도, 상기 X 어드레스의 반전 신호로 구동되는 제 5 앤모스 트랜지스터(N5)가 오프상태에 있기 때문에, 상기 연결노드 K4의 출력은 하이레벨로 나오며, 인버터(P4, N6)의 출력이자 워드라인을 구동시키는 신호는 로우 레벨로 나오게 된다. 따라서, 상기 액세스 트랜지스터(N1, N2)는 오프상태에 있기 되어 대기시의 SRAM의 전력 소비는 제 1 전원 전압 신호 Vcc1에 의해 제어된다.
도 6a 내지 도 6e는 본 발명의 SRAM 전원 전압 제어 회로의 동작특성을 종래 발명과 비교한 그래프이다.
도 6a와 같이, X 어드레스 신호는 일반적인 신호와 같이, 접지 전압(0V)과 전원 전압(Vcc1)으로 인가되며, 상기 X어드레스 신호가 0V일 때 워드라인이 구동된다.
도 6b와 같이, 본 발명에서는 상기 셀의 전원 전압 인가단에 직접적으로 혹은 타 신호 제어에 의해 리드시 일반적인 전원 전압보다 고전위를 갖는 Vcc2를 인가하였다.
도 6c와 같이, 부트스트랩 회로에 의해 구동되는 워드라인은 대기시에는 접지 전압(Vss)을 인가하고, 리드시에는 전원 전압(Vcc1, Vcc2)이 인가되도록 하였다. 이 때, 종래 및 본 발명의 제 1 실시례에서는 Vcc1의 전압 신호를 인가할 수 있도록 하였고, 제 2 실시례에서는 Vcc2의 전압 신호를 인가할 수 있도록 하였다.
종래의 제 2 실시례에서는 워드라인 부트스트랩 회로(제 1 부트스트랩 회로)에 전원 전압으로 제 2 전원 전압(Vcc2)을 인가함으로써, 본 발명의 제 2 실시례에서는 상기 제 1 부트스트랩 회로의 입력단이 상기 제 2 부트스트랩 회로의 출력단에 연결되어, 리드시 선택적으로 Vcc2신호가 인가되도록 하였다.
도 6d와 같이, 프리차지되었던 비트라인과 비트바라인은 리드시 전압 레벨이 바뀌게 되는 데, 비트바라인은 하이 레벨을 그대로 유지하며, 비트라인만 로우 레벨로 감소하게 된다. 이 때의 속도를 리드 속도라 하며, 이는 비트라인 슬류 레이트에 비례한다.
도 6d와 같이, 비트바라인의 프리차지 전압 레벨에서 로우 레벨로 바뀔 때의 기울기가 비트라인 슬류 레이트(bit line slew rate)인데, 본 발명의 제 2 실시례에서와 같이, 리드시 제 1, 제 2 부트스트랩 회로를 통해 전압 인가단에 모두 Vcc2를 인가하였을 때 비트 라인 슬류 레이트가 큼을 알 수 있다.
종래의 제 2 실시례에서나 본 발명의 제 1 실시례에서는 워드라인을 구동시키는 제 1 부트스트랩 회로의 전압 인가를 Vcc2로 하거나(종래 제 2 실시례), 셀 내 전압 인가를 Vcc2로 하여 액세스 또는 드라이브 트랜지스터 중 하나의 Vgs를 Vcc2레벨로 인가하여 리드 속도가 본 발명의 제 2 실시례보다는 낮게 나왔다. 그러나, 종래 제 1 실시례보다는 리드 속도가 높기 때문에 본 발명의 제 1 실시례를 통하여도 소기의 목적을 달성할 수 있다.
도 6e와 같이, 리드시 로우 레벨을 갖는 노드 1에서는 실제 출력 신호를 측정해보면 완전한 로우 레벨로 나오지 못하고, 일정 수위를 유지하는 값으로 나오게 된다. 이 때, 상기 로우 레벨을 갖는 노드가 가능한 접지 전압과 일치한 신호를 가져야 데이터가 파괴되지 않고 리드 동작을 수행하게 되는 데, 이와 같이, 데이터가 파괴되지 않고 유지하도록 하는 현상을 셀 안정화 현상이라 하며, 셀 레이쇼(cell ratio)가 클수록 셀 안정도(cell stability)가 높다. 본 발명의 제 1 실시례에서 가장 접지 전압에 근접한 로우 레벨 신호를 가짐을 알 수 있다.
상기 도 6d와 도 6e를 살펴보면, 리드 속도 면에서는 본 발명의 제 2 실시례가, 셀 안정도 면에서는 본 발명의 제 1 실시례가 우수한 것으로 나타났다. 따라서, SRAM을 사용하는 용도에 맞게 제 1, 제 2 실시례의 SRAM 전원 전압 제어 회로를 사용하면 될 것이다.
상기와 같은 SRAM의 전원 전압 제어 회로는 다음과 같은 효과가 있다.
첫째, 대기시와 리드 동작시 전원 전압 인가를 달리함으로써, 대기시의 전력 소비 증가 없이 리드 동작시 고전압 인가를 통해 액세스 및 드라이브 트랜지스터의전류 전도 능력을 향상시켜 셀 레이쇼를 높일 수 있다. 따라서, 셀의 안정도(cell stability)를 높일 수 있다.
둘째, 셀에 고전압 전원을 인가하는 부가적인 부트스트랩 회로를 추가하여 드라이브 트랜지스터 및 액세스 트랜지스터의 유효 Vgs를 늘림으로써 셀에 흐르는 전류를 증가시킬 수 있다. 이로써, 리드동작시 셀 안정도의 열화없이 데이터 리드 속도를 증대시킬 수 있다.
셋째, 셀 레이쇼를 높여 셀 안정도의 열화 현상을 방지하게 되면, 그만큼 집적도의 활용은 커질 수 있다. 종래에 셀 내의 액세스 및 드라이브 트랜지스터가 차지한 일정 크기를 줄일 수 있게되어, 본 발명의 전원 전압 제어 회로가 부가된 SRAM은 보다 작은 사이즈로 구현될 것이다.

Claims (6)

  1. 로우 디코더의 출력 X어드레스 신호의 반전 신호에 의해 제어되는 제 1 부트스트랩 회로를 통해 전원 전압을 셀의 워드라인에 인가하는 SRAM의 전원 전압 제어 회로에 있어서,
    상기 X어드레스 신호에 응답하여,
    대기 상태에서는 제 1 전원 전압(Vcc1)을 셀의 전압 인가단으로 인가하며,
    리드시에는 상기 제 1 전원 전압보다 상대적으로 더 높은 전위의 제 2 전원 전압(Vcc2>Vcc1)을 상기 셀의 전압 인가단으로 인가하는 제 2 부트스트랩 회로를 더 구비함을 특징으로 하는 SRAM의 전원 전압 제어 회로.
  2. 제 1항에 있어서, 상기 제 2 부트스트랩 회로는,
    소오스에 상기 제 2 전원 전압을 인가받고, 게이트에 상기 X어드레스 신호를 인가받는 제 1 피모스 트랜지스터와,
    소오스에 상기 제 1 전원 전압을 인가받고, 게이트에 접지 전압을 인가받으며, 드레인은 상기 제 1 피모스 트랜지스터의 드레인과 연결되며, 상기 공통 드레인 연결 노드의 출력은 상기 SRAM의 전압 인가단으로 인가되는 제 2 피모스 트랜지스터를 포함하여 구성됨을 특징으로 하는 SRAM의 전원 전압 제어 회로.
  3. 제 1항에 있어서, 상기 제 1 부트스트랩 회로는,
    로우 디코더의 출력 X어드레스 신호를 반전시키는 인버터와,
    게이트에 상기 인버터의 출력을 인가받고, 소오스에는 상기 X어드레스 신호를 인가받는 제 1 앤모스 트랜지스터와,
    게이트에 접지 전압을 인가받고, 소오스에 상기 제 1 전원 전압을 인가받고, 드레인을 상기 제 1 앤모스 트랜지스터의 드레인과 연결시킨 제 3 피모스 트랜지스터와,
    각각의 소오스에 상기 제 1 전원 전압과 접지 전압을 인가하며, 게이트에는 공통으로 상기 제 1 앤모스 및 제 3 피모스 트랜지스터의 공동 드레인의 출력을 인가하고, 드레인에서 공통으로 출력하는 제 4 피모스 트랜지스터와 제 2 앤모스 트랜지스터를 포함하여 구성됨을 특징으로 하는 SRAM 전원 전압 제어 회로.
  4. 로우 디코더의 출력 X어드레스의 반전 신호에 의해 제어되는 제 1 부트스트랩 회로를 통해 전원 전압을 셀의 워드라인에 인가하는 SRAM의 전원 전압 제어 회로에 있어서,
    상기 X어드레스 신호에 응답하여,
    대기 상태에서는 제 1 전원 전압을 셀의 전압 인가단으로 인가하며,
    리드시에는 상기 제 1 전원 전압보다 상대적으로 더 높은 전위의 제 2 전원 전압을 셀의 워드라인 및 전압 인가단 양단 모두에 인가하는 제 2 부트스트랩 회로를 더 구비함을 특징으로 하는 SRAM의 전원 전압 제어 회로.
  5. 제 4항에 있어서, 상기 제 2 부트스트랩 회로는,
    상기 제 2 전원 전압 및 제 1 전원 전압 사이에 직렬로 연결된 제 1, 제 2 피모스 트랜지스터로 구성되어 있으며,
    소오스에 상기 제 2 전원 전압을 인가받고, 게이트에 상기 X어드레스 신호를 인가받는 제 1 피모스 트랜지스터와,
    소오스에 상기 제 1 전원 전압을 인가받고, 게이트에 접지 전압을 인가받으며, 드레인은 상기 제 1 피모스 트랜지스터의 드레인과 연결되며, 상기 공통 드레인 연결 노드의 출력은 상기 SRAM의 전압 인가단으로 인가되는 제 2 피모스 트랜지스터를 포함하여 구성됨을 특징으로 하는 SRAM의 전원 전압 제어 회로.
  6. 제 4항 또는 제 5항에 있어서, 상기 제 1 부트스트랩 회로는,
    로우 디코더의 출력 X어드레스 신호를 반전시키는 인버터와,
    게이트에 상기 인버터의 출력을 인가받고, 소오스에는 상기 X어드레스 신호를 인가받는 제 1 앤모스 트랜지스터와,
    게이트에 접지 전압을 인가받고, 소오스에 상기 제 1, 제 2 피모스 트랜지스터의 연결 노드의 출력을 인가받고, 드레인을 상기 제 1 앤모스 트랜지스터의 드레인과 연결시킨 제 3 피모스 트랜지스터와,
    각각의 소오스에 상기 제 1, 제 2 피모스 트랜지스터의 연결 노드의 출력과 접지 전압을 인가하며, 게이트에는 공통으로 상기 제 1 앤모스 및 제 3 피모스 트랜지스터의 공동 드레인의 출력을 인가하고, 드레인에서 공통으로 출력하는 제 4피모스 트랜지스터와 제 2 앤모스 트랜지스터를 포함하여 구성됨을 특징으로 하는 SRAM 전원 전압 제어 회로.
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