KR960042752A - 낮은 전원전압 동작에서도 빠르고 안정된 동작이 가능한 스태틱형 반도체기억장치 - Google Patents

낮은 전원전압 동작에서도 빠르고 안정된 동작이 가능한 스태틱형 반도체기억장치 Download PDF

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Abstract

메모리셀(10)은 판독 및 기록동작에서 액세스 트랜지스터 Q1를 구동하는 판독/기록 워드선 R/WL1과 기록동작에서 액세스트랜지스터 Q2를 구동하는 기록 워드선 WL1을 구비한다.
기록동작에서는 액세스 트랜지스터 Q1과 Q2가 동시에 구동되고, 서로 상보적인 전위로 되어있는 비트선과/비트선에 의해메모리셀에의 기억정보의 기록이 행해진다.
이것에 대해서 판독동작에서는 액세스 트랜지스터 Q1만이 도통상태가 되고, 비트선을 통해서 기억정보의 판독이 행해진다.
액세스 트랜지스터 Q2는 차단상태로 되어 있어서, P형 TFT 트랜지스터 Q6과 N형 트랜지스터 Q4는 전압이득이 큰 CMOS형인버터로써 동작하기 때문에, 판독동작에서도 충분한 동작마진이 확보된다.

Description

낮은 전원전압 동작에서도 빠르고 안정된 동작이 가능한 스태틱형 반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예의 SRAM의 메모리셀의 구성을 나타내는회로도, 제2도는 본 발명의 제1의 실시예의 SRAM의 구성을 나타내는 개략블록도.

Claims (11)

  1. 복수의 메모리셀을 가지며, 각각이 제1도전형의 제1의 구동용 트랜지스터와, 제2도전형의 제1의 부하용 트랜지스터로 이루어지는 제1의 인버터 및, 제1도전형의 제2의 구동용 트랜지스터와, 제2도전형의 제2의 부하용 트랜지스터로 이루어지는 제2의 인버터를 가지는 플립플롭회로와, 상기 제1의 인버터의 출력노드와 접속하는 제1도전형의 제1의 액세스트랜지스터와, 상기 제2의 인버터의 출력노드와 접속하는 제1도전형의 제2의 액세스트랜지스터를 포함하는 메모리셀어레이와; 상기 메모리셀의 적어도 하나와, 상기 제1과 제2의 액세스 트랜지스터를 통해서 각각 접속하는 제1과 제2의 비트선과; 상기 제1과 제2의 액세스 트랜지스터의 게이트에 각각 접속하는 제1과 제2의 워드선과; 상기 메모리셀에의 기억정보의 기록의 경우, 상기 제1과 제2의 워드선전위를 제어해서, 상기 제1과 제2의 액세스 트랜지스터를 도통시키고, 상기제1과 제2의 비트선의 상보전위를 상기 메모리셀에 전달시키는 기록동작 제어수단과; 상기 메모리셀에서의 기억정보의 판독의 경우, 상기 제1의 워드선 전위를 제어해서 상기 제1의 액세스 트랜지스터를 도통시키고, 상기 제1의 인버터의 출력을 상기 제1의 비트선에 전달시키는 판독동작 제어수단을 구비한 반도체기억장치.
  2. 제1항에 있어서, 상기 제1과 제2의 부하용 트랜지스터는 박막트랜지스터인 반도체 기억장치.
  3. 제2항에 있어서, 상기 제2의 인버터의 논리 드레숄드치는 동작전압의 2분의 1이하, 또는 논리치의 저레벨치보다 큰 반도체 기억장치.
  4. 제3항에 있어서, 상기 제2의 구동용 트랜지스터의 드레숄드 전압은 상기 제1의 구동용 트랜지스터의 드레숄드 전압보다 높은 반도체 기억장치.
  5. 제3항에 있어서, 상기 제2구동용 트랜지스터의 게이트폭은 상기 제1의 구동용 트랜지스터의 게이트폭보다 좁은 반도체 기억장치.
  6. 제2항에 있어서, 상기 제2의 비트선은 상기 제1의 비트선 보다도 하충의 배선층에 형성되어 있는 반도체기억장치.
  7. 제6항에 있어서, 상기 제2의 비트선은 실리사이드 배선인 반도체 기억장치.
  8. 복수의 메모리셀을 가지며, 각각이 제1도전형의 제1의 구동용 트랜지스터와 제1의 부하소자로 이루어지는제1의 인버터 및, 제1도전형의 제2의 구동용 트랜지스터와 제2의 부하소자로 이루어지는 제2의 인버터를 가지는 플립플롭회로와, 상기 제1의 인버터의 출력노드와 접속하는 제1도전형의 제1의 액세스 트랜지스터와, 상기 제2의 인버터의 출력노드와 접속하는 제1도전형의 제2의 액세스 트랜지스터를 포함한 메모리셀어레이와; 상기 메모리셀의 적어도 하나와, 상기제1과 제2의 액세스 트랜지스터를 통해서 각각 접속하는 제1과 제2의 비트선과; 상기 각 비트선과 전원과의 사이에 접속되고, 게이트에 제1의 전위가 인가되어, 상기 비트선과 전원과의 사이에 접속되는 제1의 비트선 부하 MOS 트랜지스터를포함한 비트선부하수단과; 상기 제1과 제2의 액세스 트랜지스터의 게이트에 공통으로 접속하는 워드선을 구비하고, 상기제1의 비트선 부하 MOS 트랜지스터의 전류공급 능력은 대응하는 비트선에 접속하는 액세스 트랜지스터의 전류공급 능력의5배이하이고, 또한, 상기 액세스 트랜지스터의 접속하는 구동용 트랜지스터의 전류공급능력은 상기 액세스 트랜지스터의전류공급능력 이하인 반도체기억장치.
  9. 제8항에 있어서, 외부신호에 따라서, 상기 워드선을 소정의 지연시간 경과후에 구동하는 워드선 구동 지연수단을 더 구비하는 반도체 기억장치.
  10. 제8항에 있어서, 상기 비트선 부하수단은 상기 제1의 비트선 부하 MOS 트랜지스터에 접속된 제2의 비트선 부하 MOS 트랜지스터를 더 포함하고, 상기 스태틱형 반도체기억장치는 상기 메모리셀에의 기억정보의 기록의 경우, 상기 워드선 전위를 제어해서 상기 제1과 제2의 액세스 트랜지스터를 도통시키고, 상기 제1과 제2의 비트선의 상보전위를상기 메모리셀에 전달시키는 기록동작 제어수단과, 메모리셀의 기억정보를 판독하는 경우, 상기 워드선의 전위를 제어해서 상기 제1과 제2의 액세스 트랜지스터를 도통시키고, 상기 제1과 제2의 인버터의 출력을 각각 상기 제1과 제2의 비트선에 전달시키며, 또한 상기 제2의 비트선 부하 MOS 트랜지스터의 게이트전위를 제어하는 판독동작 제어수단을 더 구비한반도체기억장치.
  11. 복수의 메모리셀을 가지면서, 각각이 제 1도전형의 제1의 구동용 트랜지스터와 제1의 부하소자로 이루어지는 제1의 인버터 및, 제1도전형의 제2의 구동용 트랜지스터 및 제2의 부하소자로 이루어지는 제2의 인버터를 가지는 플립플롭회로와, 상기 제1의 인버터의 출력노드와 접속하는 제1도전형의 제1의 액세스트랜지스터와, 상기 제2의 인버터의출력노드와 접속하는 제1도전형의 제2의 액세스트랜지스터를 포함한 메모리셀어레이와, 상기 메모리셀의 적어도 하나와,상기 제1과 제2의 액세스 트랜지스터를 통해서 각각 접속하는 제1, 제2의 비트선과; 상기 각 비트선과 전원과의 사이에접속되고, 상기 비트선과 전원과의 사이에 접속된 디플레이션형 MOS 트랜지스터를 포함하는 비트선부하수단과; 상기 제1과 제2의 액세스 트랜지스터의 게이트에 공통으로 접속하는 워드선과; 상기 메모리셀에의 기억정보의 기록의 경우, 상기워드선 전위를 제어해서 상기 제1과 제2의 액세스 트랜지스터를 도통시키고, 상기 제1과 제2의 비트선의 상보전위를 상기메모리셀에 전달시키는 기록동작 제어수단과; 메모리셀의 기억정보를 판독하는 경우, 상기 워드선의 전위를 제어해서 상기 제1과 제2의 액세스 트랜지스터를 도통시키고, 상기 제1과 제2의 인버터의 출력을 각각 상기 제1과 제2의 비트선에 전달시키고, 또한 상기 디플레이션형 MOS 트랜지스터의 게이트전위를 제1의 전위로 하며, 메모리셀의 기억정보의 판독동작을 행하지 않는 경우, 상기 디플레이션형 MOS 트랜지스터의 게이트전위를 제2의 전위로 하는 상기 판독동작 제어수단을더 구비한 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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