JP3015186B2 - 半導体記憶装置とそのデータの読み出しおよび書き込み方法 - Google Patents

半導体記憶装置とそのデータの読み出しおよび書き込み方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にスタティックＲＡＭのメモリセルの集積度の向
上を可能とするセル構造に関するものである。
【０００２】
【従来の技術】図３９は従来のスタティックＲＡＭ（以
下ＳＲＡＭと称す）の１つのメモリセルの等価回路図で
ある。このメモリセルは、負荷としてｐ型ＭＯＳトラン
ジスタを用いた６つのトランジスタで構成されている。
１対のドライバ（駆動用）トランジスタＱ1 、Ｑ2 （ｎ
型ＭＯＳトランジスタ）と１対の負荷トランジスタ
Ｑ5 、Ｑ6 （ｐ型ＭＯＳトランジスタ）とが相互に接続
されてフリップフロップ回路を構成している。１対の負
荷トランジスタＱ5 、Ｑ6 のソース１１０、１１１は電
源Ｖｃｃに接続され、またドライバトランジスタＱ1 、
Ｑ2 のソース１１２、１１３はＧＮＤに接続されてい
る。さらに１対のアクセストランジスタＱ3 、Ｑ 4 （ｎ
型ＭＯＳトランジスタ）は各々記憶ノード１１４、１１
５に接続されている。そしてアクセストランジスタＱ3
のソース・ドレインの一方にはビット線１０７が接続さ
れ、アクセストランジスタＱ4 のソース・ドレインの一
方にはビット線１０８が接続されている。さらにアクセ
ストランジスタＱ3 、Ｑ4 のゲートはワード線１０９に
接続されている。
【０００３】図４０ないし図４２はＳＲＡＭのメモリセ
ルの平面構造図であり、各々基板表面の下層から順に３
段階に分割して示したものである。また図４３は図４０
ないし図４２中の切断線Ａ−Ａに沿った方向からの断面
構造図である。図４０ないし図４３および図３９を参照
して、メモリセルはｐ型シリコン基板１４８の主表面に
１対のドライバトランジスタＱ1 、Ｑ2 と１対のアクセ
ストランジスタＱ3 、Ｑ4 が形成されている。ドライバ
トランジスタＱ1 は１対のソース・ドレイン領域１２
１、１２２とゲート電極１２５とを有する。ドライバト
ランジスタＱ2 は１対のソース・ドレイン領域１１８、
１１７とゲート電極１２６とを有する。また、アクセス
トランジスタＱ3 は１対のソース・ドレイン領域１１
９、１２０とゲート電極１０９とを有する。アクセスト
ランジスタＱ4 は１対のソース・ドレイン領域１１６、
１１７とゲート電極１０９とを有する。これらのトラン
ジスタはｐ型シリコン基板１４８の主表面に形成された
ソース・ドレイン領域を有するｎ型ＭＯＳトランジスタ
で構成されている。ドライバトランジスタＱ2 のゲート
電極１２６とアクセストランジスタＱ3 のソース・ドレ
イン領域１２０とはコンタクト１２８を通して接続され
ている。またドライバトランジスタＱ2 のゲート電極１
２６とドライバトランジスタＱ1 のソース・ドレイン領
域１２１とはコンタクト１２９を通して接続されてい
る。さらにドライバトランジスタＱ1 のゲート電極１２
５はアクセストランジスタＱ4 のソース・ドレイン領域
１１７およびドライバトランジスタＱ2 のソース・ドレ
イン領域１１７にコンタクト１２７を通して接続されて
いる。さらに、負荷トランジスタＱ5 のゲート電極１３
０はコンタクト１３９を通して負荷トランジスタＱ6の
ソース・ドレイン領域１３７に接続されている。負荷ト
ランジスタＱ6 のゲート電極１３１は、コンタクト１３
８を通して負荷トランジスタＱ5 のソース・ドレイン領
域１３４に接続されている。
【０００４】さらに、ビット線１０７はコンタクト１４
６を通してアクセストランジスタＱ 3 のソース・ドレイ
ン領域１１９に接続され、ビット線１０８はコンタクト
１４７を通してアクセストランジスタＱ4 のソース・ド
レイン領域１１６に接続されている。
【０００５】このように、従来のＳＲＡＭのメモリセル
は、シリコン基板上に４つのｎ型ＭＯＳトランジスタを
配列し、さらにその上層にｐ型の薄膜トランジスタを負
荷として用いている。図４５は、負荷トランジスタ
Ｑ5 、Ｑ6 に用いられる薄膜トランジスタの典型的な断
面構造を示す断面構造図である。薄膜トランジスタは、
多結晶シリコンなどの半導体層の中にチャネル領域１４
２と１対のソース・ドレイン領域１４１、１４３を形成
し、さらに絶縁層を介在してチャネル領域１４２に対向
する位置にゲート電極１４０を配置している。図４６
は、この薄膜トランジスタの電流特性を示す図である。
【０００６】
【発明が解決しようとする課題】このようなＳＲＡＭに
おいて、メモリセルの集積度を向上させるためには、各
々のメモリセルの占有面積を縮小化する必要がある。し
かしながら、上記の従来のメモリセルでは以下に説明す
る２つの問題点があった。
【０００７】第１の問題は、メモリセルを構成する各ト
ランジスタ間の素子分離領域を縮小化することは困難で
あるということである。図４４は、図４３に示されるメ
モリセルの各々のトランジスタ間を絶縁分離するための
ＬＯＣＯＳ膜１２４の断面構造を模式的に示した図であ
る。このＬＯＣＯＳ膜１５２は、その両端にバーズビー
クと呼ばれる領域Ｘが形成され、このバーズビーク領域
が素子形成領域に広がり、その結果、分離幅Ｗが所望の
幅よりも大きくなる問題がある。このために、分離領域
の幅を縮小化することが阻害され、結果的にメモリセル
の縮小化が妨げられる。
【０００８】第２の問題は、ドライバトランジスタとア
クセストランジスタとの駆動能力比β（＝ドライバトラ
ンジスタの駆動能力／アクセストランジスタの駆動能
力）に関するものである。この駆動能力比βが小さい場
合には、メモリセルからのデータの読出時にデータの破
壊が生じる。この現象について以下に説明する。図３９
に示すメモリセルの等価回路を、読出特性に関する２つ
のインバータ回路に分解して示したものが図４７
（ａ）、（ｂ）である。ここで、負荷トランジスタ
Ｑ5 、Ｑ6 は示されていない。これは、負荷トランジス
タの電流がアクセストランジスタやドライバトランジス
タに比べて無視できる程度の微量のため、読出動作に影
響を及ぼさないからである。メモリセルからの読出特性
は、ビット線およびワード線をＶｃｃに固定し、ドライ
バトランジスタのゲート電圧（相手方の記憶ノードの電
圧）を変化させ、自身の記憶ノードの電圧変化から求め
る。図４８（ａ）は、駆動能力比βが大きい場合（約３
程度）の場合の読出特性を示す特性図である。横軸は記
憶ノード１１５の電圧、縦軸は記憶ノード１１４の電圧
を示している。曲線α1 は記憶ノード１１５の電圧を変
化させた場合の記憶ノード１１４の電圧変化特性を示し
ている。また曲線γ1 は記憶ノード１１４の電圧を変化
させたときの記憶ノード１１５の電圧変化特性を示して
いる。曲線α1 とγ1 とは３点Ｐ1 、Ｐ2 、Ｐ3 で交わ
る。点Ｐ3 は記憶ノード１１４が“Ｈｉｇｈ”、また点
Ｐ1 は記憶ノード１１５が“Ｈｉｇｈ”データを記憶し
ていることに対応する。さらに、点Ｐ2 は不安定点で、
読出時にこの点Ｐ2 に止まることはない。図中、円ｈで
示される領域がメモリセルの目と呼ばれるもので、トラ
ンジスタの駆動能力比βが大きいほど、この円ｈが大き
くなり、読出動作は安定する。
【０００９】ところが、メモリセルのサイズを縮小化す
るためには、アクセストランジスタあるいはドライバト
ランジスタの寸法を縮小することが行なわれる。アクセ
ストランジスタあるいはドライバトランジスタの縮小化
は、たとえばゲート長を短くするなどの方法がとられ
る。アクセストランジスタのトランジスタ幅が１μｍ以
下に縮小化されると、いわゆる狭チャネル効果が顕著と
なり、その結果、アクセストランジスタのしきい値電圧
Ｖｔｈが上昇する。図４８（ｂ）はアクセストランジス
タのしきい値電圧Ｖｔｈが上昇した場合の記憶ノードの
電圧変化特性を示している。図４８（ａ）、（ｂ）にお
いて、Ｖｃｃ−θあるいはＶｃｃ−θ′はアクセストラ
ンジスタのしきい値電圧Ｖｔｈに相当する。図４８
（ｂ）に示されるように、アクセストランジスタのしき
い値電圧が高くなると、曲線α2 、γ2 が１点Ｐ2 のみ
で交わるようになり、いわゆるメモリセルの目と称され
る領域が消滅する。このために各記憶ノードの電圧の安
定点が消滅し、読出動作時にメモリセルに蓄積されたデ
ータが破壊される。このような理由から、ドライバトラ
ンジスタの縮小化は可能であってもアクセストランジス
タの縮小化を行なうことができない。そして、仮にドラ
イバトランジスタのみを縮小化した場合、両トランジス
タの駆動能力比βが小さくなり、読出動作が不安定とな
る。
【００１０】したがって、この発明は上記のような問題
点を解消するためになされたもので、メモリセルに蓄積
されたデータの読出動作の安定性を劣化させることなく
メモリセルの縮小化が可能な半導体記憶装置を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】請求項１に従った半導体
記憶装置は、フリップフロップ回路を構成する１対の第
１導電型の駆動用トランジスタおよび１対の第２導電型
の負荷トランジスタを有するメモリセルを備えている。
さらに、半導体記憶装置は、主表面を有する半導体基板
と、その半導体基板上に形成された絶縁層と、その絶縁
層上に配列された第１薄膜トランジスタ群と、その第１
薄膜トランジスタ群の表面上を覆う層間絶縁層と、その
層間絶縁層上に配列された第２薄膜トランジスタ群とを
備えている。第１薄膜トランジスタ群は、１対の駆動用
トランジスタの少なくとも１つを含む。第２薄膜トラン
ジスタ群は、１対の負荷トランジスタを含む。
【００１２】請求項２に従った半導体記憶装置は、フリ
ップフロップ回路を構成する１対の第１導電型の駆動用
トランジスタおよび１対の第２導電型の負荷トランジス
タと、１対の第１導電型のアクセストランジスタとを有
するメモリセルを備えている。さらに、半導体記憶装置
は、主表面を有する半導体基板と、その半導体基板上に
形成された絶縁層と、その絶縁層上に配列された第１薄
膜トランジスタ群と、その第１薄膜トランジスタ群の表
面上を覆う層間絶縁層と、その層間絶縁層上に配列され
た第２薄膜トランジスタ群とを備える。第１薄膜トラン
ジスタ群は、１対の駆動用トランジスタと１対のアクセ
ストランジスタとを含む。第２薄膜トランジスタ群は、
１対の負荷トランジスタを含む。
【００１３】請求項３によれば、請求項１または２に記
載された半導体記憶装置において、第１薄膜トランジス
タ群に含まれるトランジスタは、絶縁層上の第１半導体
層中に形成された１対の不純物領域を含み、第２薄膜ト
ランジスタ群に含まれるトランジスタは、層間絶縁層上
の第２半導体層中に形成された１対の不純物領域を含
む。また、第１薄膜トランジスタ群に含まれる駆動用ト
ランジスタのゲート電極と第２薄膜トランジスタ群に含
まれる負荷トランジスタのゲート電極は、共通の層で形
成される。第１薄膜トランジスタ群に含まれる第１の半
導体層と第２薄膜トランジスタ群に含まれる第２の半導
体層とは、その共通の層を挟んで対向配置されている。
【００１４】請求項４に従った半導体記憶装置は、フリ
ップフロップ回路を構成する１対の第１導電型の駆動用
トランジスタおよび１対の第２導電型の負荷トランジス
タと、１対の第１導電型のアクセストランジスタとを有
するメモリセルを備えている。半導体記憶装置は、半導
体基板と、第１トランジスタ群と、層間絶縁層と、第２
トランジスタ群とを備えている。第１トランジスタ群
は、半導体基板の主表面に形成された１対のアクセスト
ランジスタと、１対の前記駆動用トランジスタの一方と
を有する。層間絶縁層は、第１トランジスタ群の表面上
を覆う。第２トランジスタ群は、層間絶縁層上に形成さ
れた１対の駆動用トランジスタの他方と、１対の負荷ト
ランジスタとを有する。第１トランジスタ群の各々のト
ランジスタは、半導体基板中に形成された１対の不純物
領域を有するＭＩＳ型トランジスタである。第２トラン
ジスタ群の各々のトランジスタは、層間絶縁層上の半導
体層中に形成された１対の不純物領域を有する薄膜トラ
ンジスタである。
【００１５】請求項５によれば、請求項４に記載の半導
体記憶装置において、第２トランジスタ群に含まれる駆
動用トランジスタの他方が、層間絶縁層上の第１の半導
体層中に形成された１対の不純物領域を含み、第２トラ
ンジスタ群に含まれる負荷トランジスタの各々は、第１
の半導体層の上の第２の半導体層中に形成された１対の
不純物領域を含む。第２トランジスタ群に含まれる負荷
トランジスタの一方のゲート電極と駆動用トランジスタ
の他方のゲート電極とは、共通の層で形成される。第２
トランジスタ群に含まれる第１の半導体層と第２の半導
体層とは、共通の層を挟んで対向配置されている。請求
項６に従った半導体記憶装置は、第１のビット線と、第
２のビット線とをさらに備える。第１のビット線は、ア
クセストランジスタの一方に含まれる半導体基板中に形
成された不純物領域の一方に接続されている。第２のビ
ット線は、アクセストランジスタの他方に含まれる、半
導体基板中に形成された不純物領域の一方に接続されて
いる。請求項７に従った半導体記憶装置は、半導体基板
の主表面上に形成されたメモリセルを備えている。その
メモリセルは、フリップフロップ回路を構成する第１と
第２の第１導電型の駆動用トランジスタ、および第１と
第２の第２導電型の負荷トランジスタと、単一のアクセ
ストランジスタと、ビット線とを含む。第１の駆動用ト
ランジスタと第１の負荷トランジスタとは第１のノード
で相互接続されており、第２の駆動用トランジスタと第
２の負荷トランジスタとは第２のノードで相互接続され
ている。単一のアクセストランジスタは、フリップフロ
ップ回路の第１のノードに接続されている。第１と第２
の負荷トランジスタと第２の駆動用トランジスタは薄膜
トランジスタである。ビット線はアクセストランジスタ
の不純物領域に接続されている。請求項８に従った半導
体記憶装置は、フリップフロップ回路を構成する１対の
第１導電型の駆動用トランジスタおよび１対の第２導電
型の負荷トランジスタと、１対のアクセストランジスタ
とを有するメモリセルを備えている。半導体記憶装置
は、主表面を有する半導体基板と、その半導体基板の主
表面に形成された駆動用トランジスタの一方を有する第
１トランジスタ群と、その第１トランジスタ群の表面上
を覆う層間絶縁層と、その層間絶縁層上に形成された駆
動用トランジスタの他方と１対のアクセストランジスタ
と１対の負荷トランジスタとを有する第２トランジスタ
群とを備えている。第１トランジスタ群の各々のトラン
ジスタは、半導体基板中に形成された１対の不純物領域
を有するＭＩＳ型トランジスタである。第２トランジス
タ群の各々のトランジスタは、層間絶縁層上の半導体層
中に形成された１対の不純物領域を有する薄膜トランジ
スタである。請求項９に従った半導体記憶装置はメモリ
セルを備え、そのメモリセルが、第１導電型の第１の駆
動用トランジスタと、第１導電型の第２の駆動用トラン
ジスタと、第２導電型の第１の負荷トランジスタと、第
２導電型の第２の負荷トランジスタと、第１導電型の第
１のアクセストランジスタと、第１導電型の第２のアク
セストランジスタとを備えている。第１の駆動用トラン
ジスタは、第１の記憶ノードと第１の電位ノードとの間
に接続され、ゲート電極が第２の記憶ノードに接続され
たＭＩＳ型トランジスタからなる。第２の駆動用トラン
ジスタは、第２の記憶ノードと第１の電位ノードとの間
に接続され、ゲート電極が第１の記憶ノードに接続され
た薄膜トランジスタからなる。第１の負荷トランジスタ
は、第１の記憶ノードと第２の電位ノードとの間に接続
された薄膜トランジスタからなる。第２の負荷トランジ
スタは、第２の記憶ノードと第２の電位ノードとの間に
接続された薄膜トランジスタからなる。第１のアクセス
トランジスタは、第１の記憶ノードとビット線対の一方
との間に接続され、ゲート電極が第１のワード線に接続
されている。第２のアクセストランジスタは、第２の記
憶ノードとビット線対の他方との間に接続され、ゲート
電極が第１のワード線と異なる第２のワード線に接続さ
れている。請求項１０に従った半導体記憶装置はメモリ
セルを備え、そのメモリセルが、第１導電型の第１の駆
動用トランジスタと、第１導電型の第２の駆動用トラン
ジスタと、第２導電型の第１の負荷トランジスタと、第
２導電型の第２の負荷トランジスタと、第１のアクセス
トランジスタと、第２のアクセストランジスタとを備え
ている。第１の駆動用トランジスタは、第１の記憶ノー
ドと接地電位ノードとの間に接続され、ゲート電極が第
２の記憶ノードに接続されている。第２の駆動用トラン
ジスタは、第２の記憶ノードと接地電位ノードとの間に
接続され、ゲート電極が第１の記憶ノードに接続されて
いる。第１の負荷トランジスタは、第１の記憶ノードと
電源電位との間に接続されている。第２の負荷トランジ
スタは、第２の記憶ノードと電源電位との間に接続され
ている。第１のアクセストランジスタは、第１の記憶ノ
ードとビット線ノードとの間に接続され、ゲート電極が
第１のワード線に接続されている。第２のアクセストラ
ンジスタは、第２の記憶ノードと同一のビット線ノード
との間に接続され、ゲート電極が第１のワード線と異な
る第２のワード線に接続されている。第１と第２の負荷
トランジスタは薄膜トランジスタである。第１のアクセ
ストランジスタに対する第１の駆動用トランジスタの電
流駆動能力の比率βは１．５である。請求項１１に従っ
た半導体記憶装置はメモリセルを備え、そのメモリセル
が、第１導電型の第１の駆動用トランジスタと、第１導
電型の第２の駆動用トランジスタと、第２導電型の第１
の負荷トランジスタと、第２導電型の第２の負荷トラン
ジスタと、第１導電型の第１のアクセストランジスタ
と、第１導電型の第２のアクセストランジスタとを備え
ている。第１の駆動用トランジスタは、第１の記憶ノー
ドと第１の電位ノードとの間に接続され、ゲート電極が
第２の記憶ノードに接続されている。第２の駆動用トラ
ンジスタは、第２の記憶ノードと第１の電位ノードとの
間に接続され、ゲート電極が第１の記憶ノードに接続さ
れている。第１の負荷トランジスタは、第１の記憶ノー
ドと第２の電位ノードとの間に接続されている。第２の
負荷トランジスタは、第２の記憶ノードと第２の電位ノ
ードとの間に接続されている。第１のアクセストランジ
スタは、第１の記憶ノードとビット線との間に接続さ
れ、ゲート電極が第１のワード線に接続されている。第
２のアクセストランジスタは、第２の記憶ノードと同一
のビット線との間に接続され、ゲート電極が第１のワー
ド線と異なる第２のワード線に接続されている。第１の
駆動用トランジスタと第１と第２のアクセストランジス
タとは、ＭＩＳ型トランジスタである。第２の駆動用ト
ランジスタと第１と第２の負荷トランジスタとは、薄膜
トランジスタである。請求項１２に従った半導体記憶装
置は、半導体基板の主表面上に隣接して形成される２つ
のメモリセルを備えている。２つのメモリセルの各々は
１対の駆動用トランジスタと１対の負荷素子とを含む。
半導体記憶装置は接地線を備えている。接地線は２つの
メモリセルの間の半導体基板の主表面上に配置され、メ
モリセルの駆動用トランジスタのソースまたはドレイン
電極の一方が接地線に接続されている。負荷素子は薄膜
トランジスタである。接地線は金属層から形成される。
メモリセルの各々は１本のビット線に接続されている。
そのビット線は接地線に並行に配置されている。請求項
１３に従った半導体記憶装置のデータの読み出しおよび
書き込み方法は、以下のように構成された半導体記憶装
置のデータの読み出しおよび書き込み方法である。その
半導体記憶装置は、第１の記憶ノードと第１の電位ノー
ドとの間に接続され、ゲート電極が第２の記憶ノードに
接続された第１導電型の第１の駆動用トランジスタと、
第２の記憶ノードと第１の電位ノードとの間に接続さ
れ、ゲート電極が第１の記憶ノードに接続された第１導
電型の第２の駆動用トランジスタと、第１の記憶ノード
と第２の電位ノードとの間に接続された第１の負荷素子
と、第２の記憶ノードと第２の電位ノードとの間に接続
された第２の負荷素子と、第１の記憶ノードとビット線
対の一方との間に接続され、ゲート電極が第１のワード
線に接続された第１のアクセストランジスタと、第２の
記憶ノードとビット線対の他方との間に接続され、ゲー
ト電極が第２のワード線に接続された第２のアクセスト
ランジスタとを含むメモリセルを備えている。その半導
体記憶装置のデータの読み出し時には第１のアクセスト
ランジスタを動作させ、書き込み時には第１のアクセス
トランジスタにより第１の記憶ノードをＬｏｗレベルに
する、または第２のアクセストランジスタにより第２の
記憶ノードをＬｏｗレベルにする。請求項１４に従った
半導体記憶装置のデータの読み出しおよび書き込み方法
は、以下のように構成された半導体記憶装置のデータの
読み出しおよび書き込み方法である。その半導体記憶装
置は、第１の記憶ノードと第１の電位ノードとの間に接
続され、ゲート電極が第２の記憶ノードに接続された第
１導電型の第１の駆動用トランジスタと、第２の記憶ノ
ードと第１の電位ノードとの間に接続され、ゲート電極
が第１の記憶ノードに接続された第１導電型の第２の駆
動用トランジスタと、第１の記憶ノードと第２の電位ノ
ードとの間に接続された第１の負荷素子と、第２の記憶
ノードと第２の電位ノードとの間に接続された第２の負
荷素子と、第１の記憶ノードとビット線との間に接続さ
れ、ゲート電極が第１のワード線に接続された第１のア
クセストランジスタと、第２の記憶ノードと同一のビッ
ト線との間に接続され、ゲート電極が第２のワード線に
接続された第２のアクセストランジスタとを含むメモリ
セルを備えている。その半導体記憶装置のデータの読み
出し時には第１のアクセストランジスタを動作させ、書
き込み時には第１のアクセストランジスタにより第１の
記憶ノードをＬｏｗレベルにする、または第２のアクセ
ストランジスタにより第２の記憶ノードをＬｏｗレベル
にする。
【００１６】
【作用】請求項１に従った半導体記憶装置においては、
少なくとも１つの駆動用トランジスタと、１対の負荷ト
ランジスタが薄膜トランジスタで構成されている。この
ように最小限に薄膜トランジスタを採用することによ
り、メモリセルサイズの縮小化と記憶データの読出動作
の安定化を図ることができる。
【００１７】請求項２に従った半導体記憶装置において
は、メモリセルを構成する６つのトランジスタが薄膜ト
ランジスタで構成されている。そして、各薄膜トランジ
スタ群間を層間絶縁層で埋込むことにより、素子分離が
行なわれている。これにより、従来のＬＯＣＯＳ膜を用
いた素子分離構造を排除することにより、素子間分離領
域の縮小化を図ることができる。また、アクセストラン
ジスタが薄膜トランジスタで構成されているので、狭チ
ャネル効果を抑制することができ、動作を安定化させる
ことができる。このようにして、メモリセルサイズの縮
小化とともに動作の安定化を図ることができる。
【００１８】さらに、請求項３に従った半導体記憶装置
においては、駆動用トランジスタのゲート電極と負荷ト
ランジスタのゲート電極が共通の層で形成され、第１薄
膜トランジスタ群を構成する第１の半導体層と第２薄膜
トランジスタ群を構成する第２の半導体層とが、その共
通の層を挟んで対向配置されている。これにより、メモ
リセルサイズをさらに縮小化することができる。
【００１９】請求項４〜６に従った半導体記憶装置によ
れば、少なくとも、１つの駆動用トランジスタと１対の
負荷トランジスタとが薄膜トランジスタで構成されてい
るので、メモリセルサイズの縮小化とともに読み出し動
作の安定化を図ることができる。請求項７に従った半導
体記憶装置においては、メモリセルを構成する６つのト
ランジスタのうち、１つのアクセストランジスタを省略
することにより、メモリセルサイズの縮小化を図ること
ができる。請求項８に従った半導体記憶装置において
は、アクセストランジスタが薄膜トランジスタで構成さ
れている。そのため、狭チャネル効果を抑制することが
できる。また、１つの駆動用トランジスタ以外の他のト
ランジスタが薄膜トランジスタによって構成されている
ので、メモリセルサイズの縮小化を図ることができる。
さらに、１つの駆動用トランジスタと１対の負荷トラン
ジスタが薄膜トランジスタで構成されているので、読み
出し動作を安定化させることができる。 請求項９に従っ
た半導体記憶装置においては、１つの駆動用トランジス
タと１対の負荷トランジスタとが薄膜トランジスタから
構成されている。このように最小限度に薄膜トランジス
タを採用することにより、メモリセルサイズの縮小化と
ともに読み出し動作の安定化を図ることができる。 請求
項１０に記載された半導体記憶装置によれば、１つのメ
モリセルに１本のビット線が配置されているため、配線
のピッチを緩和することができる。また、第１の駆動用
トランジスタのチャネル幅を小さくすることができ、そ
れによってメモリセルサイズを小さくすることができ
る。請求項１１に従った半導体記憶装置においては、少
なくとも１つの駆動用トランジスタと１対の負荷トラン
ジスタが薄膜トランジスタで構成されている。このよう
に最小限度の薄膜トランジスタを採用することにより、
メモリセルが構成されるので、読み出し動作の安定化と
ともにメモリセルサイズの縮小化を図ることができる。
さらに、１つのメモリセルに１本のビット線が配置され
ているので、配線のピッチを緩和することができる。請
求項１２に従った半導体記憶装置においては、メモリセ
ルの各々に１本のビット線が配置され、その接地線が２
つのメモリセルの間に配置されているので、メモリセル
に対する接地電位が安定する。請求項１３と１４に従っ
た半導体記憶装置のデータの読み出しおよび書き込み方
法によれば、低い電圧で動作させるときに安定した書き
込み動作を行なうことができる。
【００２０】
【実施例】以下、この発明の実施例について図を用いて
詳細に説明する。
【００２１】図１および図２は、この発明の第１の実施
例によるＳＲＡＭのメモリセルの平面構造図である。図
１は下層側の平面構造図であり、図２は上層側の平面構
造図である。また図５は図１および図２中の切断線Ｂ−
Ｂに沿った方向からの断面構造図であり、図６は図１お
よび図２中の切断線Ｃ−Ｃに沿った方向からの断面構造
図である。第１の実施例によるメモリセルは、１対のア
クセストランジスタＱ 3 、Ｑ4 、ドライバトランジスタ
Ｑ1 、Ｑ2 および負荷トランジスタＱ5 、Ｑ6のすべて
が薄膜トランジスタで構成されている。このメモリセル
の等価回路は図３９に示されるものと同等である。
【００２２】この図３９を参照して、さらに図１、図
２、図５および図６を参照してメモリセルの構造につい
て説明する。シリコン基板３２の主表面上には絶縁層３
３ａが形成されている。そして、この絶縁層３３ａの表
面上に１対のアクセストランジスタＱ3 、Ｑ4 と１対の
ドライバトランジスタＱ1 、Ｑ2 とが配置されている。
４つのトランジスタＱ1 〜Ｑ4 はｎ型の薄膜トランジス
タで構成されている。アクセストランジスタＱ3 は多結
晶シリコン層中に形成された１対のソース・ドレイン領
域１、３とチャネル領域２およびゲート電極１０とを有
している。また、アクセストランジスタＱ4 は多結晶シ
リコン層中に形成された１対のソース・ドレイン領域
６、８とチャネル領域７およびゲート電極１０を有して
いる。ドライバトランジスタＱ1 は多結晶シリコン層中
に形成された１対のソース・ドレイン領域３、５とチャ
ネル領域４およびゲート電極１１を有している。ドライ
バトランジスタＱ2 は多結晶シリコン層中に形成された
１対のソース・ドレイン領域８、５とチャネル領域９お
よびゲート電極１２を有している。これらの４つのトラ
ンジスタＱ1 〜Ｑ4 の表面上は第１層間絶縁層３３ｂで
覆われている。
【００２３】そして第１層間絶縁層３３ｂの表面上には
１対のｐ型の負荷トランジスタＱ5 、Ｑ6 が形成されて
いる。負荷トランジスタＱ5 は１対のソース・ドレイン
領域１３、１５とチャネル領域１４およびゲート電極１
１を有している。なお、負荷トランジスタＱ5 のゲート
電極１１はドライバトランジスタＱ1 のゲート電極と共
用している。また、負荷トランジスタＱ6 は１対のソー
ス・ドレイン領域１３、１７とチャネル領域１６および
ゲート電極１２を有している。負荷トランジスタＱ6 の
ゲート電極１２はドライバトランジスタＱ2 のゲート電
極を共用している。この負荷トランジスタＱ5 、Ｑ6 の
表面上は第２層間絶縁層３３ｃで覆われている。
【００２４】第２層間絶縁層１３ｃの表面上には１対の
ビット線１０７、１０８が形成されている。ビット線１
０７はコンタクト２６を通してアクセストランジスタＱ
3 のソース・ドレイン領域１に接続されている。また、
ビット線１０８はコンタクト２７を通してアクセストラ
ンジスタＱ4 のソース・ドレイン領域６に接続されてい
る。負荷トランジスタＱ5 のソース・ドレイン領域１５
は、コンタクト２０を通してアクセストランジスタＱ3
とドライバトランジスタＱ1 とが共用するソース・ドレ
イン領域３に接続されている。コンタクト２３は負荷ト
ランジスタＱ5 のソース・ドレイン領域１５と配線層１
８とを接続する。コンタクト２２は配線層１８と負荷ト
ランジスタＱ6 のゲート電極１２とを接続する。コンタ
クト２１は負荷トランジスタＱ6 のソース・ドレイン領
域１７と負荷トランジスタＱ5 のゲート電極１１とを接
続する。コンタクト１９は負荷トランジスタＱ5 のゲー
ト電極１１とドライバトランジスタＱ2 のソース・ドレ
イン領域８とを接続する。
【００２５】図３は、第１の実施例に使用される薄膜ト
ランジスタの典型的な断面構造を模式的に示した構造図
である。さらに、図４は図３に示される薄膜トランジス
タの電気特性を示している。
【００２６】このように、メモリセルの６つのトランジ
スタのすべてを薄膜トランジスタで形成したために、ア
クセストランジスタが狭チャネル効果の影響を受けてし
きい値電圧が上昇することを防止することができる。こ
のために、ドライバトランジスタとアクセストランジス
タとの駆動能力比βが大きくなるようにアクセストラン
ジスタおよびドライバトランジスタの寸法を決定するこ
とができる。これにより安定した読出動作が可能なメモ
リセルを構成することができる。
【００２７】次に第２の実施例について説明する。図１
７は第２の実施例によるメモリセルの等価回路図であ
る。図１７に示されるように、第２の実施例によるメモ
リセルは、１対のアクセストランジスタＱ3 、Ｑ4 と１
つのドライバトランジスタＱ1 とが基板表面に形成され
るＭＯＳトランジスタで構成され、残りの１つのドライ
バトランジスタＱ2 と１対の負荷トランジスタＱ5 、Ｑ
6 とが薄膜トランジスタで構成されている。図７ないし
図１０は、メモリセルの平面構造図であり、図１１ない
し図１６はメモリセルの断面構造図である。この例によ
るメモリセルは、複数の多結晶シリコン層が層間絶縁層
を介在して多層に積層された構造を有している。したが
って、平面構造図の図７ないし図１０は複数の積層され
た多結晶シリコン層の各層に対応して下層側から順に示
されている。また、図１１は、図７ないし図１０中の切
断線Ｄ−Ｄに沿った方向からの断面構造図であり、図１
２は図８中の切断線Ｈ−Ｈに沿った方向からの断面構造
図であり、図１３は図７中の切断線Ｅ−Ｅに沿った方向
からの断面構造図であり、図１４は図７中の切断線Ｇ−
Ｇに沿った方向からの断面構造図であり、図１５は図７
中の切断線Ｆ−Ｆに沿った方向からの断面構造図であ
り、さらに図１６は図９中の切断線Ｉ−Ｉに沿った方向
からの断面構造図である。
【００２８】図７ないし図１６を参照して、シリコン基
板１００の主表面には１対のアクセストランジスタ
Ｑ3 、Ｑ4 、と１つのドライバトランジスタＱ1 とが配
置されている。アクセストランジスタＱ3 は１対のソー
ス・ドレイン領域３１、３２とゲート電極３３とを有す
る。アクセストランジスタＱ4 は１対のソース・ドレイ
ン領域３６、３７とゲート電極３８とを有する。ドライ
バトランジスタＱ1 は、１対のソース・ドレイン領域３
２（２１）、２２とゲート電極２３とを有する。これら
の３つのトランジスタはシリコン基板表面に形成される
ｎ型のＭＯＳトランジスタから構成される。
【００２９】シリコン基板１００の上層に形成された他
のドライバトランジスタＱ2 と２つの負荷トランジスタ
Ｑ5 は薄膜トランジスタから構成される。ドライバトラ
ンジスタＱ2 は多結晶シリコン層Ｌ２中に形成された１
対のソース・ドレイン領域２６、２７とゲート電極２８
とを有する。負荷トランジスタＱ5 、Ｑ6 はドライバト
ランジスタＱ2 のさらに上層に積層されている。図９に
おいて負荷トランジスタＱ5 は多結晶シリコン層Ｌ４中
に形成された１対のソース・ドレイン領域４７、４１と
ゲート電極４３を有する。負荷トランジスタＱ6 は多結
晶シリコン層Ｌ４中に形成された１対のソース・ドレイ
ン領域４７、４６とゲート電極４８（２８）を有する。
負荷トランジスタＱ6 のゲート電極４８はドライバトラ
ンジスタＱ2 のゲート電極２８と共用している。
【００３０】負荷トランジスタＱ5 、Ｑ6 の上層にはさ
らにビット線１０７、１０８が配置されている。ビット
線１０７はコンタクト５６を通してアクセストランジス
タＱ 3 のソース・ドレイン領域３１に接続されている。
ビット線１０８はコンタクト５７を通してアクセストラ
ンジスタＱ4 のソース・ドレイン領域３７に接続されて
いる。コンタクト５１は、アクセストランジスタＱ3 と
ドライバトランジスタＱ1 とが共用するソース・ドレイ
ン領域３２（２１）と、ドライバトランジスタＱ2 かつ
負荷トランジスタＱ6 のゲート電極２８（４８）とを接
続する。コンタクト５２は、ドライバトランジスタＱ1
のゲート電極２３とドライバトランジスタＱ2 のソース
・ドレイン領域２６とを接続する。コンタクト５４は、
アクセストランジスタＱ4 のソース・ドレイン領域３６
と負荷トランジスタＱ5 のゲート電極４３とを接続す
る。さらにコンタクト５３は、負荷トランジスタＱ6 の
ゲート電極４８と負荷トランジスタＱ5 のソース・ドレ
イン領域４１とを接続する。コンタクト５８は負荷トラ
ンジスタＱ5 のゲート電極４３と負荷トランジスタＱ 6
のソース・ドレイン領域４６とを接続する。
【００３１】次に第２の実施例によるメモリセルの読出
時の動作について説明する。図１８（ａ）、（ｂ）は図
１７に示されるメモリセルの等価回路において読出特性
に関する２つのインバータ回路を示したものである。こ
こで従来の例と異なる点は、図１８（ｂ）に示されるイ
ンバータ回路が、２つの薄膜トランジスタのみで構成さ
れるＣＭＯＳインバータ回路に変わった点である。メモ
リセルの読出特性は、ビット線１０７およびワード線１
０９ａをＶｃｃに固定し、ワード線１０９ｂをＧＮＤに
固定して求める。図１９は、このようにして求めたメモ
リセルの読出特性曲線である。図１９は、ドライバトラ
ンジスタＱ1 とアクセストランジスタＱ 3 との電流駆動
能力比βが１．５程度の低い場合の読出特性を示してい
る。横軸は記憶ノード１１５の電圧、縦軸は記憶ノード
１１４の電圧を示している。図１９において、図１８
（ａ）の記憶ノード１１５の電圧を変化させたときの記
憶ノード１１４の電圧特性が曲線α3で示されている。
また、図１８（ｂ）の記憶ノード１１４の電圧を変化さ
せたときの電圧特性が曲線γ3 で示されている。曲線α
3 と曲線γ3 とは３つの交点Ｐ1 、Ｐ2 、Ｐ3を有す
る。そして、このメモリセルは交点Ｐ1 またはＰ3 の点
で安定する。Ｐ1 の点では記憶ノード１１５が“Ｈｉｇ
ｈ”データを記憶し、Ｐ3 の点では記憶ノード１１４が
“Ｈｉｇｈ”データを記憶していることに対応する。な
お、Ｐ2 の点は不安定点であり、読出動作時にこの点で
とどまることがない。
【００３２】本実施例によるメモリセルは、図１８
（ｂ）に示すインバータ回路がＣＭＯＳ回路であるた
め、ある電圧（約１／２Ｖｃｃ電圧）で各記憶ノードの
電圧がＨｉｇｈレベルからＬｏｗレベル、またはその逆
に急激に変化する。このため、曲線γ3 に示すような電
圧特性が得られ、この結果、メモリセルの目と称される
円ｈを大きく確保することができる。このために、メモ
リセルからのデータの読出時に、安定した動作を行なう
ことができる。すなわち、駆動能力比βが小さい場合で
あっても、ｎ型の薄膜トランジスタで形成したドライバ
トランジスタとｐ型の薄膜トランジスタで形成した負荷
トランジスタとによりＣＭＯＳの特性を用いることがで
き、これによって読出動作を安定させることができる。
【００３３】また、メモリセルへのデータの書込動作時
においては、たとえば記憶ノード１１４をＨｉｇｈレベ
ルにするためには、アクセストランジスタＱ4 のみを動
作させ、ビット線１０８をＬｏｗレベルにすることによ
って記憶ノード１１５がＬｏｗレベルとなり、記憶ノー
ド１１４がＨｉｇｈレベルとなる。また、記憶ノード１
１５をＨｉｇｈレベルにするためには、アクセストラン
ジスタＱ3 のみを動作させ、ビット線１０７をＬｏｗレ
ベルにすることによって、記憶ノード１１４がＬｏｗレ
ベルとなり記憶ノード１１５がＨｉｇｈレベルに設定さ
れる。
【００３４】また、この例においては、アクセストラン
ジスタＱ3 とＱ4 の２つのトランジスタが同時に動作す
ることがない。したがって、ビット線１０７、１０８を
１本に共用することができる。
【００３５】第３の実施例は、上記のような単一のビッ
ト線を有するメモリセルに関するものである。図２５
は、第３の実施例によるメモリセルの等価回路図であ
る。図示されるように、１対のアクセストランジスタＱ
3 、Ｑ4 のソース・ドレイン領域は共通のビット線１０
７に接続されている。なお、メモリセルを構成する６つ
のトランジスタは第２の実施例と同様の構成を有してい
る。図２０ないし図２３はメモリセルの平面構造図であ
り、多層積層構造を有するメモリセルの平面構造を下層
側から順に各層ごとに示している。また、図２４は切断
線Ｊ−Ｊに沿った方向からの断面構造図である。
【００３６】図２５を引用し、さらに図２０ないし図２
４を参照して、シリコン基板１００の主表面には１対の
アクセストランジスタＱ3 、Ｑ4と１つのドライバトラ
ンジスタＱ1 とが配置されている。さらにその上層には
薄膜トランジスタからなる１つのドライバトランジスタ
Ｑ2 が配置されている。さらにその上層には薄膜トラン
ジスタからなる負荷トランジスタＱ5 、Ｑ6 が配置され
ている。さらに、その上方には１本のビット線１０７と
これと平行に延びるＧＮＤ線１１２が配置されている。
ビット線１０７は、コンタクト６５を通してアクセスト
ランジスタＱ3のソース・ドレイン領域３１に接続さ
れ、さらにコンタクト６６を通してアクセストランジス
タＱ4 のソース・ドレイン領域３７に接続されている。
なお、図中において第２の実施例と同一符号は同一要素
を示している。このように、ビット線１０７を１本の共
通配線とすることにより、従来用いられていた２本のビ
ット線の他方をＧＮＤ線として用いることができる。そ
して、各メモリセルごとにＧＮＤ線１１２からコンタク
トをとることが可能となった。従来のメモリセルのＧＮ
Ｄ線用の金属配線は、複数のメモリセル（たとえば８つ
のメモリセル）ごとに接続されていたため、この接続か
ら離れたメモリセルではＧＮＤが浮上がるという問題が
あった。しかしながら、本実施例のように各メモリセル
ごとにＧＮＤ線にコンタクトをとることが可能となり、
従来の問題点を解消することができる。
【００３７】また、変形例として、互いに隣接する２つ
のメモリセルに１本のＧＮＤ配線を設けてもよい。
【００３８】また、図３４に示す等価回路図のように、
アクセストランジスタ（１０３）１つのみにしてもよ
い。この場合は、第３の実施例を示す図２０ないし図２
３の平面図を参照すれば、アクセストランジスタＱ４を
構成する部分（３６，３７，３８，６６）がなく、この
部分を分離領域１２４にすることによって、１つのアク
セストランジスタのみを備えたＳＲＡＭのメモリセルを
実現することができる。
【００３９】さらに、第４の実施例として、図３４に示
される等価回路においてドライバトランジスタＱ2 を薄
膜ポリシリコンから形成せずに、シリコン基板１００に
形成してもよい。このときの等価回路は図３５に示され
る。このときの平面構造図を図２６ないし図２９、断面
構造図を図３０ないし図３３に示す。図３０は、図２６
ないし図２９の中の切断線Ｋ−Ｋに沿った方向からの断
面構造図である。図３１は、図２６中の切断線Ｍ−Ｍに
沿った方向からの断面構造図である。図３２は、図２６
中の切断線Ｎ−Ｎに沿った方向からの断面構造図であ
る。図３３は、図２８中の切断線Ｌ−Ｌに沿った方向か
らの断面構造図である。この実施例では、図２７に示す
多結晶シリコン層Ｌ２で構成されるポリパッド１４９、
１５０が負荷トランジスタのソース・ドレイン領域とド
ライバトランジスタのソース・ドレイン領域を接続する
役割を果たしている。
【００４０】なお、図中において第２実施例と同一符号
は同一要素を示している。このように、ドライバトラン
ジスタＱ2 をシリコン基板に形成してもＳＲＡＭのメモ
リセルを実現することは可能である。
【００４１】また、以上の実施例以外に、アクセストラ
ンジスタの少なくとも１つと１対の負荷トランジスタを
薄膜トランジスタで構成する、あるいは１対のアクセス
トランジスタとドライバトランジスタの一方と１対の負
荷トランジスタとを薄膜トランジスタで構成する等、種
々の組合わせを採用したＳＲＡＭのメモリセルも容易に
実現することができる。特に、アクセストランジスタを
薄膜トランジスタで構成した場合、半導体基板に形成し
たときに引き起こされる狭チャネル効果やバックゲート
効果を無視することができ、読出動作のマージンを広げ
ることができ、読出動作を安定化させることが可能にな
る。
【００４２】図３６は、図１７で示されるＳＲＡＭのメ
モリセルにおいて１対のアクセストランジスタＱ3 、Ｑ
4 と１対の負荷トランジスタＱ5 、Ｑ6 を薄膜トランジ
スタで構成する場合を示す等価回路図である。また、図
３７は、１つのドライバトランジスタＱ2 と１対のアク
セストランジスタＱ3 、Ｑ4 と１対の負荷トランジスタ
Ｑ5 、Ｑ6 とを薄膜トランジスタで構成する場合の等価
回路を示す。さらに、図３８は、図３４に示されるＳＲ
ＡＭのメモリセルにおいて、１つのアクセストランジス
タＱ3 も薄膜トランジスタで構成した場合の等価回路図
である。
【００４３】また、図３６、図３７および図３８に示す
ようにアクセストランジスタを薄膜トランジスタで構成
する場合においては、たとえば、図３７に示されるよう
にアクセストランジスタＱ3 、Ｑ4 をｐチャネルＭＯＳ
トランジスタで構成してもよい。
【００４４】
【発明の効果】請求項１に記載の半導体記憶装置によれ
ば、メモリセルの縮小化とともに読出動作の安定化を図
ることができる。
【００４５】請求項２に記載された半導体記憶装置によ
れば、メモリセルを構成するすべてのトランジスタを薄
膜トランジスタで構成することにより、メモリセルサイ
ズの縮小化を図ることができるとともに、アクセストラ
ンジスタの狭チャネル効果を抑制することができ、動作
の安定化を図ることができる。
【００４６】請求項３に記載された半導体記憶装置によ
れば、メモリセルサイズの縮小化を図ることができる。
【００４７】請求項４〜６に記載の半導体記憶装置によ
れば、メモリセルサイズの縮小化とともに読み出し動作
の安定化を図ることができる。請求項７に記載の半導体
記憶装置によれば、１つのアクセストランジスタを省略
することにより、メモリセルサイズの縮小化を図ること
ができる。請求項８に記載の半導体記憶装置によれば、
メモリセルサイズの縮小化とともに読み出し動作の安定
化を図ることができる。 請求項９に記載の半導体記憶装
置によれば、メモリセルサイズの縮小化とともに読み出
し動作の安定化を図ることができる。 請求項１０に記載
の半導体記憶装置によれば、配線のピッチを緩和するこ
とができ、第１の駆動用トランジスタのチャネル幅を小
さくすることができ、それによってメモリセルサイズを
小さくすることができる。請求項１１に記載の半導体記
憶装置によれば、読み出し動作の安定化を図ることがで
きるとともに、メモリセルサイズを縮小することがで
き、配線のピッチも緩和することができる。請求項１２
に記載の半導体記憶装置によれば、メモリセルに対する
接地電位を安定化させることができる。請求項１３と１
４に記載の半導体記憶装置のデータの読み出しおよび書
き込み方法によれば、低い電圧で動作させるときに安定
した書き込み動作を行なうことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例によるＳＲＡＭのメモ
リセルの平面構造図である。
【図２】図１に示すメモリセルの上層部分の平面構造を
示す平面構造図である。
【図３】この発明に用いられる薄膜トランジスタの典型
的な構造を示す断面構造図である。
【図４】図３に示す薄膜トランジスタの電気特性を示す
電気特性図である。
【図５】図１および図２に示す切断線Ｂ−Ｂに沿った方
向からの断面構造図である。
【図６】図１および図２中の切断線Ｃ−Ｃに沿った方向
からの断面構造図である。
【図７】この発明の第２の実施例によるＳＲＡＭのメモ
リセルの平面構造図である。
【図８】図７に示すメモリセルの上層部分の平面構造図
である。
【図９】図８に示すメモリセルのさらに上層部分の平面
構造図である。
【図１０】図９に示すメモリセルのさらに上層部分の平
面構造図である。
【図１１】図７ないし図１０中の切断線Ｄ−Ｄに沿った
方向からの断面構造図である。
【図１２】図８中の切断線Ｈ−Ｈに沿った方向からの断
面構造図である。
【図１３】図７中の切断線Ｅ−Ｅに沿った方向からの断
面構造図である。
【図１４】図７中の切断線Ｇ−Ｇに沿った方向からの断
面構造図である。
【図１５】図７中の切断線Ｆ−Ｆに沿った方向からの断
面構造図である。
【図１６】図９中の切断線Ｉ−Ｉに沿った方向からの断
面構造図である。
【図１７】第２の実施例によるＳＲＡＭのメモリセルの
等価回路図である。
【図１８】図１７に示すフリップフロップ回路に含まれ
る２つのインバータ回路の等価回路図（ａ），（ｂ）で
ある。
【図１９】第２の実施例のメモリセルのデータの読出特
性曲線を示す図である。
【図２０】この発明の第３の実施例によるＳＲＡＭのメ
モリセルの平面構造図である。
【図２１】図２０に示すメモリセルのさらに上層の平面
構造を示す平面構造図である。
【図２２】図２１に示すメモリセルのさらに上層の平面
構造を示す平面構造図である。
【図２３】図２２に示すメモリセルのさらに上層の平面
構造を示す平面構造図である。
【図２４】図２０ないし図２３中の切断線Ｊ−Ｊに沿っ
た方向からの断面構造図である。
【図２５】第３の実施例によるＳＲＡＭのメモリセルの
等価回路図である。
【図２６】この発明の第４の実施例によるＳＲＡＭのメ
モリセルの平面構造図である。
【図２７】図２６に示すメモリセルのさらに上層の平面
構造を示す平面構造図である。
【図２８】図２７に示すメモリセルのさらに上層の平面
構造を示す平面構造図である。
【図２９】図２８に示すメモリセルのさらに上層の平面
構造を示す平面構造図である。
【図３０】図２６ないし図２９中の切断線Ｋ−Ｋに沿っ
た方向からの断面構造図である。
【図３１】図２６中の切断線Ｍ−Ｍに沿った方向からの
断面構造図である。
【図３２】図２６中の切断線Ｎ−Ｎに沿った方向からの
断面構造図である。
【図３３】図２８中の切断線Ｌ−Ｌに沿った方向からの
断面構造図である。
【図３４】アクセストランジスタが１つの場合のメモリ
セルを示す等価回路図である。
【図３５】図３４に示すメモリセルにおいて１対の負荷
トランジスタのみを薄膜トランジスタで構成した場合の
等価回路図である。
【図３６】図１７に示されるメモリセルにおいて１対の
アクセストランジスタと１対の負荷トランジスタとを薄
膜トランジスタで構成した場合の等価回路図である。
【図３７】図１７で示されるメモリセルにおいて１対の
アクセストランジスタと１対の負荷トランジスタと１つ
のドライバトランジスタを薄膜トランジスタで構成した
場合の等価回路図である。
【図３８】図３４で示されるメモリセルにおいて１つの
アクセストランジスタと１つのドライバトランジスタと
１対の負荷トランジスタを薄膜トランジスタで構成した
場合の等価回路図である。
【図３９】従来のＳＲＡＭのメモリセルの等価回路図で
ある。
【図４０】従来のＳＲＡＭのメモリセルの平面構造図で
ある。
【図４１】図４０に示すメモリセルのさらに上層の平面
構造を示す平面構造図である。
【図４２】図４１に示すメモリセルのさらに上層の平面
構造を示す平面構造図である。
【図４３】図４０ないし図４２中の切断線Ａ−Ａに沿っ
た方向からの断面構造図である。
【図４４】従来のメモリセルの素子間分離に用いられる
ＬＯＣＯＳ膜近傍の断面構造図である。
【図４５】従来の負荷トランジスタとして用いられる薄
膜トランジスタの典型的な断面構造を示す断面構造図で
ある。
【図４６】図４５に示す薄膜トランジスタの電気特性を
示す特性図である。
【図４７】図３９に示すフリップフロップ回路を２つの
インバータ回路に分解して示した等価回路図（ａ），
（ｂ）である。
【図４８】従来のメモリセルのデータの読出特性曲線を
示す図（ａ），（ｂ）である。
【符号の説明】
Ｑ1 、Ｑ2 ドライバトランジスタ Ｑ3 、Ｑ4 アクセストランジスタ Ｑ5 、Ｑ6 負荷トランジスタ １０７、１０８ ビット線 １０９ａ、１０９ｂ ワード線

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 フリップフロップ回路を構成する１対の
    第１導電型の駆動用トランジスタおよび１対の第２導電
    型の負荷トランジスタを有するメモリセルを備えた半導
    体記憶装置であって、 主表面を有する半導体基板と、 前記半導体基板上に形成された絶縁層と、 前記絶縁層上に配列された第１薄膜トランジスタ群と、 前記第１薄膜トランジスタ群の表面上を覆う層間絶縁層
    と、 前記層間絶縁層上に配列された第２薄膜トランジスタ群
    とを備え、 前記第１薄膜トランジスタ群は、１対の前記駆動用トラ
    ンジスタの少なくとも１つを含み、 前記第２薄膜トランジスタ群は、１対の前記負荷トラン
    ジスタを含む、半導体記憶装置。
  2. 【請求項２】 フリップフロップ回路を構成する１対の
    第１導電型の駆動用トランジスタおよび１対の第２導電
    型の負荷トランジスタと、１対の第１導電型のアクセス
    トランジスタとを有するメモリセルを備えた半導体記憶
    装置であって、 主表面を有する半導体基板と、 前記半導体基板上に形成された絶縁層と、 前記絶縁層上に配列された第１薄膜トランジスタ群と、 前記第１薄膜トランジスタ群の表面上を覆う層間絶縁層
    と、 前記層間絶縁層上に配列された第２薄膜トランジスタ群
    とを備え、 前記第１薄膜トランジスタ群は、１対の前記駆動用トラ
    ンジスタと１対の前記アクセストランジスタとを含み、 前記第２薄膜トランジスタ群は、１対の前記負荷トラン
    ジスタを含む、半導体記憶装置。
  3. 【請求項３】 前記第１薄膜トランジスタ群に含まれる
    トランジスタは、前記絶縁層上の第１半導体層中に形成
    された１対の不純物領域を含み、 前記第２薄膜トランジスタ群に含まれるトランジスタ
    は、前記層間絶縁層上の第２半導体層中に形成された１
    対の不純物領域を含み、 前記第１薄膜トランジスタ群に含まれる前記駆動用トラ
    ンジスタのゲート電極と前記第２薄膜トランジスタ群に
    含まれる前記負荷トランジスタのゲート電極は、共通の
    層で形成され、 前記第１薄膜トランジスタ群に含まれる前記第１の半導
    体層と前記第２薄膜トランジスタ群に含まれる前記第２
    の半導体層とは、前記共通の層を挟んで対向配置されて
    いる、請求項１または２に記載の半導体記憶装置。
  4. 【請求項４】 フリップフロップ回路を構成する１対の
    第１導電型の駆動用トランジスタおよび１対の第２導電
    型の負荷トランジスタと、１対の第１導電型のアクセス
    トランジスタとを有するメモリセルを備えた半導体記憶
    装置であって、 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された１対の前記ア
    クセストランジスタと、１対の前記駆動用トランジスタ
    の一方とを有する第１トランジスタ群と、 前記第１トランジスタ群の表面上を覆う層間絶縁層と、 前記層間絶縁層上に形成された１対の前記駆動用トラン
    ジスタの他方と、１対の前記負荷トランジスタとを有す
    る第２トランジスタ群とを備え、 前記第１トランジスタ群の各々のトランジスタは、前記
    半導体基板中に形成された１対の不純物領域を有するＭ
    ＩＳ型トランジスタであり、 前記第２トランジスタ群の各々のトランジスタは、前記
    層間絶縁層上の半導体層中に形成された１対の不純物領
    域を有する薄膜トランジスタである、半導体記憶装置。
  5. 【請求項５】 前記第２トランジスタ群に含まれる前記
    駆動用トランジスタの他方は、前記層間絶縁層上の第１
    の半導体層中に形成された１対の不純物領域を含み、 前記第２トランジスタ群に含まれる前記負荷トランジス
    タの各々は、前記第１の半導体層の上の第２の半導体層
    中に形成された１対の不純物領域を含み、 前記第２トランジスタ群に含まれる前記負荷トランジス
    タの一方のゲート電極と前記駆動用トランジスタの他方
    のゲート電極とは、共通の層で形成され、 前記第２トランジスタ群に含まれる前記第１の半導体層
    と前記第２の半導体層とは、前記共通の層を挟んで対向
    配置されている、請求項４に記載の半導体記憶装置。
  6. 【請求項６】 前記アクセストランジスタの一方に含ま
    れる前記半導体基板中に形成された前記不純物領域の一
    方に接続された第１のビット線と、 前記アクセストランジスタの他方に含まれる前記半導体
    基板中に形成された前記不純物領域の一方に接続された
    第２のビット線とをさらに備える、請求項４に記載の半
    導体記憶装置。
  7. 【請求項７】 半導体基板の主表面上に形成されたメモ
    リセルを備えた半導体記憶装置であって、 前記メモリセルは、 フリップフロップ回路を構成する第１と第２の第１導電
    型の駆動用トランジスタ、および第１と第２の第２導電
    型の負荷トランジスタとを含み、 前記第１の駆動用トランジスタと前記第１の負荷トラン
    ジスタとは第１のノードで相互接続されており、第２の
    駆動用トランジスタと第２の負荷トランジスタとは第２
    のノードで相互接続されており、 前記フリップフロップ回路の前記第１のノードに接続さ
    れた単一のアクセストランジスタとを含み、 前記第１と第２の負荷トランジスタと前記第２の駆動用
    トランジスタは薄膜トランジスタであり、 前記アクセストランジスタの不純物領域に接続されたビ
    ット線とを含む、半導体記憶装置。
  8. 【請求項８】 フリップフロップ回路を構成する１対の
    第１導電型の駆動用トランジスタおよび１対の第２導電
    型の負荷トランジスタと、１対のアクセストランジスタ
    とを有するメモリセルを備えた半導体記憶装置であっ
    て、 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された前記駆動用ト
    ランジスタの一方を有する第１トランジスタ群と、 前記第１トランジスタ群の表面上を覆う層間絶縁層と、 前記層間絶縁層上に形成された前記駆動用トランジスタ
    の他方と、１対の前記アクセストランジスタと、１対の
    前記負荷トランジスタとを有する第２トランジスタ群と
    を備え、 前記第１トランジスタ群の各々のトランジスタは、前記
    半導体基板中に形成された１対の不純物領域を有するＭ
    ＩＳ型トランジスタであり、 前記第２トランジスタ群の各々のトランジスタは、前記
    層間絶縁層上の半導体層中に形成された１対の不純物領
    域を有する薄膜トランジスタである、半導体記憶装置。
  9. 【請求項９】 メモリセルを備えた半導体記憶装置であ
    って、 前記メモリセルは、 第１の記憶ノードと第１の電位ノードとの間に接続さ
    れ、ゲート電極が第２の記憶ノードに接続されたＭＩＳ
    型トランジスタからなる第１導電型の第１の駆動用トラ
    ンジスタと、 前記第２の記憶ノードと前記第１の電位ノードとの間に
    接続され、ゲート電極が前記第１の記憶ノードに接続さ
    れた薄膜トランジスタからなる第１導電型の第２の駆動
    用トランジスタと、 前記第１の記憶ノードと第２の電位ノードとの間に接続
    された薄膜トランジスタからなる第２導電型の第１の負
    荷トランジスタと、 前記第２の記憶ノードと前記第２の電位ノードとの間に
    接続された薄膜トランジスタからなる第２導電型の第２
    の負荷トランジスタと、 前記第１の記憶ノードとビット線対の一方との間に接続
    され、ゲート電極が第１のワード線に接続された第１導
    電型の第１のアクセストランジスタと、 前記第２の記憶ノードと前記ビット線対の他方との間に
    接続され、ゲート電極が前記第１のワード線と異なる第
    ２のワード線に接続された第１導電型の第２のアクセス
    トランジスタとを備えた、半導体記憶装置。
  10. 【請求項１０】 メモリセルを備えた半導体記憶装置で
    あって、 前記メモリセルは、 第１の記憶ノードと接地電位ノードとの間に接続され、
    ゲート電極が第２の記憶ノードに接続された第１導電型
    の第１の駆動用トランジスタと、 前記第２の記憶ノードと前記接地電位ノードとの間に接
    続され、ゲート電極が前記第１の記憶ノードに接続され
    た第１導電型の第２の駆動用トランジスタと、 前記第１の記憶ノードと電源電位との間に接続された第
    ２導電型の第１の負荷トランジスタと、 前記第２の記憶ノードと前記電源電位との間に接続され
    た第２導電型の第２の負荷トランジスタと、 前記第１の記憶ノードとビット線ノードとの間に接続さ
    れ、ゲート電極が第１のワード線に接続された第１のア
    クセストランジスタと、 前記第２の記憶ノードと同一の前記ビット線ノードとの
    間に接続され、ゲート電極が前記第１のワード線と異な
    る第２のワード線に接続された第２のアクセストランジ
    スタとを備え、 前記第１と第２の負荷トランジスタは薄膜トランジスタ
    であり、 前記第１のアクセストランジスタに対する前記第１の駆
    動用トランジスタの電流駆動能力の比率βは１．５であ
    る、半導体記憶装置。
  11. 【請求項１１】 メモリセルを備えた半導体記憶装置で
    あって、 前記メモリセルは、 第１の記憶ノードと第１の電位ノードとの間に接続さ
    れ、ゲート電極が第２の記憶ノードに接続された第１導
    電型の第１の駆動用トランジスタと、 前記第２の記憶ノードと前記第１の電位ノードとの間に
    接続され、ゲート電極が前記第１の記憶ノードに接続さ
    れた第１導電型の第２の駆動用トランジスタと、 前記第１の記憶ノードと第２の電位ノードとの間に接続
    された第２導電型の第１の負荷トランジスタと、 前記第２の記憶ノードと前記第２の電位ノードとの間に
    接続された第２導電型の第２の負荷トランジスタと、 前記第１の記憶ノードとビット線との間に接続され、ゲ
    ート電極が第１のワード線に接続された第１導電型の第
    １のアクセストランジスタと、 前記第２の記憶ノードと同一の前記ビット線との間に接
    続され、ゲート電極が前記第１のワード線と異なる第２
    のワード線に接続された第１導電型の第２のアクセスト
    ランジスタとを備え、 前記第１の駆動用トランジスタと前記第１と第２のアク
    セストランジスタとは、ＭＩＳ型トランジスタであり、 前記第２の駆動用トランジスタと前記第１と第２の負荷
    トランジスタとは、薄膜トランジスタである、半導体記
    憶装置。
  12. 【請求項１２】 半導体基板の主表面上に隣接して形成
    される２つのメモリセルを備えた半導体記憶装置であっ
    て、 ２つの前記メモリセルの各々は１対の駆動用トランジス
    タと１対の負荷素子とを含み、 ２つの前記メモリセルの間の前記半導体基板の前記主表
    面上に配置され、前記メモリセルの前記駆動用トランジ
    スタのソースまたはドレイン電極の一方が接続された接
    地線を備え、 前記負荷素子は薄膜トランジスタであり、前記接地線は
    金属層から形成され、前記メモリセルの各々は１本のビ
    ット線に接続されており、そのビット線は前記接地線に
    並行に配置されている、半導体記憶装置。
  13. 【請求項１３】 第１の記憶ノードと第１の電位ノード
    との間に接続され、ゲート電極が第２の記憶ノードに接
    続された第１導電型の第１の駆動用トランジスタと、前
    記第２の記憶ノードと前記第１の電位ノードとの間に接
    続され、ゲート電極が前記第１の記憶ノードに接続され
    た第１導電型の第２の駆動用トランジスタと、前記第１
    の記憶ノードと第２の電位ノードとの間に接続された第
    １の負荷素子と、前記第２の記憶ノードと前記第２の電
    位ノードとの間に接続された第２の負荷素子と、前記第
    １の記憶ノードとビット線対の一方との間に接続され、
    ゲート電極が第１のワード線に接続された第１のアクセ
    ストランジスタと、前記第２の記憶ノードと前記ビット
    線対の他方との間に接続され、ゲート電極が第２のワー
    ド線に接続された第２のアクセストランジスタとを含む
    メモリセルを備えた半導体記憶装置のデータの読み出し
    および書き込み方法であって、 読み出し時には前記第１のアクセストランジスタを動作
    させ、書き込み時には前記第１のアクセストランジスタ
    により前記第１の記憶ノードをＬｏｗレベルにする、ま
    たは前記第２のアクセストランジスタにより前記第２の
    記憶ノードをＬｏｗレベルにすることを特徴とする、半
    導体記憶装置のデータの読み出しおよび書き込み方法。
  14. 【請求項１４】 第１の記憶ノードと第１の電位ノード
    との間に接続され、ゲート電極が第２の記憶ノードに接
    続された第１導電型の第１の駆動用トランジスタと、前
    記第２の記憶ノードと前記第１の電位ノードとの間に接
    続され、ゲート電極が前記第１の記憶ノードに接続され
    た第１導電型の第２の駆動用トランジスタと、前記第１
    の記憶ノードと前記第２の電位ノードとの間に接続され
    た第１の負荷素子と、前記第２の記憶ノードと前記第２
    の電位ノードとの間に接続された第２の負荷素子と、前
    記第１の記憶ノードとビット線との間に接続され、ゲー
    ト電極が第１のワード線に接続された第１のアクセスト
    ランジスタと、前記第２の記憶ノードと同一の前記ビッ
    ト線との間に接続され、ゲート電極が第２のワード線に
    接続された第２のアクセストランジスタとを含むメモリ
    セルを備えた半導体記憶装置のデータの読み出しおよび
    書き込み方法であって、 読み出し時には前記第１のアクセストランジスタを動作
    させ、書き込み時には前記第１のアクセストランジスタ
    により前記第１の記憶ノードをＬｏｗレベルにする、ま
    たは前記第２のアクセストランジスタにより前記第２の
    記憶ノードをＬｏｗレベルにすることを特徴とする、半
    導体記憶装置のデータの読み出しおよび書き込み方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0593865B1 (en) * 1992-09-04 2001-06-06 Mitsubishi Denki Kabushiki Kaisha A semiconductor memory device and a manufacturing method of the same
JP3609868B2 (ja) * 1995-05-30 2005-01-12 株式会社ルネサステクノロジ スタティック型半導体記憶装置
JP3428240B2 (ja) * 1995-07-31 2003-07-22 三菱電機株式会社 半導体記憶装置
WO1997036330A1 (en) * 1996-03-28 1997-10-02 Intel Corporation Memory cell design with vertically stacked crossovers
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4501164B2 (ja) * 1998-05-01 2010-07-14 ソニー株式会社 半導体記憶装置
KR100265770B1 (ko) * 1998-06-12 2000-09-15 윤종용 워드라인 보다 짧은 비트라인을 갖는 에스램 셀
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6670642B2 (en) 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
KR100656497B1 (ko) 2004-02-09 2006-12-11 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
JP2007027194A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置
US8049253B2 (en) 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8669186B2 (en) * 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
JP5856227B2 (ja) * 2014-05-26 2016-02-09 ルネサスエレクトロニクス株式会社 半導体装置
CN110364566B (zh) * 2019-07-19 2023-07-25 京东方科技集团股份有限公司 晶体管及其制作方法、晶体管器件、显示基板及装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770623B2 (ja) * 1988-07-08 1995-07-31 三菱電機株式会社 スタティックランダムアクセスメモリ装置
US4872141A (en) * 1988-09-12 1989-10-03 General Electric Company Radiation hard memory cell having monocrystalline and non-monocrystalline inverters
JP2825520B2 (ja) * 1989-03-24 1998-11-18 株式会社日立製作所 半導体装置
DE69011038T2 (de) * 1989-11-02 1995-01-05 Seiko Epson Corp Integrierte Halbleiterschaltung.
US5198683A (en) * 1991-05-03 1993-03-30 Motorola, Inc. Integrated circuit memory device and structural layout thereof

Also Published As

Publication number Publication date
DE69223167D1 (de) 1998-01-02
KR960000718B1 (ko) 1996-01-11
KR920018943A (ko) 1992-10-22
JPH0555528A (ja) 1993-03-05
EP0716452A2 (en) 1996-06-12
US5341327A (en) 1994-08-23
EP0506089B1 (en) 1997-11-19
EP0716452A3 (en) 1998-09-30
DE69233082D1 (de) 2003-07-03
EP0506089A3 (en) 1993-03-24
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