-
Die vorliegende Erfindung bezieht sich allgemein auf
Halbleiterspeichervorrichtungen, und genauer gesagt bezieht sie sich
auf Zellenstrukturen in einem statischen Speicher mit
wahlfreiem Zugriff, bei dem die Integrationsdichte von Speicherzellen
erhöht werden kann.
-
Fig. 7 ist ein Ersatzschaltbild einer Speicherzelle in einen
herkömmlichen Speicher mit wahifreiem Zugriff (im folgenden als
SRAM bezeichnet). Diese Speicherzelle enthält p-Typ
Dünnschicht-MOS-Transistoren als Lasten. Ein Paar von
Treibertransistoren (zum Treiben) Q&sub1; und Q&sub2; (n-Typ-MOS-Transistoren) sind
mit einem Paar von Lasttransistoren Q&sub5; und Q&sub6; (p-Typ-MOS-
Transistoren) zum Bilden einer Flip-Flop-Schaltung verbunden.
Die Sources 110 und 111 des Paares von Lasttransistoren Q&sub5; und
Q&sub6; sind mit einer Stromversorgung Vcc verbunden, und die
Sources 112 und 113 der Treibertransistoren Q&sub1; und Q&sub2; sind mit GND
verbunden. Ein Paar von Zugriffstransistoren Q&sub3; und Q&sub4; (n-Typ-
MOS-Transistoren) sind mit Speicherknoten 114 bzw. 115
verbunden. Eine Bitleitung 107 ist mit einem Source/Drain des
Zugriffstransistors Q&sub3; verbunden, und eine Bitleitung 108 mit
einem Source/Drain des Zugriffstransistors Q&sub4; verbunden. Die
Gates der Zugriffstransistoren Q&sub3; und Q&sub4; sind mit einer
Wortleitung 109 verbunden.
-
Die Fig. 8 bis 10 sind Draufsichten der Struktur eines SRAM,
die entsprechend drei Stufen in der Reihenfolge von dem Boden
auf der Oberfläche des Substrates zeigen. Fig. 11 ist eine
Schnittansicht der Struktur, die entlang der Linie A-A in den
Fig. 8 bis 10 genommen ist. Unter Bezugnahme auf die Fig. 7, 8
bis 11, ein Paar von Treibertransistoren Q&sub1; und Q&sub2; und ein Paar
von Zugriffstransistoren Q&sub3; und Q&sub4; sind auf einer
Hauptoberfläche eines P-Typ Siliziumsubstrates 148 der Speicherzelle
ausgebildet. Der Treibertransistor Q&sub1; weist ein Paar von
Source/Drain-Bereichen 121 und 122 und eine Gateelektrode 125 auf. Der
Treibertransistor Q&sub2; weist ein Paar von Source/Drain-Bereichen
118 und 117 und eine Gateelektrode 126 auf. Der
Zugriffstransistor Q&sub3; weist ein Paar von Source/Drain-Bereichen 119 und 120
und Gateelektrode 109 auf. Der Zugriffstransistor Q&sub4; weist ein
Paar von Source/Drain-Bereichen 116 und 117 und eine
Gateelektrode 109. Dieses Transistoren sind n-Typ-MOS-Transistoren, die
Source/Drain-Bereiche aufweisen, die auf der Hauptoberfläche
des p-Typ Siliziumsubstrates 148 ausgebildet sind. Die
Gateelektrode 126 des Treibertransistors Q&sub2; ist mit dem
Source/Drain-Bereich 120 des Zugriffstransistors Q&sub3; durch einen
Kontakt 128 verbunden. Die Gateelektrode 126 des
Treibertransistors Q&sub2; ist mit dem Source/Drain-Bereich 121 des
Treibertransistors Q&sub1; durch einen Kontakt 129 verbunden. Die Gateelektrode
125 des Treibertransistors Q&sub1; ist mit dem Source/Drain-Bereich
117 des Zugriffstransistors Q&sub4; und mit den Source/Drain-Bereich
117 des Treibertransistors Q&sub2; durch einen Kontakt 127
verbunden. Eine Gateelektrode 130 eines Lasttransistors Q&sub5; ist mit
einem Source/Drain-Bereich 137 eines Lasttransistor Q&sub6; durch
einen Kontakt 139 verbunden. Eine Gateelektrode 131 des
Lasttransistors Q&sub6; ist mit einem Source/Drain-Bereich 134 des
Lasttransistors Q&sub5; durch einen Kontakt 138 verbunden.
-
Eine Bitleitung 107 ist mit dem Source/Drain-Bereich 119 des
Zugriffstransistors Q&sub3; durch einen Kontakt 146 verbunden, und
eine Bitleitung 108 ist mit dem Source/Drain-Bereich 116 des
Zugriffstransistor Q&sub5; durch einen Kontakt 147 verbunden.
-
Wie oben ausgeführt wurde, in der Speicherzelle des
herkömmlichen SRAM sind vier n-Typ-MOS-Transistoren auf dem
Siliziumsubstrat angeordnet und p-Typ-Dünnschicht-Transistoren sind als
Lasten über ihnen vorgesehen. Ein Fall, in dem ein p-Typ-
Dünnschicht-Transistor als eine Last einer Speicherzelle in
einem SRAM verwendet wird, ist in IEDM 1990 Technical Digest,
S. 477-480 beschrieben worden. Fig. 13 ist eine Schnittansicht
einer typischen Struktur eines Dünnschicht-Transistors, der als
Lasttransistor Q&sub5; und Q&sub6; verwendet wird. Der Dünnschicht-
Transistor weist einen Kanalbereich 142 und ein Paar von
Source/Drain-Bereichen 141 und 143, die in einer Halbleiterschicht
wie polykristallinem Silizium ausgebildet sind, und eine
Gateelektrode 140, die dem Kanalbereich 142 mit einer dazwischen
angeordneten Isolierschicht gegenüberliegend vorgesehen ist,
auf. Fig. 14 ist ein Diagramm, das eine Stromcharakteristik des
Dünnschicht-Transistors zeigt.
-
In einem solchen SRAM ist es notwendig, eine Fläche, die durch
jede Speicherzelle belegt wird, zu reduzieren, um die
Integrationsdichte der Speicherzellen zu erhöhen. Jedoch weist die
obige herkömmliche Speicherzelle zwei Probleme auf, die unten
beschrieben sind.
-
Das erste Problem ist das, daß es schwierig ist, einen
Elementtrennungsbereich zwischen Transistoren, die die Speicherzelle
bilden, zu reduzieren. Fig. 12 ist eine Darstellung, die ein
Modell eines Querschnitts der Struktur einer LOCOS-Schicht 124
(Fig. 11) zum Isolieren und Trennen von Transistoren in der
Speicherzelle, die in Fig. 11 gezeigt ist, voneinander zeigt.
In dieser LOCOS-Schicht 152 (Fig. 12) sind Bereiche X, die
"Vogelschnäbel" genannt werden, an ihren beiden Enden
ausgebildet, die sich zu dem Bereich erstrecken, in dem Elemente
ausgebildet werden, so daß eine Trennungsbreite W größer als ihr
gewünschter Wert wird. Aus diesem Grund kann die Breite des
Trennungsbereiches nicht reduziert werden, so daß eine Reduzierung
der Größe der Speicherzellen nicht erreicht werden kann.
-
Das zweite Problem betrifft ein Stromförderfähigkeitsverhältnis
β eines Treibertransistors zu einem Zugriffstransistor (= die
Stromförderfähigkeit des Treibertransistors/die
Stromförderfähigkeit des Zugriffstransistors). Falls das
Stromförderfähigkeitsverhältnis
β klein ist, wird ein Wert zerstört, wenn er
aus einer Speicherzelle ausgelesen wird. Dieses Phänomen wird
nun im folgenden beschrieben. Fig. 15(a) und (b) zeigen zwei
Inverterschaltungen, die durch Teilen der Ersatzschaltung der
Speicherzelle, die in Fig. 7 gezeigt ist, in Verbindung mit den
Leseeigenschaften erhalten werden. In diesem Fall sind die
Lasttransistoren Q&sub5; und Q&sub6; nicht gezeigt, da der Betrag des
Stromes, der durch diese Lasttransistoren fließt, klein genug
ist, um verglichen mit denjenigen der Zugriffstransistoren und
der Treibertransistoren ignoriert zu werden, so daß er keine
Wirkung auf den Lesebetrieb hat. Die Charakteristik eines
Lesens aus einer Speicherzelle wird von einer Anderung in der
Spannung an einem Speicherknoten, die durch Fixieren der
Bitleitung und der Wortleitung auf Vcc und Andern der Gatespannung
des Treibertransistors (der Spannung an dem anderen
Speicherknoten) erhalten wird, gegeben. Fig. 16(a) ist ein Diagramm,
das die Lesecharakteristik in einem Fall zeigt, in dem das
Stromförderfähigkeitsverhältnis β groß ist (ungefähr 3). Die
Achse der Abszisse stellt eine Spannung am Speicherknoten 115
dar, und die Achse der Ordinate stellt eine Spannung am
Speicherknoten 114 dar. Die Kurve α&sub1; stellt die
Spannungsänderungscharakteristik am Speicherknoten 114 in einem Fall, in dem die
Spannung an Speicherknoten 115 geändert wird, dar. Die Kurve γ&sub1;
zeigt die Spannungsänderungscharakteristik am Speicherknoten
115 in einem Fall, in dem die Spannung am Speicherknoten 114
geändert wird. Die Kurven α&sub1; und γ&sub1; schneiden einander an drei
Punkten P&sub1;, P&sub2; und P&sub3;. Am Punkt P&sub3; hat der Speicherknoten 114
einen "Hoch"-Wert gespeichert, und der Speicherknoten 115 hat
einen "Hoch"-Wert am Punkt P&sub1; gespeichert. Der Punkt P&sub2; ist ein
instabiler Punkt und die Bedingung an diesem Punkt P&sub2; wird zur
Zeit des Lesens nicht gehalten. In der Figur wird ein Bereich,
der durch einen Kreis h umgeben ist, "Auge einer Speicherzelle"
genannt. Mit dem Zunehmen des
Stromförderfähigkeitsverhältnisses β der Transistoren wird der Kreis h größer und der
Lesebetrieb wird stabilisiert.
-
Um die Größe einer Speicherzelle zu reduzieren, wird die Größe
eines Zugriffstransistors oder eines Treibertransistors
reduziert. Der Zugriffstransistor oder der Treibertransistor wird,
zum Beispiel, durch Verkürzen der Gatelänge in seiner Größe
reduziert. Falls die Transistorbreite des Zugriffstransistors auf
lum oder weniger reduziert wird, wird ein sogenannter
Kurzkanaleffekt signifikant, so daß eine Schwellspannung Vth des
Zugriffstransistors erhöht wird. Fig. 16(b) zeigt die
Spannungs-änderungscharakteristik an dem Speicherknoten in einem
Fall, in dem die Schwellspannung Vth des Zugriffstransistors
erhöht ist. In den Fig. 16(a) und (b) entsprechen Vcc-θ oder
Vcc-θ' der Schwellspannung Vth des Zugriffstransistors. Wie in
Fig. 16(b) gezeigt ist, falls die Schwellspannung des
Zugriffstransistors erhöht ist, schneiden die Kurven α&sub2; und γ&sub2;
einander nur an einem Punkt P2 und der sogenannte "Auge einer
Speicherzelle"-Bereich verschwindet. Als ein Ergebnis
verschwinden die stabilen Punkte der Spannung an jedem
Speicherknoten und ein Wert, der in der Speicherzelle gespeichert ist,
wird zur Zeit des Lesebetriebs zerstört. Aus diesen Gründen
kann der Zugriffstransistor in der Größe nicht reduziert
werden, obwohl die Größe des Treibertransistors reduziert werden
kann. Falls nur der Treibertransistor in der Größe reduziert
wird, wird das Stromförderfähigkeitsverhältnis β beider
Transistoren klein, was den Lesebetrieb instabil macht.
-
IEEE J. Solid-State Circuits, Vol SC-20, No. 1, Feb. 1985, S.
178-201, (Mahli et al.) offenbart unterschiedliche Typen von
Dünnschicht-Transistoren in SOI-Technik und ihre Eigenschaften.
-
Eine Aufgabe der vorliegenden Erfindung ist es, die Größe einer
Speicherzelle zu reduzieren und den Betrieb des Auslesens eines
gespeicherten Werts in einem SRAM zu stabilisieren.
-
Diese Aufgabe wird gelöst durch eine
Halbleiterspeichervorrichtung nach Anspruch 1.
-
Weiterbildungen der Erfindung sind in den Unteransprüchen
angegeben.
-
Die Halbleiterspeichervorrichtung enthält eine Speicherzelle,
die ein Paar von Treibertransistoren eines ersten Leitungstyps
und ein Paar von Lasttransistoren eines zweiten Leitungstyps,
die eine Flip-Flop-Schaltung bilden, und ein Paar von
Zugriffstransistoren enthält, wobei alle Transistoren Dünnschicht-
Transistoren sind. Die Halbleiterspeichervorrichtung enthält
weiter ein Halbleitersubstrat, das eine Hauptoberfläche
aufweist, eine Isolierschicht, die auf dem Halbleitersubstrat
ausgebildet ist, eine erste Gruppe der Dünnschicht-Transistoren,
die auf der Isolierschicht angeordnet sind, eine
Zwischenschicht-Isolierschicht, die die Oberfläche der ersten Gruppe
von Dünnschicht-Transistoren bedeckt, und eine zweite Gruppe
der Dünnschicht-Transistoren, die auf der Zwischenschicht-
Isolierschicht angeordnet sind. Die erste Gruppe von
Dünnschicht-Transistoren enthält mindestens einen Transistor der
Treibertransistoren, der Lasttransistoren und der
Zugriffstransistoren. Die zweite Gruppe der Dünnschicht-Transistoren
enthält mindestens einen Transistor der Treibertransistoren, der
Lasttransistoren und der Zugriffstransistoren, exklusive des
Transistors, der in der ersten Gruppe von
Dünnschicht-Transistoren enthalten ist.
-
Die sechs Transistoren, die eine Speicherzelle bilden, sind
Dünnschicht-Transistoren. Die Elementtrennung wird durch
Vorsehen der Zwischenschicht-Isolierschicht zwischen den
Dünnschicht-Transistoren gebildet. Dementsprechend kann eine Fläche
eines Elementtrennungsbereiches durch Eliminiern der
herkömmlichen Elementtrennungsstruktur unter Verwendung einer LOCOS-
Schicht reduziert werden.
-
Darum kann ein Kurzkanaleffekt zurückgehalten und eine
Stabilisierung des Betriebes des Auslesens eines gespeicherten Werts
ebenso wie eine Reduzierung in der Größe einer Speicherzelle
durch Ausbilden eines Dünnschicht-Transistors als ein
Zugriffstransistor erreicht werden.
-
Das Vorhergehende und andere Aufgaben, Merkmale, Aspekte und
Vorteile der vorliegenden Erfindung werden aus der folgenden
detaillierten Beschreibung der vorliegenden Erfindung, wenn
diese in Verbindung mit den begleitenden Figuren genommen wird,
offensichtlich.
-
Fig. 1 ist eine Draufsicht der Struktur einer Speicherzelle in
einem SRAM entsprechend einer Ausführungsform der vorliegenden
Erfindung.
-
Fig. 2 ist eine Draufsicht, die die Struktur eines oberen
Schichtabschnitts der Speicherzelle, die in Fig. 1 gezeigt ist,
zeigt.
-
Fig. 3 ist eine Schnittansicht, die eine typische Struktur
eines Dünnschicht-Transistors zeigt, der in dieser Erfindung
verwendet wird.
-
Fig. 4 ist eine Darstellung, die eine elektrische Eigenschaft
des Dünnschicht-Transistors zeigt, der in Fig. 3 gezeigt ist.
-
Fig. 5 ist eine Strukturschnittansicht, die entlang der Linie
B-B, die in den Fig. 1 und 2 gezeigt ist, genommen ist.
-
Fig. 6 ist ein Strukturschnittansicht, die entlang der Linie
C-C in den Fig. 1 und 2 genommen ist.
-
Fig. 7 ist ein Ersatzschaltbild einer Speicherzelle in einem
herkömmlichen SRAM.
-
Fig. 8 ist eine Strukturdraufsicht einer Speicherzelle in einem
herkömmlichen SRAM.
-
Fig. 9 ist eine Strukturdraufsicht einer höheren Schicht der
Speicherzelle, die in Fig. 8 gezeigt ist.
-
Fig. 10 ist eine Strukturdraufsicht einer noch höheren Schicht
der Speicherzelle, die in Fig. 9 gezeigt ist.
-
Fig. 11 ist eine Strukturschnittansicht, die entlang der Linie
A-A in den Fig. 8 bis 10 genommen ist.
-
Fig. 12 ist eine Schnittansicht der Struktur in der Umgebung
einer LOCOS-Schicht, die zum Trennen von Elementen in einer
herkömmlichen Speicherzelle verwendet wird.
-
Fig. 13 ist eine Schnittansicht, die die Struktur eines
typischen Querschnitts eines Dünnschicht-Transistors zeigt, der als
ein herkömmlicher Lasttransistor verwendet wird.
-
Fig. 14 ist eine Darstellung, die eine elektrische Eigenschaft
des Dünnschicht-Transistors zeigt, der in Fig. 45 gezeigt ist.
-
Fig. 15 ist ein Ersatzschaltbild, wobei (a), (b) zwei
Inverterschaltungen zeigen, die durch Teilen der Flip-Flop-Schaltung,
die in Fig. 7 gezeigt ist, erhalten werden.
-
Fig. 16 ist eine Darstellung, wobei (a), (b) die
Eigenschaftskurve des Auslesens von Daten aus einer herkömmlichen
Speicherzelle zeigen.
-
Eine Speicherzelle entsprechend einer Ausführungsform weist
Paare von Zugriffstransistoren Q&sub3; und Q&sub4;, Treibertransistor Q&sub1;
und Q&sub2; und Lasttransistoren Q&sub5; und Q&sub6;, die alle Dünnschicht-
Transistoren sind, auf. Eine Ersatzschaltung dieser
Speicherzelle ist gleich zu derjenigen, die in Fig. 7 gezeigt ist.
-
Die Struktur der Speicherzelle wird nun unter Bezugnahme auf
Fig. 7 und weiter auf die Fig. 1, 2, 5 und 6 beschrieben. Eine
Hauptoberfläche eines Siliziumsubstrates 32 weist eine
Isolierschicht 33a, die darauf ausgebildet ist, auf. Ein Paar von
Zugriffstransistoren Q&sub3; und Q&sub4; und ein Paar von
Treibertransistoren Q&sub1; und Q&sub2; sind auf der Oberfläche der Isolierschicht 33a
angeordnet. Die vier Transistoren Q&sub1; bis Q&sub4; sind n-Typ
Dünnschicht-Transistoren. Der Zugriffstransistor Q&sub3; weist ein Paar
von Source/Drain-Bereichen 1 und 3 und einen Kanalbereich 2,
der in einer polykristallinen Siliziumschicht ausgebildet ist,
und eine Gateelektrode 10 auf. Der Zugriffstransistor Q&sub4; weist
ein Paar von Source/Drain-Bereichen 6 und 8 und einen
Kanalbereich 7, der in einer polykristallinen Siliziumschicht
ausgebildet ist, und eine Gateelektrode 10 auf. Der
Treibertransistor Q&sub1; weist ein Paar von Source/Drain-Bereichen 3 und 5 und
einen Kanalbereich 4, der in der polykristallinen
Siliziumschicht ausgebildet ist, und eine Gateelektrode 11 auf. Der
Treibertransistor Q&sub2; weist ein Paar von Source/Drain-Bereichen
8 und 5 und einen Kanalbereich 9, der in der polykristallinen
Siliziumschicht ausgebildet ist, und eine Gateelektrode 12 auf.
Die Oberflächen dieser vier Transistoren Q&sub1; bis Q&sub4; sind mit
einer ersten Zwischenschicht-Isolierschicht 33b bedeckt.
-
Ein Paar von p-Typ Lasttransistoren Q&sub5; und Q&sub6; ist auf der
Oberfläche der ersten Zwischenschicht-Isolierschicht 33b
ausgebildet. Der Lasttransistor Q&sub5; weist ein Paar von Source/Drain-
Bereichen 13 und 15, einen Kanalbereich 14 und eine
Gateelektrode 11 auf. Der Lasttransistor Q&sub5; teilt sich Gateelektrode 11
mit dem Treibertransistor Q&sub1;. Der Lasttransistor Q&sub6; weist ein
Paar von Sourceldrain-Bereichen 13 und 17, einen Kanalbereich
16 und eine Gateelektrode 12 auf. Der Lasttransistor Q&sub6; teilt
sich die Gateelektrode 12 mit dem Treibertransistor Q&sub2;. Die
Oberflächen der Lasttransistoren Q&sub5; und Q&sub6; sind mit einer
zweiten Zwischenschicht-Isolierschicht 33c bedeckt.
-
Ein Paar von Bitleitungen 107 und 108 ist auf der Oberfläche
der zweiten Zwischenschicht-Jsolierschicht 13c ausgebildet. Die
Bitleitung 107 ist mit dem Source/Drain-Bereich 1 des
Zugriffstransistors Q&sub3; durch einen Kontakt 26 verbunden. Die Bitleitung
108 ist mit dem Source/Drain-Bereich 6 des Zugriffstransistors
Q&sub4; durch einen Kontakt 27 verbunden. Der Source/Drain-Bereich
15 des Lasttransistors Q&sub5; ist mit dem Source/Drain-Bereich 3,
der von dem Zugriffstransistor Q&sub3; und dem Treibertransistor Q1
geteilt wird, durch einen Kontakt 20 verbunden. Ein Kontakt 23
verbindet den Source/Drain-Bereich 15 des Lasttransistors Q&sub5;
mit einer Verbindungsschicht 18. Ein Kontakt 22 verbindet die
Verbindungsschicht 18 mit der Gateelektrode 12 des
Lasttransistors
Q&sub6;. Ein Kontakt 21 verbindet den Source/Drain-Bereich 17
des Lasttransistors Q&sub6; mit der Gateelektrode 11 des
Lasttransistors Q&sub5;. Ein Kontakt 19 verbindet die Gateelektrode 11 des
Lasttransistors Q&sub5; mit dem Source/Drain-Bereich 8 des
Treibertransistor Q&sub2;.
-
Fig. 3 ist eine Darstellung, die ein Modell der Struktur eines
typischen Querschnitts eines Dünnschicht-Transistors zeigt, der
in der Ausführungsform verwendet wird. Fig. 4 zeigt eine
elektrische Eigenschaft des Dünnschicht-Transistors, der in Fig. 3
gezeigt ist.
-
Wie oben ausgeführt worden ist, ist es, da alle sechs
Transistoren in der Speicherzelle Dünnschicht-Transistoren sind,
möglich, einen Anstieg der Schwellspannung des Zugriffstransistors
unter dem Einfluß des Kurzkanaleffektes zu verhindern.
Dementsprechend können die Größen des Zugriffstransistors und des
Treibertransistors so bestimmt werden, daß das
Stromförderfähigkeitsverhältnis β des Treibertransistor zu dem
Zugriffstransistor groß ist. Als ein Ergebnis kann eine Speicherzelle
konstruiert werden, in der ein stabiler Lesebetrieb ausgeführt
werden kann.
-
Wie oben ausgeführt worden ist, sind, in Übereinstimmung mit
einen Aspekt der vorliegenden Erfindung, all die Transistoren,
die die Speicherzelle bilden, Dünnschicht-Transistoren, und die
Transistoren werden voneinander ohne Verwendung einer LOCOS-
Schicht isoliert und getrennt, so daß eine Miniaturisierung der
Zellstruktur durch Reduzierung der Größe des Trennungsbereiches
realisiert werden kann.