DE3530897A1

DE3530897A1 - Integrierte halbleiterschaltung

Info

Publication number: DE3530897A1
Application number: DE19853530897
Authority: DE
Inventors: Shuji Koganei Tokio/Tokyo Ikeda; Satoshi Tokio/Tokyo Meguro; Kouichi Kunitachi Tokio/Tokyo Nagasawa; Sho Kodaira Tokio/Tokyo Yamamoto
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-08-31
Filing date: 1985-08-29
Publication date: 1986-03-13
Anticipated expiration: 2005-08-30
Also published as: GB2195496B; HK94790A; GB8720042D0; GB8520741D0; GB8720041D0; GB2163901A; KR860002154A; DE3530897C2; HK94690A; GB2163901B; US4890148A; KR940002772B1; SG82690G; GB2195496A; GB2195497A

Description

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Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung und insbesondere eine Technik, die wirkungsvoll auf eine integrierte Halbleiterschaltung mit einem statischen Speicher mit wahlfreiem Zugriff (im folgenden als "SRAM" abgekürzt) angewandt werden kann.

Die Speicherzelle eines SRAM ist aus einer Flip-Flop-Schaltung aufgebaut, in der ein Paar Inverterschaltungen überkreuz gekoppelt sind. In jeder der Inverterschaltungen sind ein Lastelement und ein Ansteuer- oder Treiber-MISFET (Feldeffekttransistor mit isolierter Gate-Elektrode) in Serie geschaltet. Das Leistungsquellen-Potential ist an den gemeinsamen Anschluß der beiden Lastelemente angelegt. Die gemeinsame Source-Elektrode der beiden Ansteuer-MISFETs wird mit dem Erdpotential der Schaltungsanordnung versorgt.

Bei einer bekannten Speicherzelle wird ein aus polykristallinem Silizium hergestelltes Widerstandselement als ein Lastelement verwendet. Eine derartige Speicherzelle ist für eine hohe Integrationsdichte geeignet, da das Widerstandselement über einem Ansteuer-MISFET gebildet werden kann. Ein SRAM mit solchen Speicherzellen ist in den japanischen Patentanmeldungen Nr. 54-128295, 57-160999 oder 59-125247 beschrieben. Er ist weiterhin aus der Veröffentlichung "A 30ns 64k CMOS RAM" von Kim Hardee, Michael Griffus und Ron Galvas in IEEE International Solid-state Circuits Conference 1984 bekannt.

Die Erfinder führten Untersuchungen betreffend die Erhöhung der Integrationsdichte von SRAMs durch und stießen auf folgende Probleme:

(1) Die Verbindung für die Uberkreuz-Schaltung der zwei Inverter-Schaltkreise muß aus voneinander verschiedenen Leiter-

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schichten gebildet werden. In dem in der japanischen Patentanmeldung Nr. 59-125247 beschriebenen SRAM ist beispielsweise die erste Kreuzungsleiterbahn aus einem Halbleiterbereich gebildet, während die zweite Kreuzungsleiterbahn aus einer Leiterschicht besteht, die über den Gate-Elektroden liegt und mit demselben Verfahrensschritt wie die Widerstandselemente hergestellt wird. Die zweite Leiterbahn ist zwischen die zwei Widerstandselemente gelegt, um eine Vergrößerung des Speicherzellenbereiches zu verhindern. Aus diesem Grund steigt der Abstand zwischen den Widerstandselementen an. Da dieser Abstand zwischen den Widerstandselementen den Abstand zwischen den Gate-Elektroden der MISFETs eines unter den Widerstandselementen anzuordnenden Flip-Flop-Schaltkreises bestimmt, nimmt schließlich auch die Fläche der Speicherzelle zu.

(2) Das Erdpotential der Schaltungsanordnung wird an die gemeinsame Source-Elektrode der zwei Ansteuer-MISFETs über eine Leiterbahn angelegt, die aus einem Halbleiterbereich hergestellt ist. Da der Widerstandswert dieser Leiterbahn etwa einige 10 Ω/f^J beträgt, steigt ihr Potential leicht an.

Die Differenz zwischen einem Leistungsguellenpotential und dem Source-Potential wird daher klein. Das bedeutet, daß die Toleranzen beim Schreiben und Lesen von Information eng werden, und eine Neigung zum Auftreten von Fehlfunktionen besteht. Für die Unterdrückung von Fehlfunktionen muß die Querschnittsfläche der Leiterbahn erhöht werden, um ihren Widerstand zu erniedrigen. Es ist daher schwierig, die Fläche der Speicherzelle zu verringern.

(3) Um eine Mikrominiaturisierung der Speicherzelle unter gleichzeitiger Verhinderung von auf Alpha-Teilchen usw. zurückzuführenden Soft-Errors zu erreichen, ist in der japanischen Patentanmeldung Nr. 57-160999 eine Technik vorgeschlagen, nach der ein p-dotierter Halbleiterbereich mit einer vergleichsweise hohen Fremdstoffkonzentration unter dem

Source- oder Drain-Bereich des Ansteuer-MISFET vorgesehen ist. Um die Schwankung der Schwellenspannung des Ansteuer-MOSFET und einen Anstieg des Substrateffekts zu unterdrücken, ist es notwendig, daß die Bildung des p-dotierten Halbleiterbereichs in einem Kanalbezirk verhindert wird. Zu diesem Zweck muß eine Maske für das Einbringen eines p-Dotierstoffes vorgesehen werden. Als Folge davon ist ein Spielraum für die Maskenjustierung erforderlich, der eine Steigerung der Integrationsdichte behindert. Darüberhinaus tritt eine Schwankung der Schwellenspannung aufgrund einer Masken-Fehljustierung auf.

(4) Das Widerstandselement ist mit einem sehr hohen Widerstandswert ausgelegt, um den Leistungsverbrauch zu erniedrigen. Die Fähigkeit zur Stromzuführung ist daher gering, so daß auch die Geschwindigkeit des Einschreibens von Information in die Speicherzelle niedrig ist.

Die generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine integrierte Halbleiterschaltung und ein Verfahren zu ihrer Herstellung anzugeben, womit die dem Stand der Technik anhaftenden Nachteile zumindest teilweise überwunden werden.

Eine speziellere Aufgabe der Erfindung liegt darin, eine Technik anzugeben, die die Integrationsdichte einer integrierten Halbleiterschaltung erhöht.

Weiterhin soll eine Technik geschaffen werden, die die Zuverlässigkeit einer integrierten Halbleiterschaltung steigert.

Eine weitere Aufgabe ist darin zu sehen, eine SRAM-Technologie anzugeben, die ein stabiles Halten von in eine Speicherzelle eingeschriebener Information gewährleistet und ihre Zuverlässigkeit steigert..

Eine weitere Aufgabe der vorliegenden Erfindung liegt darin, in einem SRAM den Widerstandswert einer Leiterbahn für eine feste Spannung zu verringern.

Eine weitere Aufgabe liegt in der Schaffung einer SRAM-Technologie, die Soft-Errors sowie eine Schwankung der Schwellenspannung eines MISFET und einen Anstieg des Substrateffekts verhindert.

Eine weitere Aufgabe ist darin zu sehen, in einem SRAM die Geschwindigkeit für das Einschreiben von Information in eine Speicherzelle zu erhöhen.

Die genannten und weitere Aufgaben sowie neuartige Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung und den anliegenden Zeichnungen deutlich.

Typische Gesichtspunkte der vorliegenden Erfindung werden im folgenden kurz zusammengefaßt:

Die Gate-Elektrode von einem der beiden Ansteuer-MISFETs ist ausgeweitet und wird für die Überkreuz-Kopplung verwendet. Damit ist es nicht notwendig, eine Leiterbahn für die Überkreuz-Kopplung zwischen die Gate-Elektroden zu legen. Die Leiterbahn für die Überkreuz-Kopplung muß auch nicht zwischen den Widerstandselementen vorgesehen werden, die über den Gate-Elektroden liegen.

Eine Leiterbahn für den gemeinsamen Source-Anschluß der beiden Ansteuer-MISFETs ist aus einer Leiterschicht mit einem Widerstandswert hergestellt, der geringer als der eines Halbleiterbereichs ist. Damit kann die Integrationsdichte eines SRAM erhöht werden.

Ein Halbleiterbereich für die Verhinderung von Soft-Errors wird so ausgebildet, daß die Gate-Elektroden der beiden An-

steuer-MISFETs und Filme auf ihren Seitenwänden als eine Maske verwendet werden. Damit wird der Halbleiterbereich nicht im Kanalbezirk des Ansteuer-MISFET gebildet.

Die zwei Widerstandselemente liegen über den Gate-Elektroden der zwei Ansteuer-MISFETs. Das ermöglicht die Veränderung der Werte der Widerstandselemente in ÜbereinStimmung mit Informationen (Spannungen), die in die Speicherzelle geschrieben werden sollen, sowie die Zuführung von Strömen in den Richtungen, in denen die Spannungsdifferenz von "1" und "0" geklärt wird (Selbst-Vorspannung).

Bevorzugte Ausführungsbeispiele der Erfindung werden unter Bezugnahme auf die anliegenden Zeichnungen beschrieben. In den Zeichnungen zeigen

Fig. 1 ein Schaltbild einer Speicherzelle eines SRAM zur Erläuterung eines Ausführungsbeispiels der Erfindung;

Fig. 2A eine Draufsicht auf die Speicherzelle eines SRAM;

Fig. 2B.eine vereinfachte Darstellung von Fig. 2A, in der die Merkmale der Erfindung schematisch dargestellt sind;

Fig. 3 eine Schnittansicht entlang der Linie III-III in Fig. 2A; und

Fig. 4

bis 10 Ansichten der Speicherzelle eines SRAM bei verschiedenen Herstellungsschritten zur Erläuterung des Herstellungsverfahrens für ein Ausführungsbeispiel der Erfindung, wobei die Fig. 4 bis 6 Draufsichten und die Fig. 7 bis 10 Schnittansichten zeigen.

Die Erfindung wird im folgenden in Verbindung mit einer Ausführungsform beschrieben, die einen SRAM betrifft, bei dem die Flip-Flop-Schaltung einer Speicherzelle aus zwei Wider-Standselementen und zwei MISFETs aufgebaut ist. .

Fig. 1 zeigt ein Schaltbild der Speicherzelle eines SRAM nach einem Ausführungsbeispiel der Erfindung.

In allen Zeichnungen dieses Ausführungsbeispiels sind ponenten mit gleichen Funktionen mit gleichen Symbolen gekennzeichnet und werden nicht mehrmals beschrieben.

In Fig. 1 bezeichnet das Bezugszeichen WL eine Wortleitung, die in Zeilenrichtung verläuft, wobei in Spaltenrichtung eine Vielzahl von Wortleitungen angeordnet ist (im folgenden wird die Richtung, in der die Wortleitungen verlaufen, als "Zeilenrichtung" bezeichnet).

Die Bezugszeichen DL und DL bezeichnen einen Satz von komplementären Datenleitungen, die in Spaltenrichtung verlaufen. In der Zeilenrichtung ist eine Vielzahl derartiger Sätze angeordnet (im folgenden wird die Richtung, in der die Datenleitungen verlaufen, als "Spaltenrichtung" bezeichnet).

Die Speicherzelle des SRAM weist eine Flip-Flop-Schaltung mit einem Paar von Eingangs/Ausgangs-Anschlüssen sowie schaltende MISFETs Qs1 und Qs2 auf, die jeweils mit den Eingangs/Ausgangs-Anschlüssen verbunden sind. An den vorgegebenen Schnittpunkten zwischen den Wortleitungen WL und den Datenleitungen DL, DL ist eine Vielzahl derartiger Speicherzellen angeordnet, die eine Speicherzellen-Anordnung aufbauen.

Einer der Source- und Drain-Bereiche jedes schaltenden MISFET ist mit der Datenleitung DL oder DL verbunden, während der andere Bereich mit dem Eingangs/Ausgangs-Anschluß des Flip-Flop verbunden ist. Die Wortleitung WL ist mit den Gate-Elektroden der beiden schaltenden MISFETs Qs1 und Qs2 verbunden. Die MIS-FETs Qs1 und Qs2 sind von der Wortleitung WL gesteuerte Schalter, die dazu dienen, die Flip-Flop-Schaltung wahlweise mit den Datenleitungen DL und DL zu verbinden.

Die Flip-Flop-Schaltung weist MISFETs Q1 und Q2 sowie Widerstandselemente R1 und R2 auf. Diese Flip-Flop-Schaltung speichert Information "1" oder "0", die von der Datenleitung DL oder DL übertragen wird. Die Flip-Flop-Schaltung umfaßt zwei überkreuz gekoppelte Inverterschaltungen. Die jeweiligen Inverter schaltungen umfassen die Widerstandselemente R1 bzw. R2 als Lasten und die Ansteuer-MISFETs Q1 bzw. Q2. Der Ausgang der einen Inverterschaltung ist an die Gate-Elektrode des Ansteuer-MISFET,d.h.den Eingang der jeweils anderen Inverterschaltung angelegt. Wie weiter unten beschrieben, erfolgt diese Kreuzkopplung erfindungsgemäß ohne Verringerung der Integrationsdichte.

Die Inverterschaltungen werden durch die entsprechenden Widerstandselemente R1 und R2 mit einem Leistungsquellenpotential Vcc versorgt. Die Widerstandselemente R1 und R2 steuern die Größe der von der Leistungsquelle Vcc fließenden Ströme und halten stabil die geschriebene Information. Nach vorliegender Erfindung sind die Widerstandselemente R1 und R2, wie später beschrieben, "selbst-vorgespannt". Das heißt, die Werte der Widerstandselemente R1 und R2 werden in Entsprechung zu von den Inverterschaltungen als Ausgaben zu liefernden Signalen verändert.

Die zwei Inverterschaltungen sind durch eine gemeinsame Leiterbahn mit einem festen Potential verbunden, beispielsweise dem Erdpotential Vss der Schaltungsanordnung. Dazu sind die Source-Anschlüsse der zwei Ansteuer-MISFETs mit der gemeinsamen Leiterbahn für das Erdpotential verbunden. Nach vorliegender Erfindung ist diese Leiterbahn nicht aus einem Halbleiterbereich gebildet, sondern aus einer Schicht, die einen noch geringeren Widerstand hat.

Die eingeschriebene Information ist in der Speicherzelle in einer parasitären Kapazität C gespeichert. Die parasitäre Kapazität C umfaßt im wesentlichen die Kapazität der Gate-

Elektrode des MISFET Q1 oder Q2 und die Übergangs- bzw. Sperrschicht-Kapazität zwischen einem Halbleiterbereich (Source- oder Drain-Bereich) und einem Substrat. Nach vorliegender Erfindung werden die parasitären Kapazitäten C vergrößert und Soft-Errors verringert, ohne Einflüsse auf die MISFETs Q1 und Q 2 auszuüben.

Fig. 2A zeigt in einer Draufsicht.die Speicherzellen des erfindungsgemäßen SRAM. Fig. 2B ist eine schematische Ansicht der Speicherzellen in Fig. 2A, und Fig. 3 ist eine Schnittansieht entlang der Linie III-III in Fig. 2A. In der Draufsicht nach Fig. 2A und in den Draufsichten nach den Fig.4 bis 6_; auf die später Bezug genommen wird, sind außer Feldisolierfilmen, die zwischen jeweiligen Leiterschichten vorgesehen sind, keine Isolierfilme dargestellt, um das Verständnis der Anordnung des vorliegenden Ausführungsbeispiels zu erleichtern.

In den Fig. 2A und 3 bezeichnet die Bezugsziffer 1 ein Halbleitersubstrat, das aus η -dotiertem einkristallinem Silizium hergestellt ist. Die Bezugsziffer 2 bezeichnet einen ρ -dotierten Trogbereich, der in einem vorgegebenen Teil der Hauptoberfläche des Halbleitersubstrats 1 vorgesehen ist. Mit Bezugsziffer 3 ist ein Feldisolierfilm dargestellt, der auf den Hauptoberflächen des Halbleitersubstrats 1 und des Trogbereichs 2 vornesehen ist. Dieser Feldisolierfilm 3 isoliert Halbleiterbauelemente voneinander. In dem Teil des Trogbereichs 2 unter dem Feldisolierfilm 3 ist ein p-dotierter Kanalstopperbereich 4 angeordnet. Dieser Kanalstopperbereich 4 verhindert den Betrieb parasitärer MISFETs und isoliert die Halbleiterbauelemente elektrisch.

In dem SRAM nach diesem Ausführungsbeispiel sind die Speicherzellen aus n-Kanal-MISFETs aufgebaut. Die n-Kanal-MISFETs sind in dem ρ -dotierten Trogbereich 2 ausgebildet. Obwohl nicht im einzelnen gezeigt, umfassen periphere Schaltkreise der Speicherzellen (Leseverstärker, Decoder, ein Taktsignal-

Generator, Eingangs- und Ausgangsschaltungen usw.) komplementäre MIS-Schaltungen. Die diese komplementären MIS-Schaltungen aufbauenden η-Kanal-und p-Kanal-MISFETs sind jeweils in dem ρ -dotierten Trogbereich und dem η -dotierten Halbleitersubstrat 1 gebildet. Jeder MISFET ist im wesentlichen mit dem Feldisolierfilm 3 umgeben, wobei die Konfiguration des MISFET durch diesen vorgegeben wird. Das heißt, jeder MISFET ist in einem Bereich gebildet (aktiver Bereich), in dem der Feldisolierfilm 3 nicht vorgesehen ist.

Die schaltenden MISFETs Qs1 und Qs2 weisen Isolierfilme 5 als Gate-Isolierfilme, Leiterschichten 7A als Gate-Elektroden, η -dotierte und η -dotierte Halbleiterbereiche 8 und 10 als Source- und Drain-Bereiche und ρ -dotierte Halbleiterbereiche 11 für die Verhinderung von Soft-Errors auf. Der MISFET Q1 hat einen Isolierfilm 5 als Gate-Isolierfilm, eine Leiterschicht 7D als eine Gate-Elektrode, η -dotierte und η -dotierte Halbleiterbereiche 8 und 10 als Source- und Drain-Bereiche und einen ρ -dotierten Halbleiterbereich 11 zur Verhinderung von Soft-Errors. Der MISFET Q2 umfaßt einen Isolierfilm 5 als einen Gate-Isolierfilm, eine Leiterschicht 7C als eine Gate-Elektrode, η -dotierte und η -dotierte Halbleiterbereiche 8 und 10 als Source- und Drain-Bereiche und einen ρ -dotierten Halbleiterbereich 11 für die Verhinderung von Soft-Errors.

Die MISFETs Q1, Q2, Qs1 und Qs2 sind im Trogbereich 2 gebildet.

Die Gate-Isolierfilme 5 sind aus Siliziumdioxid-Filmen hergestellt, die über den die aktiven Zonen bildenden Teilen der Hauptoberfläche des Halbleitersubstrats 1 sowie des Trogbereichs 2 gebildet sind.

Die Gate-Elektroden 7A, 7C und 7D sind aus Doppelschicht-Filmen (Poly-Cid-Struktur) hergestellt, die jeweils einen Film aus polykristallinem Silizium und einen Film aus einem Silizid

aufweisen, das eine Verbindung zwischen Silizium und einem hochschmelzenden Metall (z.B. Molybdän, Tantal, Titan oder Wolfram) ist, wobei der Silizid-Film auf dem polykristallinen Siliziumfilm ausgebildet ist. Die Leiterschichten 7A, 7C und 7D können auch aus Silizid-Filmen, Filmen aus einem hochschmelzenden Metall usw. hergestellt sein. Die Gate-Elektrode 7A erstreckt sich in Zeilenrichtung über den Feldisolierfilm 3. Das heißt, die Leiterschicht 7A wird als Wortleitung WL verwendet.

Die Source- und Drain-Bereiche werden in der sogenannten LDD-Struktur (Lightly Doped Drain / schwach dotierter Drain-Bereich) durch die Halbleiterbereiche 8 und 10 aufgebaut. Um die LDD-Struktur zu bilden, werden auf beiden Seiten einer jeden der Leiterschichten 7A bis 7D in Selbst-Ausrichtung dazu Isolierfilme 9 vorgesehen. Die Maske 9 zum Einbringen von Dotierstoffen kann nach der Ausbildung der η -dotierten Halbleiterbereiche 10 und der ρ -dotierten Halbleiterbereiche 11 entfernt werden. Der Halbleiterbereich 8 hat eine geringere Dotierstoffkonzentration als der Halbleiterbereich 10. Damit kann die elektrische Feldstärke am p-n-Übergang zwischen dem Halbleiterbereich 8 und dem Trogbereich 2 gemäßigt werden. Da die Übergangstiefe (x.) des Halbleiterbereichs 8 klein ist, kann seine Ausbreitung unter der Gate-Elektrode (in einem Bereich, in dem ein Kanal gebildet ist) verringert werden. Die Halbleiterbereiche 8 werden durch Ionen-Implantation im wesentlichen unter Verwendung der Gate-Elektroden 7A, 7C und 7D als einer Maske gebildet. Der Halbleiterbereich 10 baut den wesentlichen Source-Bereich oder Drain-Bereich oder die Kreuzungsleiterbahn der Flip-Flop-Schaltung auf. Die Halbleiterbereiche 10 werden durch Einbringen eines Dotierstoffes mittels Ionen-Implantation unter Verwendung der Maske 9 gebildet. Die Isolierfilme 9 und die Halbleiterbereiche 8 sind in keiner der Draufsichten dargestellt.

Das Layout der MISFETs Q1, Q2, Qs1 und Qs2, das in Fig. 2B

schematisch dargestellt ist, erfolgt folgendermaßen, um die zwei Inverter überkreuz zu koppeln:

Was den Aufbau des Feldisolierfilms 3 innerhalb der Speicherzelle betrifft, d.h. die Konfiguration der MISFETs und der η -dotierten Halbleiterbereii
zuerst auf Fig. 4 verwiesen.

η -dotierten Halbleiterbereiche 10 als der Leiterbahn, wird

Die MISFETs Q 2 und Qs2 sind in einem durch den Feldisolierfilm 3 festgelegten aktiven Bereich gebildet. In diesem aktiven Bereich sind Teile für den Aufbau der MISFETs Qs2 und Q2 jeweils in Bereichen rechts oben und links unten in den Fig. 2A und 2B angeordnet. Diese zwei Teile sind durch den η -dotierten Halbleiterbereich 10 zusammenhängend hergestellt, der in den Fig. 2A und 2B schräg von rechts oben nach links unten verläuft. Dieser Halbleiterbereich 10 ist die Leiterbahn für die Verbindung der MISFETs Qs2 und Q2 und der ihnen gemeinsame Source- oder Drain-Bereich. Auf der anderen Seite sind die aktiven Bereiche für die Ausbildung der MISFETs Q1 und Qs1 unabhängig voneinander in Bereichen rechts unten und links oben in den Fig. 2A und 2B vorgesehen. Die Verbindung zwischen den MISFETs Q1 und Qs1 erfolgt über die unten zu beschreibende Gate-Elektrode.

Bezüglich des Aufbaus der Gate-Elektroden 7D und 7C der jeweiligen MISFETs QI und Q2 wird auf Fig. 5 Bezug genommen.

Ein Endteil der Leiterschicht 7C, die die Gate-Elektrode des MISFET Q2 ist, ist durch eine in dem Isolierfilm 5 gebildete Kontaktöffnung 6 mit dem Halbleiterbereich (Source- oder Drain-Bereich) 10 des MISFET Qs1 verbunden. Der andere Endteil ist durch eine Kontaktöffnung 6 mit dem Halbleiterbereich (Source- oder Drain-Bereich) 10 des anderen MISFET Q1 verbunden. Die die. Gate-Elektrode des MISFET Q2 bildende Leiterschicht 7C dient auch als Leiterbahn für die Verbindung der Gate-Elektrode des MISFET Q2 und der Source- oder Drain-Be-

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reiche der MISFETs Qs1 und Q1 sowie als Leiterbahn für die Verbindung der MISFETs Q1 und Qs1. Ein Endteil der Leiterschicht 7D, die die Gate-Elektrode des MISFET Q1 ist, ist durch eine Kontaktöffnung 6 mit dem Halbleiterbereich (Source- oder Drain-Bereich) 10 des MISFET Qs2 verbunden. Die die Gate-Elektrode des MISFET QI bildende Leiterschicht 7D dient auch als Leiterbahn für die Verbindung der Gate-Elektrode des MISFET Q1 und des Source- oder Drain-Bereichs des MISFET Qs2. Diese zwei Punkte werden aus Fig. 2B verständlich.

Aufgrund der Konfiguration des Feldisolierfilms 3 und der Gate-Elektrode IC (sowie der Gate-Elektrode 7D) läßt sich die Überkreuz-Kopplung der zwei Inverterschaltungen realisieren, ohne eine Steigerung der Integrationsdichte zu behindern. Im einzelnen werden die Halbleiterbereiche 10 (und 8), die durch den Feldisolierfilm 3 festgelegt sind, sowie die Gate-Elektroden 7C und 7D als die Leiterbahnen für die Kreuzkopplung verwendet. Es ist keinerlei Leiterbahn ausschließlich für die Kreuzkopplung und kein Bereich für ihre Verbindung notwendig. Daneben wird auch keine Leiterschicht für den Aufbau von WiderStandselementen verwendet. Dementsprechend verringert sich der Abstand zwischen den Gate-Elektroden 7C und 7D sowie der Abstand zwischen den Widerstandselementen.

Die Source- und Drain-Bereiche der MISFETs Qs2 und Q2 können verbunden werden, indem die Gate-Elektrode 7D ähnlich der Gate-Elektrode 7C ausgeformt wird. Da die Leiterschicht 7C (7D) einen niedrigen Widerstand von einigen Ω/r—ι hat, kann sie als die Leiterbahn für die Verbindung der MISFETs verwendet werden.

Die Source-Anschlüsse der zwei Ansteuer-MISFETs Q1 und Q2 werden mit dem Erdpotential Vss (= 0 V) der Schaltungsanordnung durch die Leiterschicht 7B beaufschlagt. Da die Leiterschicht 7B aus demselben Material und im-selben "Schritt wie die Leiterschichten 7A, 7C und 7D gebildet ist, beträgt ihr

Widerstandswert ebenfalls einige Ω/|—|

Die Leiterschicht 7B ist mit den Source-Bereichen der MISFETs QI und Q2 durch Kontaktöffnungen 6 verbunden. Diese Leiterschicht 7B ist im wesentlichen parallel zur Leiterschicht 7A vorgesehen und verläuft in Zeilenrichtung über dem Feldisolierfilm 3. Sie bildet eine gemeinsame Erdpotentialleitung für eine Vielzahl von in Zeilenrichtung angeordneten Speicherzellen. Die Source-Bereiche der MISFETs Q1 und Q2 sind durch Teile für die Verbindung mit der Leiterschicht 7B größer als ihre Drain-Bereiche ausgebildet. Im einzelnen sind die Source-Bereiche in Längsrichtung der Gate-Elektroden 7C und 7D langer als die Drain-Bereiche, wie in Fig. 2B gezeigt. Damit kann vermieden werden, daß die Leiterschicht 7B die Leiterschichten 7C und 7D überlappt, wobei sie ohne Verringerung der Integrationsdichte im wesentlichen geradlinig ausgebildet werden kann.

Da die Leiterschicht 7B einen geringen Widerstandswert aufweist, kann das Auftreten einer Schwankung ihres Potentials unterdrückt werden, die durch die Speicherzelle fließenden Strömen zuzuschreiben ist. Da auf diese Weise die Toleranzen beim Schreiben und Lesen von Information vergrößert werden können, lassen sich Fehlfunktionen vermeiden. Im Fall der Herstellung der Leiterbahn für die Zuführung des Erdpotentials aus einem Halbleiterbereich muß ihre Querschnittsfläche vergrößert werden, um den Widerstand zu verringern. Das führt zu dem Nachteil, daß die Breite der Leiterbahn zunimmt. Da der Widerstandswert der Leiterschicht 7B im groben eine Größenordnung kleiner als der eines Halbleiterbereichs ist (der erstere beträgt einige Hundertstel des letzteren), wird die Fläche der Erdpotentiallextung kleiner. Demnach ist es möglieh, die Flächen der Speicherzellen und der Speicherzellenanordnung in Spaltenrichtung zu verringern. Wie in Fig. 2B beispielhaft dargestellt, muß darüberhinaus eine Aluminium-Leiterbahn LVss für eine vorgegebene Anzahl von Speicherzellen vorgesehen und mit der Leiterschicht 7B verbunden werden,

um die Schwankung ihres Potentials zu unterdrücken. Da die Leiterschicht 7B einen geringen Widerstandswert hat, kann diesbezüglich die Anzahl der Aluminium-Leitungen LVss verringert werden. Damit kann insbesondere die Integrationsdichte in der Zeilenrichtung der Speicherzellenanordnung erhöht werden.

Um Soft-Errors zu verhindern und die parasitären Kapazitäten der Speicherknoten der Speicherzelle zu er) dotierte Halbleiterbereich 11 ausgebildet.

der Speicherknoten der Speicherzelle zu erhöhen, ist der ρ -

Der Halbleiterbereich 11 steht mit den Halbleiterbereichen in Kontakt. Dieser Halbleiterbereich 11 ist insbesondere unter den zwei Halbleiterbereichen 10 eines jeden der MISFETs Q1 und Q2 und unter einem Halbleiterbereich 10 eines jeden der MISFETs Qs1 und Qs2 vorgesehen (in einem in den Fig. 2A und 5 mit einer strichpunktierten Linie 11 umrandeten Bereich). Konkret wird er zu den in Fig. 2B gezeigten Halbleiterbereichen 10 hinzugefügt. Der Halbleiterbereich .11 ist in anderen Worten in den Teilen der Speicherzelle vorgesehen/ die zu einem Anstieg der parasitären Kapazitäten C der Speicherknoten für die Information beitragen. Da der p-n-übergang zwischen dem Halbleiterbereich 11 und dem Halbleiterbereich 10 einer der Bereiche mit hoher Fremdstoffkonzentration ist, kann seine Sperrschichtkapazität erhöht werden. Damit können die auf Alpha-Teilchen zurückzuführenden Soft-Errors vermieden werden. Der Halbleiterbereich 11 ist mit einer höheren Dotierstoff konzentration als der Trogbereich 2 ausgebildet. Demnach kann er als eine Barriere gegen das Eindringen von im Trogbereich 2 durch Alpha-Teilchen erzeugten Minoritätsträgern wirken und Soft-Errors verhindern.

Der Halbleiterbereich 11 wird durch Einbringen eines Dotierstoffes mittels Ionen-Implantation gebildet, wobei die Gate-Elektroden 7C und 7D als Maske 9 dienen. Demnach ist der Halbleiterbereich 11 so aufgebaut, daß er den Bereich nicht

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erreicht, in dem der Kanal gebildet ist. Er beeinflußt daher nicht die Schwellenspannungen der MISFETs Q1 und Q2. Da keine Toleranz für die Maskenjustierung bei der Ausbildung des Halbleiterbereichs 11 erforderlich ist, kann die Integrations· dichte erhöht werden.

Der Dotierstoff für den Aufbau des Halbleiterbereichs 11 (beispielsweise Bor-Ionen) hat einen höheren Diffusionskoeffizienten als der Dotierstoff für den Aufbau der Halbleiterbereiche 10 (beispielsweise Arsen-Ionen). Da beide Fremdstoffe unter Verwendung ein und derselben Maske implantiert werden, ist der Halbleiterbereich 11 entlang den Halbleiterbereichen 10 so vorgesehen, daß er die Halbleiterbereiche 10 umhüllt. Damit können die Bezirke der p-n-Übergänge zwischen dem Halbleiterbereich 11 und den Halbleiterbereichen 10 vergrößert werden. Durch den Unterschied der Diffusionskoeffizienten wird der Halbleiterbereich 11 auch unter den Halbleiterbereichen 8 gebildet. Das kann die Vereinigung von Verarmungsbereichen (den Durchschlag) zwischen den Halbleiterbereichen 10 verhindern, die als der Source- und der Drain-Bereich dienen. Damit kann der Kurzkanal-Effekt verringert werden.

Der Halbleiterbereich 11 kann auch nur zur Steigerung der Funktion der Barriere gegen die Minoritätsträger verwendet werden. In diesem Fall kann er in einem tieferen Teil entfernt von den Halbleiterbereichen 10 gebildet werden.

Der Aufbau der Halbleiterbereiche 10 kann unter Verwendung der Leiterschichten 7A bis 7C als einer Maske, der Aufbau des Halbleiterbereichs 11 unter Verwendung der Leiterschichten 7A bis 7C und der Maske 9 gegen das Einbringen von Fremdstoffen erfolgen. Die Halbleiterbereiche 8 müssen nicht vorgesehen werden.

Ein Isolierfilm 12 ist so ausgebildet, daß er die MISFETs Q1, Q2, Qs1 und Qs2 bedeckt. Der Isolierfilm 12 ist beispielsweise aus einem Siliziumoxid-Film hergestellt.

Die Widerstandselemente Rl und R2 sowie die Leiterbahn, mit der daran das Leistungsquellenpotential Vcc angelegt wird, sind auf dem Isolierfilm 12 gebildet. Sie sind unter Verwendung einer auf dem Isolierfilm 12 formierten polykristallinen Siliziumschicht 14 hergestellt. Die polykristalline Siliziumschicht 14 weist Teile (Leiterschichten) 14A auf, deren Widerstand durch Einbringen eines Dotierstoffes verringert wird, sowie Teile mit hohem Widerstand 14B, in die kein Dotierstoff eingebracht wird. Der Dotierstoff, beispielsweise Arsen, wird in einen Teil außerhalb eines Teiles (14B) eingebracht, der in den Fig. 2A und 6 mit einer strichpunktierten Linie 14B umrandet ist.

Die Leiterschicht 14A liegt über der Leiterschicht 7B (der Leiterbahn für das Erdpotential) und verläuft in Zeilenrichtung auf dem Isolierfilm 12. Sie baut die Leiterbahn für das Leistungsquellenpotential auf, die mit den entsprechenden in Zeilenrichtung angeordneten Speicherzellen verbunden ist.

Aufgrund der Tatsache, daß die Leiterschicht 14A (die Leiterbahn für das Leistungsquellenpotential) und die Leiterschicht 7B (die Leiterbahn für das Erdpotential) so angeordnet sind, daß der Isolierfilm 12 zwischen ihnen verläuft, ist zwischen dem Leistungsquellenpotential und dem Erdpotential ein Kondensator eingefügt, wie in Fig. 2B dargestellt. Aufgrund des dünneren Isolierfilms hat dieser Kondensator eine höhere Kapazität als ein Kondensator, bei dem die Leiterschicht 14A über einer aus einem Halbleiterbereich hergestellten Leiterbahn für das Erdpotential liegt. Dieser Kondensator kann die Fehlfunktionen der Speicherzellen verringern, die auf die Schwankung des Leistungsquellenpotentials oder des Erdpotentials zurückzuführen sind. Teile der Leiterschichten 7B und 14A können breiter als die anderen Teile ausgeführt werden, um die Kapazität zu erhöhen.

Der Teil 14B, in den kein Fremdstoff eingebracht ist (der mit

der strichpunktierten Linie 14B umrandete Teil), wird für die Widerstandselemente Rl und R2 verwendet. Ein Ende eines jeden der Widerstandselemente R1 und R2 ist mit der Leiterbahn 14A für das Leistungsquellenpotential verbunden. Das andere Ende des Widerstandselements R1 ist mit dem Source- oder Drain-Bereich 10 des MISFET Qs1 durch eine Kontaktöffnung 6 und eine Kontaktöffnung 13 verbunden/ die in dem Isolierfilm 12 gebildet ist. Zusätzlich ist das andere Ende des Widerstandselements R1 durch die Kontaktöffnung 13 mit der Gate-Elektrode 7 C des MISFET Q2 verbunden. Folglich ist es mit dem Source- oder Drain-Bereich 10 des MISFET Q1 durch die Gate-Elektrode 7C verbunden. Das andere Ende des Widerstandselements R2 ist durch eine Kontaktöffnung 13 mit der Gate-Elektrode 7D des MISFET Q1 verbunden. Zusätzlich ist das andere Ende des Widerstands R2 mit dem gemeinsamen Source- oder Drain-Bereich 10 der MISFETs Qs2 und Q2 durch Kontaktöffnungen 6 und 13 verbunden.

Da die Form der Gate-Elektroden 7C und 7D wie oben beschrieben ausgelegt ist/ können die Widerstandselemente R1 und R2 alle notwendigen Verbindungen im wesentlichen nur durch ihre Verbindung mit den Gate-Elektroden 7C und 7D durchführen. Dieser Punkt wird besonders deutlich aus Fig. 2B. Aufgrund der beschriebenen Formen der Gate-Elektroden 7C und . 7D müssen die Leiterbahnen für die Kreuzkopplung der Flip-Flop-Schaltung usw. nicht unter Verwendung des polykristallinen Siliziums aufgebaut werden. Dementsprechend können die Widerstandselemente 14B zwischen der Leiterschicht 14A und den Kontaktöffnungen 13 hinreichend lang aufgebaut werden.

Da die Widerstandselemente 14B hinreichend lang sind, können ihre Widerstandswerte erhöht werden. Dementsprechend können von den Widerstandselementen 14B fließende Ruheströme vermindert werden,.um Information zu halten. Darüberhinaus kann die hinreichend lange Ausbildung der Widerstandselemente 14B die

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Vereinigung (den Durchschlag) der Verarmungsbereiche verhindern, die innerhalb der Widerstandselemente 14B von den Übergängen zwischen den Widerstandselementen 14B und der Leiterschicht 14A und den übergängen zwischen den Widerstandselementen 14B und den Halbleiterbereichen 10 sowie den Leiterschichten 7C, 7D gebildet werden.

Das Widerstandselement 14B liegt unter Zwischenschaltung des Isolierfilms 12 über der Leiterschicht 7C oder der Leiterschicht 7D und ist so angeordnet, daß es im wesentlichen in Spaltenrichtung verläuft. Damit ergibt sich eine MIS-Struktur (vgl. Fig. 2B), in der die Leiterschicht 7C oder 7D eine Gate-Elektrode, der Isolierfilm 12 ein Gate-Isolator und das Widerstandselement 14B ein Halbleiter ist. Der η -dotierte Halbleiterbereich 10 und die Leiterschicht 14A können als Source- und Drain-Bereiche betrachtet werden. Die Leiterschicht 14A ist η -dotiert, da in sie Arsen eingebracht wird. Demnach kann das Widerstandselement 14B als der Kanalbereich eines parasitären n-Kanal-MISFET betrachtet werden. Im folgenden soll ein Fall untersucht werden, in dem ein Potential mit einem hohen Pegel an die Leiterschicht 7D (Gate-Elektrode) des MISFET Q1 und in dem ein Potential auf niedrigem Pegel an die Leiterschicht 7C (Gate-Elektrode) des MISFET Q2 angelegt wird. Der Strom vom Leistungsquellenpotential Vcc kann leicht durch das Widerstandselement 14B (R2), dagegen nur schwer durch das Wider-Standselement 14B (R1) fließen. Das bedeutet, daß die Widerstandselemente 14B (R1, R2) entsprechend einer in die Speicherzelle geschriebenen Information (Spannung) ihre Widerstandswerte verändern (selbst-vorgespannt). Als Folge davon können die Ströme in der Richtung zugeführt werden, in der die Spannungsdifferenz zwischen "1" und "0" geklärt wird. Das ist wirkungsvoll, um die Information stabil zu halten und die Einschreibgeschwindigkeit der Information in die Speicherzelle zu erhöhen.

Auf der Leiterschicht 14A und den Widerstandselementen 14B

ist ein Isolierfilm 15 vorgesehen. Dieser Isolierfilm 15 isoliert die Leiterschicht 14A und die Widerstandselemente 14B elektrisch von einer auf ihnen vorzusehenden Leiterschicht 17.

Die Leiterschicht 17 ist so angeordnet, daß sie durch Kontaktöffnungen 16 mit den vorgegebenen Halbleiterbereichen 10 verbunden ist, daß sie in Spaltenrichtung über die Leiterschichten 7A, 7B und 14B über dem Isolierfilm 15 .-verläuft, und daß sie über den Leiterschichten 7C, 7D und den Widerstandselementen 14B liegt. Diese Leiterschicht 17 dient zum Aufbau von Datenleitungen DL und DL. Durch das Übereinanderschichten der Leiterschichten 7C und 17 und des Widerstandselements 14B oder der Leiterschichten 7D und 17 und des Widerstandselements 14B kann die Fläche des SRAM verringert werden, wodurch eine Steigerung der Integrationsdichte möglich ist.

Auf der linken (oder rechten) Seite der Speicherzelle in Fig. 2A ist eine Speicherzelle angeordnet, die bezüglich einer Linie Xa - Xa (oder Xb - Xb) symmetrisch ist. Die zwei Speicherzellen bilden eine Einheit, und eine große Anzahl derartiger Einheiten ist in Zeilenrichtung angeordnet. Daneben ist auf der oberen (oder unteren) Seite der in Fig. 2A dargestellten Speicherzelle eine Speicherzelle angeordnet, die bezüglich eines Punktes Ya (oder Yb) symmetrisch ist. Die zwei Speicherzellen bilden eine Einheit, und eine große Anzahl derartiger Einheiten ist in Spaltenrichtung angeordnet.

Im folgenden wird ein Verfahren zur Herstellung des beschriebenen Ausführungsbeispiels erläutert.

Die Fig. 4 bis 10 zeigen Ansichten zur Erklärung des Verfahrens zur Herstellung des in den Fig. 2A, 2B und 3 gezeigten ■ SRAM. Die Fig. 4 bis 6 sind Draufsichten auf die Speicherzelle des SRAM bei verschiedenen Herstellungsschritten, während die Fig. 7 bis 10 die zugehörigen Schnittansichten dar-

stellen. Fig. 7 zeigt einen Schnitt entlang der Linie VII -

VII in Fig. 4, Fig. 9 einen Schnitt entlang der Linie IX -

IX in Fig. 5 und Fig. 10 einen Schnitt entlang der Linie X-X in Fig. 6.

Zuerst wird ein Halbleitersubstrat 1 aus n~-dotiertem einkristallinen Silizium vorbereitet. Ein p~-dotierter Trogbereich

2 wird in einem vorgegebenen Bereich der Hauptoberfläche des Halbleitersubstrats 1 gebildet. Der Trogbereich 2 wird beispielsweise so ausgebildet, daß durch Ionen-Implantation mit einer Energie von etwa 60 keV BF -Ionen mit einer Dosis von etwa 2 χ 10 Atome/cm eingebracht und einer drive-in-Diffusion ausgesetzt werden.

Ein Feldisolierfilm 3 wird auf vorgegebenen Teilen des Halbleitersubstrats 1 und des Trogbereichs 2 gebildet. Daneben werden in bestimmten Teilen des Trogbereichs 2 p-dotierte Kanalstopperbereiche 4 hergestellt. Als der Feldisolierfilm

3 wird ein Siliziumoxid-Film verwendet, der durch lokale thermische Oxidation erzeugt wird. Die Kanalstopperbereiche

4 werden beispielsweise so ausgebildet, daß BF„-Ionen mit

einer Dosis von etwa 3x10 Atome/cm durch Ionen-Implantation mit einer Energie von etwa 60 keV eingebracht und beim Schritt der Ausbildung des Feldisolierfilms 3 ausgeheilt werden .

Wie in den Fig. 4 und 7 dargestellt, wird anschließend auf den Teilen der Hauptoberflächen des Halbleitersubstrats 1 und des Trogbereichs 2, die als Bereiche zur Herstellung von Halbleiterbauelementen vorgesehen sind, ein Isolierfilm 5 gebildet. Der Isolierfilm 5 ist beispielsweise ein durch thermische Oxidation erzeugter Siliziumoxid-Film mit einer Dicke von 20 bis 30 nm. Nach Ausbildung des Isolierfilms 5 werden bestimmte Teile von ihm entfernt, um Kontaktöffnungen 6 herzustellen.

Wie in Fig. 8 gezeigt, werden auf dem Feldisolierfilm 3 und dem Isolierfilm 5 Leiterschichten 7A bis 7D ausgebildet. Jede der Leiterschichten 7A bis 7D ist aus einem Doppelschichtfilm aufgebaut, der mit dem vorgegebenen Teil der Hauptoberfläche des Trogbereichs 2 durch die Kontaktöffnung 6 verbunden ist. Das heißt, er ist aus einem polykristallinen Siliziumfilm 71, der beispielsweise durch CVD (Chemical Vapor Deposition / Chemische Dampfabseheidung) hergestellt ist und in den Phosphor eingebracht wird, um seinen Widerstandswert zu verringern, sowie aus einem Molybdän-Silizid-Film 72 aufgebaut, der auf dem Film 71 durch Sputtern abgeschieden wird. Die Dicke des polykristallinen Siliziumfilms 71 beträgt beispielsweise etwa 200 nm, die des Molybdän-Sllizid-Films 72 beispielsweise etwa 300 nm. Da die Leiterschichten 7A bis 7D Molybdän-SiIiζid enthalten, kann ihr Widerstandswert auf einige Ω/j—ι eingestellt werden.

Wie in der Zeichnung nicht dargestellt ist, wird ein n-dotierter Halbleiterbereich durch Diffusion des in den polykristallinen Siliziumfilm 71 eingebrachten Phosphors in dem Oberflächenteil des Trogbereichs 2 ausgebildet, der durch die Kontaktöffnung 6 mit den Leiterschichten 7B, 7C oder 7D verbunden ist.

Anschließend werden entsprechend Fig. 8 η -dotierte Halbleiterbereiche 8 gebildet, um in der Hauptoberfläche des Trogbereichs 2 in den Teilen zu beiden Seiten der einzelnen Leiterschichten 7A, 7C und 7D die LDD-Strukturen aufzubauen, wobei der Isolierfilm 5 zwischen den Bereichen 8 und den Schichten 7A, 7C und 7D liegt. Unter Verwendung der Leiterschichten 7A, 7C und 7D und des Feldisolierfilms 3 als einer Maske für das Einbringen eines Dotierstoffes wird über Ionenimplantation Phosphor beispielsweise mit einer Dosis von etwa

13 2

1x10 Atome/cm· und einer Energie von etwa 50 keV eingebracht. Dieser wird anschließend ausgeheilt. Damit sind die

Halbleiterbereiche 8 gebildet.

Nach Ausbildung der Halbleiterbereiche 8 wird auf beiden Seiten jeder der Leiterschichten 7A bis 7D eine Maske 9 für das Einbringen eines Dotierstoffes hergestellt. Diese Maske 9 wird beispielsweise so ausgebildet, daß auf der gesamten Oberfläche des sich ergebenden Substrats durch CVD ein Siliziumoxid-Film vorgesehen wird, der anschließend einem reaktiven Ionen-Ätzen unterzogen wird. Die Maske 9 ist ein Isolierfilm, der in Selbstausrichtung zu den Leiterschichten 7A bis 7D gebildet wird.

Unter Verwendung der Maske 9 und der Leiterschichten 7A bis 7D als Ionen-Implantationsmaske werden in den vorgegebenen Teilen der Hauptoberfläche des Trogbereichs 2 die η -dotier-. ten Halbleiterbereiche 10 gebildet. Die Halbleiterbereiche bauen die Source- oder Drain-Bereiche von MISFETs auf. Beispielsweise wird mittels Ionen-Implantation mit einer Dosis

1 (\ 2
von etwa 1x10° Atome/cm und einer Energie von etwa 80 keV Arsen eingebracht und anschließend ausgeheilt.

Anschließend wird eine Maske für das Einbringen von Dotierstoffen gebildet, um die ρ -dotierten Halbleiterbereiche herzustellen, die im wesentlichen dazu dienen, Soft-Errors zu verhindern. Diese Maske bedeckt ein Gebiet mit Ausnahme eines Bereiches, der in Fig. 5 mit der strichpunktierten Linie 11 umrandet ist.

in dem Zustand nach der Ausbildung dieser Maske wird eine Ionen-Implantation durchgeführt, wobei die Maske 9 und die Leiterschichten 7C, 7D als Maske Anwendung finden. Anschließend werden, wie in den Fig. 5 und 9 dargestellt, unter bestimmten Halbleiterbereichen 10p -dotierte Halbleiterbereiche 11 ausgebildet. Beispielsweise wird Bor mit einer Dosis von etwa 1x10 Atome/cm und einer Energie von etwa 50 keV implantiert und anschließend ausgeheilt. Nach Fig. 5

wird der Dotierstoff zum Aufbau der Halbleiterbereiche 11 durch den Isolierfilm 5 in den Bereich eingebracht, der mit der strichpunktierten Linie 11 umrandet ist.

Die Leiterschichten 7A bis 7D und die Halbleiterbereiche 8 und 10 werden durch dieselbeBr. Herstellungsschritte gebildet wie die MISFETs, die periphere Schaltungen aufbauen. Die Halbleiterbereiche 11 können daneben unter vorgegebenen η -dotierten Halbleiterbereichen gebildet werden, beispielsweise unter den Source- und Drain-Bereichen von MISFETs, die eine Eingangs-Schutzschaltung aufbauen.

Nach der Ausbildung der Halbleiterbereiche 11 wird ein Isolierfilm 12 hergestellt. Der Isolierfilm 12 ist beispielsweise ein Siliziumoxid-Film, der mittels CVD gebildet wird und eine Dicke von etwa 100 bis 200 nm hat. Bestimmte Teile des Isolierfilms 12, die über den Leiterschichten 7C, 7D und den Halbleiterbereichen 10 liegen, werden zur Bildung von Kontaktöffnungen 13 entfernt.

Anschließend wird ein polykristalliner Siliziumfilm 14 ausgebildet, der mit den vorgegebenen Halbleiterbereichen 10 durch die Kontaktöffnungen 13 verbunden ist, um eine Leiterbahn 14A für ein Leistungsquellenpotential und Widerstandselemente 14B aufzubauen. Der polykristalline Siliziumfilm kann beispielsweise mittels CVD in einer Dicke von etwa 100 bis 200 nm abgeschieden werden. Ein Dotierstoff zur Verringerung des Widerstandes wird in den Teil des polykristallinen Siliziumfilms eingebracht, der außerhalb der Bereiche zum Aufbau der Widerstandselemente 14B liegt und die Leiterbahn 14A für das Leistungsquellenpotential wird. Das als Dotierstoff verwendete Arsen wird mittels Ionen-Implantation eingebracht und anschließend ausgeheilt. Durch das Einbringen des Dotierstoffes mittels Ionen-Implantation läßt sich der Widerstandswert gut steuern. Darüberhinaus ergibt sich aufgrund der Ionen-Implantation nur eine geringe Ausdehnung des Dotierstoffes un-

ter der Maske. Die im Verfahren vorzusehenden Toleranzen können daher klein gehalten und die Widerstandselemente 14B hinreichend lang ausgebildet werden.

Wie in den Fig. 6 und 10 gezeigt, wird anschließend der polykristalline Siliziumfilm strukturiert, um die als Leiterbahn für das Leistungsquellenpotential dienende Leiterschicht 14A und die Widerstandsschicht 14B zu bilden, die für die Widerstandselemente R1 und R2 dient. Der Dotierstoff zum Aufbau der Leiterschicht 14A wird in den Bereich des polykristallinen Siliziumfilms eingebracht, der außerhalb der mit der strichpunktierten Linie 14B in Fig. 6 umrandeten Fläche liegt.

Nach Ausbildung der Leiterschicht 14A und der Widerstandselemente 14B wird ein Isolierfilm 15 hergestellt. Dieser Isolierfilm 15 ist beispielsweise ein mittels CVD gebildeter SiIiziumoxid-Film mit einer Dicke von etwa 300 bis 400 nm.Bestimmte, über den Halbleiterbereichen 10 liegende Teile der Isolierfilme 5, 12 und 15 werden entfernt, um Kontaktöffnungen 16 zu bilden.

Anschließend wird, wie in den Fig. 2A und 3 gezeigt, eine Leiterschicht 17 hergestellt, die elektrisch mit den vorgegebenen Halbleiterbereichen 10 durch die Kontaktöffnungen 16 verbunden ist. Die Leiterschicht 17 verläuft auf dem Isolierfilm 15 in Spaltenrichtung so, daß sie die Leiterschicht 7A kreuzt. Sie besteht beispielsweise aus einem durch Sputtern abgeschiedenen Aluminium-Film.

Nach den beschriebenen Verfahrensschritten wird ein Passivierfilm und ähnliches aufgebracht. Durch diese Abfolge von Herstellungsschritten ist das vorliegende Ausführungsbeispiel fertiggestellt.

Aufgrund der beschriebenen neuartigen technischen Merkmale lassen sich folgende Wirkungen erzielen:

(1) Die Gate-Elektrode eines MISFET einer aus zwei MISFETs bestehenden Flip-Flop-Schaltung ist so ausgeweitet, daß sie die Leiterbahn für eine Überkreuz-Kopplung bildet. Aufgrund dieses Aufbaus muß keine spezielle Leiterbahn für die überkreuz-Kopplung zwischen den Gate-Elektroden vorgesehen werden, so daß der Abstand zwischen den Gate-Elektroden verringert werden kann. Daneben ist es nicht erforderlich, eine spezielle Leiterbahn für die Überkreuz-Kopplung zwischen Widerstandselementen vorzusehen, die über den Gate-Elektroden liegen, so daß auch der Abstand zwischen den Widerstandselementen verringert werden kann. Da durch die zwei oben genannten Merkmale die Belegungsfläche der Speicherzelle verringert werden kann, kann die Integrationsdichte eines SRAM erhöht werden.

(2) Die Gate-Elektrode eines MISFET einer aus zwei MISFETs bestehenden Flip-Flop-Schaltung ist so ausgeweitet, daß sie eine Leiterbahn für eine Überkreuz-Kopplung bildet. Damit macht es die im selben Schritt wie die Widerstandselemente gebildete Leiterschicht unnötig, eine spezielle Leiterbahn für die Überkreuz-Kopplung vorzusehen, so daß nur ein Spielraum für die Maskenjustierung zwischen den Widerstandselementen und einer Leiterbahn für ein Leistungsquellenpotential zu berücksichtigen ist, und die Widerstandselemente in ihren Abmessungen verringert oder hinreichend lang aufgebaut werden können. Da die Größe der Widerstandselemente verringert werden kann, ergibt sich eine Reduzierung der Belegungsfläche der Speicherzelle und damit eine Erhöhung der Integrationsdichte eines SRAM.

(3) Die Gate-Elektroden von MISFETs und die Widerstandselemente, die eine Speicherzelle aufbauen, sowie die mit dieser Speicherzelle verbundenen Datenleitungen liegen übereinander, wodurch eine Planarflache verringert Werden kann, so daß sich eine Erhöhung der Integrationsdichte eines SRAM ergibt.

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(4) Die Gate-Elektroden von MISFETs, die die Flip-Flop-Schaltung einer Speicherzelle aufbauen, und Widerstandselemente liegen übereinander. Auf diese Weise können die Widerstandselemente selbst-vorgespannt werden, so daß als Information dienende Ladungen stabil gehalten werden können. Auf diese Weise ergibt sich eine Erweiterung der Auslesetoleranz bei einer Leseoperation.

(5) Ein Dotierstoff zur Verringerung des Widerstandswertes einer aus polykristallinem Silizium hergestellten Leiterschicht wird mittels Ionen-Implantation eingebracht. Da die Abhängigkeit der Ionen-Implantation von der Dotierstoff-Konzentration geringer als die der thermischen Diffusion ist, ergibt sich eine verbesserte Möglichkeit zur Steuerung des Widerstandswertes. Zusätzlich können die Werte der Widerstandselemente mit hoher Präzision eingestellt werden. Aufgrund der Anwendung der Ionen-Implantation kann die Ausbreitung des Dotierstoffes unter einer Maske für die Ausbildung der Widerstandselemente verringert werden, so daß die Toleranzen für die Verfahrensabmessungen der Widerstandselemente abgesenkt werden können. Daher können die Belegungsflächen der Widerstandselemente reduziert werden, so daß sich eine Steigerung der Integrationsdichte eines SRAM ergibt. Da die Toleranzen für die Verfahrensabmessungen der Widerstandselemente verringert werden können, können diese Widerstandselemente daneben hinreichend lang aufgebaut werden. Daher ergibt sich eine Verminderung der durch diese Widerstandselemente fließenden Ruheströme. Zusätzlich kann durch diese lange Ausbildung der Widerstandselemente die Vereinigung "(der Durchschlag) zwischen Verarmungsschichten verhindert werden, die sich in die Wider-Standselemente ausbreiten.

(6) Auf den Seiten der Gate-Elektrode eines' vorgegebenen MIS-FET, der eine Speicherzelle aufbaut, ist in Selbstjustierung eine Maske für das Einbringen eines Dotierstoffes vorgesehen.

Diese Maske wird dazu verwendet, einen ersten Halbleiterbereich/ der als ein Source- oder ein Drain-Bereich dient, sowie einen zweiten Halbleiterbereich aufzubauen, dessen Leitfähigkeitstyp dem des ersten Halbleiterbereichs entgegengesetzt ist, und der unter dem ersten Halbleiterbereich liegt. Damit wird eine Toleranz für die Maskenjustierung zwischen der Gate-Elektrode und dem zweiten Halbleiterbereich überflüssig, so daß die Integrationsdichte eines SRAM gesteigert werden kann. Daneben wird die Ausbreitung des zweiten Halbleiterbereichs in einen Kanalbereich verhindert, so daß die Schwankung der Schwellenspannung des MISFET und der Anstieg des Substrateffekts unterbunden werden können.

(7) Wie in Punkt (6) festgestellt, ist der zweite Halbleiterbereich entlang und unter dem ersten Halbleiterbereich vorgesehen. Aus diesem Grund ergibt sich eine Steigerung der Kapazität des p-n-übergangs zwischen dem ersten und dem zweiten Halbleiterbereich, so daß die parasitäre Kapazität eines Knotenpunktes zur Speicherung von Information erhöht werden kann. Aus demselben Grund kann der zweite Halbleiterbereich als eine Barriere verwendet werden, die das Eindringen von in einem Trogbereich (oder einem Substrat) erzeugten Minoritätsträgern in den Informations-Speicherknoten verhindert. Aufgrund dieser beiden Merkmale können auf Alpha-Teilchen zurückzuführende Soft-Errors unterbunden werden.

* (8) Durch Vorsehen der zweiten Halbleiterbereiche jeweils in einem Teil, in dem ein sich in einen Kanalbereich ausbreitender Verarmungsbereich unterdrückt wird, wird die Verbindung " (der Durchschlag) der Verarmungsbereiche zwischen dem Source- und einem Drain-Bereich verhindert. Aus diesem Grund kann der Kurzkanal-Effekt reduziert werden.

(9) Eine Leiterbahn für das mit den Speicherzellen verbundene Erdpotential ist aus einer Leiterschicht mit geringem Widerstand ausgebildet, die aus Poly-Zid, Silizid, einem hochschmel-

zenden Metall oder ähnlichem hergestellt ist/ so daß die Belegungsfläche der Erdpotential-Leiterbahn in einer Speicherzellenanordnung verringert werden kann. Da die Anzahl der mit der Erdpotential-Leiterbahn zu verbindenden Aluminium-Leitungen verkleinert werden kann, kann auch die Belegungsfläche des Aluminium-Leiters in der Speicherzellenanordnung verringert werden. Zusätzlich kann eine Absenkung des Widerstandswertes der Erdpotential-Leiterbahn und eine Verbesserung der Stabilität ihres Potentials erfolgen, so daß die Spielräume für die Operationen des Lesens und Schreibens von Information erweitert werden können. Daher lassen sich Fehlfunktionen beim Schreiben und Lesen der Information unterdrücken, und die elektrische Zuverlässigkeit eines SRAM kann gesteigert werden.

(10) Da die Leiterbahn für das Erdpotential und die Leiterbahn für ein Leistungsquellenpotential übereinander liegen, wird die Information einer Speicherzelle weniger durch Schwankungen im Leistungsquellenpotential und/oder im Erdpotential beeinflußt. Zusätzlich ergibt sich eine Verringerung der Belegungsfläche der Speicherzelle, so daß die Integrationsdichte eines SRAM erhöht wird.

Die bisherige Beschreibung erfolgte in Verbindung mit einem Ausführungsbeispiel. Die vorliegende Erfindung ist selbstverständlich nicht darauf beschränkt, sondern kann ohne Abweichung vom zugrunde liegenden Erfindungsgedanken vielfältig modifiziert werden.

Die Flip-Flop-Schaltung einer Speicherzelle kann beispielsweise ebenso aus zwei p-Kanal-MISFETs als Lastelementen und zwei n-Kanal-MISFETs aufgebaut sein. Daneben kann auch auf die Lastelemente verzichtet werden.

Ein die Speicherzelle aufbauender MISFET muß nicht die LDD-Struktur aufweisen.

Die MISFETs zum Aufbau einer Flip-Flop-Schaltung und die schaltenden Elemente können ebenso in einem Halbleitersubstrat gebildet werden.

Der Leitfähigkeitstyp der verschiedenen Halbleiterbereiche kann umgekehrt werden.

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Claims

PATENTANWÄLTE, ...

STREHL SCHUBEt-HOPF SCHULZ 3530897 *

WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22 \

HITACHI, LTD.

DEA-27256 29. August 1985

Integrierte Halbleiterschaltung

/1/ Integrierte Halbleiterschaltung mit Speicherzellen, die jeweils in einem ersten Halbleiterbereich (2) eines ersten Leitfähigkeitstyps gebildete erste und zweite MISFETs (Q1, Q2) aufweisen,
dadurch gekennzeichnet, daß eine Gate-Elektrode (7C, 7D) eines jeden der ersten und zweiten MISFETs (Q1, Q2) mit einem der Source- und Drain-Bereiche (8, 10) des gegenüberliegenden MISFET gekoppelt ist, daß der andere der Source- und Drain-Bereiche (8/ 10) eines jeden MISFET (Q1, Q2) mit einer ersten Leiterbahn (7B) verbunden ist, die mit einem ersten festen Potential (Vss) beaufschlagt ist, und daß die Verbindung der Gate-Elektrode (7C, 7D) und des einen der Source- und Drain-Bereiche (8, 10) nur durch diese Gate-Elektrode selbst erfolgt.
2. Integrierte Halbleiterschaltung nach Anspruch 1,
dadurch gekennzeichnet,

daß jede Speicherzelle weiterhin erste und zweite schaltende MISFETs (Qs1, Qs2) aufweist, die jeweils zwischen die ersten und zweiten MISFETs (Q1 , Q2) und Datenleitungen (DL, DL; 17) geschaltet sind, und deren Gate-Elektroden beide mit einer
Wortleitung (WL; 7A) verbunden sind, wobei der zweite MISFET (Q2) und der zweite schaltende MISFET (Qs2) durch einen zweiten Halbleiterbereich (10) eines zweiten Leitfähigkeitstyps
verbunden sind, der in dem ersten Halbleiterbereich (2) gebildet ist, und wobei der erste MISFET (Q1) und der erste
schaltende MISFET (Qs1) durch die Gate-Elektrode (7C) des
zweiten MISFET (Q2) verbunden sind.
3. Integrierte Halbleiterschaltung nach Anspruch 2,
dadurch gekennzeichnet,

daß der zweite Halbleiterbereich (10) mit den Source- oder
Drain-Bereichen des zweiten MISFET (Q2) und des zweiten schaltenden MISFET (Qs2) zusammenhängend ausgebildet und im gleichen Schritt wie die Source- oder Drain-Bereiche hergestellt ist.
4. Integrierte Halbleiterschaltung nach Anspruch 3,
gekennzeichnet durch

einen Isolierfilm (3), der die Form der ersten und zweiten
MISFETs (Q1, Q2), der ersten und zweiten schaltenden MISFETs

(Qs1, Qs2) sowie des zweiten Halbleiterbereiches (10) vorgibt, wobei der erste MISFET (Q1) und der erste schaltende MISFET (Qs1) jeweils unabhängig in Bereichen gebildet sind, die von jedem anderen Teil durch den Isolierfilm (3) isoliert sind, wobei der zweite MISFET (Q2), der zweite schaltende MIS-FET (Qs2) und der zweite Halbleiterbereich (10) in einem einzigen Bereich gebildet sind, der durch den Isolierfilm (3) von jedem anderen Teil isoliert ist, und wobei der zweite Halbleiterbereich (10) zwischen dem ersten MISFET (Q1) und dem ersten schaltenden MISFET (Qs1) so gebildet ist, daß er von diesen durch den Isolierfilm (3) isoliert ist.
5. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 4,

dadurch gekennzeichnet, daß die Gate-Elektroden (7C, 7D) der ersten und zweiten MIS-FETs (Q1, Q2) aus derselben Schicht wie die Wortleitung (WL; 7A) hergestellt sind.
6. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 5,

dadurch gekenn zeichnet, daß die Gate-Elektroden {IC, 7D) der ersten und zweiten MIS-FETs (Q1, Q2) im wesentlichen parallel zueinander und in einer Richtung verlaufen, in der sie die Wortleitung (WL; 7A) schneiden.

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7. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 6,

dadurch gekenn ζ eichnet, daß die Source- oder Drain-Bereiche (8, 10) der ersten und zweiten schaltenden MISFETs (QsI, Qs2) jeweils an Fortsätzen der Gate-Elektroden (7C₇ 7D) der ersten und zweiten MISFETs (Q1/ Q2) gebildet sind.
8. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 7,

dadurch gekennzeichnet, daß die erste Leiterbahn (7B) aus derselben Schicht wie die Wortleitung (WL; 7A) sowie die Gate-Elektroden (7C, 7D) hergestellt ist und im wesentlichen parallel zu der Wortleitung (WL; 7A) verläuft.
9. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 8,

weiterhin gekennzeichnet durch Widerstandselemente (R1, R2; 14B), die jeweils mit den ersten und zweiten MISFETs (Q1, Q2) verbunden und über deren Gate-Elektroden (7C, 7D) mit einem dazwischenliegenden Zwischenschicht-Isolierfilm (12) ausgebildet sowie aus polykristallinem Silizium hergestellt sind.
10. Integrierte Halbleiterschaltung nach Anspruch 9,

ORfQiNAL

dadurch gekenn zeichnet, daß mit den Widerstandselementen (R1, R2; 14B) eine zweite Leiterbahn (14A) verbunden ist, die mit den Widerstandselementen in einem Stück ausgebildet, aus polykristallinem SiIizium, in das ein Dotierstoff eingebracht ist, hergestellt und mit einem zweiten festen Potential (Vcc) beaufschlagt ist.
11. Integrierte Halbleiterschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die zweite Leiterbahn (14A) unter Zwischenschaltung des Zwischenschicht-Isolierfilms (12) über der ersten Leiterbahn (7B) gebildet, und die erste Leiterbahn (7B) aus derselben Schicht wie die Gate-Elektroden (7C, 7D) hergestellt ist.
12. Integrierte Halbleiterschaltung,
gekennzeichnet durch

Wortleitungen (WL; 7A), die in einer Zeilenrichtung über

einem Halbleitersubstrat (1) verlaufen;

Datenleitungen (DL, DL; 17), die in einer Spaltenrichtung

über dem Halbleitersubstrat (1) verlaufen, und von denen jeweils zwei einen Satz komplementärer Datenleitungen bilden, wobei jeder Satz komplementärer Datenleitungen mit derselben Speicherzelle verbunden ist;

eine Vielzahl von Speicherzellen, die in Zeilen und Spalten auf dem Halbleitersubstrat (1) an den Schnittpunkten zwischen den Wortleitungen (WL) und den Sätzen der komplementären

Datenleitungen (DL, DL) angeordnet sind/ wobei jede Speicherzelle mit einer zugehörigen Wortleitung und einem zugehörigen Satz von komplementären Datenleitungen gekoppelt ist; und

erste Leiterbahnen (7B), die auf dem Halbleitersubstrat (1) gebildet sind, die zur Zuführung eines ersten festen Potentials (Vss) an die Speicherzellen dienen und die aus denselben Schichten wie die Wortleitungen (7A) hergestellt sind.
13. Integrierte Halbleiterschaltung nach Anspruch 12, dadurch gekennzeichnet, daß die ersten Leiterbahnen (7B) im wesentlichen in derselben Richtung wie die Wortleitungen (WL; 7A) verlaufen.
14. Integrierte Halbleiterschaltung nach Anspruch 12 oder 13,

dadurch gekennzeichnet, daß jede Wortleitung (WL; 7A) aus einer Schicht hergestellt ist, die ein hochschmelzendes Metall enthält.
15. Integrierte Halbleiterschaltung nach einem der Ansprüche 12 bis 14,

dadurch gekennzeichnet, daß jede Speicherzelle erste und zweite MISFETs (Q1, Q2) sowie erste und zweite schaltende MISFETs (Qs1, Qs2) aufweist,

daß die Gate-Elektrode (7C, 7D) eines jeden der ersten

und zweiten MISFETs (Q1, Q2) mit einem der Source- und Drain-Bereiche (8, 10) des gegenüberliegenden MISFET gekoppelt ist, während der andere der Source- und Drain-Bereiche eines jeden der genannten MISFETs mit der ersten Leiterbahn (7B) verbunden ist, und

daß die ersten und zweiten schaltenden MISFETs (Qs1, Qs2) jeweils zwischen die ersten und zweiten MISFETs (Q1, Q2) und die komplementären Datenleitungen (DL, DL) geschaltet sind, und daß ihre Gate-Elektroden (7A) mit der Wortleitung (WL; 7A) verbunden sind.
16. Integrierte Halbleiterschaltung nach Anspruch 15, dadurch gekennzeichnet, daß die ersten und zweiten MISFETs (Q1, Q2) n-Kanal-MISFETs sind, und daß die erste Leiterbahn (7B) mit Erdpotential (Vss) verbunden ist.
17. Integrierte Halbleiterschaltung nach Anspruch 15 oder 16, dadurch gekenn ζ ei chnet, daß die Gate-Elektroden (7C, 7D) der ersten und zweiten MISFETs (Q1/ Q2) aus derselben Schicht wie die Wortleitung (WL; 7A) hergestellt sind, und daß einer der Source- und Drain-Bereiche (8, 10) eines jeden der ersten und zweiten MISFETs (Q1, Q2), der mit der ersten Leiterbahn (7B) verbunden ist, in Richtung des Verlaufs der Gate-Elektrode (7C, 7D) eines jeden MISFET (QIf Q2) langer als der andere Source- und Drain-Bereich ausgebildet ist.
18. Integrierte Halbleiterschaltung nach einem der Ansprüche 15 bis 17,

gekennzeichnet durch Lastelemente (R1, R2; 14B), die jeweils mit den ersten und zweiten MISFETs (Q1, Q2) verbunden sind, und eine zweite Leiterbahn (14A), die zur Zuführung eines zweiten festen Potentials (Vcc) an die Lastelemente (R1, R2; 14B) dient und unter Zwischenschaltung eines Isolierfilms (12) über der ersten Leiterbahn (7B) gebildet ist.
19. Integrierte Halbleiterschaltung nach Anspruch 18, dadurch gekennzeichnet, daß die Wortleitung (WL; 7A) aus einer ein hochschmelzendes Metall enthaltenden Schicht hergestellt ist, und daß die Lastelemente (R1, R2; 14B) sowie die zweite Leiterbahn (14A) aus polykristallinem Silizium hergestellt und in einem Stück ausgebildet sind.
20. Integrierte Halbleiterschaltung mit Speicherzellen, die jeweils aus einer Serienschaltung aus einem MISFET (Q1, Q2) und einem Lastelement (R1, R2; 14B) aufgebaute erste und zweiter Inverter aufweisen, wobei die Ausgangsanschlüsse des einen Inverters mit den Eingangsanschlüssen des anderen Inverters verbunden sind,
dadurch gekennzeichnet,

daß die Lastelemente (R1, R2; 14B) der ersten und zweiten Inverter aus polykristallinem Silizium hergestellt und unter Zwischenschaltung eines Isolierfilms (12) jeweils über den Gate-Elektroden (7C, 7D) der MISFETs (Q1, Q2) der ersten und zweiten Inverter gebildet sind.
21. Integrierte Halbleiterschaltung nach Anspruch 20, dadurch gekennzeichnet, daß in das polykristalline Silizium der Lastelemente (R1, R2; 14B) im wesentlichen kein Dotierstoff eingebracht ist.
22. Integrierte Halbleiterschaltung nach Anspruch 20 oder 21,

dadurch gekennzeichnet, daß ein Ende jedes Lastelements (R1, R2; 14B) mit einer Leiterbahn (14A) für die Zuführung eines festen Potentials (Vcc) verbunden ist, wobei die Leiterbahn (14A) zusammenhängend mit den Lastelementen (R1, R2; 14B) gebildet und aus polykristallinem Silizium hergestellt ist, in das ein Dotierstoff eingebracht ist.
23. Integrierte Halbleiterschaltung nach einem der Ansprüche 20 bis 22,

dadurch gekennzeichnet, daß der Widerstandswert jedes Lastelements (R1, R2; 14B) unter Verwendung der darunterliegenden Gate-Elektrode (7C, 7D)

als Steuerelektrode zu verändern ist.
24. Integrierte Halbleiterschaltung nach einem der Ansprüche 20 bis 23,

dadurch gekennzeichnet, daß jede Speicherzelle weiterhin erste und zweite schaltende MISFETs (Qs1, Qs2) aufweist, deren Source- oder Drain-Anschlüsse (8, 10) jeweils mit den Ausgangsanschlüssen der ersten und zweiten Inverter verbunden sind, wobei ein Ende jedes Lastelements (R1, R2; 14B) mit der Leiterbahn (14A) für die Zuführung eines festen Potentials (Vcc) an die Lastelemente verbunden ist, während die anderen Enden der Lastelemente der ersten und zweiten Inverter jeweils mit Bereichen verbunden sind, in denen die Gate-Elektroden (7C, 7D) der MISFETs (Q1, Q2) der ersten und zweiten Inverter mit den Source- oder Drain-Anschlüssen (8, 10) der ersten und zweiten schaltenden MISFETs (Qs1, Qs2) verbunden sind.
25. Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit Speicherzellen, die jeweils in einem ersten Halbleiterbereich (2) eines ersten Leitfähigkeitstyps gebildete erste und zweite MISFETS (Q1, Q2) aufweisen, wobei die Gate-Elektrode (7C, 7D) eines jeden der ersten und zweiten MISFETs (Q1, Q2) mit einem der Source- und Drain-Bereiche (8, 10) des gegenüberliegenden MISFET verbunden wird, und wobei der andere der Source- und Drain-Bereiche eines jeden

ί ς ί η ρ η 7

der MISFETs mit einer Leiterbahn (7B) für ein festes Potential (Vss) verbunden wird,

gekennzeichnet durch folgende Verfahrensschritte:

die Ausbildung eines Isolierfilms (3, 5) auf den Seitenwänden einer jeden Gate-Elektrode (IC, 7D) als Maske für das Einbringen von Dotierstoffen;

die Ausbildung von zweiten Halbleiterbereichen (10) eines zweiten Leitfähigkeitstyps durch das Einbringen eines Dotierstoffes unter Verwendung der Gate-Elektroden (7C, 7D) und des Isolierfilms (3, 5) als Hauptmaske, wobei die zweiten HaIbleiterbereiche (10) zumindest als Teile der Source- oder Drain-Bereiche der MISFETs (Q1, Q2) ausgebildet werden; und die Ausbildung von dritten Halbleiterbereichen (11) unter den Source- oder Drain-Bereichen (10) der MISFETs (Q1, Q2) durch Einbringen eines Dotierstoffes unter Verwendung der Gate-Elektroden (7C, 7D) und des Isolierfilms (3, 5) als Hauptmaske, wobei die dritten Halbleiterbereiche (11) mit dem ersten Leitfähigkeitstyp und mit einer höheren Dotier-Stoffkonzentration als der erste Halbleiterbereich (2) ausgebildet werden.
26. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach Anspruch 25,
dadurch gekennzeichnet, daß die dritten Halbleiterbereiche (11) unter den mit den

Gate-Elektroden (7C, 7D) verbundenen Source- oder Drain-Bereichen (10) gebildet werden.
27. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach Anspruch 25 oder 26, dadurch gekennzeichnet, daß die zweiten Halbleiterbereiche (10) in Kontakt mit den Source- oder Drain-Bereichen ausgebildet werden.
28. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach einem der Ansprüche 25 bis 27, weiterhin gekennz eichnet durch den Verfahrensschritt der Ausbildung von vierten Halbleiterbereichen (8) des zweiten Leitfähigkeitstyps durch Einbringen eines Dotierstoffes unter Verwendung der Gate-Elektroden (7C, 7D) als Hauptmaske, wobei die Dotierstoffkonzentration der vierten Halbleiterbereiche (8) niedriger als die der zweiten Halbleiterbereiche (10) eingestellt wird.
29. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach Anspruch 28,

dadurch gekennzeichnet, daß jeder der dritten Halbleiterbereiche (11)zwischen dem ersten Halbleiterbereich (2) und dem zweiten Halbleiterbereich (10) so gebildet wird,' daß der zweite Halbleiterbereich (10) des mit der Gate-Elektrode (7C, 7D) verbundenen Source- oder Drain-Bereiches bedeckt wird.

_ ₁₃ _ 3530S97
30. Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem MISFET (Q1, Q2), der in einem ersten Halbleiterbereich (2) eines ersten Leitfähigkeitstyps gebildet wird,

gekennzeichnet durch folgende Verfahrensschritte:

die Ausbildung eines vierten Halbleiterbereiches (8) eines zweiten Leitfähigkeitstyps durch Einbringen eines Dotierstoffes unter Verwendung einer Gate-Elektrode (7C, 7D) des MISFET (Q1, Q2) als Hauptmaske;

die Ausbildung eines Isolierfilms (3, 5) auf den Seitenwänden der Gate-Elektrode (IC, 7D) als einer Maske für das Einbringen eines Dotierstoffes;

die Ausbildung eines zweiten Halbleiterbereiches (10) des zweiten Leitfähigkeitstyps durch Einbringen eines Dotierstoffes unter Verwendung der Gate-Elektrode (7C, 7D) und des Isolierfilms (3, 5) als Hauptmaske/ wobei die Dotierstoff konzentration des zweiten Halbleiterbereichs (10) höher als die des vierten Halbleiterhereichs (8) eingestellt wird, und aus den zweiten und vierten Halbleiterbereichen ein Source- oder Drain-Bereich des MISFET (Q1, Q2) gebildet wird; und

die Ausbildung eines dritten Halbleiterbereichs (11) unter dem Source- oder Drain-Bereich (10) des MISFET (Q1, Q2) durch Einbringen eines Dotierstoffes unter Verwendung der Gate-Elektrode (7C, 7D) und des Isolierfilms (3, 5) als

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Hauptmaske, wobei der dritte Halbleiterbereich (11) mit dem ersten Leitfähigkeitstyp und einer höheren Dotierstoffkonzentration als der erste Halbleiterbereich (2) ausgebildet wird.