DE4215708A1 - Sram und verfahren zu dessen herstellung - Google Patents

Sram und verfahren zu dessen herstellung

Info

Publication number
DE4215708A1
DE4215708A1 DE4215708A DE4215708A DE4215708A1 DE 4215708 A1 DE4215708 A1 DE 4215708A1 DE 4215708 A DE4215708 A DE 4215708A DE 4215708 A DE4215708 A DE 4215708A DE 4215708 A1 DE4215708 A1 DE 4215708A1
Authority
DE
Germany
Prior art keywords
section
impurity diffusion
width
layer
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4215708A
Other languages
English (en)
Other versions
DE4215708C2 (de
Inventor
Yong Hoon Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Publication of DE4215708A1 publication Critical patent/DE4215708A1/de
Application granted granted Critical
Publication of DE4215708C2 publication Critical patent/DE4215708C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Description

Die Erfindung bezieht sich auf ein SRAM, das heißt auf einen statischen Speicher mit wahlfreiem Schreib- und Lese­ zugriff (SRAM steht für Static Random Access Memory) und auf ein Verfahren zu dessen Herstellung.
Unter verschiedenen Halbleiter-Speicherbausteinen weisen DRAMs, d. h. dynamische Speicher mit wahlfreiem Schreib- und Lesezugriff (DRAM steht für Dynamic Random Access Memory), in jeder Speicherzelle nur einen Transistor und einen Kon­ densator auf. Dagegen weisen SRAMs in jeder Speicherzelle üblicherweise vier Transistoren und zwei Ladewiderstände auf - die aus einem Polysilizium-Material bestehen - oder sie weisen sechs Transistoren auf. Aufgrund einer derart komplexen Struktur sind SRAMs im Hinblick auf ihren Inte­ grationsgrad sehr beschränkt. Daher werden große Anstren­ gungen und Forschungen zur Entwicklung hochintregrierter SRAMs unternommen.
Fig. 3 zeigt einen Schaltkreis einer bekannten SRAM-Zelle. Nach Fig. 3 umfaßt das SRAM in jeder Speicherzelle vier Transistoren Q1-Q4 und zwei Ladewiderstände R1 und R2. Die einzelnen Transistoren und Widerstände sind nach Art der Fig. 3 miteinander verbunden.
Nachfolgend wird die Arbeitsweise des SRAMs mit der Struk­ tur der Fig. 3 näher beschrieben. Bei einem Schreibvorgang wird zuerst an eine Wortleitung W/L von einer Energie- bzw. Stromquelle eine Quellspannung VDD angelegt. Gleichzeitig wird an eine Bit-Leitung BL ebenfalls die Quellspannung VDD angelegt (d. h. eine kritische Spannung Vth), während an einer Bit-Leitung BL 0 Volt anliegen. Die an der Bit-Leitung BL anliegende Spannung wird über den Transistor Q1 einem Kno­ ten bzw. Knotenpunkt a zugeführt. Dagegen wird die an der Bit-Leitung anliegende Spannung über den Transistor Q2 einem Knoten b zugeführt. Die den Knotenpunkten a und b zugeführten Spannungen werden an die Transistoren Q4 bzw. Q3 als Gate-Spannungen angelegt. Indem die dem Knoten a von der Bit-Leitung BL zugeführte Spannung VDD an den Transistor Q4 als Gate-Spannung angelegt wird, wird der Transistor Q4 eingeschaltet. Da dem Transistor Q3 jedoch von der Bit-Leit­ ung über den Knoten b als Gate-Spannung 0 Volt zugeführt werden, ist der Transistor Q3 ausgeschaltet. Damit wird eine Information bzw. ein Datenbit gespeichert.
Dagegen baut sich in einem Stand-by-Zustand (Bereitschafts­ zustand) eine elektrische Ladung in Form kapazitiver Kompo­ nenten auf, die sich parasitär an den Knoten a und b bil­ den. Dabei liegen an der Wortleitung W/L 0 Volt an, so daß die Gate-Spannungen der Transistoren Q3 und Q4 ebenfalls 0 Volt betragen, wodurch die Transistoren Q3 und Q4 ausge­ schaltet werden. Dabei treten jedoch an den Knoten a und b als kapazitive Komponenten Leckströme auf, so daß elektri­ sche Ladungen von Kondensator-Komponenten allmählich zur Erde GND abfließen bzw. entladen werden. Wenn die abflie­ ßende elektrische Ladung nicht ersetzt wird, geht daher ein im SRAM abgespeichertes Datenbit verloren. Um dieses Phäno­ men zu vermeiden, sind zwischen die Spannungsquelle VDD und den Knoten a bzw. zwischen die Spannungsquelle VDD und den Knoten b jeweils Ladewiderstände R1 bzw. R2 geschaltet. Bei einer derartigen Anordnung wird eine der Menge der elek­ trischen Leckladung(en) entsprechende elektrische Ladung zugeführt, so daß eine konstante Menge elektrischer Ladung in den parasitären kapazitiven Komponenten aufrechterhalten werden kann.
Bei einem Lesevorgang wird die Wortleitung W/L wiederum mit der Quellspannung VDD versorgt, die dann auf die Knoten a und b und die Bitleitungen BL und verteilt wird. Zu dieser Zeit ist die an der Bitleitung BL anliegende Span­ nung relativ hoch, während die an der Bitleitung an­ liegende Spannung relativ niedrig ist. Dies liegt daran, daß die elektrische Ladung von der Bitleitung über die Transistoren Q2 und Q4 zur Erde GND abgeleitet wird. Ent­ sprechend liegt das Grundprinzip des Datenauslesens aus dem SRAM darin, die Spannungsdifferenz zwischen den Bitleitun­ gen BL und zu erfassen. Dabei wird die an der Bitlei­ tung BL anliegende Spannung durch die Widerstandswerte der Transistoren Q2 und Q4 im On-Zustand (d. h. eingeschaltet) bestimmt. Dabei gilt der folgende Zusammenhang: Je niedri­ ger der Widerstand des Transistors Q4 im On-Zustand ist, desto niedriger ist die am Knoten B anliegende Spannung. Bei einem höheren Widerstandswert des Transistors Q2 in seinem On-Zustand wird der Einfluß der Spannung der Bitlei­ tung auf die Spannung des Knotens B reduziert. Dadurch ist es möglich, eine Dateninversion bei einem Lesevorgang effizient zu verhindern.
Fig. 4 zeigt einen Teilschnitt eines typischen bekannten SRAMs. Nachfolgend soll nunmehr unter Bezug auf Fig. 4 ein Verfahren zur Herstellung dieses SRAMs beschrieben werden.
Als erstes wird ein Siliziumsubstrat 50 mit einem hohen Widerstand(swert) einer Ioneninjektion und dann einer Dif­ fusion unterworfen. Dadurch werden auf dem Siliziumsubstrat 50 p-Typ-Wannen bzw. p-Typ-Mulden 51 und 52 gebildet. Dar­ aufhin wird ein LOCOS-Verfahren durchgeführt (d. h. ein lokales Oxidieren von Silizium - "local oxidation of sili­ con") um derart Feldabschnitte 53 zur Isolation verschiede­ ner Transistoren voneinander zu bilden. Auf den gesamten Oberflächen der p-Typ-Mulden 51 und 52 und der Feldab­ schnitte 53 wird ein Gate-Oxydfilm 54 aufgewachsen. Auf dem Gate-Oxydfilm 54 wird eine Polysiliziumschicht aufgebracht, die dann einem photolithographischen Verfahren und einem Ätzverfahren unterworfen wird, um Gate-Elektroden 55 zu bilden.
Daraufhin kann, obwohl dies in Fig. 2 nicht dargestellt ist, eine Seitenwand auf der Seitenoberfläche jeder Gate-Elek­ trode gebildet werden, um derart einen Transistor mit einer leicht dotierten Drain-Struktur zu erhalten. Source-/Drain-Ab­ schnitte 56 werden an entgegengesetzten Seiten jeder Gate-Elektrode 55 durch Injektion von Ionen vom n-Typ und anschließendes Eindiffundieren derselben in die p-Typ-Mul­ den 51 und 52 an den Seiten der Gate-Elektrode 55 gebil­ det.
Auf den gesamten freiliegenden Oberflächen wird mittels eines CVD-Verfahrens (chemical vapor deposition - chemische Pulveraufbringung) ein Oxydfilm 57 aufgebracht. Der Oxyd­ film 57 wird dann dem photolithographischen Verfahren und dem Ätzverfahren unterworfen, wodurch Verbindungsleitungen zum Verbinden von Transistoren untereinander und vergrabene Kontakte (buried contacts) geschaffen werden, die mit den Source- und Drain-Abschnitten 56 verbunden sind.
Danach wird auf die gesamte freiliegende Oberfläche mittels des CVD-Verfahrens eine Polysiliziumschicht aufgebracht. Die Polysiliziumschicht wird dem photolithographischen Ver­ fahren und dem Ätzverfahren unterworfen, wodurch Verbin­ dungsleitungen 58 gebildet werden. Ionen einer Ladungsart, die der Ladungsart der Verbindungsleitungen 58 gegengesetzt ist, werden in die verbleibende Polysiliziumschicht inji­ ziert, wodurch Ladewiderstände 59 gebildet werden.
Durch eine Anwendung des CVD-Verfahrens wird eine Bor­ phosphor-Silizium-Glasschicht 60 (BPSG-Schicht) auf der ge­ samten freiliegenden Oberfläche aufgebracht. Die BPSG-Schicht 60 wird dem photolithographischen Verfahren und dem Ätzverfahren unterworfen, so daß vergrabene Kontakte (bu­ ried contacts) über Source-/Drain-Abschnitten gebildet werden.
Daraufhin wird mittels des CVD-Verfahrens eine Aluminium­ schicht auf der gesamten freiliegenden Oberfläche aufge­ bracht, die dann dem photolithographischen Verfahren und dem Ätzverfahren unterworfen wird, um überflüssige bzw. unnötige Abschnitte davon zu entfernen. Dadurch werden Source-/Drain-Elektroden 61 gebildet. Auf der gesamten freiliegenden Oberfläche wird daraufhin ein SI3N4-Film 62 als Passivierungsschicht gebildet. Danach werden Bitleitun­ gen und Wortleitungen auf der Passivierungsschicht gebil­ det. Da die Bildung von Bitleitungen und Wortleitungen jedoch keinen direkten Bezug zu den wichtigen Merkmalen der vorliegenden Erfindung besitzt, wird auf eine detaillierte Beschreibung dieser Vorgänge verzichtet.
Ein Problem der vorstehend beschriebenen bekannten Struktur besteht darin, daß sie im Bezug auf eine Reduktion der Speicherzellengröße beschränkt ist. Das herkömmliche SRAM weist nämlich horizontal gebildete Kanalabschnitte aus Transistoren auf, was eine Reduktion der Speicherzellen­ größe limitiert, da aneinander angrenzende Kanalabschnitte jeweils einen solchen Abstand aufweisen müssen, daß die minimale Leitungsbreite dazwischen nicht unterschritten wird. Daher ist es nicht möglich, mit den bekannten SRAMs eine ausreichende Chipgröße bei einer hohen Integration zu erzielen. Damit wird der Wunsch nach hoch integrierbaren SRAMs deutlich.
Die Erfindung zielt darauf ab, ein SRAM mit einer hohen Integrationsdichte zu schaffen.
Ein weiteres Ziel der Erfindung besteht darin, ein Verfah­ ren zur Herstellung des erfindungsgemäßen SRAMs zu schaf­ fen.
Das erfindungsgemäße Ziel wird im Hinblick auf das SRAM durch den Gegenstand des Patentanspruches 1 erreicht. Im Hinblick auf das Verfahren wird das erfindungsgemäße Ziel durch den Gegenstand des Patentanspruches 9 erreicht.
Die Erfindung schafft ein SRAM mit einer doppelten vertika­ len Kanalstruktur. Eine Grundidee der vorliegenden Erfin­ dung besteht in dieser doppelten vertikalen Kanalab­ schnitts-Struktur. Das erfindungsgemäße Verfahren ermög­ licht eine hohe Integration der SRAM-Zelle, indem es die Herstellung der doppelten vertikalen Kanalstruktur erlaubt, wodurch vier Transistoren in jedem Speicherzellenbereich unterbringbar sind.
Durch die vorliegende Erfindung wird insbesondere ein SRAM(-Speicherbaustein) geschaffen, dessen einzelne Spei­ cherzelle folgendes aufweisen: ein Substrat eines ersten Leitungstypes, das an seiner Oberfläche einen ersten Stör­ stellen-Diffusionsabschnitt eines zweiten Leitungstypes aufweist, der mit einer vorgegebenen Breite und einer vor­ gegebenen Dicke gebildet ist, ein Paar erster Schichten vom ersten Leitungstyp, die jeweils an Stellen gebildet sind, die von einer durch das Zentrum des ersten Störstellen-Dif­ fusionsabschnittes verlaufenden vertikalen Linie in entgegengesetzten horizontalen Richtungen in einer ersten vorgegebenen Distanz beabstandet sind, wobei jede erste Schicht an ihrer Oberfläche mit einem zweiten Störstellen-Dif­ fusionsabschnitt des zweiten Leitungstypes versehen ist, der eine vorgegebene Breite und eine vorgegebene Tiefe auf­ weist, ein Paar zweiter Schichten vom zweiten Leitungstyp, die jeweils an Stellen gebildet sind, die von einer durch das Zentrum des ersten Störstellen-Diffusionsabschnittes verlaufenden vertikalen Linie in entgegengesetzten horizon­ talen Richtungen in einer zweiten vorgegebenen Distanz beabstandet sind, wobei jede zweite Schicht an ihrer Ober­ fläche mit einem dritten Störstellen-Diffusionsabschnitt des zweiten Leitungstypes versehen ist, der eine vorgege­ bene Breite und eine vorgegebene Tiefe aufweist, eine Erd­ elektrode, die sich vertikal von einem zentralen Bereich des ersten Störstellen-Diffusionsabschnittes bis auf die Höhe der Oberfläche der zweiten Schichten erstreckt, und die eine vorgegebene Breite aufweist, ein Paar erster Elek­ troden, die jeweils an entgegengesetzten Seiten der Erd­ elektrode gebildet sind, und die dieselbe Höhe wie die Erdelektrode aufweisen, ein Paar zweiter Elektroden, die jeweils zwischen jeder ersten Elektrode und einer inneren Seitenoberfläche jeder entsprechenden zweiten Schicht ge­ bildet sind, welche der ersten Elektrode gegenüberliegen, und die dieselbe Höhe besitzen wie die zweite Schicht, ein Paar erster Isolationsabschnitte, die jeweils zwischen der Erdelektrode und jeder zweiten Elektrode gebildet sind und die derart ausgelegt sind, daß sie jede entsprechende erste Elektrode von anderen Teilen isolieren, ein Paar zweiter Isolationsabschnitte, die jeweils zwischen jeder ersten Elektrode und der inneren Seitenoberfläche jeder entspre­ chenden zweiten Schicht gebildet sind, die der ersten Elek­ trode gegenüberliegt und die derart ausgelegt sind, daß sie jede entsprechende zweite Elektrode von anderen Teilen isolieren, ein Paar Ladewiderstände, die jeweils an gegen­ überliegenden äußeren Seitenoberflächen der zweiten Schich­ ten angeordnet sind, wobei jeder Ladewiderstand mit jedem zweiten störstellen-Diffusionsabschnitt in Kontakt steht, und ein Paar dritter Isolationsabschnitte, jeweils angeord­ net zwischen der äußeren seitlichen Oberfläche jeder ersten Schicht und jedes entsprechenden Ladewiderstandes.
Außerdem wird durch die vorliegende Erfindung ein Verfahren zur Herstellung eines SRAMs mittels folgender Schritte geschaffen: auf einem Substrat eines ersten Leitungstypes wird ein Störstellen-Diffusionsabschnitt eines zweiten Leitungstypes gebildet, der als erster Source-/Drain­ abschnitt dient, und der eine vorgegebene Breite und eine vorgegebene Dicke aufweist, auf der gesamten Oberflä­ che des Substrates wird eine erste Schicht des ersten Lei­ tungstypes mit einer vorgegebenen Dicke gebildet, auf der gesamten Oberfläche der ersten Schicht wird ein zweiter Störstellen-Diffusionsabschnitt des zweiten Leitungstypes mit einer vorgegebenen Dicke gebildet, auf der gesamten Oberfläche der ersten Schicht wird eine zweite Schicht des ersten Leitungstypes mit einer vorgegebenen Dicke gebildet, auf der zweiten Schicht wird ein dritter Störstellen-Diffu­ sionsabschnitt des zweiten Leitungstypes mit einer vorgege­ benen Breite und einer vorgegebenen Dicke gebildet, derart, daß das Zentrum des dritten Störstellen-Diffusionsabschnit­ tes auf einer vertikalen Linie angeordnet ist, die durch das Zentrum des ersten Störstellen-Diffusionsabschnittes verläuft, ein sich von der Oberfläche des dritten störstellen-Diffusionsabschnittes zur Oberfläche des zwei­ ten Störstellen-Diffusionsabschnittes erstreckender erster Graben wird gebildet, mit einer Breite, die geringer ist als die des dritten Störstellen-Diffusionsabschnittes, wobei der Graben auf dem Zentrum des dritten Störstellen-Dif­ fusionsabschnittes angeordnet ist, so daß jeweils ver­ bleibende Abschnitte des dritten störstellen-Diffu­ sionsabschnittes und der zweiten Schicht an gegenüberlie­ genden Seiten des ersten Grabens zu einem zweiten Source-/Drain-Abschnitt und zu einem ersten vertikalen Kanalab­ schnitt werden, erste Gate-Elektroden werden jeweils an gegenüberliegenden Seiten des ersten Grabens gebildet und ein erster Isolationsabschnitt wird um jede erste Gate-Elek­ trode herum gebildet, wobei der erste Isolationsab­ schnitt dazu dient, die erste Gate-Elektrode elektrisch von anderen Teilen zu isolieren, ein sich vom verbleibenden Grundabschnitt des ersten Grabens zur Oberfläche des ersten Störstellen-Diffusionsabschnittes erstreckender zweiter Graben wird gebildet, mit einer Breite, die der Breite des verbleibenden Grundabschnittes des ersten Grabens ent­ spricht, so daß entsprechende verbleibende Abschnitte des zweiten Störstellen-Diffusionsabschnittes der ersten Schicht an gegenüberliegenden Seiten des zweiten Grabens zu einem dritten Source-/Drain-Abschnitt und einem zweiten vertikalen Kanalabschnitt werden, an gegenüberliegenden Seiten des zweiten Grabens werden jeweils zweite Gate-Elek­ troden gebildet und um jede zweite Gate-Elektrode herum wird ein zweiter Isolationsabschnitt gebildet, wobei der zweite Isolationsabschnitt dazu dient, die zweite Gate-Elek­ trode elektrisch von anderen Teilen zu isolieren, an einem Abschnitt des zweiten Grabens wird zwischen den zwei­ ten Isolationsabschnitten eine Erdelektrode gebildet, wobei der Abschnitt dem verbleibenden zentralen Abschnitt des zweiten Grabens entspricht, an einem Abschnitt der zweiten Schicht wird entsprechend einem Abschnitt, der zwischen zwei angrenzenden Speicherzellen definiert ist, ein dritter Graben gebildet, und an gegenüberliegenden Seiten des drit­ ten Grabens werden jeweils dritte Isolationsabschnitte und Ladewiderstände gebildet, die mit der zweiten Schicht in Kontakt stehen.
Nachfolgend wird die Erfindung unter Bezug auf die beige­ fügte Zeichnung näher beschrieben. Dabei werden auch weite­ re Vorteile und Möglichkeiten der Erfindung deutlich.
Es zeigen:
Fig. 1 eine Teilansicht eines erfindungsgemäßen SRAMs mit einer doppelten vertikalen Kanal­ struktur;
Fig. 2a-2g Teilansichten, die ein Verfahren zur Her­ stellung eines erfindungsgemäßen SRAMs mit einer doppelten vertikalen Kanalstruktur veranschaulichen;
Fig. 3 ein Schaltkreisdiagramm eines herkömmlichen SRAMs und
Fig. 4 eine Teilansicht eines Aufbaus eines her­ kömmlichen SRAMs.
Fig. 1 zeigt eine Teilansicht eines bevorzugten Ausfüh­ rungsbeispiels eines erfindungsgemäßen SRAMS. Damit soll der Aufbau einer einzelnen Speicherzelle des SRAMS veran­ schaulicht werden. Nach Fig. 1 weist das SRAM ein p-Typ- Substrat 1 auf, das an seiner Oberfläche in jedem Speicher­ zellenbereich einen ersten Störstellen-Diffusionsabschnitt 2 vom n⁺-Typ aufweist. Zwei erste Epitaxialschichten 3 und 3a sind jeweils neben den ersten Störstellen-Diffusions­ abschnitten 2 gebildet. Sie sind derart angeordnet, daß sie jeweils eine erste vorgegebene bzw. vorbestimmte Distanz zu einer vertikalen Linie haben, die durch das Zentrum des ersten Störstellen-Diffusionsabschnittes 2 verläuft und liegen sich jeweils horizontal in entgegengesetzten Richtun­ gen gegenüber. Auf Oberflächen der ersten Epitaxialschich­ ten 3 und 3a vom p-Typ sind jeweils zweite Störstellen- Diffusionsabschnitte vom n⁺-Typ 4 und 4a gebildet. Zwei zweite Epitaxialschichten 5 und 5a vom p-Typ sind jeweils ebenfalls an Stellen angeordnet, die von einer vertikal durch das Zentrum des ersten Störstellenabschnittes 2 ver­ laufenden Linie in entgegengesetzten horizontalen Richtun­ gen in einer zweiten vorgegebenen Distanz beabstandet sind. Auf Oberflächen der zweiten Epitaxialschichten 5 und 5a vom p-Typ sind jeweils dritte Störstellen-Diffusionsabschnitte 6 und 6a vom n⁺-Typ gebildet. Entlang der vertikalen Linie, die durch das Zentrum des ersten Störstellenabschnittes 2 verläuft, erstreckt sich vertikal von der Höhe der Ober­ fläche der zweiten Epitaxialschichten 5 und 5a bis zur Oberflächenhöhe des ersten Störstellen-Diffusionsabschnit­ tes 2 eine Erdelektrode 7. Die Erdelektrode 7 steht damit mit der Oberfläche des ersten Störstellen-Diffusionsab­ schnittes 2 in Kontakt. An beiden Seiten der Erdelektrode 7 ist ein Paar erster Gate-Elektroden 8 und 8a gebildet, die vertikal zur Oberfläche des ersten Störstellen-Diffu­ sionsabschnittes 2 verlaufen. An äußeren Seiten der ersten Gate-Elektroden 8 und 8a sind ein Paar zweiter Gate-Elek­ troden 9 und 9a gebildet, die vertikal zu Oberflächen der zweiten Störstellen-Diffusionsabschnitte 4 bzw. 4a verlau­ fen, und die jeweils eine vorbestimmte Breite aufweisen. Um die ersten Gate-Elektroden 8 und 8a von anderen Teilen zu isolieren, ist ein Paar erster Isolationsabschnitte 10 und 10a zwischen der Grundelektrode 7 und der zweiten Gate- Elektrode 9 bzw. zwischen der Erdelektrode 7 und der zwei­ ten Elektrode 9a vorgesehen. Ein Paar zweiter Isolationsab­ schnitte 11 und 11a ist zusätzlich zwischen der inneren Seitenoberfläche der zweiten Epitaxialschicht 5 und dem ersten Isolationsabschnitt 10 bzw. zwischen der inneren Seitenoberfläche der zweiten Epitaxialschicht 5a und dem ersten Isolationsabschnitt 10a vorgesehen, um die zweiten Gate-Elektroden 9 und 9a von anderen Teilen zu isolieren. An äußeren Seitenoberflächen der zweiten Epitaxialschichten 5 und 5a ist ein Paar dritter Isolationsabschnitte 12 bzw. 12a mit einer vorbestimmten Dicke gebildet. Schließlich ist ein Paar Ladewiderstände 13 und 13a zwischen dem dritten Isolationsabschnitt 12 und einem Abschnitt 14 zur Isolation der Speicherzelle gegen eine angrenzende Speicherzelle auf der einen Seite bzw. zwischen dem dritten Isolationsab­ schnitt 12a und einem anderen Abschnitt 14 zur Isolation der Speicherzelle von einer anderen Speicherzelle an der anderen Seite vorgesehen. Die Ladewiderstände 13 und 13a erstrecken sich von der Höhe der Oberfläche der zweiten Epitaxialschicht 5 bzw. 5a zur Höhe der Oberfläche der zweiten Störstellen-Diffusionsabschnitte 4 und 4a, um der­ art jeweils mit den zweiten störstellen-Diffusionsabschnit­ ten in Kontakt zu stehen.
Danach wird die Erdelektrode 7, wie in Fig. 1 gezeigt, an die Erde GND angeschlossen. Dagegen werden die dritten störstellen-Diffusionsstellen 6 bzw. 6a an Bitleitungen BL bzw. BL angeschlossen. Die zweiten Gate-Elektroden 9 und 9a sind gemeinsam an eine Wortleitung W/L angeschlossen, während die Ladewiderstände 13 und 13a und die ersten Gate- Elektroden 8 und 8a an eine Energieversorgungsquelle VDD angeschlossen sind. Jeder Isolationsabschnitt 14 zum Iso­ lieren benachbarter Speicherzellen voneinander besteht aus einem Oxydfilm und erstreckt sich von der Höhe der Ober­ fläche der zweiten Epitaxialschichten 5 bzw. 5a auf die Höhe der ersten Epitaxialschicht 3 bzw. 3a. Das Symbol + des oben erwähnten Buchstabens n⁺ zeigt eine Injektion relativ hoch konzentrierter Störstellen an.
Die zweiten Störstellen-Diffusionsabschnitte 4 und 4a wer­ den als gemeinsame Source-/Drain-Abschnitte von Transisto­ ren verwendet. Die doppelten vertikalen Kanäle der Tran­ sistoren werden durch die ersten Epitaxialschichten 3 und 3a geschaffen, die sich vertikal zwischen dem ersten Stör­ stellen-Diffusionsabschnitt 2 und den jeweiligen zweiten Störstellen-Diffusionsabschnitten 4 und 4a erstrecken, sowie durch die zweiten Epitaxialschichten 5 bzw. 5a, die sich vertikal zwischen den jeweiligen zweiten Störstellen- Diffusionsabschnitten 4 und 4a und entsprechenden dritten Störstellen-Diffusionsabschnitten 6 und 6a erstrecken.
Beim in Fig. 1 gezeigten Aufbau bestehen die ersten Gate- Elektroden 8 und 8a und die zweiten Gate-Elektroden 9 und 9a aus einem polykristallinen Silizium. Die Erdelektrode 7 besteht aus einem metallischen Material und die Ladewider­ stände 13 und 13a bestehen aus einem polykristallinem Sili­ zium oder aus einem metallischen Material. Anstelle dieser Materialien können natürlich auch andere Materialien ver­ wendet werden, mit denen dieselben Funktionen erzielbar sind, ohne daß sich daraus eine Einschränkung ergäbe.
Die Fig. 2a-2g zeigen Teilansichten, die ein Verfahren zur Herstellung einer SRAM-Zelle mit der doppelten vertika­ len Kanalstruktur veranschaulichen.
Als erstes wird, wie in Fig. 2a gezeigt, ein Substrat 21 vom p-Typ vorbereitet. Wie in Fig. 2b gezeigt, werden im Substrat 21 vom p-Typ erste Störstellen-Diffusionsabschnit­ te mittels Verwendung eines Photolackes 22 als Maske defi­ niert. In die Oberflächenbereiche des Substrates 21 vom p-Typ werden entsprechend zum vordefinierten ersten Störstel­ len-Diffusionsabschnitt n⁺-Typ-Störstellen hoher Konzentra­ tion injiziert, um derart die ersten Störstellen-Diffu­ sionsabschnitte zu bilden, die in Fig. 2c durch das Bezugs­ zeichen "23" angezeigt werden. Nach einem Entfernen des Photolackes 22 wird auf der gesamten Oberfläche des Sub­ strats 21 vom p-Typ, wie in Fig. 2c gezeigt, eine erste Epitaxialschicht 24 vom p-Typ mit einer vorbestimmten Dicke aufgewachsen.
Mittels Verwendung eines Photolackes 25 wird danach ein zweiter Störstellen-Diffusionsabschnitt 26 mit einer Brei­ te, die größer ist als die totale Breite des ersten Stör­ stellen-Diffusionsabschnittes 23, auf dem Oberflächenab­ schnitt der ersten Epitaxialschicht oberhalb des ersten Störstellen-Diffusionsabschnittes 23 definiert. In den derart definierten Oberflächenbereich der ersten Epitaxial­ schicht 24 werden n⁺Typ-Störstellen hoher Konzentration injiziert, um den durch das Bezugszeichen 26 angezeigten Diffusionsabschnitt, wie in Fig. 2d gezeigt, zu bilden. Dieser zweite Störstellen-Diffusionsabschnitt 26 wird der­ art gebildet, daß er eine genügende Breite besitzt, so daß er auch von aneinander angrenzenden Speicherzellen gemein­ sam nutzbar ist. Nach einem Entfernen des Photolackes 25 wird auf der gesamten Oberfläche der ersten Epitaxial­ schicht 24, wie in Fig. 2d gezeigt, eine zweite Epitaxial­ schicht 27 vom p-Typ aufgewachsen.
Danach werden unter Verwendung eines Photolackes 28 dritte Störstellen-Diffusionsabschnitte definiert, wobei dasselbe Muster verwendet wird, das auch beim Aufbringen des Photo­ lackes 22 in Fig. 2b verwendet wurde. In die derart defi­ nierten Oberflächenbereiche der zweiten Epitaxialschicht 27 werden n⁺-Typ-Störstellen hoher Konzentration injiziert, um derart dritte Störstellen-Diffusionsabschnitte zu bilden, die in Fig. 2d durch das Bezugszeichen "29" angezeigt wer­ den.
Die dritten Störstellen-Diffusionsabschnitte 29 werden dann einem photolithographischen Verfahren und einem Trockenätz­ verfahren unterworfen, so daß, wie in Fig. 2e gezeigt, nur gegenüberliegende Seitenabschnitte jedes dritten Störstel­ len-Diffusionsabschnittes 29 verbleiben. Dabei wird das Ätzen solange durchgeführt, bis die Oberfläche des auf der ersten Epitaxialschicht 27 aufliegenden zweiten Störstel­ lendiffusionsabschnittes 26 freiliegt. Damit ergibt sich folgendes: Es bilden sich in der zweiten Epitaxialschicht 27 erste Gräben, die eine vorbestimmte Breite besitzen und die dieselbe Dicke haben wie die zweite Epitaxialschicht 27. Die verbleibenden gegenüberliegenden Seitenabschnitte jedes dritten Störstellen-Diffusionsabschnittes 29 werden dann als die ersten Sourceabschnitte oder die ersten Drain­ abschnitte eines SRAMs verwendet. An gegenüberliegenden Seitenoberflächen und Grund- bzw. Bodenoberflächen jedes ersten Grabens werden aufeinanderfolgend ein erster Isolat­ ionsabschnitt 30 (z. B. Oxydfilme) und eine erste Gate-Elek­ trode 31 (z. B. Polysiliziumfilme oder metallische Filme) gebildet.
Danach wird nur der freiliegende Grundabschnitt jedes er­ sten Grabens, der nunmehr aufgrund der Bildung erster iso­ lierender Filme 40 und erster Gate-Elektroden 31 eine redu­ zierte Breite besitzt, einem Trockenätzverfahren unterwor­ fen, so daß entsprechende Abschnitte der zweiten Epitaxial­ schicht 26 und der ersten Epitaxialschicht 24 unter den verkleinerten ersten Gräben entfernt werden. Dadurch bildet sich, wie in Fig. 2f gezeigt, ein zweiter Graben. D.h. das Ätzen wird solange durchgeführt, bis die Oberfläche jedes ersten Störstellen-Diffusionsabschnittes 23 auf dem Sub­ strat 31 freiliegt. Damit ergibt sich folgendes: jeder erste Isolationsabschnitt 30 wird in zwei voneinander iso­ lierte Bereiche unterteilt. Entsprechend wird jede erste Gate-Elektrode 31 in zwei voneinander isolierte Bereiche unterteilt. Zu diesen Zeitpunkt weist jeder isolierte Be­ reich jedes Isolationsabschnittes 30 einen horizontalen Bereich auf, der unter jedem entsprechenden isolierten Bereich jeder ersten Gate-Elektrode 31 liegt. Die Breite jedes zweiten Grabens entspricht dem Wert, der durch Sub­ strahieren der totalen Breite jedes ersten Isolationsab­ schnittes 30 und jeder ersten Gate-Elektrode 31 von der Breite jedes ersten Grabens erhalten wird. Die verbleiben­ den Teile des zweiten Störstellen-Diffusionsabschnittes 26, die an gegenüberliegenden Seitenbereichen jedes zweiten Grabens liegen, werden als zweite Sourceabschnitte oder zweite Drainabschnitte verwendet.
An gegenüberliegenden Seitenoberflächen und an Grund- bzw. Bodenoberflächen jedes zweiten Grabens werden in dieser Reihenfolge ein zweiter Isolationsabschnitt 32 (z. B. Oxyd­ filme) und eine zweite Gate-Elektrode 33 (z. B. Polysilizi­ umfilme oder metallische Filme) gebildet, und zwar derart, daß sie sich von der Spitze jedes ersten Grabens bis zum Grund jedes zweiten Grabens erstrecken. Mittels eines Trockenätzens wird danach der (zentrale) Grund- bzw. Boden­ abschnitt jeder zweiten Gate-Elektrode 33 und der Boden­ abschnitt jedes zweiten Isolationsabschnittes, der jeweils unter dem Grundabschnitt jeder entsprechenden zweiten Gate-Elek­ trode 33 angeordnet ist, entfernt, um den Oberflächen­ abschnitt jedes entsprechenden ersten Störstellen-Diffu­ sionsabschnittes 23 unter dem Grundabschnitt der zweiten Gate-Elektrode 33 freizulegen. Als ein Ergebnis dieses Vorgangs ist jeder zweite Isolationsabschnitt 32 in zwei isolierte Bereiche unterteilt. Entsprechend ist jede zweite Gate-Elektrode 33 in zwei isolierte Bereiche unterteilt. Zu dieser Zeit weist jeder isolierte Bereich des zweiten Iso­ lationsabschnittes 32 einen horizontalen Teil auf, der unter jedem entsprechenden isolierten Bereich der zweiten Gate-Elektrode 33 angeordnet ist.
In jedem zweiten Graben 33 einer reduzierten Breite wird ein dritter Isolationsabschnitt 34 (z. B. ein Oxydfilm) aufgefüllt. Jeder dritte Isolationsabschnitt 34 wird einem photolithographischen Verfahren und einem Trockenätzen un­ terworfen, um seinen Zentralbereich mit einer vorbestimmten Breite zu entfernen. Dabei wird das Ätzen so lange durchge­ führt, bis der Oberflächenabschnitt jedes ersten Störstel­ len-Diffusionsabschnittes 23 auf dem Substrat 21 freiliegt. Mit dieser Struktur ist jede zweite Gate-Elektrode 33 von anderen Teilen isoliert. Dies erfolgt durch die Wirkung jedes entsprechenden Bereiches des zweiten Isolationsab­ schnittes 32 und jedes entsprechenden Bereiches des dritten Isolationsabschnittes 34, die an den gegenüberliegenden Seitenoberflächen der zweiten Gate-Elektrode 33 gebildet sind. Am entfernten Zentralabschnitt jedes dritten Isolati­ onsabschnittes 34 wird eine Erdelektrode 35 (z. B. eine metallische Elektrode) gebildet.
Danach wird ein Ladewiderstand und ein Isolationsabschnitt zwischen aneinander angrenzenden Speicherzellen, wie in Fig. 2g gezeigt, gebildet. Zum Bilden des Isolationsab­ schnittes wird der Abschnitt der zweiten Epitaxialschicht 27, der zwischen aneinander grenzenden Zellen liegt, zuerst einem photolithographischen Verfahren und einem Trockenät­ zen unterworfen, um einen dritten Graben mit einer vorgege­ benen Breite zu bilden. Dabei wird das Ätzen so lange aus­ geführt, bis der Oberflächenabschnitt des zweiten Störstel­ len-Diffusionsabschnittes 26 freiliegt. An gegenüberliegen­ den Seitenoberflächen und Grundoberflächen des dritten Grabens werden ein vierter Isolierfilm 36 (z. B. ein Oxyd­ film) und ein Ladewiderstand 37 (z. B. eine metallische Elektrode) in dieser Reihenfolge gebildet. Dies wird nur so lange ausgeführt, sie den dritten Graben nicht vollständig füllen. Danach wird der Grundabschnitt des Ladewiderstandes 37 entsprechend dem verbleibenden Grundabschnitt des drit­ ten Grabens einem Trockenätzen unterworfen, um derart einen vierten Graben zu bilden. Das Trockenätzen wird so lange ausgeführt, bis ein vorgegebener Abschnitt vorgegebener Tiefe in der ersten Epitaxialschicht 24 freigelegt ist. Die Breite des vierten Grabens entspricht dem Wert, der dadurch erhalten wird, daß die totale Breite des vierten Isolier­ filmes 36 und des Ladewiderstandes 37 von der Breite des dritten Grabens subtrahiert wird. Danach wird zum vollstän­ digen Füllen des vierten Grabens im vierten Graben ein Oxydfilm gebildet. Damit wird ein Isolationsabschnitt 38 erhalten.
Wie aus der vorstehenden Beschreibung deutlich wird, wird beim Bilden von Transistoren der SRAM-Zelle eine doppelte vertikale Struktur geschaffen, und zwar beim Kanalabschnitt jedes Transistors. Mittels dieser doppelten vertikalen Struktur kann die Größe der einzelnen Zellen des SRAMs wesentlich bzw. stark reduziert werden. Damit ermöglicht die vorliegende Erfindung in sehr vorteilhafter Weise eine hohe Integration von Elementen. Zusammenfassend kann gesagt werden, daß auf dem Substrat des ersten Leitungstyps nach­ einander die ersten und zweiten Schichten desselben Lei­ tungstyps gebildet werden. Auf jeweiligen Oberflächen der drei Schichten werden Störstellen-Diffusionsabschnitte ge­ bildet, deren Zentren auf einer vertikale Linie liegen. Die erste Schicht weist den zweiten Störstellen-Diffu­ sionsabschnitt und die zweite Schicht den dritten Störstel­ len-Diffusionsabschnitt auf. Im Zentralbereich dieser Schichten werden jeweils die Gräben ausgespart. In diesen Gräben werden die Gate-Elektroden und die Erdelektrode ge­ bildet. Entsprechend werden die ersten Störstellen-Diffu­ sionsabschnitte und die verbleibenden gegenüberliegenden Seitenabschnitte zweiter und dritter Störstellen-Diffu­ sionsabschnitte zu Source-/Drain-Abschnitten, während die verbleibenden gegenüberliegenden Seitenabschnitte der er­ sten und zweiten Schichten jeweils zu dem doppelten ver­ tikalen Kanalabschnitt werden.
Die vorliegende Beschreibung eines bevorzugten Ausführungs­ beispiels der Erfindung soll den Schutzbereich des Patentes keineswegs einschränken. Verschiedene Modifikationen, Zu­ sätze und Ergänzungen sind für jeden Fachmann innerhalb des Schutzbereiches der vorliegenden Erfindung denkbar.

Claims (17)

1. SRAM, d. h. statischer Speicher mit wahlfreiem Zugriff, mit:
  • a) einem Substrat (1) eines ersten Leitungstypes, das an seiner Oberfläche einen ersten Störstel­ len-Diffusionsabschnitt (2) eines zweiten Lei­ tungstypes aufweist, der mit einer vorgegebenen Breite und einer vorgegebenen Dicke gebildet ist,
  • b) einem Paar erster Schichten (3, 3a) vom ersten Leitungstyp, die jeweils an Stellen gebildet sind, die von einer durch das Zentrum des ersten Störstellen-Diffusionsabschnittes (2) verlaufen­ den vertikalen Linie in entgegengesetzten horizon­ talen Richtungen in einer ersten vorgegebenen Di­ stanz beabstandet sind, wobei jede erste Schicht (3, 3a) an ihrer Oberfläche mit einem zweiten Störstellen-Diffusionsabschnitt (4, 4a) des zwei­ ten Leitungstypes versehen ist, der eine vorgege­ bene Breite und eine vorgegebene Tiefe aufweist,
  • c) einem Paar zweiter Schichten (5, 5a) vom zweiten Leitungstyp, die jeweils an Stellen gebildet sind, die von der durch das Zentrum des ersten störstellen-Diffusionsabschnittes (2) verlaufen­ den vertikalen Linie in entgegengesetzten horizon­ talen Richtungen in einer zweiten vorgegebenen Distanz beabstandet sind, wobei jede zweite Schicht (5, 5a) an ihrer Oberfläche mit einem dritten Störstellen-Diffusionsabschnitt (6, 6a) des zweiten Leitungstypes versehen ist, der eine vorgegebene Breite und eine vorgegebene Tiefe aufweist,
  • d) einer Erdelektrode (7), die sich vertikal von ei­ nem zentralen Bereich des ersten Störstellen-Dif­ fusionsabschnittes (2) bis auf die Höhe der Ober­ fläche der zweiten Schichten (5, 5a) erstreckt, und die eine vorgegebene Breite aufweist,
  • e) einem Paar erster Elektroden (8, 8a), die jeweils an entgegengesetzten Seiten der Erdelektrode (7) gebildet sind, und die dieselbe Höhe wie die Erd­ elektrode (7) aufweisen,
  • f) einem Paar zweiter Elektroden (9, 9a), die je­ weils zwischen jeder ersten Elektrode (8, 8a) und einer inneren Seitenoberfläche jeder entsprechen­ den zweiten Schicht (5, 5a) gebildet sind, welche der ersten Elektrode (8, 8a) gegenüberliegen, und die dieselbe Höhe besitzen wie die zweite Schicht (5, 5a),
  • g) einem Paar erster Isolationsabschnitte (10, 10a), die jeweils zwischen der Erdelektrode (7) und jeder zweiten Elektrode (9, 9a) gebildet sind und die derart ausgelegt sind, daß sie jede entspre­ chende erste Elektrode (8, 8a) von anderen Teilen isolieren,
  • h) einem Paar zweiter Isolationsabschnitte (11, 11a), die jeweils zwischen jeder ersten Elektrode (8, 8a) und der inneren Seitenoberfläche jeder entsprechenden zweiten Schicht (5, 5a) gebildet sind, die der ersten Elektrode (8, 8a) gegenüber­ liegt und die derart ausgelegt sind, daß sie jede entsprechende zweite Elektrode (9, 9a) von ande­ ren Teilen isolieren,
  • i) einem Paar Ladewiderstände (13, 13a), die jeweils an gegenüberliegenden äußeren Seitenoberflächen der zweiten Schichten (5, 5a) angeordnet sind, wobei jeder Ladewiderstand (13, 13a) mit jedem zweiten Störstellen-Diffusionsabschnitt (4, 4a) in Kontakt steht, und
  • j) einem Paar dritter Isolationsabschnitte (12, 12a), jeweils angeordnet zwischen der äußeren seitlichen Oberfläche jeder zweiten Schicht (5, 5a) und jedes entsprechenden Ladewiderstandes (13, 13a).
2. SRAM nach Anspruch 1, dadurch gekennzeichnet, daß jeder zweite Störstellen-Diffusionsabschnitt (4, 4a) breiter ist als jeder erste Störstellen-Diffusions­ abschnittes (2) und jeder dritte Störstellen-Diffu­ sionsabschnitt (6, 6a), so daß er als gewöhnlicher Transistor-Source-/Drain-Abschnitt verwendbar ist.
3. SRAM nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Höhe und die Breite jedes ersten Störstellen- Diffusionsabschnittes (2) geringer ist als die des Substrates (1), daß die Höhe und Breite jedes zweiten Störstellen-Diffusionsabschnittes (4, 4a) geringer ist als die jeder ersten Schicht (3, 3a) und daß die Höhe und Breite jedes dritten Störstellen-Diffusionsab­ schnittes (6, 6a) geringer ist als die jeder zweiten Schicht (5, 5a).
4. SRAM nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die erste vorgegebene Distanz und die zweite vorgegebene Distanz wie folgt definiert sind: 2a = c + 2d + 4f, und
2b = c + 2d + 4f + 2e + 2g,wobei:a) der erste vorgegebene Abstand,
b) der zweite vorgegebene Abstand,
c) die Breite der Erdelektrode (7),
d) die Breite jeder ersten Elektrode (8, 8a),
e) die Breite jeder zweiten Elektrode (9, 9a),
f) die Breite jedes ersten Isolationsabschnittes (10, 10a), und
g) die Breite jedes zweiten Isolationsabschnittes (11, 11a)ist.
5. SRAM nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jeder Ladewiderstand (13, 13a) ein metallisches Material aufweist oder daraus be­ steht.
6. SRAM nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jeder Ladewiderstand (13, 13a) ein polykristallines Silizium als Material aufweist oder daraus besteht.
7. SRAM nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Erdelektrode (7) ein metallisches Material aufweist oder daraus besteht.
8. SRAM nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die jeweiligen Materialien jeder ersten Elektrode (8, 8a) und jeder zweiten Elek­ trode (9, 9a) polykristallines Silizium sind.
9. Verfahren zur Herstellung eines SRAMs, d. h. eines stati­ schen Speichers mit wahlfreiem Zugriff, mit folgenden Schritten:
  • a) auf einem Substrat eines ersten Leitungstypes wird ein Störstellen-Diffusionsabschnitt eines zweiten Leitungstypes gebildet, der als erster Source-/Drainabschnitt dient, und der eine vorgegebene Breite und eine vorgegebene Dicke aufweist,
  • b) auf der gesamten Oberfläche des Substrates wird eine erste Schicht des ersten Leitungstypes mit einer vorgegebenen Dicke gebildet,
  • c) auf der gesamten Oberfläche der ersten Schicht wird ein zweiter Störstellen-Diffusionsabschnitt des zweiten Leitungstypes mit einer vorgegebenen Dicke gebildet,
  • d) auf der gesamten Oberfläche der ersten Schicht wird eine zweite Schicht des ersten Leitungstypes mit einer vorgegebenen Dicke gebildet,
  • e) auf der zweiten Schicht wird ein dritter Störstel­ len-Diffusionsabschnitt des zweiten Leitungstypes mit einer vorgegebenen Breite und einer vorgegebenen Dicke gebildet, derart, daß das Zentrum des dritten Störstellen-Diffusionsabschnittes auf einer vertika­ len Linie angeordnet ist, die durch das Zentrum des ersten Störstellen-Diffusionsabschnittes verläuft,
  • f) ein sich von der Oberfläche des dritten Störstellen­ Diffusionsabschnittes zur Oberfläche des zweiten Störstellen-Diffusionsabschnittes erstreckender er­ ster Graben wird gebildet, mit einer Breite, die geringer ist als die des dritten Störstellen-Diffu­ sionsabschnittes, wobei der Graben auf dem Zentrum des dritten störstellen-Diffusionsabschnittes ange­ ordnet ist, so daß jeweils verbleibende Abschnitte des dritten störstellen-Diffusionsabschnittes und der zweiten Schicht an gegenüberliegenden Seiten des ersten Grabens zu einem zweiten Source-/Drain-Ab­ schnitt und zu einem ersten vertikalen Kanalab­ schnitt werden,
  • g) erste Gate-Elektroden werden jeweils an gegenüber­ liegenden Seiten des ersten Grabens gebildet und ein erster Isolationsabschnitt wird um jede erste Gate­ Elektrode herum gebildet, wobei der erste Isolati­ onsabschnitt dazu dient, die erste Gate-Elektrode elektrisch von anderen Teilen zu isolieren,
  • h) ein sich vom verbleibenden Grundabschnitt des ersten Grabens zur Oberfläche des ersten Störstellen-Diffu­ sionsabschnittes erstreckender zweiter Graben wird gebildet, mit einer Breite, die der Breite des ver­ bleibenden Grundabschnittes des ersten Grabens ent­ spricht, so daß entsprechende verbleibende Ab­ schnitte des zweiten Störstellen-Diffusionsabschnit­ tes der ersten Schicht an gegenüberliegenden Seiten des zweiten Grabens zu einem dritten Source-/Drain­ Abschnitt und einem zweiten vertikalen Kanalab­ schnitt werden,
  • i) an gegenüberliegenden Seiten des zweiten Grabens werden jeweils zweite Gate-Elektroden gebildet und um jede zweite Gate-Elektrode herum wird ein zweiter Isolationsabschnitt gebildet, wobei der zweite Iso­ lationsabschnitt dazu dient, die zweite Gate-Elek­ trode elektrisch von anderen Teilen zu isolieren,
  • j) an einem Abschnitt des zweiten Grabens wird zwischen den zweiten Isolationsabschnitten eine Erdelektrode gebildet, wobei der Abschnitt dem verbleibenden zen­ tralen Abschnitt des zweiten Grabens entspricht,
  • k) an einem Abschnitt der zweiten Schicht wird entspre­ chend einem Abschnitt, der zwischen zwei angrenzen­ den Speicherzellen definiert ist, ein dritter Graben gebildet, und
  • l) an gegenüberliegenden Seiten des dritten Grabens werden jeweils dritte Isolationsabschnitte, die mit der zweiten Schicht in Kontakt stehen, und Ladewi­ derstände gebildet.
10. Verfahren zur Herstellung eines SRAMs nach Anspruch 9, gekennzeichnet durch folgende weitere Schritte:
  • - ein vierter Graben, der sich vom verbleibenden Grundabschnitt des dritten Grabens bis zu einem Abschnitt vorgegebener Tiefe der ersten Schicht er­ streckt, wird mit einer Breite gebildet, die der Breite des verbleibenden Grundabschnittes des drit­ ten Grabens entspricht, und
  • - am vierten Graben wird ein Isolationsabschnitt ge­ bildet, um aneinander angrenzende Speicherzellen voneinander zu isolieren.
11. Verfahren zur Herstellung eines SRAMs nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die ersten und die zweiten Schichten des ersten Leitungstypes unter Verwen­ dung eines epitaxialen Aufwachsverfahrens gebildet wer­ den.
12. Verfahren zur Herstellung eines SRAMs nach wenigstens einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß als jeweilige Materialien zur Herstellung der ersten und zweiten Schichten polykristallines Silizium verwendet wird.
13. Verfahren zur Herstellung eines SRAMs nach wenigstens einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß zur Herstellung der ersten und zweiten Gate-Elektroden und der Ladewiderstände jeweils ein polykristallines Silizium verwendet wird.
14. Verfahren zur Herstellung eines SRAMs nach wenigstens einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß zur Herstellung des Ladewiderstandes ein Metall verwendet wird.
15. Verfahren zur Herstellung eines SRAMs nach wenigstens einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, daß zur Herstellung der Erdelektrode ein Metall verwendet wird.
16. Verfahren zur Herstellung eines SRAMs nach wenigstens einem der Ansprüche 9 bis 15, dadurch gekennzeichnet, daß die jeweiligen Konzentrationen der ersten, zweiten und dritten Störstellen-Diffusionsabschnitte, die als erste, zweite und dritte Source-/Drain-Abschnitte verwendet werden, jeweils relativ hoch sind.
17. Verfahren zur Herstellung eines SRAMs nach wenigstens einem der Ansprüche 9 bis 16, dadurch gekennzeichnet, daß die jeweiligen Breiten der ersten, zweiten und dritten Störstellen-Diffusionsabschnitte folgende Relation erfül­ len: W1 < W3 < W2wobeiW1: die Breite des ersten Störstellen-Diffusionsabschnittes,
W2: die Breite des zweiten Störstellen-Diffusionsabschnittes und
W3: die Breite des dritten Störstellen-Diffusionsabschnittesist.
DE4215708A 1991-05-13 1992-05-13 SRAM und Verfahren zu dessen Herstellung Expired - Lifetime DE4215708C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910007702A KR920022532A (ko) 1991-05-13 1991-05-13 이중 수직 채널을 갖는 스태틱램 및 그 제조방법

Publications (2)

Publication Number Publication Date
DE4215708A1 true DE4215708A1 (de) 1992-11-19
DE4215708C2 DE4215708C2 (de) 2001-07-12

Family

ID=19314364

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4215708A Expired - Lifetime DE4215708C2 (de) 1991-05-13 1992-05-13 SRAM und Verfahren zu dessen Herstellung

Country Status (5)

Country Link
US (2) US5330927A (de)
JP (1) JP3220813B2 (de)
KR (1) KR920022532A (de)
DE (1) DE4215708C2 (de)
TW (1) TW209910B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000847A1 (de) * 1997-06-27 1999-01-07 Siemens Aktiengesellschaft Sram-zellenanordnung und verfahren zu deren herstellung

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0585059B1 (de) * 1992-08-21 1999-05-12 STMicroelectronics, Inc. Verfahren zur Herstellung einer Halbleiter-Speicherstruktur vom vertikalen Typ und nach dem Verfahren hergestellte Struktur
DE4417150C2 (de) * 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5602049A (en) * 1994-10-04 1997-02-11 United Microelectronics Corporation Method of fabricating a buried structure SRAM cell
US5578873A (en) * 1994-10-12 1996-11-26 Micron Technology, Inc. Integrated circuitry having a thin film polysilicon layer in ohmic contact with a conductive layer
US5670803A (en) * 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
US5700707A (en) * 1996-06-13 1997-12-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of manufacturing SRAM cell structure having a tunnel oxide capacitor
DE19653107C2 (de) * 1996-12-19 1998-10-08 Siemens Ag Verfahren zur Herstellung einer Speicherzellenanordnung
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
KR100253321B1 (ko) * 1997-09-23 2000-04-15 김영환 반도체 메모리 소자의 구조 및 제조방법
US6713345B1 (en) 1997-09-23 2004-03-30 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device having a trench and a gate electrode vertically formed on a wall of the trench
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
US6271555B1 (en) 1998-03-31 2001-08-07 International Business Machines Corporation Borderless wordline for DRAM cell
US6072223A (en) * 1998-09-02 2000-06-06 Micron Technology, Inc. Circuit and method for a memory cell using reverse base current effect
US6472767B1 (en) * 1999-04-30 2002-10-29 Infineon Technologies Ag Static random access memory (SRAM)
US6459123B1 (en) 1999-04-30 2002-10-01 Infineon Technologies Richmond, Lp Double gated transistor
DE10016444C2 (de) * 2000-03-29 2002-01-24 Infineon Technologies Ag Integrierte dreidimensionale Graben-SRAM-Speicherzelle
US6903411B1 (en) * 2000-08-25 2005-06-07 Agere Systems Inc. Architecture for circuit connection of a vertical transistor
JP4852792B2 (ja) * 2001-03-30 2012-01-11 株式会社デンソー 半導体装置の製造方法
US6680508B1 (en) * 2002-08-28 2004-01-20 Micron Technology, Inc. Vertical floating gate transistor
JP4219663B2 (ja) * 2002-11-29 2009-02-04 株式会社ルネサステクノロジ 半導体記憶装置及び半導体集積回路
US8154086B2 (en) * 2008-01-29 2012-04-10 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate SRAM storage device
JP5566697B2 (ja) * 2008-01-29 2014-08-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体記憶装置
WO2009096000A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
JP2014099664A (ja) * 2008-01-29 2014-05-29 Unisantis Electronics Singapore Pte Ltd 半導体記憶装置
JP2011066109A (ja) * 2009-09-16 2011-03-31 Unisantis Electronics Japan Ltd 半導体記憶装置
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US10804148B2 (en) 2017-08-25 2020-10-13 International Business Machines Corporation Buried contact to provide reduced VFET feature-to-feature tolerance requirements
KR102440205B1 (ko) * 2022-02-22 2022-09-05 최태현 트렌치 구조를 갖는 씨모스 에스램 셀

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60140854A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd 高抵抗素子
JPS60239052A (ja) * 1984-05-14 1985-11-27 Hitachi Ltd 半導体集積回路装置
JPS60261167A (ja) * 1984-06-08 1985-12-24 Hitachi Ltd 半導体集積回路装置
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
US4890144A (en) * 1987-09-14 1989-12-26 Motorola, Inc. Integrated circuit trench cell
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US4920065A (en) * 1988-10-31 1990-04-24 International Business Machines Corporation Method of making ultra dense dram cells

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000847A1 (de) * 1997-06-27 1999-01-07 Siemens Aktiengesellschaft Sram-zellenanordnung und verfahren zu deren herstellung
US6222753B1 (en) 1997-06-27 2001-04-24 Siemens Aktiengesellschaft SRAM cell arrangement and method for manufacturing same
US6309930B1 (en) 1997-06-27 2001-10-30 Siemens Aktiengesellschaft SRAM cell arrangement and method for manufacturing same

Also Published As

Publication number Publication date
JPH06151772A (ja) 1994-05-31
JP3220813B2 (ja) 2001-10-22
US5330927A (en) 1994-07-19
KR920022532A (ko) 1992-12-19
TW209910B (de) 1993-07-21
DE4215708C2 (de) 2001-07-12
US5376814A (en) 1994-12-27

Similar Documents

Publication Publication Date Title
DE4215708C2 (de) SRAM und Verfahren zu dessen Herstellung
DE19928781C1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE3037431C2 (de)
DE3916228C2 (de) Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung
DE3525418C2 (de)
DE3844120C2 (de) Halbleitereinrichtung mit grabenförmiger Struktur
DE3844388A1 (de) Dynamische direktzugriffspeichereinrichtung
DE4443968A1 (de) Halbleitereinrichtung und Verfahren zum Herstellen derselben
DE4430483A1 (de) MOS-Transistor, Halbeiterspeicherbauelement mit MOS-Transistoren und Herstellungsverfahren hierfür
DE19718721C2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
EP0744772A1 (de) DRAM-Speicherzelle mit vertikalem Transistor und Verfahren zur Herstellung derselben
DE2642303A1 (de) Verfahren zur herstellung eines fet- speicherelements und hiernach gebildetes speicherelement einer speicheranordnung
DE3937502A1 (de) Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE4332074A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE10150503B4 (de) Halbleiterspeicherzelle mit Tiefgrabenkondensator und Verfahren zur Ausbildung einer Halbleiterspeicherzelle
EP1161770A1 (de) Dram-zellenanordnung und verfahren zu deren herstellung
EP0917203A2 (de) Gain Cell DRAM Struktur und Verfahren zu deren Herstellung
DE19720193C2 (de) Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE19954867C1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE3840559C2 (de)
EP0317934A1 (de) Dreidimensionale 1-Transistorzellenanordnung für dynamische Halbleiterspeicher mit Grabenkondensator und Verfahren zu ihrer Herstellung
DE3109074A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE19843641A1 (de) Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
DE19824209A1 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
R071 Expiry of right