JPS60239052A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60239052A JPS60239052A JP59094441A JP9444184A JPS60239052A JP S60239052 A JPS60239052 A JP S60239052A JP 59094441 A JP59094441 A JP 59094441A JP 9444184 A JP9444184 A JP 9444184A JP S60239052 A JPS60239052 A JP S60239052A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- flop
- flip
- misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、スタティク型ランダムアクセ
スメモリを備えた半導体集積回路装置（以下、ＳＲＡＭ
という）に適用して有効な技術に関するものである。
関するものであり、特に、スタティク型ランダムアクセ
スメモリを備えた半導体集積回路装置（以下、ＳＲＡＭ
という）に適用して有効な技術に関するものである。
［背景技術］
ＳＲＡＭは、高集積化の傾向にある。そこで。
２個の高抵抗負荷素子と４個の絶縁ゲート型電界効果ト
ランジスタ（以下、ＭＩＳＦＥＴという）とによって構
成されるメモリセルを有するＳＲＡＭにおいて、ＭＩＳ
ＦＥＴ上部に高抵抗負荷素子を配置し、その集積度を向
上することが知られている（ Ｉ Ｓ Ｓ ＣＣＤｉｇ
、 Ｔｅｃｈ、 Ｐａｐｅｒｓ、１９８０．ＰＰ２３２
〜２３３）。
ランジスタ（以下、ＭＩＳＦＥＴという）とによって構
成されるメモリセルを有するＳＲＡＭにおいて、ＭＩＳ
ＦＥＴ上部に高抵抗負荷素子を配置し、その集積度を向
上することが知られている（ Ｉ Ｓ Ｓ ＣＣＤｉｇ
、 Ｔｅｃｈ、 Ｐａｐｅｒｓ、１９８０．ＰＰ２３２
〜２３３）。
しかしながら、本発明者の検討の結果、かかる技術では
、メモリセルの面積を縮小できないために、１［Ｍｂｉ
ｔ１等大容量のＳＲＡＭを得ることが極めて困難である
という問題点を見出した。
、メモリセルの面積を縮小できないために、１［Ｍｂｉ
ｔ１等大容量のＳＲＡＭを得ることが極めて困難である
という問題点を見出した。
［発明の目的］
本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術手段を提供することにある。
ることが可能な技術手段を提供することにある。
本発明の他目的は、ＳＲＡＭの集積度を向上することが
可能な技術手段を提供することにある。
可能な技術手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって明らかになるであ
ろう。
明細書の記述および添付図面によって明らかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち５代表的なものの概
要を簡単に説明すれば下記のとおりである。
要を簡単に説明すれば下記のとおりである。
すなわち、高抵抗負荷素子とＭ Ｉ Ｓ ＦＥＴとによ
って構成されるメモリセルを有するＳＲＡＭにおいて、
前記高抵抗負荷素子とフリップフロップを構成する前記
ＭＩＳＦＥＴとを半導体基板に設けた細孔に埋込むこと
により、メモリセルに要する面積を縮小することができ
るという作用で、その集積度を向上することができる。
って構成されるメモリセルを有するＳＲＡＭにおいて、
前記高抵抗負荷素子とフリップフロップを構成する前記
ＭＩＳＦＥＴとを半導体基板に設けた細孔に埋込むこと
により、メモリセルに要する面積を縮小することができ
るという作用で、その集積度を向上することができる。
以下、本発明の構成について、実施例とともに説明する
。
。
本実施例は、ＳＲＡＭを用いて、その説明をする。
［実施例■］
第１図は、本発明の実施例■を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。
のメモリセルを示す等価回路図である。
なお、全回において、同一機能を有するものは、同一符
号を付け、そのくり返えしの説明は省略する。
号を付け、そのくり返えしの説明は省略する。
一−
第１図において、ＷＬは行方向に延在して設けられたワ
ード線（以下、ワード線の延在する方向を行方向という
）であり、後述するスイッチング素子を制御するための
ものである。ＤＬ、ＤＬは列方向に延在して設けられた
データ線であり、後述するメモリセルに情報となる電荷
を伝達するためのもである。Ｑｌ、Ｑ２は一端が後述す
る高抵抗負荷素子を介して電源端子ｖｃｃに接続され他
端が電源端子Ｖ ｓ ｓに接続されたＭＴＳＦＥＴ、Ｒ
Ｉ、 Ｒ２は高抵抗負荷素子であり、情報を蓄積するメ
モリセルのフリップフロップを構成するためのものであ
る。Ｑ ８ ＩＨＱ ｓ ２は一端がデータ線Ｄｒ−、
ｉ〒工に接続され他端が前記フリップフロップの一対の
入出力端子に接続されワード線ＷＬによって制御される
ＭＩＳＦＥＴであり、メモリセルのスイッチング素子を
構成するためのものである。ＳＲＡＭのメモリセルは、
一対の入出力端子を有するフリップフロップとスイッチ
ング素子とによって構成されており、ワード線ＷＬとデ
ータ線ＤＬ、ＤＩとの所定交差部に複数配置されて４− 設けられている。
ード線（以下、ワード線の延在する方向を行方向という
）であり、後述するスイッチング素子を制御するための
ものである。ＤＬ、ＤＬは列方向に延在して設けられた
データ線であり、後述するメモリセルに情報となる電荷
を伝達するためのもである。Ｑｌ、Ｑ２は一端が後述す
る高抵抗負荷素子を介して電源端子ｖｃｃに接続され他
端が電源端子Ｖ ｓ ｓに接続されたＭＴＳＦＥＴ、Ｒ
Ｉ、 Ｒ２は高抵抗負荷素子であり、情報を蓄積するメ
モリセルのフリップフロップを構成するためのものであ
る。Ｑ ８ ＩＨＱ ｓ ２は一端がデータ線Ｄｒ−、
ｉ〒工に接続され他端が前記フリップフロップの一対の
入出力端子に接続されワード線ＷＬによって制御される
ＭＩＳＦＥＴであり、メモリセルのスイッチング素子を
構成するためのものである。ＳＲＡＭのメモリセルは、
一対の入出力端子を有するフリップフロップとスイッチ
ング素子とによって構成されており、ワード線ＷＬとデ
ータ線ＤＬ、ＤＩとの所定交差部に複数配置されて４− 設けられている。
次に、本実施例の具体的な構成について説明する。
第２図（Ａ）は、本発明の実施例Ｉを説明するためのＳ
ＲＡＭのメモリセルを示す要部平面図、第２図（Ｂ）は
、第２図（Ａ）のｎＢ−１１Ｂ切断線における断面図で
ある。なお、その図面を見易くするために、各導電層間
に設けられるべき層間絶縁層は図示しない。
ＲＡＭのメモリセルを示す要部平面図、第２図（Ｂ）は
、第２図（Ａ）のｎＢ−１１Ｂ切断線における断面図で
ある。なお、その図面を見易くするために、各導電層間
に設けられるべき層間絶縁層は図示しない。
第２図（Ａ）および第２図（Ｂ）において、１はｎ＋型
シリコン半導体基板である。この半導体基板１には、た
とえば＋５［ｖ］の電源電圧（Ｖｃｃ電圧）が接続され
るようになっている。２は半導体基板１上部に積層して
設けられたＰ型のエピタキシャル層であり、寄生ＭＩＳ
ＦＥＴによる不要なリーク現象を防止するためのもので
ある。
シリコン半導体基板である。この半導体基板１には、た
とえば＋５［ｖ］の電源電圧（Ｖｃｃ電圧）が接続され
るようになっている。２は半導体基板１上部に積層して
設けられたＰ型のエピタキシャル層であり、寄生ＭＩＳ
ＦＥＴによる不要なリーク現象を防止するためのもので
ある。
３はエピタキシャル層２上部に積層して設けられたｐ−
型のエピタキシャル層であり、主として、ＭＩＳＦＥＴ
等の半導体素子を構成するためのものである。なお、実
質的な半導体基板（半導体基体）は、半導体基板１、エ
ピタキシャル層２およびエピタキシャル層３とによって
構成される。４は所定方向に延在してエピタキシャル層
２とエピタキシャル層３との介在部に設けられたｎ＋型
の埋込層である。この埋込層４には、たとえば０［Ｖ］
の電圧すなわちＩＣの基準電圧としての■ｓｓ電圧が接
続されるようになっている。５は半導体素子形成領域間
のエピタキシャル層３の主面部に設けられたフィールド
絶縁膜であり、半導体素子間を電気的に分離するための
ものである。６は半導体素子形成領域のエピタキシャル
層３主面からその内部方向に延在して設けられた細孔ま
たは溝（ｍｏａｔ）であり、フリッププロップを構成す
るＭ Ｔ Ｓ ＦＥＴと高抵抗負荷素子とを埋込み、メ
モリセルの集積度を向上するためのものである。
型のエピタキシャル層であり、主として、ＭＩＳＦＥＴ
等の半導体素子を構成するためのものである。なお、実
質的な半導体基板（半導体基体）は、半導体基板１、エ
ピタキシャル層２およびエピタキシャル層３とによって
構成される。４は所定方向に延在してエピタキシャル層
２とエピタキシャル層３との介在部に設けられたｎ＋型
の埋込層である。この埋込層４には、たとえば０［Ｖ］
の電圧すなわちＩＣの基準電圧としての■ｓｓ電圧が接
続されるようになっている。５は半導体素子形成領域間
のエピタキシャル層３の主面部に設けられたフィールド
絶縁膜であり、半導体素子間を電気的に分離するための
ものである。６は半導体素子形成領域のエピタキシャル
層３主面からその内部方向に延在して設けられた細孔ま
たは溝（ｍｏａｔ）であり、フリッププロップを構成す
るＭ Ｔ Ｓ ＦＥＴと高抵抗負荷素子とを埋込み、メ
モリセルの集積度を向上するためのものである。
この細孔６は、その底部がｎ＋型の半導体基板１主面部
に達するように設けてもよい。７は細孔６内部のエピタ
キシャル層２．３主面上部に設けられた絶縁膜であり、
主として、ＭＩＳＦＥＴのゲート絶縁膜を構成するため
のものである。８は絶縁膜７の」二部に設けられた導電
層であり、ＭＩＳＦＥＴのグー１〜電極を構成するため
のものである。
に達するように設けてもよい。７は細孔６内部のエピタ
キシャル層２．３主面上部に設けられた絶縁膜であり、
主として、ＭＩＳＦＥＴのゲート絶縁膜を構成するため
のものである。８は絶縁膜７の」二部に設けられた導電
層であり、ＭＩＳＦＥＴのグー１〜電極を構成するため
のものである。
９は導電層８を覆うように設けられた絶縁膜であり、導
電層８と後述する高抵抗負荷素子とを電気的に分離する
ためのものである。１０は細孔６底部に半導体基板１と
電気的に接続されて設けられたｎ＋型の半導体領域であ
り、高抵抗負荷素子と半導体基板１とを電気的に接続す
るためのものである。１１は絶縁膜９に囲まれて細孔６
内部に埋込ように設けられた領域であり、高抵抗負荷素
子を構成するためのものである。１２は半導体素子形成
領域のエピタキシャル層３の主面」二部に設けられた絶
縁膜であり、主として、Ｍ Ｉ Ｓ ＦＥＴのグー１〜
絶縁膜を構成するためのものである。１３は絶縁膜１２
の所定部を選択的に除去して設けられた開口部であり、
後述する導電層と半導体領域とを電気的に接続するため
のものである。１４は一端が導電層８．１１と他端が開
口部１３を介して後述する半導体領域と電気的に接続さ
れてフィールド絶縁膜５および絶縁膜１２上部に設けら
れた導電層であり、そ７− れらを電気的に接続するためのものである。１５は半導
体素子形成領域の所定の絶縁膜１２上部に設けられた導
電層であり、ＭＩＳＦＥＴのゲート電極を構成するため
のものである。１６は行方向の導電層Ｉ５と一体化され
フィールド絶縁膜５上部を延在して設けられた導電層で
あり、ワードａｗＬを構成するためのものである。１７
は導電層８，１４，１．５側部のエピタキシャル層３主
面部に設けられたｎ＋型の半導体領域であり、ソース領
域またはドレイン領域として使用されるもので９Ｍｌ５
ＦＥＴを構成するためのものである。メモリセルのフリ
ップフロップのＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｔ ＊
Ｑ ２は、主として、エピタキシャル層３．絶縁膜７．
導電層８゜埋込層４および半導体領域１７によって構成
されている。メモリセルのスイッチング素子となるＭＩ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ＋ ｙ Ｑ Ｓ ２は、エピ
タキシャル層３゜絶縁膜１２．導電層１５および半導体
領域１７によって構成されている。１Ｂは半導体素子を
覆うように設けられた絶縁膜であり、その上部に設けら
れる導電層との電気的な分離をするためのものである。
電層８と後述する高抵抗負荷素子とを電気的に分離する
ためのものである。１０は細孔６底部に半導体基板１と
電気的に接続されて設けられたｎ＋型の半導体領域であ
り、高抵抗負荷素子と半導体基板１とを電気的に接続す
るためのものである。１１は絶縁膜９に囲まれて細孔６
内部に埋込ように設けられた領域であり、高抵抗負荷素
子を構成するためのものである。１２は半導体素子形成
領域のエピタキシャル層３の主面」二部に設けられた絶
縁膜であり、主として、Ｍ Ｉ Ｓ ＦＥＴのグー１〜
絶縁膜を構成するためのものである。１３は絶縁膜１２
の所定部を選択的に除去して設けられた開口部であり、
後述する導電層と半導体領域とを電気的に接続するため
のものである。１４は一端が導電層８．１１と他端が開
口部１３を介して後述する半導体領域と電気的に接続さ
れてフィールド絶縁膜５および絶縁膜１２上部に設けら
れた導電層であり、そ７− れらを電気的に接続するためのものである。１５は半導
体素子形成領域の所定の絶縁膜１２上部に設けられた導
電層であり、ＭＩＳＦＥＴのゲート電極を構成するため
のものである。１６は行方向の導電層Ｉ５と一体化され
フィールド絶縁膜５上部を延在して設けられた導電層で
あり、ワードａｗＬを構成するためのものである。１７
は導電層８，１４，１．５側部のエピタキシャル層３主
面部に設けられたｎ＋型の半導体領域であり、ソース領
域またはドレイン領域として使用されるもので９Ｍｌ５
ＦＥＴを構成するためのものである。メモリセルのフリ
ップフロップのＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｔ ＊
Ｑ ２は、主として、エピタキシャル層３．絶縁膜７．
導電層８゜埋込層４および半導体領域１７によって構成
されている。メモリセルのスイッチング素子となるＭＩ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓ ＋ ｙ Ｑ Ｓ ２は、エピ
タキシャル層３゜絶縁膜１２．導電層１５および半導体
領域１７によって構成されている。１Ｂは半導体素子を
覆うように設けられた絶縁膜であり、その上部に設けら
れる導電層との電気的な分離をするためのものである。
８−
１９は半導体領域の所定上部の絶縁膜１２．１８を選択
的に除去して設けられた接続孔であり、絶縁膜１８上部
に設けられる導電層との電気的に接続するためのもので
ある。２０は一端が接続孔１９を介して半導体領域１７
と電気的に接続され他端が絶縁膜１８」二部を列方向に
延在して設けられた導電層であり、データ線ＤＬ、ＤＬ
を構成するためのものである。
的に除去して設けられた接続孔であり、絶縁膜１８上部
に設けられる導電層との電気的に接続するためのもので
ある。２０は一端が接続孔１９を介して半導体領域１７
と電気的に接続され他端が絶縁膜１８」二部を列方向に
延在して設けられた導電層であり、データ線ＤＬ、ＤＬ
を構成するためのものである。
次に、本実施例の具体的な製造方法について説明する。
第３図（Ａ）乃至第３図（Ｆ）は、本発明の一実施例の
製造方法を説明するための各製造工程におけるＳＲＡＭ
のメモリセルの要部断面図である。
製造方法を説明するための各製造工程におけるＳＲＡＭ
のメモリセルの要部断面図である。
まず、単結晶シリコンからなるｎ＋型の半導体基板１を
用意する。これは、例えば、不純物としてのリンを１０
” 〜１０” ［ａｔｍｓ／ｃｎ？］程度有するものを
用いればよい。そして、半導体基板１上部にＰ型のエピ
タキシャル層２を成長させる。これは、例えば、不純物
としてのボロンを１０１６〜１０１７［ａシｍｓ／ｃ＋
＃］程度有していればよい。次に、埋込層形成領域のエ
ピタキシャル層２主面部にｎ型の不純物を選択的に導入
する。そして、エピタキシャル層２主面上部にＰ−型の
エピタキシャル層３を成長させ、略同一工程で、前記導
入された不純物によりｎ＋型の埋込層４を形成する。前
記エピタキシャル層３は、例えば、１０” ［ａｔｍｓ
／ｃｎ？］程度のボロンを不純物として有し、前記埋込
層４は、１０” 〜１０” ［ａｔ、ｍｓ／ｃｎｆ］程
度のアンチモンを不純物として有していればよい。この
後、第３図（Ａ）に示すように、エピタキシャル層３主
面上部に絶縁膜１２Ａを形成する。この絶縁膜１２Ａを
マスクとして半導体素子形成領域間のエピタキシャル層
３主面上部にその熱酸化によりフィールド絶縁膜５を選
択的に形成する。絶縁膜Ｌ２Ａは、例えば、数百オング
ストロームの薄い酸化シリコン膜と、その」二部に耐熱
処理マスクとなる窒化シリコン膜と、さらにその上部に
エツチング用マスクとなる数千オングストロームの厚い
酸化シリコン膜とによって構成すればよい。
用意する。これは、例えば、不純物としてのリンを１０
” 〜１０” ［ａｔｍｓ／ｃｎ？］程度有するものを
用いればよい。そして、半導体基板１上部にＰ型のエピ
タキシャル層２を成長させる。これは、例えば、不純物
としてのボロンを１０１６〜１０１７［ａシｍｓ／ｃ＋
＃］程度有していればよい。次に、埋込層形成領域のエ
ピタキシャル層２主面部にｎ型の不純物を選択的に導入
する。そして、エピタキシャル層２主面上部にＰ−型の
エピタキシャル層３を成長させ、略同一工程で、前記導
入された不純物によりｎ＋型の埋込層４を形成する。前
記エピタキシャル層３は、例えば、１０” ［ａｔｍｓ
／ｃｎ？］程度のボロンを不純物として有し、前記埋込
層４は、１０” 〜１０” ［ａｔ、ｍｓ／ｃｎｆ］程
度のアンチモンを不純物として有していればよい。この
後、第３図（Ａ）に示すように、エピタキシャル層３主
面上部に絶縁膜１２Ａを形成する。この絶縁膜１２Ａを
マスクとして半導体素子形成領域間のエピタキシャル層
３主面上部にその熱酸化によりフィールド絶縁膜５を選
択的に形成する。絶縁膜Ｌ２Ａは、例えば、数百オング
ストロームの薄い酸化シリコン膜と、その」二部に耐熱
処理マスクとなる窒化シリコン膜と、さらにその上部に
エツチング用マスクとなる数千オングストロームの厚い
酸化シリコン膜とによって構成すればよい。
第３図（Ａ）に示す工程の後に、第３図（Ｂ）に示すよ
うに、少なくとも、ＭＩＳＦＥＴのゲート電極およびワ
ード線ＷＬとなる導電層形成領域以外の絶縁膜１２Ａを
介したエピタキシャル層３主面部にｎ＋型の半導体領域
１７Δを選択的に形成する。これは、例えば、イオン注
入 技術によって形成すればよい。
うに、少なくとも、ＭＩＳＦＥＴのゲート電極およびワ
ード線ＷＬとなる導電層形成領域以外の絶縁膜１２Ａを
介したエピタキシャル層３主面部にｎ＋型の半導体領域
１７Δを選択的に形成する。これは、例えば、イオン注
入 技術によって形成すればよい。
第３図（Ｂ）に示す工程の後に、第３図（Ｃ）に示すよ
うに、実質的な半導体基板の所定主面部に細孔６を形成
する。これは、例えば、絶縁膜１２Ａの数千オングスト
ロームの厚い酸化シリコン膜を用いる。すなわち、細孔
を設けるべき領域を選択的に除去した厚い酸化シリコン
膜をマスクとして異方性エツチングによって形成し、そ
の幅寸法を１．０−］、、５ ［ｔｔ ｍ１程度、その
深さを４．０〜６．０ ［μｍ］程度にすればよい。
うに、実質的な半導体基板の所定主面部に細孔６を形成
する。これは、例えば、絶縁膜１２Ａの数千オングスト
ロームの厚い酸化シリコン膜を用いる。すなわち、細孔
を設けるべき領域を選択的に除去した厚い酸化シリコン
膜をマスクとして異方性エツチングによって形成し、そ
の幅寸法を１．０−］、、５ ［ｔｔ ｍ１程度、その
深さを４．０〜６．０ ［μｍ］程度にすればよい。
第３図（Ｃ）に示す工程の後に、細孔６内側部の露出し
たエピタキシャル層２．３表面に絶縁膜７を選択的に形
成する。これは５絶縁膜１．２Ａの主として窒化シリコ
ン膜をマスクとして用い、熱酸化技術によって形成する
。また、ＣＶＤ法によって被着してもよい。半導体基体
上全面に数千オン１１− ゲストロームの多結晶シリコン層を形成し、これにリン
を導入して低抵抗化する。この後、異方性エツチングを
施し、第３図（Ｄ）に示すように、導電層８を形成する
。
たエピタキシャル層２．３表面に絶縁膜７を選択的に形
成する。これは５絶縁膜１．２Ａの主として窒化シリコ
ン膜をマスクとして用い、熱酸化技術によって形成する
。また、ＣＶＤ法によって被着してもよい。半導体基体
上全面に数千オン１１− ゲストロームの多結晶シリコン層を形成し、これにリン
を導入して低抵抗化する。この後、異方性エツチングを
施し、第３図（Ｄ）に示すように、導電層８を形成する
。
第３図（Ｄ）に示す工程の後に、導電層８を覆う絶縁膜
９を形成する。これは、絶縁膜１２Ａの主として、窒化
シリコン膜を用い、熱酸化技術によって形成する。さら
に、前記窒化シリコン膜をエツチング用マスクとして用
い、絶縁膜７，９の一部を選択的に除去し、特に、細孔
６の底部のエピタキシャル層２の表面を選択的に露出さ
せる。そして、絶縁膜１２Ａ、９以外の露出したエピタ
キシャル層２（半導体基体）および導電層に前記窒化シ
リコン膜をマスクとして選択的に不純物を導入する。特
に、細孔６底部にｎ＋型の半導体領域１０を選択的に形
成する。これは、例えば、１０１１１〜１０” ［ａｔ
ｍｓ／ ｃｎ？ １程度のヒ素イオンを不純物として有
するように、熱拡散技術またはイオン注入技術によって
形成すればよい。この後、不純物を導入していない多結
晶シリコン層を半導体基体上１２− 全面に細孔６が埋まるように厚く形成する。この多結晶
シリコン層をエツチングすることによって、第３図（Ｅ
）に示すように、高抵抗負荷素子Ｒとなる領域１１を形
成する。なお、領域１１は低濃度の不純物を含んでいて
もよい。
９を形成する。これは、絶縁膜１２Ａの主として、窒化
シリコン膜を用い、熱酸化技術によって形成する。さら
に、前記窒化シリコン膜をエツチング用マスクとして用
い、絶縁膜７，９の一部を選択的に除去し、特に、細孔
６の底部のエピタキシャル層２の表面を選択的に露出さ
せる。そして、絶縁膜１２Ａ、９以外の露出したエピタ
キシャル層２（半導体基体）および導電層に前記窒化シ
リコン膜をマスクとして選択的に不純物を導入する。特
に、細孔６底部にｎ＋型の半導体領域１０を選択的に形
成する。これは、例えば、１０１１１〜１０” ［ａｔ
ｍｓ／ ｃｎ？ １程度のヒ素イオンを不純物として有
するように、熱拡散技術またはイオン注入技術によって
形成すればよい。この後、不純物を導入していない多結
晶シリコン層を半導体基体上１２− 全面に細孔６が埋まるように厚く形成する。この多結晶
シリコン層をエツチングすることによって、第３図（Ｅ
）に示すように、高抵抗負荷素子Ｒとなる領域１１を形
成する。なお、領域１１は低濃度の不純物を含んでいて
もよい。
第３図（Ｅ）に示す工程の後、絶縁膜１２Ａを除去し、
該絶縁膜１．２Ａが除去された部分に絶縁膜１２を選択
的に形成する。そして、細孔６」二部および半導体領域
１７Ａの所定上部の絶縁膜１２を選択的に除去し、開口
部１３を形成する。この後、多結晶シリコン層を形成し
、リンを導入して低抵抗化する。
該絶縁膜１．２Ａが除去された部分に絶縁膜１２を選択
的に形成する。そして、細孔６」二部および半導体領域
１７Ａの所定上部の絶縁膜１２を選択的に除去し、開口
部１３を形成する。この後、多結晶シリコン層を形成し
、リンを導入して低抵抗化する。
そして、前記多結晶シリコン層をパターンニングし、導
電層１４．ゲート電極およびワード線ＷＬとなる導電層
１５，１．６を形成する。この後、第３図（Ｆ）に示す
ように、導電層１４．１５．１６およびフィールド絶縁
膜を耐不純物導入のためのマスクとして用い、エピタキ
シャル層３主面部にｎ＋型の半導体領域１７を形成する
。これは、イオン注入技術によって形成すればよい。
電層１４．ゲート電極およびワード線ＷＬとなる導電層
１５，１．６を形成する。この後、第３図（Ｆ）に示す
ように、導電層１４．１５．１６およびフィールド絶縁
膜を耐不純物導入のためのマスクとして用い、エピタキ
シャル層３主面部にｎ＋型の半導体領域１７を形成する
。これは、イオン注入技術によって形成すればよい。
第３図（Ｆ）に示す工程の後、全面に絶縁膜１８を形成
し、所定部分の絶縁膜１２．１８を選択的に除去し、接
続孔１９を形成する。そして、前記第２図（Ａ）、（Ｂ
）に示すように、データ線ＤＬ、σＴとなる導電層２０
を形成する。これは、例えば、アルミニウム層を用いれ
ばよい。
し、所定部分の絶縁膜１２．１８を選択的に除去し、接
続孔１９を形成する。そして、前記第２図（Ａ）、（Ｂ
）に示すように、データ線ＤＬ、σＴとなる導電層２０
を形成する。これは、例えば、アルミニウム層を用いれ
ばよい。
これら、一連の製造工程によって本実施例の半導体集積
回路装置は完成する。
回路装置は完成する。
また、前記高抵抗負荷素子Ｒとなる導電層１１゜導電層
１４．ゲート電極となる導電層１５およびワード線ＷＬ
となる導電層１６は、同一製造工程によって形成し、高
抵抗負荷素子Ｒとなるべき部分以外の導電層に選択的に
リンを導入して形成してもよい。
１４．ゲート電極となる導電層１５およびワード線ＷＬ
となる導電層１６は、同一製造工程によって形成し、高
抵抗負荷素子Ｒとなるべき部分以外の導電層に選択的に
リンを導入して形成してもよい。
このようにして形成されたメモリセルを用いてメモリセ
ルアレイを構成すると、第４図に示すようになる。
ルアレイを構成すると、第４図に示すようになる。
第４図（Ａ）、（Ｂ）は、本発明の実施例Ｉを説明する
ためのＳＲＡＭのメモリセルアレイを示す要部平面図で
ある。なお、第４図（Ａ）、（Ｂ）において、その図面
を見易くするために、各導電層間に設けられるべき肋間
絶縁膜は図示しない。
ためのＳＲＡＭのメモリセルアレイを示す要部平面図で
ある。なお、第４図（Ａ）、（Ｂ）において、その図面
を見易くするために、各導電層間に設けられるべき肋間
絶縁膜は図示しない。
第４図（Ａ）はデータ線ＤＬ、ＤＬと各メモリセルとが
個別に接続される例である。第４図（Ｂ）は２つのメモ
リセルに対して夫々１本のデータ線ＤＬ、ＤＬを接続し
た例である。第４図（Ｂ）の例によれば、コンタクトホ
ールの数およびデータ線に接続されるｎ＋型領領域１７
面積を、第４図（Ａ）の例に比べ約２／１にできる。し
たがって、さらにＳＲＡＭの集積度を向上できる。
個別に接続される例である。第４図（Ｂ）は２つのメモ
リセルに対して夫々１本のデータ線ＤＬ、ＤＬを接続し
た例である。第４図（Ｂ）の例によれば、コンタクトホ
ールの数およびデータ線に接続されるｎ＋型領領域１７
面積を、第４図（Ａ）の例に比べ約２／１にできる。し
たがって、さらにＳＲＡＭの集積度を向上できる。
本実施例によれば、ブリップフロップを構成するＭＩＳ
ＦＥＴと高抵抗負荷素子とを、半導体基板に設けられた
細孔に埋込むことによって、メモリセルの面積を縮小し
、ＳＲＡＭの集積度を向上することができる。
ＦＥＴと高抵抗負荷素子とを、半導体基板に設けられた
細孔に埋込むことによって、メモリセルの面積を縮小し
、ＳＲＡＭの集積度を向上することができる。
［実施例■］
次に、本発明の実施例■を説明する。本実施例は、フリ
ップフロップを構成するＭＩＳＦＥＴと高抵抗負荷素子
とを細孔に埋込んだ他の例を示すものである。
ップフロップを構成するＭＩＳＦＥＴと高抵抗負荷素子
とを細孔に埋込んだ他の例を示すものである。
第５図（Ａ）は、本発明の実施例■を説明する１５−
ためのＳＲＡＭのメモリセルを示す要部平面図であり、
第５図ＣＢ）は、第５図（Ａ）のＶＢ−ＶＢ切断線にお
ける断面図である。なお、第５図（Ａ）は、その図面を
見易くするために、各導電層間に設けられるべき層間絶
縁膜は図示しない。
第５図ＣＢ）は、第５図（Ａ）のＶＢ−ＶＢ切断線にお
ける断面図である。なお、第５図（Ａ）は、その図面を
見易くするために、各導電層間に設けられるべき層間絶
縁膜は図示しない。
第５図（Ａ）および第５図（Ｂ）において、７Ａは細孔
６内部のエピタキシャル層２主面上部に設けられた前記
絶縁膜７よりも厚い膜厚を有する絶縁膜であり、寄生Ｍ
Ｉ Ｓ ＦＥＴによるリーク現象を防止するためのも
のである。
６内部のエピタキシャル層２主面上部に設けられた前記
絶縁膜７よりも厚い膜厚を有する絶縁膜であり、寄生Ｍ
Ｉ Ｓ ＦＥＴによるリーク現象を防止するためのも
のである。
この具体的な製造方法は、細孔６の形成の後に絶縁膜７
Ａを全面に形成し、異方性のドライエツチングによって
不要な絶縁膜７Ａを除去し、さらに、高抵抗負荷素子Ｒ
を形成すべき以外の絶縁膜７Ａを選択的に除去する。そ
して、細孔６内部のエピタキシャル層３主面上部に絶縁
膜７を形成する。この後、ＭＩＳＦＥＴのゲート電極と
なる導電層８および高抵抗負荷素子Ｒとなる領域１１を
形成すればよい。
Ａを全面に形成し、異方性のドライエツチングによって
不要な絶縁膜７Ａを除去し、さらに、高抵抗負荷素子Ｒ
を形成すべき以外の絶縁膜７Ａを選択的に除去する。そ
して、細孔６内部のエピタキシャル層３主面上部に絶縁
膜７を形成する。この後、ＭＩＳＦＥＴのゲート電極と
なる導電層８および高抵抗負荷素子Ｒとなる領域１１を
形成すればよい。
［実施例■コ
１６−
次に、本発明の実施例■を説明する。本実施例は、フリ
ップフロップを構成するＭ Ｔ Ｓ ＦＥＴと高抵抗負
荷素子とを細孔に埋込んだ他の例を示すものである。
ップフロップを構成するＭ Ｔ Ｓ ＦＥＴと高抵抗負
荷素子とを細孔に埋込んだ他の例を示すものである。
第６図（Ａ）は、本発明の実施例■を説明するためのＳ
ＲＡＭのメモリセルを示す要部平面図であり、第６図（
Ｂ）は、第６図（Ａ）のＶＩＢ −ＶＩＢ切断線におけ
る断面図である。なお、第６図（Ａ）は、その図面を見
易くするために、各導電層間に設けられるべき層間絶縁
膜は図示しない。
ＲＡＭのメモリセルを示す要部平面図であり、第６図（
Ｂ）は、第６図（Ａ）のＶＩＢ −ＶＩＢ切断線におけ
る断面図である。なお、第６図（Ａ）は、その図面を見
易くするために、各導電層間に設けられるべき層間絶縁
膜は図示しない。
本実施例は、前記実施例■と略同様であるので。
その説明は、省略する。
［実施例■］
次に、本発明の実施例■を説明する。本実施例は、フリ
ップフロップを構成するＭＩＳＦＥＴと高抵抗負荷素子
とを細孔に埋込み、該フリップフロップの上部にスイッ
チング素子を配置し、さらに、集積度を向上した例を示
すものである。
ップフロップを構成するＭＩＳＦＥＴと高抵抗負荷素子
とを細孔に埋込み、該フリップフロップの上部にスイッ
チング素子を配置し、さらに、集積度を向上した例を示
すものである。
第７図（Ａ）は、本発明の実施例■を説明するためのＳ
ＲＡＭのメモリセルを示す要部平面図であり、第７図（
Ｂ）は、第７図（Ａ）の■Ｂ−■Ｂ切断線における断面
図である。なお、第７図（Ａ）において、その図面を見
易くするために、各導電層間に設けられるべき層間絶縁
膜は図示しない。
ＲＡＭのメモリセルを示す要部平面図であり、第７図（
Ｂ）は、第７図（Ａ）の■Ｂ−■Ｂ切断線における断面
図である。なお、第７図（Ａ）において、その図面を見
易くするために、各導電層間に設けられるべき層間絶縁
膜は図示しない。
第７図（Ａ）および第７図（Ｂ）において、１９Ａは導
電層１８を介した細孔６上部の絶縁膜１８を選択的に除
去して設けられた接続孔であり、導電層１４と後述する
スイッチング素子と電気的に接続するためのものである
。２１は一端が接続孔１９Ａを介して導電層１４と電気
的に接続され他端が絶縁膜１８上部を延在して設けられ
た単結晶シリコンからなる半導体プレートであり、スイ
ッチング素子となるＭＩＳＦＥＴ構成するためのもので
ある。これは、例えば、多結晶シリコンにレーザ技術を
施したものを用いればよい。１２Ｂは、半導体プレート
２１を覆うように設けられた絶縁膜であり、主として、
ＭＩＳＦＥＴのゲート絶縁膜を構成するためのものであ
る。１．７Ｂは導電層１５両側部の半導体プレートに設
けられたｎ＋型の半導体領域であり、ソース領域または
ドレイン領域として使用されるもので、ＭＩＳＦＥＴを
構成するためのものである。スイッチング素子となるＭ
ＩＳＦＥＴ構成＋ 。
電層１８を介した細孔６上部の絶縁膜１８を選択的に除
去して設けられた接続孔であり、導電層１４と後述する
スイッチング素子と電気的に接続するためのものである
。２１は一端が接続孔１９Ａを介して導電層１４と電気
的に接続され他端が絶縁膜１８上部を延在して設けられ
た単結晶シリコンからなる半導体プレートであり、スイ
ッチング素子となるＭＩＳＦＥＴ構成するためのもので
ある。これは、例えば、多結晶シリコンにレーザ技術を
施したものを用いればよい。１２Ｂは、半導体プレート
２１を覆うように設けられた絶縁膜であり、主として、
ＭＩＳＦＥＴのゲート絶縁膜を構成するためのものであ
る。１．７Ｂは導電層１５両側部の半導体プレートに設
けられたｎ＋型の半導体領域であり、ソース領域または
ドレイン領域として使用されるもので、ＭＩＳＦＥＴを
構成するためのものである。スイッチング素子となるＭ
ＩＳＦＥＴ構成＋ 。
Ｑ Ｓ ２は、半導体プレート２１．導電層１５．絶縁
膜１２Ｂおよび一対の半導体領域１７Ｂとによって構成
されている。１８Ａは半導体素子を覆うように設けられ
た絶縁膜であり、その上部に設けられる導電層との電気
的な分離をするためのものである。１９Ｂは半導体領域
１７Ｂ所定上部の絶縁膜１．２Ｂ、１８Ａを選択的に除
去して設けられた接続孔であり、絶縁膜１８Ａ上部に設
けられる導電層との電気的な接続をするためのものであ
る。
膜１２Ｂおよび一対の半導体領域１７Ｂとによって構成
されている。１８Ａは半導体素子を覆うように設けられ
た絶縁膜であり、その上部に設けられる導電層との電気
的な分離をするためのものである。１９Ｂは半導体領域
１７Ｂ所定上部の絶縁膜１．２Ｂ、１８Ａを選択的に除
去して設けられた接続孔であり、絶縁膜１８Ａ上部に設
けられる導電層との電気的な接続をするためのものであ
る。
本実施例によれば、フリップフロップを構成するＭＩＳ
ＦＥＴと高抵抗負荷素子とを、半導体基板に設けられた
細孔に埋込むことによって、メモリセルの面積を縮小し
、さらに、該フリップフロップの上部にスイッチング素
子となるＭＩＳＦＥＴを配置することによってメモリセ
ルの面積を著しく縮小し、ＳＲＡＭの集積度を向」ニす
ることができる。
ＦＥＴと高抵抗負荷素子とを、半導体基板に設けられた
細孔に埋込むことによって、メモリセルの面積を縮小し
、さらに、該フリップフロップの上部にスイッチング素
子となるＭＩＳＦＥＴを配置することによってメモリセ
ルの面積を著しく縮小し、ＳＲＡＭの集積度を向」ニす
ることができる。
一１９＝
なお、本実施例と前記実施例１、実施例■または前記実
施例■とを組合せてＳＲＡＭのメモリセルを構成しても
よいことは勿論である。
施例■とを組合せてＳＲＡＭのメモリセルを構成しても
よいことは勿論である。
また、前記実施例■乃至■のメモリセルの配置は、実施
例■の第４図（Ａ）の如くくり返して配置されるが、第
４図（Ｂ）に示すように、隣接する２つのメモリセルで
１つのデータ線に接続するようにしてもよい。
例■の第４図（Ａ）の如くくり返して配置されるが、第
４図（Ｂ）に示すように、隣接する２つのメモリセルで
１つのデータ線に接続するようにしてもよい。
［効果］
以上、本願によって開示された新規な技術手段によれば
、以下に述るような効果を得ことができる。
、以下に述るような効果を得ことができる。
（１）、フリップフロップを構成するＭ Ｔ Ｓ ＦＥ
Ｔと高抵抗負荷素子とを、半導体基板に設けられた細孔
に埋込むことによって、メモリセルの面積を縮小し、Ｓ
ＲＡＭの集積度を向」ニすることができる。
Ｔと高抵抗負荷素子とを、半導体基板に設けられた細孔
に埋込むことによって、メモリセルの面積を縮小し、Ｓ
ＲＡＭの集積度を向」ニすることができる。
（２）、フリップフロップを構成するＭ Ｉ Ｓ ＦＥ
Ｔと高抵抗負荷素子とを・、半導体基板に設けられた細
孔に埋込むことによって、メモリセルの面積を２０− 縮小し、さらに、該フリップフロップの上部にスイッチ
ング素子となるＭＩＳＦＥＴを配置することによってメ
モリセルの面積を著しく縮小し、ＳＲＡＭの集積度を向
上することができる。
Ｔと高抵抗負荷素子とを・、半導体基板に設けられた細
孔に埋込むことによって、メモリセルの面積を２０− 縮小し、さらに、該フリップフロップの上部にスイッチ
ング素子となるＭＩＳＦＥＴを配置することによってメ
モリセルの面積を著しく縮小し、ＳＲＡＭの集積度を向
上することができる。
なお、本発明は、前記実施例に限定されるものではなく
、その要旨を逸脱しない範囲において種種変形し得こと
は勿論である。
、その要旨を逸脱しない範囲において種種変形し得こと
は勿論である。
例えば、ＭＩＳＦＥＴのゲート電極、ワード線等は、多
結晶シリコンからなる導電層によって構成したが、モリ
ブデン、タングステン、タンタル。
結晶シリコンからなる導電層によって構成したが、モリ
ブデン、タングステン、タンタル。
チタン等の高融点金属、又はこれら高融点金属とシリコ
ンとの化合物である高融点金属シリサイド層、又は多結
晶シリコン層とその上の高融点金属層あるいは高融点金
属シリサイド層とからなる２層構造によって構成しても
よい。
ンとの化合物である高融点金属シリサイド層、又は多結
晶シリコン層とその上の高融点金属層あるいは高融点金
属シリサイド層とからなる２層構造によって構成しても
よい。
また、抵抗負荷素子とＭＩＳＦＥＴとの組合によって論
理回路を構成する半導体集積回路装置。
理回路を構成する半導体集積回路装置。
相補型のＭ Ｉ Ｓ ＦＥＴを備えた半導体集積回路装
置に適用してもよい。
置に適用してもよい。
第１図は、本発明の実施例Ｉを説明するためのＳＲＡＭ
のメモリセルを示す等価回路図、第２図（Ａ）は、本発
明の実施例Ｉを説明するためのＳＲＡＭのメモリセルを
示す要部平面図、第２図（Ｂ）は、第２図（Ａ）のＩＩ
Ｂ−ＴＩＢ切断線における断面図、 第３図（Ａ）乃至第３図（Ｆ）は、本発明の実施例■の
製造方法を説明するための各製造工程におけるＳＲＡＭ
のメモリセルの要部断面図、第４図（Ａ）、（Ｂ）は、
本発明の実施例■を説明するためのＳＲＡＭのメモリセ
ルアレイを示す要部平面図、 第５図（Ａ）は、本発明の実施例■を説明するためのＳ
Ｒ，ＡＭのメモリセルを示す要部平面図、第５図（Ｂ）
は、第５図（Ａ）のＶＢ−ＶＢ切断線における断面図、 第６図（Ａ）は、本発明の実施例■を説明するためのＳ
ＲＡＭのメモリセルを示す要部平面図、第６図（Ｂ）は
、第６図（Ａ）のＶＩＢ−ＶＩＢ切断線における断面図
、 第７図（Ａ）は、本発明の実施例■を説明するためのＳ
ＲＡＭのメモリセルを示す要部平面図、第７図（Ｂ）は
、第７図（Ａ）の■Ｂ−■Ｂ切断線における断面図であ
る。 図中、１・・・半導体基板、２，３・・・エピタキシャ
ル層、４・・・埋込層、５・・・フィールド絶縁膜、６
・・・細孔、７．７Ａ、 ９．１２．１２Ａ、 １２Ｂ
、 １８．１．８Ａ・・・絶縁膜、８ 、１１．１４．
１５．１６．２０・・・導電層、１０゜１．７．１７Ａ
、 １７Ｂ・・・半導体領域、１３・・・開口部、１９
゜１、ｆｌＡ、１９Ｂ・・・接続孔、２１・・・半導体
プレー１−１ＷＬ・・・ワード線、ＤＬ、Ｄ工・・・デ
ータ線、Ｒ・・高抵抗負荷素子、Ｑ、Ｑｓ・・・ＭＩＳ
ＦＥＴである。
のメモリセルを示す等価回路図、第２図（Ａ）は、本発
明の実施例Ｉを説明するためのＳＲＡＭのメモリセルを
示す要部平面図、第２図（Ｂ）は、第２図（Ａ）のＩＩ
Ｂ−ＴＩＢ切断線における断面図、 第３図（Ａ）乃至第３図（Ｆ）は、本発明の実施例■の
製造方法を説明するための各製造工程におけるＳＲＡＭ
のメモリセルの要部断面図、第４図（Ａ）、（Ｂ）は、
本発明の実施例■を説明するためのＳＲＡＭのメモリセ
ルアレイを示す要部平面図、 第５図（Ａ）は、本発明の実施例■を説明するためのＳ
Ｒ，ＡＭのメモリセルを示す要部平面図、第５図（Ｂ）
は、第５図（Ａ）のＶＢ−ＶＢ切断線における断面図、 第６図（Ａ）は、本発明の実施例■を説明するためのＳ
ＲＡＭのメモリセルを示す要部平面図、第６図（Ｂ）は
、第６図（Ａ）のＶＩＢ−ＶＩＢ切断線における断面図
、 第７図（Ａ）は、本発明の実施例■を説明するためのＳ
ＲＡＭのメモリセルを示す要部平面図、第７図（Ｂ）は
、第７図（Ａ）の■Ｂ−■Ｂ切断線における断面図であ
る。 図中、１・・・半導体基板、２，３・・・エピタキシャ
ル層、４・・・埋込層、５・・・フィールド絶縁膜、６
・・・細孔、７．７Ａ、 ９．１２．１２Ａ、 １２Ｂ
、 １８．１．８Ａ・・・絶縁膜、８ 、１１．１４．
１５．１６．２０・・・導電層、１０゜１．７．１７Ａ
、 １７Ｂ・・・半導体領域、１３・・・開口部、１９
゜１、ｆｌＡ、１９Ｂ・・・接続孔、２１・・・半導体
プレー１−１ＷＬ・・・ワード線、ＤＬ、Ｄ工・・・デ
ータ線、Ｒ・・高抵抗負荷素子、Ｑ、Ｑｓ・・・ＭＩＳ
ＦＥＴである。
Claims (1)
- 【特許請求の範囲】 １、抵抗素子とＭＩＳＦＥＴとを有し、かつ、一対の入
出力端子を有するフリップフロップと、該フリップフロ
ップの入出力端子に一端部が接続され、他端部がデータ
線に接続されてアドレス信号により制御されるスイッチ
ング素子とによって構成されるメモリセルを具備する半
導体集積回路装置であって、前記フリップフロップの抵
抗素子とＭＩＳＦＥＴとが、その主面から内部方向に延
在して半導体基板主面部に設けられた細孔内部に埋込ま
れてなることを特徴とする半導体集積回路装置。 ２、抵抗素子とＭＩＳＦＥＴとを有し、かつ、一対の入
出力端子を有するフリップフロップと、該フリップフロ
ップの入出力端子に一端部が接続され、他端部がデータ
線に接続されてアドレス信号により制御されるスイッチ
ング素子とによって構成されるメモリセルを具備する半
導体集積回路装置であって、前記フリップフロップの抵
抗素子とＭＩＳＦＥＴとが、その主面から内部方向に延
在して半導体基板主面部に設けられた細孔内部に埋込ま
れ、かつ、該フリップフロップ上部に前記スイッチング
素子を配置してなることを特徴とする半導体集積回路装
置。 ３、前記半導体基板は、第１導電型の半導体基板上部に
第２導電型のエピタキシャル層を積層して構成されてな
ることを特徴とする特許請求の範囲第１項または第２項
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094441A JPS60239052A (ja) | 1984-05-14 | 1984-05-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094441A JPS60239052A (ja) | 1984-05-14 | 1984-05-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60239052A true JPS60239052A (ja) | 1985-11-27 |
Family
ID=14110343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094441A Pending JPS60239052A (ja) | 1984-05-14 | 1984-05-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239052A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222254A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体記憶装置 |
| JPS63174354A (ja) * | 1987-01-14 | 1988-07-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS6435948A (en) * | 1987-07-02 | 1989-02-07 | Integrated Device Tech | Static ram cell equipped with trench structure pull-down transistor and buried layer grounding plate |
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| US4835589A (en) * | 1987-09-28 | 1989-05-30 | Motorola, Inc. | Ram cell having trench sidewall load |
| US4933739A (en) * | 1988-04-26 | 1990-06-12 | Eliyahou Harari | Trench resistor structures for compact semiconductor memory and logic devices |
| US5376814A (en) * | 1991-05-13 | 1994-12-27 | Goldstar Electron Co., Ltd. | Method of constructing reduced size highly integrated static random access memory with double vertical channel structure |
| JPH0817208B2 (ja) * | 1987-09-14 | 1996-02-21 | モトローラ・インコーポレーテツド | 集積回路用トレンチセル |
| US5670803A (en) * | 1995-02-08 | 1997-09-23 | International Business Machines Corporation | Three-dimensional SRAM trench structure and fabrication method therefor |
-
1984
- 1984-05-14 JP JP59094441A patent/JPS60239052A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6174763B1 (en) | 1995-02-08 | 2001-01-16 | International Business Machines Corporation | Three-dimensional SRAM trench structure and fabrication method therefor |
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