JP3095450B2 - ダイナミック型半導体記憶装置およびその製造方法 - Google Patents
ダイナミック型半導体記憶装置およびその製造方法Info
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- JP3095450B2 JP3095450B2 JP03134961A JP13496191A JP3095450B2 JP 3095450 B2 JP3095450 B2 JP 3095450B2 JP 03134961 A JP03134961 A JP 03134961A JP 13496191 A JP13496191 A JP 13496191A JP 3095450 B2 JP3095450 B2 JP 3095450B2
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Description
【発明の詳細な説明】 ［発明の目的］
【０００１】
【産業上の利用分野】本発明は、スタックト・キャパシ
タ型のダイナミック型半導体記憶装置（ＤＲＡＭ）とそ
の製造方法に関する。
タ型のダイナミック型半導体記憶装置（ＤＲＡＭ）とそ
の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭを高集積化するためには、個々
のメモリセルの占有面積を小さくする必要がある。一
方、ＤＲＡＭの情報記憶の信頼性を保証するためには、
キャパシタの面積はある程度以上大きいことが必要であ
る。このため従来より、トレンチ・キャパシタ構造やス
タックト・キャパシタ構造が種々提案されている。
のメモリセルの占有面積を小さくする必要がある。一
方、ＤＲＡＭの情報記憶の信頼性を保証するためには、
キャパシタの面積はある程度以上大きいことが必要であ
る。このため従来より、トレンチ・キャパシタ構造やス
タックト・キャパシタ構造が種々提案されている。
【０００３】図９は、スタックト・キャパシタ構造のＤ
ＲＡＭセル一例である（Ｙ．Ｔakemae et al“Ａ １MB
ＤＲＡＭ with ３-Dimensional Stacked Capacito
r Cells ”，IEEE Int. Solid-State Circuit Conf. Te
ch. Dig. p250 1985）。
ＲＡＭセル一例である（Ｙ．Ｔakemae et al“Ａ １MB
ＤＲＡＭ with ３-Dimensional Stacked Capacito
r Cells ”，IEEE Int. Solid-State Circuit Conf. Te
ch. Dig. p250 1985）。
【０００４】ｐ型シリコン基板２０の素子分離絶縁膜２
１で囲まれた領域に、ゲート絶縁膜２２を介してワード
線となるゲート電極２３が配設されている。ゲート電極
２３を挟んで基板にはドレイン層２４とソース層２５が
形成されている。ソース層２５にコンタクトするように
蓄積ノード電極２５が配設されている。蓄積ノード電極
２５は、一方の端部は絶縁膜２４により分離されてゲー
ト電極２３上にまで配設され、他方の端部は素子分離絶
縁膜２１上にまで配設されている。ドレイン層２４に
は、図では省略されているが、ビット線が接続される。
１で囲まれた領域に、ゲート絶縁膜２２を介してワード
線となるゲート電極２３が配設されている。ゲート電極
２３を挟んで基板にはドレイン層２４とソース層２５が
形成されている。ソース層２５にコンタクトするように
蓄積ノード電極２５が配設されている。蓄積ノード電極
２５は、一方の端部は絶縁膜２４により分離されてゲー
ト電極２３上にまで配設され、他方の端部は素子分離絶
縁膜２１上にまで配設されている。ドレイン層２４に
は、図では省略されているが、ビット線が接続される。
【０００５】この様に蓄積ノード電極をゲート電極上お
よび素子分離絶縁膜上にまで延在させることによって、
平面構造の拡散層のみで蓄積ノード電極を構成するＤＲ
ＡＭセルに比べると、大きいキャパシタ面積が得られ
る。
よび素子分離絶縁膜上にまで延在させることによって、
平面構造の拡散層のみで蓄積ノード電極を構成するＤＲ
ＡＭセルに比べると、大きいキャパシタ面積が得られ
る。
【０００６】しかしながら、この構造でも、さらにゲー
ト長を短くしてＤＲＡＭセル面積を小さくした時にはキ
ャパシタ面積の確保、従ってキャパシタ容量の確保に限
界が生じる。
ト長を短くしてＤＲＡＭセル面積を小さくした時にはキ
ャパシタ面積の確保、従ってキャパシタ容量の確保に限
界が生じる。
【０００７】
【発明が解決しようとする課題】以上のように従来のス
タックト・キャパシタ構造では、キャパシタ面積の確保
に限界があり、ＤＲＡＭの更なる高集積化が難しい。本
発明は、この様な問題を解決して一層の高集積化を可能
としたスタックト・キャパシタ構造のＤＲＡＭとその製
造方法を提供することを目的とする。 ［発明の構成］
タックト・キャパシタ構造では、キャパシタ面積の確保
に限界があり、ＤＲＡＭの更なる高集積化が難しい。本
発明は、この様な問題を解決して一層の高集積化を可能
としたスタックト・キャパシタ構造のＤＲＡＭとその製
造方法を提供することを目的とする。 ［発明の構成］
【０００８】
【課題を解決するための手段】本発明に係るＤＲＡＭ
は、基板上にビット線が配設され、その基板上に島状に
パターニングされてビット線に繋がるドレイン層となる
第１導電型半導体層が設けられる。第１導電型半導体層
の表面には選択的に第２導電型の活性層が形成され、更
にこの活性層内に第１導電型のソース層が形成される。
活性層上にはゲート絶縁膜を介してワード線となるゲー
ト電極が形成される。ソース層上からゲート電極上にま
たがって、ゲート電極とは層間絶縁膜により分離された
状態でかつソース層にコンタクトする蓄積ノード電極が
設けられ、この蓄積ノード電極上にキャパシタ絶縁膜を
介してセル・プレートが配設された構造を有する。
は、基板上にビット線が配設され、その基板上に島状に
パターニングされてビット線に繋がるドレイン層となる
第１導電型半導体層が設けられる。第１導電型半導体層
の表面には選択的に第２導電型の活性層が形成され、更
にこの活性層内に第１導電型のソース層が形成される。
活性層上にはゲート絶縁膜を介してワード線となるゲー
ト電極が形成される。ソース層上からゲート電極上にま
たがって、ゲート電極とは層間絶縁膜により分離された
状態でかつソース層にコンタクトする蓄積ノード電極が
設けられ、この蓄積ノード電極上にキャパシタ絶縁膜を
介してセル・プレートが配設された構造を有する。
【０００９】本発明の製造方法は、半導体基板上に、基
板とは電気的に分離されたビット線を形成する工程、ビ
ット線が形成された基板上にビット線と電気的に接続さ
れる第１導電型半導体層を形成し、これを各メモリセル
領域毎に島状に分割する工程、各島状の第１導電型半導
体層表面にゲート絶縁膜を介してゲート電極を形成する
工程、ゲート電極をマスクとして第１導電型半導体層に
不純物を二重拡散して第２導電型の活性層とその内部に
位置する第１導電型ソース層を形成する工程、ゲート電
極表面を層間絶縁膜で覆い、ソース層からゲート電極上
にまたがってソース層にコンタクトとする蓄積ノード電
極を形成する工程、およびその蓄積ノード電極にキャパ
シタ絶縁膜を介して対向するセル・プレートを配設する
工程、を有することを特徴とする。
板とは電気的に分離されたビット線を形成する工程、ビ
ット線が形成された基板上にビット線と電気的に接続さ
れる第１導電型半導体層を形成し、これを各メモリセル
領域毎に島状に分割する工程、各島状の第１導電型半導
体層表面にゲート絶縁膜を介してゲート電極を形成する
工程、ゲート電極をマスクとして第１導電型半導体層に
不純物を二重拡散して第２導電型の活性層とその内部に
位置する第１導電型ソース層を形成する工程、ゲート電
極表面を層間絶縁膜で覆い、ソース層からゲート電極上
にまたがってソース層にコンタクトとする蓄積ノード電
極を形成する工程、およびその蓄積ノード電極にキャパ
シタ絶縁膜を介して対向するセル・プレートを配設する
工程、を有することを特徴とする。
【００１０】
【作用】本発明によるＤＲＡＭセルは、島状の半導体層
の底部にビット線が配設され、上部にワード線が配設さ
れた構造になっている。したがって島状半導体層の上面
にはビット線コンタクトが必要でなく、したがってキャ
パシタは、島状半導体層のゲート電極が形成された上面
全面を覆い、更に側面にわたって形成することができ
る。これにより、従来のスタックト・キャパシタ構造に
比べてより小さいセル面積で大きいキャパシタ面積を確
保することができる。
の底部にビット線が配設され、上部にワード線が配設さ
れた構造になっている。したがって島状半導体層の上面
にはビット線コンタクトが必要でなく、したがってキャ
パシタは、島状半導体層のゲート電極が形成された上面
全面を覆い、更に側面にわたって形成することができ
る。これにより、従来のスタックト・キャパシタ構造に
比べてより小さいセル面積で大きいキャパシタ面積を確
保することができる。
【００１１】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１２】図１は、本発明の一実施例に係るＤＲＡＭ
の一つのセル部の断面構造である。シリコン基板１上
に、シリコン酸化膜２により分離されたビット線３が配
設されている。ビット線３はたとえば、酸化膜２に溝が
形成され、この溝に多結晶シリコン，金属のたは金属シ
リサイド等が埋め込まれた構造とする。このビット線３
が配設された基板上に、ビット線３に接続されたｎ型シ
リコン層４が島状をなして形成されている。この島状の
ｎ型シリコン層４は、ＭＯＳＦＥＴのドレイン層とな
る。
の一つのセル部の断面構造である。シリコン基板１上
に、シリコン酸化膜２により分離されたビット線３が配
設されている。ビット線３はたとえば、酸化膜２に溝が
形成され、この溝に多結晶シリコン，金属のたは金属シ
リサイド等が埋め込まれた構造とする。このビット線３
が配設された基板上に、ビット線３に接続されたｎ型シ
リコン層４が島状をなして形成されている。この島状の
ｎ型シリコン層４は、ＭＯＳＦＥＴのドレイン層とな
る。
【００１３】ｎ型シリコン層４の表面にはゲート酸化膜
７を介してゲート電極８が形成されている。ゲート電極
８は紙面に垂直方向に連続的に配設されてワード線とな
る。このゲート電極８をマスクとしてｐ型不純物とｎ型
不純物が二重拡散されて、ｐ型活性層５（５1 ，５2 ）
とその中にｎ型ソース層６（６1 ，６2)が形成されてい
る。ｎ型ソース層６とｎ型シリコン層４により挟まれた
領域のｐ型活性層５の表面をチャネル領域として、ｎチ
ャネルＭＯＳＦＥＴが構成されている。
７を介してゲート電極８が形成されている。ゲート電極
８は紙面に垂直方向に連続的に配設されてワード線とな
る。このゲート電極８をマスクとしてｐ型不純物とｎ型
不純物が二重拡散されて、ｐ型活性層５（５1 ，５2 ）
とその中にｎ型ソース層６（６1 ，６2)が形成されてい
る。ｎ型ソース層６とｎ型シリコン層４により挟まれた
領域のｐ型活性層５の表面をチャネル領域として、ｎチ
ャネルＭＯＳＦＥＴが構成されている。
【００１４】この様にしてＭＯＳＦＥＴが構成された島
状のシリコン層４を覆うように信号電荷を蓄積する蓄積
ノード電極１１が形成されている。蓄積ノード電極１１
は、図示のようにｎ型シリコン層４の側面から上面にわ
たって、各セル毎に独立に形成されている。蓄積ノード
電極１１は、ゲート電極８との間は層間絶縁膜９により
分離され、またシリコン層４の側面およびビット線３の
上面ともそれぞれ絶縁膜１０1 ，１０2 により分離され
て、ゲート電極８の両側でｎ型ソース層６にのみコンタ
クトしている。蓄積ノード電極１１の表面にはキャパシ
タ絶縁膜１２が形成され、この上に複数のメモリセルに
共通のセル・プレート１３が形成されている。
状のシリコン層４を覆うように信号電荷を蓄積する蓄積
ノード電極１１が形成されている。蓄積ノード電極１１
は、図示のようにｎ型シリコン層４の側面から上面にわ
たって、各セル毎に独立に形成されている。蓄積ノード
電極１１は、ゲート電極８との間は層間絶縁膜９により
分離され、またシリコン層４の側面およびビット線３の
上面ともそれぞれ絶縁膜１０1 ，１０2 により分離され
て、ゲート電極８の両側でｎ型ソース層６にのみコンタ
クトしている。蓄積ノード電極１１の表面にはキャパシ
タ絶縁膜１２が形成され、この上に複数のメモリセルに
共通のセル・プレート１３が形成されている。
【００１５】このＤＲＡＭセルは、ゲート電極８に例え
ば５Ｖの電圧を印加すると、その下のｐ型活性層５の表
面に反転チャネルが形成されて、ｎ型ソース層６とｎ型
シリコン層４の間が導通状態になる。これにより、キャ
パシタとｎ型シリコン層４の下に配設されたビット線３
との間で情報電荷の授受が行われる。
ば５Ｖの電圧を印加すると、その下のｐ型活性層５の表
面に反転チャネルが形成されて、ｎ型ソース層６とｎ型
シリコン層４の間が導通状態になる。これにより、キャ
パシタとｎ型シリコン層４の下に配設されたビット線３
との間で情報電荷の授受が行われる。
【００１６】この実施例においては、ゲート電極８を含
めたシリコン層４の上面および側面をすべて有効にキャ
パシタ面積として利用している。したがって小さいセル
面積で大きなキャパシタ容量を得ることができる。
めたシリコン層４の上面および側面をすべて有効にキャ
パシタ面積として利用している。したがって小さいセル
面積で大きなキャパシタ容量を得ることができる。
【００１７】図２は、図１の一部を変形した実施例であ
る。この実施例では、ゲート電極８直下のｎ型ソース層
６の間に非常に浅いｐ型活性層５3 が形成されてい。そ
の他、先の実施例と同じである。
る。この実施例では、ゲート電極８直下のｎ型ソース層
６の間に非常に浅いｐ型活性層５3 が形成されてい。そ
の他、先の実施例と同じである。
【００１８】この実施例のＤＲＡＭセルは、トランジス
タ動作が先の実施例と異なる。すなわちこの実施例で
は、ゲート電極８にある正の電圧を印加すると、ｐ型活
性層５3 の表面に反転層ができる。ビット線３すなわち
ｎ型シリコン層４が正の“Ｈ”レベルであると、ｐ型活
性層５3 の表面反転層の電子が薄いｐ型活性層５3 をパ
ンチスルーしてｎ型シリコン層４に流れる。
タ動作が先の実施例と異なる。すなわちこの実施例で
は、ゲート電極８にある正の電圧を印加すると、ｐ型活
性層５3 の表面に反転層ができる。ビット線３すなわち
ｎ型シリコン層４が正の“Ｈ”レベルであると、ｐ型活
性層５3 の表面反転層の電子が薄いｐ型活性層５3 をパ
ンチスルーしてｎ型シリコン層４に流れる。
【００１９】この動作モードは、チャネルに沿ってキャ
リアが走行する通常のＭＯＳＦＥＴと異なり、チャネル
のキャリアが垂直方向に流れるものでから、不純物散乱
がない。従って、高速動作が行われる。図１のＤＲＡＭ
構造を得るための具体的に製造工程例を、図３〜図８を
用いて以下に説明する。
リアが走行する通常のＭＯＳＦＥＴと異なり、チャネル
のキャリアが垂直方向に流れるものでから、不純物散乱
がない。従って、高速動作が行われる。図１のＤＲＡＭ
構造を得るための具体的に製造工程例を、図３〜図８を
用いて以下に説明する。
【００２０】図３に示すように、シリコン基板１上に酸
化膜２を形成し、この酸化膜２を反応性イオンエッチン
グ法によって選択エッチングしてストライプ状の複数の
溝を形成し、この溝に多結晶シリコン，金属または金属
シリサイドを埋め込んでビット線３を形成する。ビット
線３を埋め込んだ状態で基板面は平坦に保たれる。
化膜２を形成し、この酸化膜２を反応性イオンエッチン
グ法によって選択エッチングしてストライプ状の複数の
溝を形成し、この溝に多結晶シリコン，金属または金属
シリサイドを埋め込んでビット線３を形成する。ビット
線３を埋め込んだ状態で基板面は平坦に保たれる。
【００２１】その後、図４に示すように、ビット線３が
形成された基板上にｎ型シリコン層４を形成したＳＯＩ
構造を得る。このＳＯＩ構造は、具体的には例えば、エ
ピタキシャル成長により、または多結晶シリコンもしく
はアモルファス・シリコンを堆積し、これをレーザ・ア
ニール等で再結晶化する方法により形成する。或いは、
別に単結晶シリコン基板を用意して、これらを貼り合わ
せてもよい。そしてｎ型シリコン層４の表面に、熱酸化
によりシリコン酸化膜７1 を形成し、さらにその上にＣ
ＶＤによりシリコン窒化膜７2 を形成する。
形成された基板上にｎ型シリコン層４を形成したＳＯＩ
構造を得る。このＳＯＩ構造は、具体的には例えば、エ
ピタキシャル成長により、または多結晶シリコンもしく
はアモルファス・シリコンを堆積し、これをレーザ・ア
ニール等で再結晶化する方法により形成する。或いは、
別に単結晶シリコン基板を用意して、これらを貼り合わ
せてもよい。そしてｎ型シリコン層４の表面に、熱酸化
によりシリコン酸化膜７1 を形成し、さらにその上にＣ
ＶＤによりシリコン窒化膜７2 を形成する。
【００２２】次いで、図５に示すように、窒化膜７1 ，
酸化膜７2 続いてｎ型シリコン層４を順次反応性イオン
エッチングによりエッチングして、各メモリセル領域に
島状にｎ型シリコン層４をパターン形成する。但し、こ
の段階で各ｎ型シリコン層４の間は完全には分離せず、
図示のように所定厚みのシリコン層４′を残す。
酸化膜７2 続いてｎ型シリコン層４を順次反応性イオン
エッチングによりエッチングして、各メモリセル領域に
島状にｎ型シリコン層４をパターン形成する。但し、こ
の段階で各ｎ型シリコン層４の間は完全には分離せず、
図示のように所定厚みのシリコン層４′を残す。
【００２３】その後、図６に示すようにシリコン窒化膜
７2 をマスクとして用いて熱酸化を行って、ｎ型シリコ
ン層４の側面に酸化膜１０1 を形成し、また各島状シリ
コン層４を底部でつないでいたシリコン層４′の部分を
酸化膜１０2 に変換する。この酸化膜１０2 により、後
に形成されるワード線等とビット線３の分離がなされ
る。
７2 をマスクとして用いて熱酸化を行って、ｎ型シリコ
ン層４の側面に酸化膜１０1 を形成し、また各島状シリ
コン層４を底部でつないでいたシリコン層４′の部分を
酸化膜１０2 に変換する。この酸化膜１０2 により、後
に形成されるワード線等とビット線３の分離がなされ
る。
【００２４】なお、ビット線３に多結晶シリコンを用い
た場合には、ｎ型シリコン層４を島状に分離する際に上
述したようにシリコン層４′を残す必要はない。多結晶
シリコンを酸化して容易に酸化膜を形成することができ
るからである。
た場合には、ｎ型シリコン層４を島状に分離する際に上
述したようにシリコン層４′を残す必要はない。多結晶
シリコンを酸化して容易に酸化膜を形成することができ
るからである。
【００２５】次に、図７に示すように、多結晶シリコン
を堆積しパターニングして、各島状のｎ型シリコン層４
上にゲート電極８を形成する。ここでは、シリコン酸化
膜７1 とシリコン窒化膜７2 の積層膜をそのままゲート
絶縁膜として用いているが、これらを一旦エッチング除
去して改めて熱酸化によりゲート酸化膜を形成しても良
い。ゲート電極８は、図７(a) に示すように、ビット線
３とは直交する方向に連続的にパターン形成されてワー
ド線となる。
を堆積しパターニングして、各島状のｎ型シリコン層４
上にゲート電極８を形成する。ここでは、シリコン酸化
膜７1 とシリコン窒化膜７2 の積層膜をそのままゲート
絶縁膜として用いているが、これらを一旦エッチング除
去して改めて熱酸化によりゲート酸化膜を形成しても良
い。ゲート電極８は、図７(a) に示すように、ビット線
３とは直交する方向に連続的にパターン形成されてワー
ド線となる。
【００２６】その後、ゲート電極８をマスクとして、ボ
ロンと砒素の二重拡散によって、ｐ型活性層５とｎ型ソ
ース層６を形成する。具体的には、ボロンと砒素を同時
に或いは別々にイオン注入した後、熱処理することによ
り、この構造が得られる。その後ゲート電極８の表面に
は層間絶縁膜となる酸化膜９を形成する。
ロンと砒素の二重拡散によって、ｐ型活性層５とｎ型ソ
ース層６を形成する。具体的には、ボロンと砒素を同時
に或いは別々にイオン注入した後、熱処理することによ
り、この構造が得られる。その後ゲート電極８の表面に
は層間絶縁膜となる酸化膜９を形成する。
【００２７】次に、図８に示すように、ｎ型ソース層６
の表面の窒化膜７2 と酸化膜７1 をエッチング除去した
後、第２層多結晶シリコンを堆積し、これを各メモリセ
ル領域に残すようにパターニングして蓄積ノード電極１
１を形成する。蓄積ノード電極１１は、ｎ型ソース層６
に接続され、島状のメモリセル領域全体を覆う状態にパ
ターン形成される。
の表面の窒化膜７2 と酸化膜７1 をエッチング除去した
後、第２層多結晶シリコンを堆積し、これを各メモリセ
ル領域に残すようにパターニングして蓄積ノード電極１
１を形成する。蓄積ノード電極１１は、ｎ型ソース層６
に接続され、島状のメモリセル領域全体を覆う状態にパ
ターン形成される。
【００２８】そして蓄積ノード電極１１の表面に熱酸化
によってキャパシタ絶縁膜１２を形成した後、全面に第
３層多結晶シリコンを堆積してセル・プレート１３を形
成する。
によってキャパシタ絶縁膜１２を形成した後、全面に第
３層多結晶シリコンを堆積してセル・プレート１３を形
成する。
【００２９】以上のようにしてこの実施例によれば、島
状のメモリセル領域の上面および側面の全体を覆うよう
にキャパシタが形成され、小さいセル占有面積で大きい
キャパシタ容量を持つＤＲＡＭを得ることができる。
状のメモリセル領域の上面および側面の全体を覆うよう
にキャパシタが形成され、小さいセル占有面積で大きい
キャパシタ容量を持つＤＲＡＭを得ることができる。
【００３０】本発明は、上記実施例に限られるものでは
ない。例えば実施例では、ビット線を下地基板とは絶縁
膜により分離された埋込み構造としたが、基板とはｐｎ
接合により分離された拡散層配線とすることも可能であ
る。その場合、ｎ型シリコン層４の形成に当たっては、
ビット線領域を露出させそれ以外の領域は酸化膜で覆わ
れた状態でシリコンのエピタキシャル成長を行えば、ビ
ット線領域が種結晶となって良質の単結晶シリコン層を
得ることができる。
ない。例えば実施例では、ビット線を下地基板とは絶縁
膜により分離された埋込み構造としたが、基板とはｐｎ
接合により分離された拡散層配線とすることも可能であ
る。その場合、ｎ型シリコン層４の形成に当たっては、
ビット線領域を露出させそれ以外の領域は酸化膜で覆わ
れた状態でシリコンのエピタキシャル成長を行えば、ビ
ット線領域が種結晶となって良質の単結晶シリコン層を
得ることができる。
【００３１】また実施例では、ゲート電極が島状シリコ
ン層を横切って配設されてそのままワード線として用い
られた。これに対して、ゲート電極を各島状シリコン層
の中央部にパターン形成して、これを取囲むようにｐ型
活性層とｎ型ソース層を形成することもできる。この場
合にはゲート電極とは別にこれを接続するワード線が必
要になる。更に、各部の導電型を逆にしてもよいし、図
２の実施例におけるｐ型層５3 を真性半導体層としても
よい。その他本発明はその趣旨を逸脱しない範囲で種々
変形して実施することができる。
ン層を横切って配設されてそのままワード線として用い
られた。これに対して、ゲート電極を各島状シリコン層
の中央部にパターン形成して、これを取囲むようにｐ型
活性層とｎ型ソース層を形成することもできる。この場
合にはゲート電極とは別にこれを接続するワード線が必
要になる。更に、各部の導電型を逆にしてもよいし、図
２の実施例におけるｐ型層５3 を真性半導体層としても
よい。その他本発明はその趣旨を逸脱しない範囲で種々
変形して実施することができる。
【００３２】
【発明の効果】以上述べたように本発明によれば、小さ
いセル面積で大きなキャパシタの実効面積を確保したス
チックト・セル構造のＤＲＡＭを提供することができ
る。
いセル面積で大きなキャパシタの実効面積を確保したス
チックト・セル構造のＤＲＡＭを提供することができ
る。
【図１】本発明の一実施例に係るＤＲＡＭのセル構造を
示す断面図。
示す断面図。
【図２】他の実施例に係るＤＲＡＭのセル構造を示す断
面図。
面図。
【図３】図１のＤＲＡＭの製造工程を示す図。
【図４】図１のＤＲＡＭの製造工程を示す図。
【図５】図１のＤＲＡＭの製造工程を示す図。
【図６】図１のＤＲＡＭの製造工程を示す図。
【図７】図１のＤＲＡＭの製造工程を示す図。
【図８】図１のＤＲＡＭの製造工程を示す図。
【図９】従来のスタックト・セル構造例を示す図。
１…シリコン基板、 ２…酸化膜、 ３…ビット線、 ４…ｎ型シリコン層、 ５1 ，５2 …ｐ型活性層、 ６1 ，６2 …ｎ型ソース層、 ７1 …シリコン酸化膜、 ７2 …シリコン窒化膜、 ８…ゲート電極（ワード線）、 ９…層間絶縁膜、 １０1 ，１０2 …酸化膜、 １１…蓄積ノード電極、 １２…キャパシタ絶縁膜、 １３…セル・プレート。
フロントページの続き (56)参考文献 特開 昭51−86979（ＪＰ，Ａ) 特開 昭63−21865（ＪＰ，Ａ) 特開 昭63−177458（ＪＰ，Ａ) 特開 昭63−311755（ＪＰ，Ａ) 特開 平１−198065（ＪＰ，Ａ) 特開 昭60−117659（ＪＰ，Ａ) 特開 昭60−47459（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (2)
- 【請求項１】基板と、前記基板上に配設されたビット線
と、前記基板上に島状に形成されて前記ビット線に繋が
るドレイン層となる第１導電型半導体層と、前記第１導
電型半導体層の表面に選択的に形成された第２導電型の
活性層と、前記活性層表面に形成された第１導電型のソ
ース層と、前記活性層上にゲート絶縁膜を介して形成さ
れてワード線となるゲート電極と、 前記ソース層上か
ら前記ゲート電極上にまたがって配設され、前記ゲート
電極とは層間絶縁膜により分離された状態でかつ前記ソ
ース層にコンタクトする蓄積ノード電極と、前記蓄積ノ
ード電極上にキャパシタ絶縁膜を介して配設されたセル
・プレートと、を備えたことを特徴とするダイナミック
型半導体記憶装置。 - 【請求項２】半導体基板上に、基板とは電気的に分離さ
れたビット線を形成する工程と、前記ビット線が形成さ
れた基板上に前記ビット線と電気的に接続される第１導
電型半導体層を形成し、これを各メモリセル領域毎に島
状に分割する工程と、前記第１導電型半導体層表面にゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極をマスクとして前記第１導電型半導体層に不
純物を二重拡散して第２導電型の活性層とその内部に位
置する第１導電型ソース層を形成する工程と、前記ゲー
ト電極表面を層間絶縁膜で覆い、前記ソース層から前記
ゲート電極上にまたがって前記ソース層にコンタクトと
する蓄積ノード電極を形成する工程と、前記蓄積ノード
電極にキャパシタ絶縁膜を介して対向するセル・プレー
トを配設する工程と、を備えたことを特徴とするダイナ
ミック型半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03134961A JP3095450B2 (ja) | 1991-06-06 | 1991-06-06 | ダイナミック型半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03134961A JP3095450B2 (ja) | 1991-06-06 | 1991-06-06 | ダイナミック型半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359563A JPH04359563A (ja) | 1992-12-11 |
| JP3095450B2 true JP3095450B2 (ja) | 2000-10-03 |
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ID=15140633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03134961A Expired - Fee Related JP3095450B2 (ja) | 1991-06-06 | 1991-06-06 | ダイナミック型半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3095450B2 (ja) |
-
1991
- 1991-06-06 JP JP03134961A patent/JP3095450B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04359563A (ja) | 1992-12-11 |
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