JPS613441A - 半導体装置 - Google Patents
半導体装置Info
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- JPS613441A JPS613441A JP59124129A JP12412984A JPS613441A JP S613441 A JPS613441 A JP S613441A JP 59124129 A JP59124129 A JP 59124129A JP 12412984 A JP12412984 A JP 12412984A JP S613441 A JPS613441 A JP S613441A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 49
- 238000009792 diffusion process Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000003990 capacitor Substances 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 3
- 238000009825 accumulation Methods 0.000 abstract 1
- 238000003860 storage Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、キャパシタの形成方法に特徴を有する半導
体装置に関するものである。
体装置に関するものである。
従来、この種の装置として第１図に示すものがあった。
第１図（ａ）〜（υにおいて、１はシリコン等の半導体
基板、２は電気的に分離するフィールド酸化膜、３はゲ
ート酸化膜、４はポリシリコ／等よりなる電極、５は絶
縁体層、６はゲート電量、７は不純物拡散層、８はリン
ガラス等よりなる絶縁層、９はフルミニワム倉金等より
なる配意である。
基板、２は電気的に分離するフィールド酸化膜、３はゲ
ート酸化膜、４はポリシリコ／等よりなる電極、５は絶
縁体層、６はゲート電量、７は不純物拡散層、８はリン
ガラス等よりなる絶縁層、９はフルミニワム倉金等より
なる配意である。
゛欠如従軍の製造方法について説明する。まず、第１′
図（ａ）のようｖｃ４常の選択酸化技術Ｚ用いて半導体
基板１上忙フイ一ルド酸化Ｍ２Ｙ所定の形状に形成した
後、゛第１図（ｂ） Ｋ示すようｋこの表面を熱酸化し
てゲート酸化膜３を形成する。この後ポリシリコンより
なる蓄積キャパシタの電極４を第１図（ｅ）のごとく形
成し、次に第１図（ｄ）のようにこの電極４′５を絶縁
体層５（これはポリシリコ／の電極４を酸化することに
より容易にできる）でおおった後、ゲート電極６を形成
する。このゲート電極６は第１図の例ではＭＯＳ）ラン
ジスタのゲート電極となる。次にイオン注入で不純物乞
打込み、高温熱処理７丁れば、第１図（ｅ）の如く不純
物拡散層７が形成される。その上にリンガラスからなる
絶縁層８を形成して第１図（ｅ）のように必要部分にコ
ンタクト穴を開けた状態からアルミニウム電極の配線９
を形成てれは第１図（ｆ）のような構造となる。こ１１
はＭＯＳダイナミックＲＡＭとしてみると、電極４が蓄
積キャパシタの電極に、ゲート電極６かトランスファゲ
ート（ワード線ンに、配線９がビット線に相当する。こ
の種のメモリにおいては蓄積キャパシタに貯えることの
できる電荷量が極めて重要で、一般に蓄積電荷量が多け
れば多いほどノイズに対する動作マージンが拡大して安
定に高速動作するメモリ？作ることができる。
図（ａ）のようｖｃ４常の選択酸化技術Ｚ用いて半導体
基板１上忙フイ一ルド酸化Ｍ２Ｙ所定の形状に形成した
後、゛第１図（ｂ） Ｋ示すようｋこの表面を熱酸化し
てゲート酸化膜３を形成する。この後ポリシリコンより
なる蓄積キャパシタの電極４を第１図（ｅ）のごとく形
成し、次に第１図（ｄ）のようにこの電極４′５を絶縁
体層５（これはポリシリコ／の電極４を酸化することに
より容易にできる）でおおった後、ゲート電極６を形成
する。このゲート電極６は第１図の例ではＭＯＳ）ラン
ジスタのゲート電極となる。次にイオン注入で不純物乞
打込み、高温熱処理７丁れば、第１図（ｅ）の如く不純
物拡散層７が形成される。その上にリンガラスからなる
絶縁層８を形成して第１図（ｅ）のように必要部分にコ
ンタクト穴を開けた状態からアルミニウム電極の配線９
を形成てれは第１図（ｆ）のような構造となる。こ１１
はＭＯＳダイナミックＲＡＭとしてみると、電極４が蓄
積キャパシタの電極に、ゲート電極６かトランスファゲ
ート（ワード線ンに、配線９がビット線に相当する。こ
の種のメモリにおいては蓄積キャパシタに貯えることの
できる電荷量が極めて重要で、一般に蓄積電荷量が多け
れば多いほどノイズに対する動作マージンが拡大して安
定に高速動作するメモリ？作ることができる。
従来のＭＯＳダイナミックメモリ装置は以上のように構
成さｎているので、蓄積キャパシタの平面積を増さすに
大きな容量７得るＫは半導体基板ＩＪたとえば溝を掘っ
て表面積を増すか、またはゲート酸化膜３の膜厚を薄く
しなげればならないが、そのいずれにも製造技術上限度
があり（溝の深さ≦５μｍ、膜厚≧１００Ｘ）、そのた
め蓄積容量の大きさが限定さｎるという欠点があった。
成さｎているので、蓄積キャパシタの平面積を増さすに
大きな容量７得るＫは半導体基板ＩＪたとえば溝を掘っ
て表面積を増すか、またはゲート酸化膜３の膜厚を薄く
しなげればならないが、そのいずれにも製造技術上限度
があり（溝の深さ≦５μｍ、膜厚≧１００Ｘ）、そのた
め蓄積容量の大きさが限定さｎるという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされｋもので、エピタキシャル成長層下に配置
した不純物拡散層のキャパシタンスを加え定構造の蓄積
キャパシタを形成し、同一平面積で大きな電荷容量をも
つＭＯＳメモリ装置からなる半導体装ｔｙＩｌ−提供す
るものである。以下、この発明の一実施例〉第２図につ
いて説明する。
ためになされｋもので、エピタキシャル成長層下に配置
した不純物拡散層のキャパシタンスを加え定構造の蓄積
キャパシタを形成し、同一平面積で大きな電荷容量をも
つＭＯＳメモリ装置からなる半導体装ｔｙＩｌ−提供す
るものである。以下、この発明の一実施例〉第２図につ
いて説明する。
第２図（ａ）〜（ｇ）はこの発明の半導体装置の製造工
程ン示す断面図で、第２図（ｇ用言完成した状態である
。
程ン示す断面図で、第２図（ｇ用言完成した状態である
。
第２図（ｇ）において、１はエピタキシャル、成長の下
地となる第一の導電型、たとえばＰ型で低ｉ抗のシリコ
ン等の半導体基板であり、１１は、Ｋとえば砒素等の不
純物を拡散させて形成しん第二の導電型、たとえばＮ型
の第一の不純物拡散層である。１２および１３はその上
にエピタキシャル成長させたシリコンのエピタキシャル
成長層である。その導電型は半導体基板１と同じＰ型で
あり。
地となる第一の導電型、たとえばＰ型で低ｉ抗のシリコ
ン等の半導体基板であり、１１は、Ｋとえば砒素等の不
純物を拡散させて形成しん第二の導電型、たとえばＮ型
の第一の不純物拡散層である。１２および１３はその上
にエピタキシャル成長させたシリコンのエピタキシャル
成長層である。その導電型は半導体基板１と同じＰ型で
あり。
また、比抵抗に関しては、エピタキシャル成長層１２は
低抵抗とし、エピタキシャル成長層１３は通常の従来の
半導体基板１の濃度と同程度とする。
低抵抗とし、エピタキシャル成長層１３は通常の従来の
半導体基板１の濃度と同程度とする。
また、１４．．１５はこの例では第一の不純物拡散層１
１と同型の導電型を有するＮ型の第二、第三の不純物拡
散層であり、特産第三の不純物拡散層１５は第一の不純
物拡散層１１および第二の不純物拡散層１４の二つの不
純物拡散層に接する構造となっている。その他の２〜９
については第１図（ｆ） Ｋ示す従来技術のものと同じ
であるので説明を省略する。
１と同型の導電型を有するＮ型の第二、第三の不純物拡
散層であり、特産第三の不純物拡散層１５は第一の不純
物拡散層１１および第二の不純物拡散層１４の二つの不
純物拡散層に接する構造となっている。その他の２〜９
については第１図（ｆ） Ｋ示す従来技術のものと同じ
であるので説明を省略する。
次に、この発明の実施例の製造方法について第２図（ａ
）〜（ｇ）ＶＣついて説明する。
）〜（ｇ）ＶＣついて説明する。
まず、第２図（ａ）のように、たとえばＰ型で低抵抗の
シリコン等の半導体基板１Ｋ、第２図（ｂ）のように通
常のプレーナ拡散技術により所定部分に砒素を拡散して
第一の不純物拡散層１１を形成する。次いで第２図（ｅ
）のように、拡散のマスク１０となったレジストパター
ンを除去後、この半導体基板１の上面に３〜４μｍ程度
の厚さのＰ型シリコンのエピタキシャル成長層１２，１
３１ｉＥ長させる。ここで、そのエピタキシャル成長層
１２゜１３の不純物濃度は半導体基板１の近傍のエピタ
キシャル成長層１２を低抵抗Ｋ、表面付近のエピタキシ
ャル成長層１３を従来例の半導体基板１の濃度と同程度
となるようコントルールする。その後、第２図（ｄ）の
ように、第一の不純物拡散層１１の形状パターンに目合
わせしてフィールド酸化膜２を形成する。次いで、第２
図（ｅ）のように、第一の不純物拡散層１１に接する第
三の不純物拡散層１５を、さら忙、第２図（ｆ） Ｋ示
すように第二の不純物拡散層１４ケ順に形成する。これ
以降は、従来例の第１図（ｂ）から第１図（ｆ）で説明
しＬものと全く同じ工程を経て、最終的Ｋ１９２図（ｇ
）のようなこの発明によるＭＯＳメモリ素子を有する半
導体装置が完成する。
シリコン等の半導体基板１Ｋ、第２図（ｂ）のように通
常のプレーナ拡散技術により所定部分に砒素を拡散して
第一の不純物拡散層１１を形成する。次いで第２図（ｅ
）のように、拡散のマスク１０となったレジストパター
ンを除去後、この半導体基板１の上面に３〜４μｍ程度
の厚さのＰ型シリコンのエピタキシャル成長層１２，１
３１ｉＥ長させる。ここで、そのエピタキシャル成長層
１２゜１３の不純物濃度は半導体基板１の近傍のエピタ
キシャル成長層１２を低抵抗Ｋ、表面付近のエピタキシ
ャル成長層１３を従来例の半導体基板１の濃度と同程度
となるようコントルールする。その後、第２図（ｄ）の
ように、第一の不純物拡散層１１の形状パターンに目合
わせしてフィールド酸化膜２を形成する。次いで、第２
図（ｅ）のように、第一の不純物拡散層１１に接する第
三の不純物拡散層１５を、さら忙、第２図（ｆ） Ｋ示
すように第二の不純物拡散層１４ケ順に形成する。これ
以降は、従来例の第１図（ｂ）から第１図（ｆ）で説明
しＬものと全く同じ工程を経て、最終的Ｋ１９２図（ｇ
）のようなこの発明によるＭＯＳメモリ素子を有する半
導体装置が完成する。
この発明の半導体装置は、ＭＯＳ型の蓄積キャパシタの
半導体基板１側の電極に相当する第二の不純物拡散層１
４が第三の不純物拡散層１５を介して第一の不純物拡散
層？１に接続さＴ′Ｌｋ形になっているのでＭＯＳ型の
蓄積キャパシタのつくる容量に１工ピタキシヤル成長層
１３および第一の不純物拡散層１１のつくる容量が並列
に接続される。特忙第−の不純物拡散層１１は反対導電
型の半導体基板１とエピタキシャル成長層１２に挾ｆｆ
た形になっている上に、本来のゲートキャパシタとして
占有する面ｉを超えて、ゲート電極６、ビット線に相当
する配置ｔＪ９と接続する拡散層７の近傍まで延ばてこ
とができ、メモリセル面積を充分有効に利用できる上Ｋ
、半導体基板１およびエピタキシャル成長層１２の不純
物濃度は従来例の半導体基板１のそれに比べて非常に！
くすることができるので第一の不純物拡散層１１のつく
る接合容量はきわめて大きくなる。
半導体基板１側の電極に相当する第二の不純物拡散層１
４が第三の不純物拡散層１５を介して第一の不純物拡散
層？１に接続さＴ′Ｌｋ形になっているのでＭＯＳ型の
蓄積キャパシタのつくる容量に１工ピタキシヤル成長層
１３および第一の不純物拡散層１１のつくる容量が並列
に接続される。特忙第−の不純物拡散層１１は反対導電
型の半導体基板１とエピタキシャル成長層１２に挾ｆｆ
た形になっている上に、本来のゲートキャパシタとして
占有する面ｉを超えて、ゲート電極６、ビット線に相当
する配置ｔＪ９と接続する拡散層７の近傍まで延ばてこ
とができ、メモリセル面積を充分有効に利用できる上Ｋ
、半導体基板１およびエピタキシャル成長層１２の不純
物濃度は従来例の半導体基板１のそれに比べて非常に！
くすることができるので第一の不純物拡散層１１のつく
る接合容量はきわめて大きくなる。
以上詳細に説明しにように、この発明の半導体装置は、
Ｐ型−！たはＮ屋の第一の導電型を有する半導体奉板上
忙所定形状に形成さｎ ７； Ｎ型−！たけＰ型の第二
の導電型を有する第一の不純物拡散層と、この第一の不
純物拡散層上に形成された前記第一の導電型を有するエ
ピタキシャル成長層と、このエピタキシャル成長層の表
面に設けられたＭＯＳ型の蓄積キャパシタと、前記エピ
タキシャル成長層上面の第二の導電型を有する第二の不
純物拡散層と、前記第一の不純物拡散層と第二の不純物
拡散層を電気的に接続させる第二の導電型を有する第三
の不純物拡散層を具備させたので、従来の同じ小さなメ
モリセル面積で充分に大きい容量の蓄積キャパシタを得
ることができる利点を有する。
Ｐ型−！たはＮ屋の第一の導電型を有する半導体奉板上
忙所定形状に形成さｎ ７； Ｎ型−！たけＰ型の第二
の導電型を有する第一の不純物拡散層と、この第一の不
純物拡散層上に形成された前記第一の導電型を有するエ
ピタキシャル成長層と、このエピタキシャル成長層の表
面に設けられたＭＯＳ型の蓄積キャパシタと、前記エピ
タキシャル成長層上面の第二の導電型を有する第二の不
純物拡散層と、前記第一の不純物拡散層と第二の不純物
拡散層を電気的に接続させる第二の導電型を有する第三
の不純物拡散層を具備させたので、従来の同じ小さなメ
モリセル面積で充分に大きい容量の蓄積キャパシタを得
ることができる利点を有する。
第２図（ａ）〜（ｆ）は従来の半導体装置″ｌ！：製造
工程順に示した断面図、第２図（ａ）〜（ｇ）はこの発
明の一実施例による半導体装置を製造工程順に示した断
面図である。 図中、１は半導体基板、２はフィールド酸化膜、３はゲ
ート酸化膜、４は電極、５は絶縁体層、６はゲート電極
、７は不純物拡散層、８は絶縁層、９は配線、１０はマ
スク、１１は第一の不純物拡散層、１２．１３はエピタ
キシャル成長層、１４は第二の不純物拡散層、１５は第
三の不純物拡散層である。 なお、図中の同一符号は同一まＫは相当部分を示す。 代理人 大岩増雄 （外２名ン 第１図 第１図 （ａ） 第２図 ］ （Ｃ）
工程順に示した断面図、第２図（ａ）〜（ｇ）はこの発
明の一実施例による半導体装置を製造工程順に示した断
面図である。 図中、１は半導体基板、２はフィールド酸化膜、３はゲ
ート酸化膜、４は電極、５は絶縁体層、６はゲート電極
、７は不純物拡散層、８は絶縁層、９は配線、１０はマ
スク、１１は第一の不純物拡散層、１２．１３はエピタ
キシャル成長層、１４は第二の不純物拡散層、１５は第
三の不純物拡散層である。 なお、図中の同一符号は同一まＫは相当部分を示す。 代理人 大岩増雄 （外２名ン 第１図 第１図 （ａ） 第２図 ］ （Ｃ）
Claims (2)
- （１）第一の導電型を有する半導体基板と、この半導体
基板上に所定形状に形成された前記第一の導電型と反対
の第二の導電型を有する第一の不純物拡散層と、この第
一の不純物拡散層上に形成された前記第一の導電型を有
するエピタキシャル成長層と、このエピタキシャル成長
層の表面に設けられたＭＯＳ型のキャパシタンスと、前
記エピタキシャル成長層の上面に形成された前記第二の
導電型を有する第二の不純物拡散層と、前記第一と第二
の不純物拡散層を電気的に接続させる前記第二の導電型
を有する第三の不純物拡散層とを具備したことを特徴と
する半導体装置。 - （２）第一の導電型を有する半導体基板の不純物濃度と
、第一の導電型を有するエピタキシャル成長層の前記半
導体基板との界面近傍での不純物濃度が、前記第一の導
電型を有するエピタキシャル成長層の上面近傍での不純
物濃度より大であることを特徴とする特許請求の範囲第
（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124129A JPS613441A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124129A JPS613441A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613441A true JPS613441A (ja) | 1986-01-09 |
Family
ID=14877636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124129A Pending JPS613441A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613441A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386465A (ja) * | 1986-09-29 | 1988-04-16 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 基板にキャパシタを形成する方法 |
| US4873559A (en) * | 1985-04-24 | 1989-10-10 | Hitachi, Ltd. | Semiconductor memory device and a process for producing the same |
| JPH01292851A (ja) * | 1988-05-20 | 1989-11-27 | Nec Corp | 半導体記憶装置 |
| JPH0513102U (ja) * | 1991-04-03 | 1993-02-23 | スガノ農機株式会社 | ボトムプラウ |
-
1984
- 1984-06-15 JP JP59124129A patent/JPS613441A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873559A (en) * | 1985-04-24 | 1989-10-10 | Hitachi, Ltd. | Semiconductor memory device and a process for producing the same |
| JPS6386465A (ja) * | 1986-09-29 | 1988-04-16 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 基板にキャパシタを形成する方法 |
| JPH01292851A (ja) * | 1988-05-20 | 1989-11-27 | Nec Corp | 半導体記憶装置 |
| JPH0513102U (ja) * | 1991-04-03 | 1993-02-23 | スガノ農機株式会社 | ボトムプラウ |
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