JPH01292851A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01292851A JPH01292851A JP63123136A JP12313688A JPH01292851A JP H01292851 A JPH01292851 A JP H01292851A JP 63123136 A JP63123136 A JP 63123136A JP 12313688 A JP12313688 A JP 12313688A JP H01292851 A JPH01292851 A JP H01292851A
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried layer
- type
- memory cell
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000003860 storage Methods 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 30
- 238000009792 diffusion process Methods 0.000 abstract description 30
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000005260 alpha ray Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に、ダイナミック型
ランダムアクセスメモリ （ＤＲＡＭ）に関する。
ランダムアクセスメモリ （ＤＲＡＭ）に関する。
従来のＤＲＡＭの断面図を第７図にＮ−チャンネルトラ
ンジスタで形成した場合を示す。Ｐ型半導体基板１上に
ビット線８に接続されたＮ＋領域２と情報を蓄積するキ
ャパシタの一方の電極領域となるＮ＋領域３が形成され
Ｎ＋領域３上には、容量絶縁膜４を介してキャパシタ用
対向電極６が多結晶シリコンで形成されている。また基
板１上には絶縁膜を介してワード線７，７′に接続され
た電極がＮ＋領域２，３とは整合的に形成され、この電
極とＮ＋領域２，３とはＭＯ８構造のトランジスタを構
成している。
ンジスタで形成した場合を示す。Ｐ型半導体基板１上に
ビット線８に接続されたＮ＋領域２と情報を蓄積するキ
ャパシタの一方の電極領域となるＮ＋領域３が形成され
Ｎ＋領域３上には、容量絶縁膜４を介してキャパシタ用
対向電極６が多結晶シリコンで形成されている。また基
板１上には絶縁膜を介してワード線７，７′に接続され
た電極がＮ＋領域２，３とは整合的に形成され、この電
極とＮ＋領域２，３とはＭＯ８構造のトランジスタを構
成している。
情報の書き込み時は、ワード線（ゲート電極）７が選択
高レベル（Ｈｉ ｇ ｈ）の電位となり、ゲート電極直
下の基板表面に反転層が形成され、Ｎ＋領域２と３を導
通し、ビット線８のＨｉ ｇ ｈまたは低レベル（Ｌｏ
ｗ）に対応した電化がキャパシタに書き込まれる。そし
て、次の情報保持状態ではゲート電極７がＬｏｗとなり
、Ｎ＋領域２と３は非導通となってキャパシタに蓄積さ
れた電荷は保持されたままとなる。読み出し時では、再
びゲート電極７がＨｉ ｇ ｈとなりＮ＋領域２と３と
が導通し、キャパシタのＨｉ ｇｈまたはＬｏｗに対応
した電荷がビット線に読み出される。上記の様に１つの
メモリセルで１個のトランジスタと１個のキャパシタが
形成されるが第７図ではＮ＋領域２を共有する２つのメ
モリセルが示されている。
高レベル（Ｈｉ ｇ ｈ）の電位となり、ゲート電極直
下の基板表面に反転層が形成され、Ｎ＋領域２と３を導
通し、ビット線８のＨｉ ｇ ｈまたは低レベル（Ｌｏ
ｗ）に対応した電化がキャパシタに書き込まれる。そし
て、次の情報保持状態ではゲート電極７がＬｏｗとなり
、Ｎ＋領域２と３は非導通となってキャパシタに蓄積さ
れた電荷は保持されたままとなる。読み出し時では、再
びゲート電極７がＨｉ ｇ ｈとなりＮ＋領域２と３と
が導通し、キャパシタのＨｉ ｇｈまたはＬｏｗに対応
した電荷がビット線に読み出される。上記の様に１つの
メモリセルで１個のトランジスタと１個のキャパシタが
形成されるが第７図ではＮ＋領域２を共有する２つのメ
モリセルが示されている。
上述した従来のＤＲＡＭ型メモリセルでは、情報を蓄積
するキャパシタを形成するため、対極となる対向電極６
を形成しなければならない。ところが、チップの高集積
化、高密度化が進むと、必然的にメモリセルサイズも縮
小させなければならず、そのためキャパシタ面積も減少
させなければならなくなる。そのため、従来と同等のキ
ャパシタ容量を保たせるため、情報となる電荷が蓄積さ
れるＮ＋領域３と対向電極６の間に形成される容量絶縁
膜４を薄くしなければならなくなるが、その結果、容量
絶縁膜の耐圧の低下またトンネル効果による情報電荷の
リーク現象などの信頼性上の問題が顕著になってくる。
するキャパシタを形成するため、対極となる対向電極６
を形成しなければならない。ところが、チップの高集積
化、高密度化が進むと、必然的にメモリセルサイズも縮
小させなければならず、そのためキャパシタ面積も減少
させなければならなくなる。そのため、従来と同等のキ
ャパシタ容量を保たせるため、情報となる電荷が蓄積さ
れるＮ＋領域３と対向電極６の間に形成される容量絶縁
膜４を薄くしなければならなくなるが、その結果、容量
絶縁膜の耐圧の低下またトンネル効果による情報電荷の
リーク現象などの信頼性上の問題が顕著になってくる。
その他、キャパシタにＨｉｇｈレベルの情報が蓄積され
た場合、α線照射により正電荷がリークし、Ｌｏｗレベ
ルに反転してしまういわゆるソフトエラーの問題がある
。
た場合、α線照射により正電荷がリークし、Ｌｏｗレベ
ルに反転してしまういわゆるソフトエラーの問題がある
。
またＤＲＡＭ特有の問題として、キャパシタに蓄積され
た情報でＨｉ ｇ ｈレベルの情報は時間の経過と共に
基板との接合部を通して基板にリークしていくため、書
き込み動作によりセルに蓄積された情報は、その保持の
ため周期的に同一情報を書きこむ動作いわゆるリフレッ
シュ動作が必要となる。従来のＤＲＡＭでは上記の様な
種々の問題点が存在する。
た情報でＨｉ ｇ ｈレベルの情報は時間の経過と共に
基板との接合部を通して基板にリークしていくため、書
き込み動作によりセルに蓄積された情報は、その保持の
ため周期的に同一情報を書きこむ動作いわゆるリフレッ
シュ動作が必要となる。従来のＤＲＡＭでは上記の様な
種々の問題点が存在する。
本発明の目的は、上記のような問題点を取り除き、良好
な情報の蓄積を可能とするＤＲＡＭを提供することにあ
る。
な情報の蓄積を可能とするＤＲＡＭを提供することにあ
る。
本発明のＤＲＡＭのメモリセルは、情報伝達用ビット線
と、ビット線と接続され、基板と反対導電型の第１の領
域と、この領域と同導電型で情報の蓄積を行なう第２の
領域と、これら２つの領域と絶縁膜を介して形成され、
ワード線に接続された電極と、第２の領域直下に形成さ
れた反対導電型の第３の領域と少なくともメモリセルの
形成される領域の半導体基板中に反対導電型の埋込層と
を有する。この第３の領域と埋込層とは、互いにＨｉ
ｇｈレベルが印加されたときのみ夫々の空乏層が重なり
合う最大の距離だけ離間して形成するようにしても、ま
た、各メモリセル毎に埋込層を個別に設け、第３の領域
によって第２の領域と埋込層とが電気的に接続しても良
い。
と、ビット線と接続され、基板と反対導電型の第１の領
域と、この領域と同導電型で情報の蓄積を行なう第２の
領域と、これら２つの領域と絶縁膜を介して形成され、
ワード線に接続された電極と、第２の領域直下に形成さ
れた反対導電型の第３の領域と少なくともメモリセルの
形成される領域の半導体基板中に反対導電型の埋込層と
を有する。この第３の領域と埋込層とは、互いにＨｉ
ｇｈレベルが印加されたときのみ夫々の空乏層が重なり
合う最大の距離だけ離間して形成するようにしても、ま
た、各メモリセル毎に埋込層を個別に設け、第３の領域
によって第２の領域と埋込層とが電気的に接続しても良
い。
次に、本発明について図面を参照して説明する。
第１図は、Ｐ型基板を用いた場合の本発明の一実施例を
示すメモリセルの縦断面図である。Ｐ型半導体基板１中
にはＮ＋型不純物による埋込層９が形成されている。Ｐ
型ウェル１１にはビット線８に接続されたＮ＋型拡散領
域２が形成されており、同様に情報蓄積領域となるＮ＋
型拡散領域３が形成されている。ワード線７の一部がＮ
＋型拡散領域２，３とは整合的に形成され、Ｎ＋拡散領
域２゜３およびワード線（ゲート電極）７でＭＯＳ型の
メモリセルトランジスタが構成されており、ゲート電極
７がビット線８の情報に直結するＮ＋拡散領域２と、情
報蓄積領域となるＮ＋拡散領域３との導通状態をスイッ
チするためのトランスファーゲートの役割をする。Ｎ＋
型の不純物拡散領域３′がＮ＋拡散領域３直下に基板深
く設けられていて、エピタキシャル成長によって形成さ
れたＮ＋型の埋込層９とは、約３〜４μｍ程度間隔１０
を有している。この間隔１０の距離はＮ＋拡散領域３お
よび３′と埋込層９の電位が共にＨｉ ｇｈレベルにな
ったときのみ開領域からの空乏層が重なる値に対応して
いる。
示すメモリセルの縦断面図である。Ｐ型半導体基板１中
にはＮ＋型不純物による埋込層９が形成されている。Ｐ
型ウェル１１にはビット線８に接続されたＮ＋型拡散領
域２が形成されており、同様に情報蓄積領域となるＮ＋
型拡散領域３が形成されている。ワード線７の一部がＮ
＋型拡散領域２，３とは整合的に形成され、Ｎ＋拡散領
域２゜３およびワード線（ゲート電極）７でＭＯＳ型の
メモリセルトランジスタが構成されており、ゲート電極
７がビット線８の情報に直結するＮ＋拡散領域２と、情
報蓄積領域となるＮ＋拡散領域３との導通状態をスイッ
チするためのトランスファーゲートの役割をする。Ｎ＋
型の不純物拡散領域３′がＮ＋拡散領域３直下に基板深
く設けられていて、エピタキシャル成長によって形成さ
れたＮ＋型の埋込層９とは、約３〜４μｍ程度間隔１０
を有している。この間隔１０の距離はＮ＋拡散領域３お
よび３′と埋込層９の電位が共にＨｉ ｇｈレベルにな
ったときのみ開領域からの空乏層が重なる値に対応して
いる。
上記のメモリセルな構成する半導体プロセスはバイポー
ラトランジスタと０ＭＯ８）ランジスタを組み合せたＢ
ｉ−０ＭＯ８と呼ばれるプロセスで設計することが可能
である。Ｂ１−ＣＭＯＳプロセスを用いた周辺回路の断
面図の例を第３図に示す。Ｐ型半導体基板１上にバイポ
ーラトランジスタＣとＰチャネルＭＯ３）ランジスタｄ
、ＮチャネルＭＯ８）ランジスタｅが形成されており、
これらは、通常のＥｉ−ＣＭＯＳプロセスによって同時
に形成される。すなわち、Ｐ型半導体基板１上にＮ＋エ
ピタキシャル層を成長させて埋込層９とし、Ｎ＋ウェル
１２となるエピタキシャル層を成長させる。Ｐ型ウェル
１１となるエピタキシャル層を成長させた後、各素子領
域を分離するためＰ＋分離領域１６を形成する。その後
、バイポーラトランジスタＣ１ＰチヤネルＭＯＳトラン
ジスタｄ、ＮチャネルＭＯ３）ランジスタｅの各能動領
域をイオン注入法等を用いて形成して各領域に電極を形
成する。このＢｉ−０ＭＯ８のエピタキシャル成長工程
やイオン注入工程等の素子形成工程をそのまま利用して
本発明の半導体装置を容易に製造することができる。
ラトランジスタと０ＭＯ８）ランジスタを組み合せたＢ
ｉ−０ＭＯ８と呼ばれるプロセスで設計することが可能
である。Ｂ１−ＣＭＯＳプロセスを用いた周辺回路の断
面図の例を第３図に示す。Ｐ型半導体基板１上にバイポ
ーラトランジスタＣとＰチャネルＭＯ３）ランジスタｄ
、ＮチャネルＭＯ８）ランジスタｅが形成されており、
これらは、通常のＥｉ−ＣＭＯＳプロセスによって同時
に形成される。すなわち、Ｐ型半導体基板１上にＮ＋エ
ピタキシャル層を成長させて埋込層９とし、Ｎ＋ウェル
１２となるエピタキシャル層を成長させる。Ｐ型ウェル
１１となるエピタキシャル層を成長させた後、各素子領
域を分離するためＰ＋分離領域１６を形成する。その後
、バイポーラトランジスタＣ１ＰチヤネルＭＯＳトラン
ジスタｄ、ＮチャネルＭＯ３）ランジスタｅの各能動領
域をイオン注入法等を用いて形成して各領域に電極を形
成する。このＢｉ−０ＭＯ８のエピタキシャル成長工程
やイオン注入工程等の素子形成工程をそのまま利用して
本発明の半導体装置を容易に製造することができる。
次に第１図のメモリセルの動作を説明する。書き込み時
のワード線選択により複数形成されているワード線７，
７′のうち１本がＨｉ ｇｈレベルになると、そのワー
ド線につながるゲート電極７直下のＰ型ウェル１１表面
に反転層が形成され、ビット線８につながるＮ＋拡散領
域２とＮ＋拡散領域３が導通する。この状態のときビッ
ト線８に表れるＨｉｇｈまたはＬｏｗの電位レベルによ
り、Ｎ＋拡散領域３はＨｉ ｇ ｈまたはＬｏｗの電位
レベルになり、このときＮ＋拡散領域３につながるＮ＋
拡散領域３′は、Ｈｉ ｇ ｈレベルのときは直下の間
隔１０に空乏層が広がった状態となり、Ｌｏｗレベルの
ときは空乏層が伸びていない状態となる。このとき、Ｎ
＋埋込層９の電位をＬｏｗからＨｉ ｇｈレベルになる
ように変化させると、埋込層９の上面のＰ型ウェル１１
に空乏層が広がった状態になる。そのためＮ＋不純物層
３′がＨｉ ｇｈレベルならば、Ｎ＋拡散領域３′と埋
込層９の間隔１０は双方の空乏層が重なった状態になり
パンチスルーが起こり、双方は導通状態となって間隔１
０と埋込層９にＨｉｇｈの情報が蓄積されたこととなる
。また、Ｎ＋拡散領域３′がＬｏｗレベルならば間隔１
０で空乏層はつながらず非導通状態となる。その結果、
メモリセルの情報は保持状態になりゲート電極７がＬｏ
ｗレベルになってもＮ＋拡散領域３にＨｉ ｇ ｈまた
はＬｏｗの情報が恒常的に保持されることになる。
のワード線選択により複数形成されているワード線７，
７′のうち１本がＨｉ ｇｈレベルになると、そのワー
ド線につながるゲート電極７直下のＰ型ウェル１１表面
に反転層が形成され、ビット線８につながるＮ＋拡散領
域２とＮ＋拡散領域３が導通する。この状態のときビッ
ト線８に表れるＨｉｇｈまたはＬｏｗの電位レベルによ
り、Ｎ＋拡散領域３はＨｉ ｇ ｈまたはＬｏｗの電位
レベルになり、このときＮ＋拡散領域３につながるＮ＋
拡散領域３′は、Ｈｉ ｇ ｈレベルのときは直下の間
隔１０に空乏層が広がった状態となり、Ｌｏｗレベルの
ときは空乏層が伸びていない状態となる。このとき、Ｎ
＋埋込層９の電位をＬｏｗからＨｉ ｇｈレベルになる
ように変化させると、埋込層９の上面のＰ型ウェル１１
に空乏層が広がった状態になる。そのためＮ＋不純物層
３′がＨｉ ｇｈレベルならば、Ｎ＋拡散領域３′と埋
込層９の間隔１０は双方の空乏層が重なった状態になり
パンチスルーが起こり、双方は導通状態となって間隔１
０と埋込層９にＨｉｇｈの情報が蓄積されたこととなる
。また、Ｎ＋拡散領域３′がＬｏｗレベルならば間隔１
０で空乏層はつながらず非導通状態となる。その結果、
メモリセルの情報は保持状態になりゲート電極７がＬｏ
ｗレベルになってもＮ＋拡散領域３にＨｉ ｇ ｈまた
はＬｏｗの情報が恒常的に保持されることになる。
この書き込み時の論理変化を表したものが第２図のａの
部分で、ワード線電位ＷＬをＨｉ ｇ ｈレベルにして
書込み可能状態とし、ビット線電位Ｂに現われているレ
ベルがＮ＋拡散領域３，３′に伝わる。このとき埋込層
電位ＥをＬｏｗからＨｉｇｈへ変化させるとビット線８
のＨｉ ｇ ｈレベルが保持される。読み出し時には第
２図すのようにビット線電位ＢをＨｉｇｈにし、ワード
線電位ＷＬをＨｉｇｈにする直前に埋込層の電位ＥをＬ
ｏｗにすることにより、メモリセルがＨｉ ｇ ｈレベ
ルの情報でのパンチスルーの状態をＯＦＦしてＮ＋拡散
領域３，３′に保持されているＨ ｉ ｇ ｈの電位を
読み出す。次の書き込み時には、埋込層の電位ＥはＬｏ
ｗレベルなのでビット線８にＬｏｗの情報が現われても
書き込みが可能である。
部分で、ワード線電位ＷＬをＨｉ ｇ ｈレベルにして
書込み可能状態とし、ビット線電位Ｂに現われているレ
ベルがＮ＋拡散領域３，３′に伝わる。このとき埋込層
電位ＥをＬｏｗからＨｉｇｈへ変化させるとビット線８
のＨｉ ｇ ｈレベルが保持される。読み出し時には第
２図すのようにビット線電位ＢをＨｉｇｈにし、ワード
線電位ＷＬをＨｉｇｈにする直前に埋込層の電位ＥをＬ
ｏｗにすることにより、メモリセルがＨｉ ｇ ｈレベ
ルの情報でのパンチスルーの状態をＯＦＦしてＮ＋拡散
領域３，３′に保持されているＨ ｉ ｇ ｈの電位を
読み出す。次の書き込み時には、埋込層の電位ＥはＬｏ
ｗレベルなのでビット線８にＬｏｗの情報が現われても
書き込みが可能である。
第４図は本発明の実施例２の縦断面図である。
図中前回と同一番号は同一の構成要素を示している。本
実施例ではＮ＋埋込層９は個々のメモリセル毎に独立に
形成されセルのトランジスターのＮ＋拡散領域３とＮ＋
拡散領域３′を介して接続されているため、Ｎ＋埋込層
９とＰ型基板によって形成される接合部がセルのキャパ
シターとして働く。
実施例ではＮ＋埋込層９は個々のメモリセル毎に独立に
形成されセルのトランジスターのＮ＋拡散領域３とＮ＋
拡散領域３′を介して接続されているため、Ｎ＋埋込層
９とＰ型基板によって形成される接合部がセルのキャパ
シターとして働く。
この実施例では実施例１で必要であったＮ＋埋込層９と
Ｎ＋不純物層３′の間隔１０の制御が必要でなくなるた
め、形成が容易となる利点がある。
Ｎ＋不純物層３′の間隔１０の制御が必要でなくなるた
め、形成が容易となる利点がある。
しかしこの実施例では、Ｈｉｇｈレベルの電荷を供給す
るための供給源の役割をするものが存在しないため従来
と同様のリフレッシュの動作が必要となる。
るための供給源の役割をするものが存在しないため従来
と同様のリフレッシュの動作が必要となる。
上記実施例の他に、従来同様セルのキャパシターの対向
電極を形成したものが考えられる。第５図では、基板中
のＮ＋埋込層９は実施例１と同様にセルのＨｉｇｈレベ
ルを保証するための電位変化をさせており、またセルキ
ャパシターの対向電極６を形成させることによりセル情
報の読み出し時におけるＬｏｗレベルの充分なマージン
を保証している。
電極を形成したものが考えられる。第５図では、基板中
のＮ＋埋込層９は実施例１と同様にセルのＨｉｇｈレベ
ルを保証するための電位変化をさせており、またセルキ
ャパシターの対向電極６を形成させることによりセル情
報の読み出し時におけるＬｏｗレベルの充分なマージン
を保証している。
第６図ではＮ＋埋込層９は個々のメモリセル毎に独立分
離されておりセルキャパシタの一部を形成している。即
ちメモリセルのキャパシタは容量絶縁膜４を介して電極
６との間及びＮ＋埋込み層で形成されるためキャパシタ
領域は従来より縮小することが可能である。
離されておりセルキャパシタの一部を形成している。即
ちメモリセルのキャパシタは容量絶縁膜４を介して電極
６との間及びＮ＋埋込み層で形成されるためキャパシタ
領域は従来より縮小することが可能である。
以上説明したように本発明のメモリセルは従来のキャパ
シタ形成用の対向電極形成プロセスを消去し、別にメモ
リセルと基板間のセルアレイ全面に形成される埋込層に
よってセルにパンチスルーによる電荷供給源を設けるこ
とによりキャパシタ形成用のための面積が縮小でき高集
積化が測れる。
シタ形成用の対向電極形成プロセスを消去し、別にメモ
リセルと基板間のセルアレイ全面に形成される埋込層に
よってセルにパンチスルーによる電荷供給源を設けるこ
とによりキャパシタ形成用のための面積が縮小でき高集
積化が測れる。
また、キャパシタ形成用の高精度の容量絶縁薄膜の形成
が省略され、容量間の耐圧低下、トンネルリーク現象が
解決され、製造工程が簡単化される。
が省略され、容量間の耐圧低下、トンネルリーク現象が
解決され、製造工程が簡単化される。
またセル情報の書込みから読出しまでの期間は、情報が
恒常的に保持されるため、リフレッシュ動作が必要でな
くなりソフトエラーの問題もなくなるという効果がある
。
恒常的に保持されるため、リフレッシュ動作が必要でな
くなりソフトエラーの問題もなくなるという効果がある
。
上記埋込層を個々のメモリセル毎に独立に形成し、変わ
りにキャパシタ領域として形成させることにより上記同
様高集積化プロセスの簡単化が測れる。
りにキャパシタ領域として形成させることにより上記同
様高集積化プロセスの簡単化が測れる。
また、従来通りのキャパシタ対向電極の形成も可能であ
り、この場合、従来程のキャパシタ面積、及び薄い容量
絶縁の形成は不要となり高集積化プロセスの簡単化が測
れる。
り、この場合、従来程のキャパシタ面積、及び薄い容量
絶縁の形成は不要となり高集積化プロセスの簡単化が測
れる。
ｍ１図は本発明のメモリセルの１実施例の縦断縦断面図
、第７図は従来型のメモリセルの縦断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ドレイ
ンＮ＋拡散層、３，３′・・・・・・ソースＮ＋拡散層
、４・・・・・・容量絶縁膜、５・・・・・・フィール
ド絶縁膜、６・・・・・・キャパシター用対向電極、７
，７′・・・・・・ワード線（ゲート電極）、７″・・
・・・・ゲート電極、８・・・・・・ビット線、９・・
・・・・Ｎ＋埋込層、１０・・・・・・間隔（パンチス
ルー形成領域）、１１・・・・・・Ｐ型ウェル、１２・
・・・・・Ｎ型ウェル、１３・・・・・・Ｐ＋ベース領
［１４・・・・・・Ｎ＋領領域Ｎ型ウェルコンタクト）
、１５・・・・・・Ｐ＋拡散層、１６・・・・・・Ｐ＋
分離領域。 代理人 弁理士 内 原 音 節 ｌ 図 第 ２ 図 ＄ ３ 回 半 ４’ｍ 第 ５ 肥 茅 ｚＴｇＪ
、第７図は従来型のメモリセルの縦断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ドレイ
ンＮ＋拡散層、３，３′・・・・・・ソースＮ＋拡散層
、４・・・・・・容量絶縁膜、５・・・・・・フィール
ド絶縁膜、６・・・・・・キャパシター用対向電極、７
，７′・・・・・・ワード線（ゲート電極）、７″・・
・・・・ゲート電極、８・・・・・・ビット線、９・・
・・・・Ｎ＋埋込層、１０・・・・・・間隔（パンチス
ルー形成領域）、１１・・・・・・Ｐ型ウェル、１２・
・・・・・Ｎ型ウェル、１３・・・・・・Ｐ＋ベース領
［１４・・・・・・Ｎ＋領領域Ｎ型ウェルコンタクト）
、１５・・・・・・Ｐ＋拡散層、１６・・・・・・Ｐ＋
分離領域。 代理人 弁理士 内 原 音 節 ｌ 図 第 ２ 図 ＄ ３ 回 半 ４’ｍ 第 ５ 肥 茅 ｚＴｇＪ
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板中に形成された逆導電型の埋
込層と、前記半導体基板表面に形成されビット線に接続
された逆導電型の第１の領域と、前記半導体基板表面で
該第１の領域と離れて形成された逆導電型の第２の領域
と、該第１および第２の領域間の基板表面上に絶縁膜を
介して形成され、ワード線に接続されたゲート電極と、
前記第２の領域の下部に接触し、かつ該第２の領域より
も深く形成された逆導電型の第３の領域とを備えたメモ
リセルを有することを特徴とする半導体記憶装置。 ２、前記第３の領域と前記埋込層とは、夫々高レベル状
態の時のみに夫々の空乏層が重なり合う最大の距離だけ
離間して形成されていることを特徴とする特許請求の範
囲第１項に記載の半導体記憶装置。 ３、前記埋込層が各メモリセルごとに互いに電気的に絶
縁されて設けられ、前記第３の領域が該埋込層と電気的
に接続されていることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123136A JPH07101733B2 (ja) | 1988-05-20 | 1988-05-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63123136A JPH07101733B2 (ja) | 1988-05-20 | 1988-05-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01292851A true JPH01292851A (ja) | 1989-11-27 |
| JPH07101733B2 JPH07101733B2 (ja) | 1995-11-01 |
Family
ID=14853077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63123136A Expired - Lifetime JPH07101733B2 (ja) | 1988-05-20 | 1988-05-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101733B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492079A (en) * | 1977-12-28 | 1979-07-20 | Sharp Corp | Dynamic mos transistor memory |
| JPS5539688A (en) * | 1978-09-14 | 1980-03-19 | Nec Corp | Integrated circuit device of semiconductors |
| JPS55146956A (en) * | 1979-05-02 | 1980-11-15 | Fujitsu Ltd | Semiconductor element having function for avoiding generation of soft error due to alpha ray |
| JPS5687359A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Manufacture of one transistor type memory cell |
| JPS613441A (ja) * | 1984-06-15 | 1986-01-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPS62274772A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-05-20 JP JP63123136A patent/JPH07101733B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492079A (en) * | 1977-12-28 | 1979-07-20 | Sharp Corp | Dynamic mos transistor memory |
| JPS5539688A (en) * | 1978-09-14 | 1980-03-19 | Nec Corp | Integrated circuit device of semiconductors |
| JPS55146956A (en) * | 1979-05-02 | 1980-11-15 | Fujitsu Ltd | Semiconductor element having function for avoiding generation of soft error due to alpha ray |
| JPS5687359A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Manufacture of one transistor type memory cell |
| JPS613441A (ja) * | 1984-06-15 | 1986-01-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPS62274772A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101733B2 (ja) | 1995-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11769832B2 (en) | Memory device comprising an electrically floating body transistor and methods of using | |
| US7046543B2 (en) | Semiconductor memory device with improved data retention characteristics | |
| US4298962A (en) | Memory | |
| US5363325A (en) | Dynamic semiconductor memory device having high integration density | |
| US6624459B1 (en) | Silicon on insulator field effect transistors having shared body contact | |
| CN101208795B (zh) | 用于4.5f2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法 | |
| US5909400A (en) | Three device BICMOS gain cell | |
| US20030168677A1 (en) | One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region | |
| US4763181A (en) | High density non-charge-sensing DRAM cell | |
| US20020096702A1 (en) | Semiconductor memory device | |
| JP2001053164A (ja) | 半導体記憶装置 | |
| JP2002083945A (ja) | 半導体メモリ装置及びその製造方法 | |
| US5243209A (en) | Semiconductor memory device including junction field effect transistor and capacitor and method of manufacturing the same | |
| US4395723A (en) | Floating substrate dynamic RAM cell with lower punch-through means | |
| US6201730B1 (en) | Sensing of memory cell via a plateline | |
| US4791611A (en) | VLSI dynamic memory | |
| JP2001093989A (ja) | 半導体装置 | |
| JPH01292851A (ja) | 半導体記憶装置 | |
| JPS62169475A (ja) | 半導体記憶装置 | |
| JPH06216337A (ja) | 半導体記憶装置 | |
| JPH11274321A (ja) | メモリ素子の構造 | |
| JPS63229848A (ja) | 半導体記憶装置 | |
| JPH0650768B2 (ja) | 半導体記憶装置 | |
| JPH02218156A (ja) | Ｄｒａｍのメモリセル | |
| JPH118357A (ja) | 半導体集積回路装置およびその製造方法 |